KR100280041B1 - 디지털 디스플레이 유닛내의 클록 복구 방법 및 장치 - Google Patents

디지털 디스플레이 유닛내의 클록 복구 방법 및 장치 Download PDF

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Abstract

본 발명은 아날로그 디스플레이 데이터와 관련된 시간 기준 신호를 복구하는 디지털 디스플레이 유닛 내의 클록 복구 회로에 관한 것으로, 이 클록 복구 회로에는 디지털 도메인상에서 실행되는 위상-로크된 루프(PLL) 및 상기 PLL 의 출력 신호로부터 원치 않는 모든 주파수를 제거하는 아날로그 필터가 포함되어 있고, 상기 시간 기준 신호의 장기간 주파수 드리프트 및 투명 위상 차이를 각 각 추적하는 종속 제어 루프를 포함하며, 이러한 종속 제어 루프를 제공함으로서, 발생된 클록 신호와 상기 시간 기준 신호와의 동기화가 더 잘 되는 것을 특징으로 한다.

Description

디지털 디스플레이 유닛내의 클록 복구 방법 및 장치{A METHOD AND APPARATUS FOR CLOCK RECOVERY IN A DIGITAL DISPLAY UNIT}
관련출원
본 발명은 대리인 관리번호(UNASSIGNED Attorney Docket Number):PRDN-0001 인 미국 특허출원인 제목 "이미지 업스케일 방법 및 장치"에 관련된 출원 발명이다.
발명의 배경
발명의 기술분야
본 발명은 그래픽 시스템에 관한 것으로, 특히 그래픽 시스템의 디지털 디스플레이 유닛(예를들어, 평판 모니터 등)에서 수신된 아날로그 디스플레이 데이터와 연관된 클록 신호를 복구하는 방법 및 장치에 관한 것이다.
관련기술
디지털 디스플레이 유닛은 보통 디스플레이 이미지로 사용된다. 랩탑 컴퓨터에서 일반적으로 사용되는 평판-패널 모니터가 그러한 디지털 디스플레이 유닛의 한 예다. 평판-패널 모니터는 그래픽 제어 회로로부터 소스 이미지를 수신하고 그 소스 이미지를 디스플레이 한다. 데스크톱 컴퓨터에서 평판-모니터의 이용이 증가하고 있으며 이 것도 이러한 디지털 디스플레이 유닛의 예가 된다. 소스 이미지는 RGB 신호와 같은 당 기술분야에서 잘 알려진 아날로그 형태로 수신된다.
디지털 디스플레이 장치에는 보통 수신된 아날로그 데이터를 픽셀 데이터의 시퀀스로 변환시킬 필요가 있게 된다. 그러한 변환의 필요는 일반적인 디지털 디스플레이 장치의 설계를 하는데 적합할 수 있는데, 이는 후술하도록 하겠다
디지털 디스플레이 장치에는 보통 다수의 수평 라인을 포함하는 디스플레이 스크린이 포함되어 있다. 도 1a는 디스플레이 스크린(100)의 예를 설명하는 블록 다이어그램이다. 각 수평 라인("101" 부터 "106"까지로 표시된 라인)은 보통 픽셀로 언급되는 여러 불연속 지점으로 교대로 나뉜다. 하나의 수평 라인 내의 동일한 위치 내의 픽셀은 수직 라인(점선(108)으로 표시됨)의 형태처럼 보이기도 한다.
수평 라인 및 수직 라인의 수가 해당 디스플레이 장치의 해상도를 결정한다. 시중에 나와 있는 일반적인 스크린의 해상도는 640×480, 1024×768 등이 있다. 적어도 데스크톱 및 랩탑용으로는 더 큰 크기의 디스플레이 스크린이 요구된다. 또한, 수평 디스플레이 라인의 수 및 각 각의 수평 라인 내의 픽셀 수도 점차 증가되고 있다.
따라서, 소스 이미지를 디스플레이 하는 것은, 이 소스 이미지를 여러 점으로 나누고 각 점은 픽셀상에 디스플레이 하는 것이다. 각 점은 픽셀 데이터 소자로 표현될 수 있다. 디스플레이(100)에 있는 각 픽셀을 위한 디스플레이 신호는 해당하는 디스플레이 데이터 원소를 사용하여 발생될 수 있다. 그러나, 앞서 언급했다시피, 상기 소스 이미지는 아날로그 신호 형태로 수신되기도 한다. 그러므로, 상기 아날로그 데이터를 디지털 디스플레이 스크린 상에 디스플레이 할 수 있도록 픽셀 데이터로 변환시킬 필요가 있게 된다.
보통의 변환 처리가 일반적인 아날로그 데이터 형태를 이해하는데 적절할 것이다. 일반적으로 각 소스 이미지는 프레임의 시퀀스로 전송되고, 각 프레임에는 다수의 수평 주사선이 포함되어 있다. 이미지는 이러한 연속적인 프레임을 디스플레이 함으로서 디스플레이 스크린(100)상에 발생된다.
보통은, 상기 아날로그 신호를 수평 수사선 및 프레임으로 나누는데 시간 기준 신호가 함께 공급된다. 당 기술분야에서 잘 알려져 있는 VGA/SVGA 환경에서는, 이 기준 신호에 VSYNC 및 HSYNC 가 포함되어 있다. 상기 VSYNC 신호는 프레임의 시작을 표시하고 HSYNC 신호는 다음 소스 주사선의 시작을 표시한다. 이러한 HSYNC 와 아날로그 신호 데이터와의 관계를 도 1b를 참고하여 더 자세히 설명하도록 하겠다.
도 1b의 신호(150)가 시간 도메인에서 아나로그 디스플레이 데이터 신호를 나타내고 있다. 아날로그 신호(150)는 디스플레이 스크린(100)상에 발생될 디스클레이 이미지를 나타낸다. 상기 디스플레이 신호 부분(103B,104B,105B)은 수평 라인(103A, 104A, 105A)에 각 각 해당하는 디스플레이 데이터를 나타내는 것이다. 상기 각 부분은 '되풀이' 주기에 해당하는 직선으로 도시되어 있는데, 이 선은 다음 수평 라인으로의 전이(transition)를 의미한다. 그러한 전이는 보통 또 다른 신호(예를 들어 컴퓨터 디스플레이 내의 HSYNC 신호)로 표시된다. 펄스(103B, 104B, 105B)가 그러한 전이를 나타낸다. 그러므로, 전이가 있은 다음 신호의 디스플레이 부분이 여러번 샘플되기도 한다. 이 추출 횟수는 디스플레이 스크린(100)상의 각 수평 라인상의 픽셀 수에 비례한다. 각 각의 디스플레이 부분은 일반적으로 각 픽셀용 샘플을 발생시키는 수와 같게 샘플된다.
따라서, 아날로그 신호 형태로 수신된 소스 이미지를 디지털 디스플레이 장치상에 디스플레이 시키기에 적합한 픽셀 데이터로 변환시키기 위해서, 각 수평 주사선이 다수의 픽셀 데이터로 변환된다. 그러한 변환을 위해, 아날로그 데이터의 각 수평 주사선은 미리 결정된 횟수로 샘플된다. 이 샘플 값은 픽셀 데이터 원소를 구성하는 수로 표시된다.
각 각의 수평 주사선은 보통 샘플링 클록 신호(sampling clock signal)를 사용하여 샘플된다. 즉, 상기 수평 주사선은 보통 상기 샘플 클록의 각 사이클동안 샘플된다. 또한, 상기 샘플링 클록은 각 수평 수사선의 디스플레이 부분이 원하는 횟수로 샘플되는 주파수를 갖도록 디자인 된다. 이 원하는 횟수는 상기 디스플레이 스크린의 각 각의 수평 디스플레이 라인상의 픽셀 수에 해당할 수 있다. 그러나, 이 원하는 횟수는 상기 각 각의 수평 디스플레이 라인상의 픽셀 수와는 다를 수 있다.
위에서 설명한 샘플링 구조를 사용하여, 소스 프레임의 각 수평 주사선은 픽셀 데이터의 수로 표현된다. 소스 이미지 점의 관련 위치는 그 소스 이미지가 디스플레이 될 때 적절하게 유지될 필요가 있음을 쉽게 알 수 있을 것이다. 그렇지 않으면, 상기 라인의 일부는 디스플레이 스크린 상의 다른 곳과 뒤틀려 보이게 될 것이다.
상기 소스 이미지 픽셀의 적절한 관련 위치를 유지하기 위해서, 상기 샘플링 클록은 상기 기준 신호와 동기될 필요가 있다. 즉, HSYNC 신호가 시간 기준처럼 사용되는 것으로 설명을 한다면, 수평 디스플레이 라인용 아날로그 데이터의 샘플링 시간은 HSYNC 신호 펄스와 동기될 필요가 있다. 그러한 동기화가 이루어지면, 동일한 수평 라인 내의 이어지는 픽셀들도 다른 라인 내의 해당 픽셀과 적절히 조정될 것이다.
위상-로크된 루프(phase-locked loop : PLL) 회로가 아날로그 신호를 사용하여 그러한 동기화를 얻는데 종래부터 사용되었다. 도 2는 이러한 동기화를 수행하는 PLL 회로(200)의 한 예의 블록 다이어그램이다. 또한, PLL 회로(200)는 상기 샘플링 클록 신호도 발생한다. PLL 회로(200)에는 위상 검출기(210), 필터(220), 증폭기(230), 전압 제어 발진기(VCO)(240), 및 주파수 분배기(250)가 포함되어 있다. 위상 검출기(210)는 라인(201)상으로 수신된 시간 기준(예를들면, VSYNC) 및 라인(251)상으로 수신된 샘플링 클록(더욱 실제적으로는 상기 샘플링 신호의 미리 결정된 단편을 갖는 신호)으로 구성되어 있다. 상기 두 신호를 간략히 "f1" 및 f2""로 언급한다.
위상 검출기(210)는 라인(212)으로 상기 f1 및 f2 의 다른 주파수를 갖는 신호를 공급한다. 라인(212)상기 신호에는 상기 다른 주파수 여러 고조파도 포함되어 있다. 필터(220)는 보통 원하지 않는 성분들을 제거하기 위해 저역 통과 필터로 디자인된다. 상기 주파수(f1,f2)가 가까우면, 그러나 일치하는 것은 아님, 라인(223)은 다른 주파수를 가진 신호를 운반한다. VCO(240)은 미리 결정된 주파수를 가진 신호를 발생하기 위해 디자인된다. 그러나, 상기 주파수는 라인(234)상에 수신된 전압 레벨에 따라 변화된다.
증폭기(230)는 라인(223)상의 상기 신호를 증폭하여 라인(234)상의 원하는 전압 레벨을 공급하여 상기 VCO(240)의 주파수를 수정한다. 이 전압 레벨은 주파수(f1 및 f2)의 동기화를 얻기 위해 발생된다. 주파수 분배기(250)는 계수 n으로 라인(245)상에 수신된 클록 신호의 주파수를 나눈다. 적절한 n 값을 선택함으로서, 각 수평 소스 주사선용 아날로그 신호 데이터가 원하는 횟수로 샘플될 수 있다. 상기 라인(245)상의 신호는 이 샘플링에서 사용될 수 있다.
그러나, 당 기술분야에서 널리 알려져 있다시피, 상기 기준 주파수(HSYNC)는 일상적인 동작 상태에서는 평균 주파수로부터 미세한 값에 의해서 변화할 수 있다. 또한, 상기 기준 주파수는 예를들어 상기 아날로그 소스 이미지 데이터를 발생하는 회로내의 온도 변화 등에 기인한 시간의 연장상에서 드리프트(drift)될 수 있다. 더욱이, 상기 기준 신호 및 상기 아날로그 PLL 에 의해 발생된 클록 신호 모두에 지터(jitter)가 나타나기도 한다.
일반적으로, 도 2의 PLL 은 상기 지터를 제거하는 동안 장기간의 드리프트를 추적하는 것이 바람직하다. 이것은 낮은 대역폭(예를들어 100 내지 1000㎐)을 갖는 PLL 회로를 사용하여 얻어지기도 한다. 그러나, 이러한 낮은 대역폭은 보통 크리가 큰 캐패시터(capacitor)를 필요로 하는데, 상대적으로 크기가 작은 집적회로로 집적하기가 어려워 진다.
일부 선행 기술에서는, 패드(pad)에 의해 상기 집적회로와 결합시켜 상기 캐패시터를 상기 집적회로의 외부에 배치시켜 왔다. 이러한 배치의 문저점으로는 상기 외부 결합으로 인해 상기 아날로그 PLL 루프에 잡음이 발생한다는 것이다. 아날로그 PLL 은 보통 PLL 루프의 안정성에 영향을 미치는 그러한 잡음에 민감하다. 상기 루프내의 낮은 대역폭 없이, PLL(200)은 상기 기준 신호에 가까운 트랙 편차(track deviation)를 할 수 없게 되는데, 아래에 이러한 받아들일 수 없는 상황 일부를 설명하도록 하겠다.
시간 기준주기 내의 약 5 내지 20 나노초(nano-second)의 편차는 보통의 그래픽 환경에서 발생될 수 있다. 이러한 편차는 보다 더 큰 크기의 디스플레이 스크린에서는 더욱 문제가 된다. 이러한 내용의 한 예를 설명하기 위해, 640×480 크기의 디스플레이 스크린이 40 나노초의 픽셀 처리 주기(즉, 각 픽셀을 디스플레이 하는 평균 시간)를 갖고 있으며, 1280×1080 크기의 모니터가 약 8-9 나노초의 픽셀 처리 주기를 갖고 있는 것으로 한다. 20 나노초의 편차는 상대적으로 크기가 큰 픽셀 처리 주기에 따른 640×480 의 디스플레이 상에서는 인지될 수 있는 수치일 수 있고, 상기 편차의 일부 양은 상기 대형 모니터상의 디스플레이가 두 픽셀에 의해 구부러질 것이다.
이러한 라인 사이의 구부러짐은 보통 사람의 시각으로도 알아차릴 수 있으며 그 결과인 디스플레이 되는 화질은 받아들일 수 없는 것이다. 상기 디스플레이 화질은 만일 그러한 구부러짐이 더 크다면 보는 이에게 더욱 짜증이 나게 할 것이다. 당 기술분야에서 잘 알려져 있다시피, 상기 디스플레이 화질 문제는 상기 시간 기준 신호에 더욱 가까이 추적할 수 있는 회로를 사용함으로서 개선될 수 있다. 그러므로, 필요한 것은 상기 시간 기준 신호에 가까이 추적하는 회로인 것이다.
발명의 요약
본 발명은 디지털 디스플레이 유닛내에서 실행되는 클록 복구 회로에 직접 관련된 것이다. 상기 디지털 디스플레이 유닛은 아날로그 신호 데이터 및 관련된 시간 기준 신호를 수신한다. 또한, 보통 디지털 디스플레이 유닛내에 제공되어 있는 디지털 디스플레이 스크린 상에 디스플레이될 이미지를 나타낸다.
상기 클록 복구 회로는 상기 시간 기준 신호에 기초한 샘플링 클록을 공급한다. 이 샘플링 클록은 상기 아날로그 신호 데이터를 샘플하는데 사용되고, 그 결과 픽셀 데이터는 상기 디스플레이 스크린 상에 디스플레이 신호를 발생하는데 사용된다.
상기 클록 복구 회로에는 디지털 위상-로트된 루프(PLL)가 포함되어 있다. 상기 PLL 의 대역폭은 디지털 실행에 의해 순간적으로 변화할 수 있다. 또한, 삭이 장기간의 주파수 및 일시적 위상 변동은 여러 제어 루프를 사용하여 추적된다. 그 결과, 디자이너에게는 상기 시간 기준 신호를 추적하는데 상당한 유연성이 있을 수 있다.
여러 실시예의 구조 및 동작뿐만 아니라 본 발명의 더 다른 특징 및 장점을 첨부한 도면을 참고하여 더 자세히 설명하도록 하겠다. 도면에서는, 참고번호는 기능적으로 유사하거나 및/또는 구조적으로 유사한 성분들은 같은 번호를 사용하였다. 도면에서 가장 먼저 나타나는 것은 해당 참조 번호 내의 맨 왼쪽의 숫자로 표시하였다.
도 1a는 수평 열 내에 배열된 여러 픽셀을 포함하고 있는 디스플레이 스크린 한 예의 블록 다이어그램;
도 1b는 아날로그 디스플레이 데이터용 시간 기준 신호의 한 예를 설명하는 시간 도메인으로 도시된 신호의 다이어그램;
도 2는 아날로그 성분을 사용하여 실행된 종래의 PLL 회로의 블록 다이어그램;
도 3은 본 발명의 클록 복구 회로의 한 실시예를 설명하는 블록 다이어그램;
도 4는 추적 주파수 및 위상용 종속 루프를 설명하는 디지털 PLL 회로의 블록 다이어그램;
도 5는 상기 디지털 PLL 의 출력에서 나오는 원하지 않는 주파수 성분을 필터하는 아날로그 필터의 한 예의 블록 다이어그램;
도 6은 본 발명의 한 실시예의 디지털 PLL 실행 예의 블록 다이어그램;
도 7은 본 발명에 따라 실행된 그래픽 시스템 예의 블록 다이어그램; 및
도 8은 본 발명에 따른 디지털 디스플레이 유닛 예의 블록 다이어그램이다.
지금부터 첨부한 도면을 참고하여 본 발명을 자세히 설명하도록 하겠다.
1. 발명의 개요 및 설명
본 발명은 디지털 PLL 회로(310) 및 아날로그 필터(320)가 포함되어 있는 클록 복구 회로(300)(도 3)에 관련하여 설명된다. 상기 PLL 회로(310)의 출력은 아날로그 필터(320)의 입력과 결합된다. PLL 회로(310)는 디지털 성분 및 신호를 사용하여 수행된다.
동작에 있어서, PLL 회로(310)는 시간 기준(301)을 입력으로 수신하고 출력 신호(312)를 발생한다. 상기 출력 신호를 발생하는 동안, PLL 신호(310)는 시간 기준으로 상기 출력 신호(312)의 동기화를 시도한다. 아날로그 필터(320)는 상기 입력 신호(312)내의 원하지 않는 어떠한 스펙트럼 성분을 필터하고 입력(302)상의 PLL 회로로 상기 필터된 신호를 입력으로 공급한다.
PLL 회로는 디지털 성분을 사용하여 실행되고 디자이너는 입력 신호(312)가 기준 신호(301)를 추적해야 하도록 하는 정도 및 방법을 특정할 수 있는 상당한 유연성을 얻는다. 이러한 유연성 덕분에, PLL 회로의 대역폭은 PLL 회로(310)가 기준 신호(301)를 충분히 추적할 수 있게 만들어 질 수 있도록 드라마틱한 변화를 할 수 있다. 이러한 근접한 추적은 상기 디스플레이 라인 사이의 상대적인 구부러짐을 예방한다.
PLL 회로(310)가 디지털 성분을 사용하여 실행됨에 따라, 이 회로는 협대역폭 루프를 가지고 실행될 수 있다. 종래의 아날로그 PLL 에는 등가 회로를 실행하기 위해서는 큰 캐패시터가 필요했다. 앞서 배경기술을 통해 설명했듯이, 반도체 집적 회로에 큰 캐패시터를 집적하는 것은 문제가 있다.
아날로그 필터(320)는 종래의 필터를 사용할 수 있고 알려진 방법의 아날로그 성분을 사용하여 실행된다. 상기 아날로그 신호의 출력 신호는 상기 시간 기준 신호와 동기된 클록(예를들어 샘플링 클록)에 해당한다. 이 출력 신호는 K 로 나뉘어 지는데, 여기서 K는 각 각의 수평 소스 이미지 라인 당 취해진 샘플의 수에 해당한다.
본 발명을 좀 더 자세히 설명하기에 앞서, 본 발명이 실행될 수 있는 실시 환경 예를 설명하도록 하겠다. 그리고 나서 클록 복구 회로(300)의 실행 및 동작의 자세한 사항을 설명하도록 하겠다.
2. 환경 예
넓은 관점으로, 본 발명은 디지털 디스플레이 유닛을 갖는 모든 그래픽 시스템에서 실행될 수 있다. 이러한 시스템으로는, 랩탑 및 데스크톱 개인용 컴퓨터 시스템(PCS), 워크스테이션, 특별한 목적의 컴퓨터 시스템, 일반 목적의 컴퓨터 시스템 및 많은 다른 장치들이 제한없이 포함된다. 본 발명은 하드웨어, 소프트웨어, 펌웨어 또는 링크의 조합에서 실행되기도 한다. 본 발명의 클록 복구 회로를 사용할 수 있는 하나 또는 그 이상의 실시예는 앞서 "관련 출원"에 언급한 본원과 동시 계류중인 "이미지 업스케일 방법 및 장치"라는 제목의 출원에 설명되어 있다.
도 7은 본 발명이 실행될 수 있는 컴퓨터 시스템(700)의 블록 다이어그램이다. 컴퓨터 시스템(700)은 본 발명이 실행될 수 있는 그래픽 시스템의 한 예일 뿐이다. 컴퓨터 시스템(700)에는 중앙 처리 장치(CPU)(710), 랜던 액세스 메모리(RAM)(720), 하나 이상의 주변장치(730), 그래픽 제어기(760) 및 디지털 디스플레이 유닛(770)이 포함되어 있다. 이 모든 성분들은 버스(750)를 통해 통신하며, 실제에 있어서는 적절한 인터페이스로 연결된 다수의 물리적 버스가 포함되어 있다.
그래픽 제어기(760)는 아나로그 이미지 데이터 및 해당 기준 신호를 발생하고, 디지털 디스플레이 유닛(770)에 모두 공급한다. 이 아날로그 이미지 데이터는 예를들어, CPU(710) 또는 외부 엔코더(도시하지 않음)로부터 수신된 픽셀 데이터에 기초하여 발생될 수 있다. 한 실시예에서, 상기 아날로그 이미지 데이터는 RGB 형태로 제공되고 상기 기준 신호에는 앞서 설명한 바와 같이 당 기술분야에서는 잘 알려진 VSYNC 및 HSYNC 신호가 포함되어 있다. 그러나, 본 발명을 아날로그 이미지 데이터 및/또는 다른 형태의 기준 신호로도 실행될 수 있음을 이해할 수 있을 것이다.
디지털 디스플레이 유닛(770)에는 도 1a를 참고하여 설명하였던 픽셀을 가지는 디스플레이 스크린이 포함될 수 있다. 디지털 디스플레이 유닛(770)에는 본 발명에 따른 클록 복구 회로가 포함되어 있다. 이 클록 복구 회로를 사용하여, 디지털 디스플레이 유닛(770)은 아날로그 신호 데이터를 샘플한다. 샘플링 클록이 픽셀 데이터를 발생하기 위해 제공되는 경우 아날로그 신호 데이터를 샘플하는 방법은 당 기술분야에서는 널리 알려져 있는 것이다. 본 발명의 상기 클록 복구 회로로 인해, 디지털 디스플레이 유닛(770)은 라인의 관련 구부러짐 없이 아날로그 신호 데이터에 해당하는 이미지를 디스플레이 하게 된다.
본 발명의 한 실시예에 있는 CPU(710), RAM(720) 및 주변장치(730)는 종래의 것이다. CPU(710)는 예를들어 인텔사(Intel Corp.)의 펜티엄 프로세서 등의 프로세서일 수 있다. RAM(720)은 명령 및 데이터를 저장하는 시스템/메인 메모리를 나타낸다. 상기 명령 및 데이터는 그러한 하드-디스크인 주변장치로부터 판독된다. CPU(710)은 데이터를 사용하여 명형을 처리하고 여러 기능들을 제공한다. 이 명령 처리의 한 부분으로서, CPU(710)는 그래픽 제어리(710)로 명령어를 전송하고 알려진 방법으로 아날로그 디스플레이 신호 데이터를 발생한다. 상기 아날로그 디스플레이 신호에 해당하는 이미지를 디스플레이 하는 디지털 디스플레이 유닛(770)의 실시예의 방법을 아래에 더 자세하게 설명하도록 하겠다.
3. 본 발명의 디지털 디스플레이 유닛(770)의 실시예
한 실시예에서, 디지털 디스플레이 유닛(770)은 컴퓨터 시스템으로 동작하여 수행된다. 디지털 디스플레이 유닛(770)은 랩톱(노드북 컴퓨터)에서 사용되는 평판 모니터, 데스크톱 컴퓨터 및 워크스테이션에서 사용되는 플랫 모니터의 형태나 다른 형태가 될 수 있다. 그러나, 본 명세서에 기재된 내용을 통해 당 기술분야의 통상의 지식을 가진자라면 플랫 모니터 텔레비젼 시스템 등의 다른 그래픽 시스템용 디지털 디스플레이 유닛을 수행하는 방법은 명백하다 하겠다.
도 8은 아날로그-디지털 변환기(ADC)(810), 업스케일 장치(820), 패널 인터페이스(830), 클록 발생기 회로(850) 및 디스플레이 스크린(100)이 포함되어 있는 디지털 디스플레이 유닛(770)의 블록 다이어그램이다. ADC(810)의 출력선은 업스케일 장치(820)의 입력선과 결합되어 있다. 업스케일 장치(820)의 출력선은 패널 인터페이스(831)과 결합되어 있다. 패널 인터페이스의 출력은 디스플레이 스크린(100)과 결합되어 있다. 클록 발생기 회로(850)는 ADC(810), 업스케일 장치(820), 패널 인터페이스(830)와 결합되어 있다.
동작에 있어서, ADC(810)는 라인(810)으로 아날로그 신호 데이터를 수신하고 라인(851)으로 샘플링 클록 신호를 수신한다. ADC(810)는 통상의 장치를 사용하는데, 상기 샘플링 클록 신호에 따라 상기 아날로그 신호 데이터를 샘플한다. ADC(810)는 라인(812)상으로 업스케일 장치(820)로 픽셀 데이터를 공급한다.
업스케일 장치(820)는 라인(812)상으로 수신된 상기 픽셀 데이터를 사용하여 상기 픽셀 데이터로 표현된 이미지를 최적으로 업스케일 한다. 이 이미지는, 예를들면 디스플레이 스크린(100)의 크기에 따라 업스케일 되기도 한다. 업스케일 장치(820)의 실시예는 앞서 "관련 출원"란을 통해 언급하였던 본 출원과 동시계류중인 "이미지 업스케일 방법 및 장치"라는 제목의 출원에 설명되어 있다. 상기 공동 계류중인 출원에서, 업스케일 장치(820)에 상기 클록 발생 회로(850)도 포함되어 있는 설명도 있다.
클록 발생기(802)는 ADC(810), 업스케일 장치(820) 및 패널 인터페이스로 클록 신호를 발생한다. 개개의 클록 신호는 전체 디자인에 따라 다른 주파수를 가지고 있다. 하나 또는 그 이상의 개개의 클록 신호는 본 발명의 상기 클록 복구 회로를 사용하여 시간 기준 신호(802)와 동기화 된다. 한 실시예에서 여러 주파수가 계산되는 방법도 상기 언급한 본 출원과 공동 출원 계류중인 "이미지 업스케일 방법 및 장치"라는 제목의 출원에 설명되어 있다.
한 실시예에서, 시간 기준 신호(802)는 HSYNC 신호에 해당할 수 있다. 다른 실시예에서는, 시간 기준 신호(802)는 VSYNC 신호에 해당할 수 있다. 그러나, 시간 기준 신호(802)가 특정 환경에 적합하도록 다른 신호(HSYNC 와 VSYNC 의 조합을 포함)에 해당하기도 한다.
디스플레이 스크린(100)은 위에서 설명했다. 디스플레이 스크린(100)은 액티브/패시브 액정표시(LCD) 기술 등의 디지털 스크린 기술을 사용하여 수행될 수 있다. 패널 인터페이스(830)는 디스플레이 스크린(100)상에 이미지를 디스플레이 하기 위해 디스플레이 신호를 발생하도록 디자인 된다. 패널 인터페이스(830)는 잘 알려진 방법으로 수행되어 업스케일 장치(820)로부터 수신된 상기 픽셀 데이터로부터 디스플레이 스크린(100)으로 디스플레이 신호를 발생할 수 있다.
상기 클록 복구 회로가 상기 시간 기준으로 발생된 클록과의 동기화(또는 동기화 시도) 방법을 지금부터 자세히 설명하도록 하겠다. 특별히, PLL 회로(310)를 먼저 설명하도록 하겠다. 그리고 나서, 아날로그 필터(320)를 설명하겠다. 설명을 위해, 상기 시간 기준은 HSYNC 신호를 포함하는 것으로 가정한다. 그러나, 본 발명은 다른 기준 신호 타입으로도 실행될 수 있음을 알 수 있을 것이다.
4. 본 발명의 디지털 PLL 회로의 개요
도 4는 디지털 PLL 회로(310)의 실시예의 내부 블록를 설명하는 블록 다이어그램이다. PLL 회로(310)에는 위상 및 주파수 검출기(PFD)(410), 주파수 수정 로직(420), 위상 수정 로직(430), 가산기(440,450), DTO(460) 및 DAC(470)이 포함되어 있다. 위상 수정 로직(430) 및 주파수 수정 로직(420)은 PFD(410)의 출력과 연결되어 있다. 제1 가산기(440)는 상기 주파수 수정 로직(420)의 출력과 연결되어 있다. 상기 제1 가산기의 출력은 제2 가산기(450)과 결합되어 있다. 제2 가산기는 또한 위상 수정 로직(430)과도 결합되어 있다. 상기 제2 가산기의 출력은 DTO(460)와 결합되어 있다. 상기 DTO의 출력은 디지털-아날로그 변환기(470)와 교대로 연결되어 있다.
동작에 있어서, PFD(410)은 상기 시간 기준(HSYNC) 신호의 위상 및 주파수와 귀환 신호를 비교한다. PFD(410)는 종래 장치를 사용하는데, 기준 신호가 상기 귀환 신호보다 뒤쳐지는지 앞서는지에 따라 EARLY 및 LATE 라인상으로 신호를 발생한다. 한 실시예에서, 펄스는 상기 앞섬 및 뒤쳐짐에 따라 발생되고 상기 펄스의 간격은 상기 앞섬 또는 뒤쳐짐의 양에 비례한다.
상기 기준 신호내의 장기간 주파수 드리프트 및 위상 지터를 수정하는 두 개의 분리 블록을 사용하여 재동기화 처리가 이루어진다. 두 개의 분리 블록을 이용함에 따라, 디자이너는 재동기화 처리과정에 있어서 더 많은 제어를 할 수 있다.
일반적으로, 주파수 수정 로직(420)은 상기 기준 신호내의 장기간 주파수 드리프트를 수정하도록 디자인된다. 상기 주파수 드리프트는 보통 상기 기준 주파수내의 변화에 해당하고, 그 범위는 수 헤르쯔(㎐) 범위이다. 상기 드리프트는 예를들면 소스 이미지를 발생하는 소스 시스템내의 온도 변동 등의 결과로 발생될 수 있다. 주파수 수정 로직(420)은 예상 구간에 상기 기준 신호를 추적할 수 있도록 디자인 될 수 있다.
가산기(440)는 주파수 수정 로직(430)이 공급하는 주파수 수정 번호에 Pnom 주파수를 더한다(뺀다). Pnom 은 상기 샘플링 클록의 예상 주파수에 해당하며 주파수 포착 단계 위상이 있는동안 사용된다. 주파수 포착 위상은 상기 PLL 루프가 상기 기준 신호의 주파수로 안정화(stabilizing) 및 로크(locking)되는 동안의 시간 간격을 의미한다. 상기 Pnom 신호를 공급함에 의해, 상기 주파수 포착 주기는 줄어들 수 있다.
그러나, 디지털 PLL(310)은 Pnom 신호 없이 동작 가능하다. 이 경우, 상기 주파수 포착은 시간 간격을 늘일 수 있다. 상기 주파수 포착 주기가 끝난 다음, Pnom 은 사용되지 않는다. 위상 수정 로직(430)은 상기 시간 기준내의 위상 변동을 추적한다. 상기 위상 수정 로직(430)의 출력은 상기 발생되는 클록 신호가 시간 기준 신호와 귀환 신호간의 위상 차이로 인해 수정되어야 하는 위상의 정도(또는 양)을 나타낸다.
상기 가산기(440)의 출력은 상기 루프의 현재 주파수를 나타낸다. 상기 위상 수정 로직(420) 및 가산기(440)는 가산기(450)를 사용하여 더해진다. 따라서, 상기 가산기(450)의 출력은 Pnom, 주파수 수정 로직(420)에 의해 공급된 주파수 수정, 및 위상 수정 로직(430)에의해 공급된 위상 수정의 합을 나타낸다. 이 총 합은 DTO(460)내의 위상이 DTO 클록 사이클 당 얼마나 앞선는가를 나타낸다. 이 총 합은 각 각의 기준 클록 사이클 동안 변화할 수 있다.
DTO(460) 은 종래의 것이며 위상 누산기로도 알려져 있다. DTO(460)는 기본 주파수(fundamental frequency)를 가진 램프 신호(ramp signal) 및 다른 원하지 않는 스펙트럼 성분을 출력으로 발생한다. 상기 기본 주파수는 상기 시간 기준 신호와 동기화된 클록의 주파수를 나타낸다. 상기 스펙트럼 주파수들은 클록 지터에 기여하기도 하는 원치않는 성분들이다. 그리고, 이 스펙트럼 주파수는 상기 아날로그 필터(320)를 사용하여 제거된다. DAC(470)는 상기 DTO 의 디지털 출력을 아날로그 필터의 처리에 적합한 아날로그 형태로 변환한다. 아날로그 필터(320)는 아래에 더 자세히 설명하도록 하겠다. 아날로그 필터(320)를 설명하기 전에, 디지털 PLL 회로(310)의 실시를 먼저 설명하도록 하겠다.
5. 디지털 PLL 의 실행
앞의 개요를 통해, 디지털 PLL 의 여러 선택적인 실시예는 본 발명의 범위 및 정신을 벗어나지 않는 한 실행될 수 있다. 지금부터 그러한 실시예의 하나를 도 6을 참고하여 설명하도록 하겠다.
도 6은 디지털 PLL 회로(310)의 실행 예의 디자인 및 동작을 설명하는 블록 다이어그램이다. PLL 회로(310)에는 여러 성분 및 이 성분들을 상호 결합시키는 신호가 포함된다. 각 성분 및 신호를 아래에 더 자세히 설명하도록 하겠다. 넓게 보아서, PLL 회로(310)는 세 부분으로 설명될 수 있는데 : (1) 위산 비교, (2) 주파수 수정 및 (3) 위상 수정 이다.
위상 비교를 함에 있어서, PFD(603)에는 상기 귀환 신호(FBACK)가 시간 기준 신호(REF)에 비해 위상이 빠른지 늦은지를 나타내는 EARLY(604) 및 LATE(605) 의 두 출력 신호선이 있다. 한 실시예에서, PFD(603)는 FBACK 신호가 REF 신호에 비해 빠른 위상에 비례하는 구간을 갖는 위상을 가지고 EARLY(604)상에 펄스를 발생한다. 상기 펄스 간격은 기준 클록 주기의 수로 측정되는데, 기준 클록은 PLL 회로(310)의 동작 클록을 의미한다. 상기 EARKY 신호(604) 및 LATE 신호(605)상의 펄스는 보통 에러 펄스로 언급될 것이다. LATE 신호(605)도 비슷하게 설명된다.
PFD(603)는 STOP 신호가 인가되면 REF 과 FBACK 신호간의 비교를 멈춘다. 이 비교가 멈추면, LATE 및 EARLY 신호는 모두 배제된다. 충전/방전 제어(650)는 STOP 신호가 상기 위상 수정 집적회로가 오버플로우(overflow)될 수 있을 때 삽입되게 한다. 비교 신호 제한기(610)는 STOP 신호가 상기 위상 차이가 미리 결정된 수를 초과하는 경우 삽입되게 한다.
상기 주파수 수정에 있어서, 주파수 수정 제어(620), 멀티플렉서(630), 가산기(627) 및 플립-플롭(625)이 상기 주파수 수정을 하는데 동작한다. PLL 회로가 INIT 신호로 표시되는 것으로 초기화 될 때(예를들어 위상 포착이 시작되는 동안), 주파수 수정 제어(620)는 멀티플렉서(630)가 번호 "2"를 갖는 입력으로 상기 값을 출력으로 선택한다. 동시에, A/S(덧셈/뺄셈) 신호가 로우(low)로 등러가서, 가산기(627)가 현재의 누산기 값과 누산기 값을 빼어 제로 값으로 설정되게 한다.
그러면 주파수 수정 제어(620)는 멀티플렉서(630)가 상기 Pnom 값을 선택하게 한다. Pnom 은 발생되는 샘플링 클록의 예상 주파수에 해당한다. 그리고, 상기 주파수 포착 주기는 상기 REF 신호가 상기 예상 주파수와 약간 벗어나는 주파수를 갖는 것으로 가정하여 매우 적은 사이클로 줄어든다. Pnom 이 없으면, 주파수 포착은 여러 사이클이 있게된다.
주파수 포착이 있은 다음, 주파수 수정 제어(620)는 Fdp 값이 멀티플렉서에서 선택되게 한다. 상기 Fdp 값은 각 각의 기준 클록 사이클이 에러 펄스인 동안 더해/빼 진다. 상기 Fdp 값의 덧셈은 상기 클록 주파수를 증가시키고 뺄셈은 상기 클록 줄파수를 감소시킨다.
Fdp 값은 레지스터로부터 공급된다. 이 Fdp 값은 상기 루프 대역폭을 나타낸다. Fdp 의 더 높은 값은 상기 PLL(310)이 변화에 더 빠르게 응답하게되는데 사용되고 더 낮은 값은 상기 PLL(310)이 더 안정적이게 되는데 사용된다. 그러나, 상기 Fdp 값은 상기 레지스터를 설명하는 것에 의해 순간적으로 변화할 수 있어서(즉, 기준 클록 신호 내부에서), 상기 루프 대역폭도 순간적으로 변화될 수 있다.
상기 디지털 PLL(310)의 디자이너에게는 특정 상황에 따른 상기 루프 대역폭을 변화시킬 수 있는 상당한 유연성이 부여된다. 예를들면, 위상 포착 루프 동안에는, Fdp 값은 매우 높은 값으로 설정될 수 있고, 루프가 안정되면 낮은 값으로 설정될 수 있다. 또한, Fdp 는 상기 위상 수정의 지금까지의 값의 역사에 개개의 Fdp 값들에 기초하여 적용 가능한 구조에 기초할 수 있다. 한 실시예에서 Fdp 값을 설정하는 방법을 아래에 설명하도록 하겠다. 주파수 수정 제어(620)은 FC-CE 신호를 오직 상기 에러 펄스의 길이 동안에서만 사용가능(enable)하게 한다. 상기 플립-플롭(625)의 출력은 상기 발생되는 클록의 현재 평균 주파수를 나타낸다.
위상 수정에 있어서, 위상 수정을 먼저 넓게 설명하도록 한다. 관련된 회로와 함께 충전/방전 제어(650)는 흔한 적분기(integrator) 처럼 보일 수 있다. 이 적분기는 상기 PPDP 값을 사용하여 일정 레벨가지 충전된다. 이 충전되는 레벨은 상기 에러 펄스 길이의 간격에 따른다. 충전이 있은 다음, 적분기는 상기 NPDP 값을 사용하여 서서히 방전된다. 이 NPDP 값은 PPDP 값에 비해 적은 값이어서 상기 방전은 확장된 시간 주기동안 발생된다. 위상 수정은 이 방전 사이클 동안 실행된다. 충전 및 방전이 되는 방법을 아래에 저 자세히 설명하도록 하겠다. 다음으로 한 실시예에서의 NPDP 및 PPDP 값의 계산을 설명하겠다.
충전/방전 제어(650), 멀티플렉서(655), 가산기(660) 및 플립-플롭(665) 모두 상기 적분기에서의 충전을 결정한다. 실제적으로 상기 플립-플롭(665)(및 본 명세서에서 설명된 다른 플립-플롭)에는 각 플립-플롭이 한 비트를 저장하는 여러 플립-플롭들이 포함되어 있다. 상기 가산기(660) 내의 값은 각 시간 기준 사이클(예를들어 HSYNC 펄스가 수신되는 경우)의 시작에서 클리어 된다. 상기 PPDP 값은 각 사이클(즉, PLL의 내부 클록) 동안 가산기(660)와 더해지고 상기 에러 펄스는 존재한다. 만일 상기 덧셈이 미리 결정된 임계값을 초과하는 경우에는, 적분기는 오버플로우로 결정되고, 상기 적분기 오버플로우 검출기(673)는 PFD(603)와 결합된 상기 STOP 신호가 삽입되도록 한다. 상기 에러 펄스의 끝이 마주치게 되면, 플립-플롭(665)은 상기 적분기상의 충전을 나타내는 값을 저장한다.
충전이 끝난 후에, 방전 단계가 시작된다. 상기 클록의 위상 수정이 이 방전 단계에서 이루어진다. 방전 단계가 진행되는 동안, 충전/방전 제어(650)는 NPDP 값이 각 기준 클록 사이클 동안 누산기(660)로부터 반복하여 감산되게 한다. 각각의 방전 클록 사이클 동안, 비활동의 REMINDER 신호는 NPDP 값이 멀티플렉서(652)에 의해 선택되게 한다. 또한, 위상 수정 제어(675)는 AND 로직(677)의 출력이 가산기(680)과 게이트 되도록 PCORR 신호를 공급한다. 그렇지 않으면, PCORR 신호는 로우 신호 레벨(논리값 0)로 설정되어 AND 로직(677)의 출력이 0으로 설정한다. 위상 수정 제어(675)는 상기 가산기(680)의 A/S 입력을 이용하여 상기 가산기(677)의 출력이 더해지거나 빼지도록 한다. 만일 REF 신호가 FBACK 신호의 앞에 있다면 이 값은 더해질 것이고 그렇지 않으면 빼질 것이다.
NPDP 값이 각 기준 클록 사이클동안 감산됨에 따라, 그 뺄셈 다음의 결과가 음의 수가 될 것이다. 이 경우, 상기 클록 신호는 과 수정된다. 그리고, 사인 및 제로 교차 검출기(670)은 이 위상이 과 수정되었는지를 검출하고 충전/방전 제어(650)에게 수정 동작을 취하게 한다. 이 음의 수는 플립-플롭(674)에 저장된다.
충전/방전 제어(650)는 REMINDER 신호를 1로 이용하여 멀티플렉서(652)가 상기 플립-플롭(674)에 저장된 값을 선택하게 한다. 이 선택된 값은 가산기(680)에 공급되는데, 상기 과 수정을 수정한다. 위상 수정 제어(675)는 상기 A/S 입력의 값과 가산기(680)를 스위치 한다. 즉, 만일 0의 값이 먼저 공급되었다면, 상기 과 수정 변수가 나타날 때 1의 값이 공급된다.
상기 DTO 의 동작을 도 4를 참고하여 설명하였으므로, 본 란에서는 간결함을 위해 반복하지 않겠다. 간략히 언급하면, DTO(460)는 기본 주파수의 위상 및 디지털 샘플링의 결과인 이미지 등의 스펙트럼 성분을 나타내는 램프 신호를 출력으로 발생한다. 상기 기본 주파수는 시간 기준 신호와 동기되는 클록의 주파수를 나타낸다. 상기 스펙트럼 성분은 클록 지터에 기여하는 원치않는 성분이다. 회로의 나머지 부분을 상기 기본 주파수가 유지되는 동안 다른 주파수들을 제거하도록 디자인 된다.
LUT(690)은 종래의 것이고 DTO(460)의 위상 출력을 진폭 값으로 번역한다. 이 위상 값은 당 기술분야에서 잘 알려져 있듯이 사인파 또는 삼각파 중 하나로 변환될 수 있다. DAC(695)는 LUT(690)의 출력을 아날로그 필터(320)가 처리하기에 적합한 아날로그 신호로 변환시킨다. 아날로그 필터(320)의 실시예를 후에 설명하도록 한다.
다시 언급하면, 앞서의 도 6의 설명은 단지 실행 예일 뿐이며 본 발명의 범위 및 정신을 벗어나지 않는 한 당 기술분야의 통상의 지식을 가진자에게는 다양한 수정이 있음이 명백하다. 앞서 설명에서, Pnmom, NPDP 및 PPDP 값은 사용되는 것으로 설명하였다. 이러한 성분을 계산하는 한 방법을 설명한다.
6. 루프 성분의 계산
Pnom 는 수평 라인내의 기준 클록의 수(Hor_Rcount)에 기초하여 계산될 수 있다 :
여기서, Trclk 는 기준 클록의 클록 주기를 말하며, Th 는 수평 주기(연속하는 두 Hsync 펄스간의 시간)을 말한다.
여기서, Qdto 는 DTO 식(즉, 2**n 이고, n은 DTO 의 비트수 이다)이다. Pnom 이 로크 구조에 따라 달라지는 것이 아니다. 즉, 클록 신호는 HSYNC, VSYNC 또는 이러한 부류들과 로크될 수 있다.
위상 수정 루프를 위한 양의 기울기(충전) 변수가 Pnom 에서 얻어진다. 이는 상기 로크 구조와도 독립적이다. Kpdp 는 위상 수정 루프의 감쇄(damping)를 제어한다. 최적의 추적을 위해 2 또는 3 으로 설정된다.
음의 기울기 변수(방전)가 Ppdp 에서 얻어진다. NPDP 는 보통 만일 루프가 로크되지 않으면 Ppdp 와 근접하고 루프가 로크되면(위상 점프가 최소화) 수배 작아진다(8...16).
주파수 수정 변수는 로크 구조에 따라 달라진다. 이것은 하나의 Rclk 위상 추적 에러당 주파수 조정의 양을 뜻한다.
만일 FBACK 신호가 시간 기준처럼 HSYNC 펄스에 로크되면
만일 FBACK 신호가 시간 기준처럼 Vsync 펄스에 로크되면
여기서 Vdiv 는 수직 Hsync 분배기(1...n)이다. 만일 Vdiv 가 2 라면, 모든 다른 Hsync 가 사용된다. Vtotal 은 VSYNC 로크가 사용되는 경우 소스 프레임의 라인 수 이다.
7. 아날로그 필터(320)
앞서 언급했다시피, 아날로그 필터(320)는 다른 주파수를 제거하는 동안 DTO 에서 발생된 기본 주파수를 보존하기 위해 디자인 된다. 아날로그 필터(320)는 당 기술분야에서 잘 알려진 바 대로 능동 또는 수동 필터 또는 위상-로크 루프 등을 사용하여 실행될 수 있다. 아날로그 필터(320)의 한 실시예를 도 5를 참고하여 설명한다.
아날로그 필터(320)는 종래의 것이고 DAC 재구성 필터(510)을 포함하고 있다. 슈미트 트리거(520)는 공지된 방법으로 사인파를 분할하고 이 사인파를 디지털 신호(2 레벨 양자화)로 변환한다. PLL 루프는 PFD(530), 충전 펌프(540), 루프 필터(550), VCO(560) 및 분배기(580)로 구성되고 상기 기본 주파수가 보존되는 동안 모든 원하지 않는 주파수들을 제거하도록 디자인 된다. 분배기(580)내의 N 의 값은 상대적으로 작은 값으로 유지된다. VCO(560)는 샘플링 클록 신호를 발생하도록 디자인 되는데, 아날로그 신호 데이터를 샘플하는데 사용될 수 있다. 분배기(570,580)는 상기 Vco 주파수를 Vco(560)의 동작 범위로 시프트 하는데 사용되기도 한다.
따라서, 상기 아날로그 필터(320)의 출력은 잘압축된 스퓨리어스 스펙트럼 성분이 있는 필터된 신호가 포함된다.
16. 결론
지금까지 본 발명의 여러 실시예들을 설명하였는데, 이는 단지 예의 방법일 뿐으로 이것으로 본 발명이 제한되는 것은 아니다. 그러므로, 본 발명의 범위는 앞서 설명한 실시예들로 한정되지 않는 것이며 오직 첨부된 특허청구범위 및 이와 동등한 것으로만 한정되는 것이다.
본 디지털 디스플레이 유닛은 아날로그 신호 데이터 및 관련된 시간 기준 신호를 수신하고, 또한 보통 디지털 디스플레이 유닛내에 제공되어 있는 디지털 디스플레이 스크린상에 디스플레이될 이미지를 나타내며, 상기 클록 복구 회로는 상기 시간 기준 신호에 기초한 샘플링 클록을 공급한다. 이 샘플링 클록은 상기 아날로그 신호 데이터를 샘플하는데 사용되고, 그 결과 픽셀 데이너는 상기 디스플레이 스크린상에 디스플레이 신호를 발생하는데 사용된다.
상기 클록 복구 회로에는 디지털 위상-로크된 루프(PLL)가 포함되어 있으며 상기 PLL 의 대역폭은 디지털 실행에 의해 순간적으로 변화할 수 있다. 또한, 상기 장기간의 주파수 및 일시적 위상 변동은 여러 제어 루프를 사용하여 추적된다. 그 결과, 디자이너에게는 상기 시간 기준 신호를 추적하는데 상당한 유연성이 주어진다.

Claims (39)

15㎒ 이상의 고주파수에서 클록을 사용하여 발생된 아날로그 이미지 데이터 및 해당하는 시간 기준 신호로 표현되는 이미지를 디스플레이 하는 디지털 디스플레이 유닛에 있어서,
상기 이미지를 디스플레이 하기위한 다수의 픽셀이 있는 디스플레이 스크린;
상기 아날로그 이미지 데이터를 수신하는 아날로그-디지털 변환기(ADC);
샘플링 클록을 발생하는 위상-로크된 루프(PLL)로 구성된 클록 발생기 회로; 및
상기 다수의 픽셀 데이터 원소들에 기초하여 상기 디스플레이 스크린을 위한 디스플레이 신호를 발생하는 패널 인터페이스를 구비하고,
상기 ADC 는 샘플링 클록을 사용하여 상기 아날로그 이미지 데이터를 샘플링 하여 상기 다수의 픽셀에 해당하는 다수의 픽셀 데이터 원소를 발생하고, 상기 샘플링 클록은 상기 고주파수와 같은 주파수를 가지며,
상기 샘플링 클록은 수 나노초 보다 적은 지터를 가진 상기 시간 기준 신호와 동기되며, 상기 PLL은:
디지털 입력을 수신하고 상기 디지털 입력으로 계산된 주파수를 가진 상기 샘플링 클록을 나타내는 신호를 발생하는 이산 시간 발진기; 및
상기 시간 기준 신호 및 귀환 신호를 수신하는 디지털 회로를 구비하고,
상기 귀환 신호는 상기 샘플링 클록을 나누어 발생되고, 상기 디지털 회로는 상기 시간 기준 신호 및 귀환 신호의 위상 차에 따라 상기 디지털 입력을 발생하며, 상기 디지털 입력은 상기 DTO 가 상기 시간 기준 신호에 동기된 신호를 발생하게 하는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 1 항에 있어서,
상기 클록 발생기 회로는 상기 샘플링 클록을 나타내는 신호로부터 모든 원하지 않는 주파수를 제어하고 상기 샘플링 클록을 발생시키는 아날로그 필터를 더 구비하는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 1 항에 있어서,
상기 디지털 회로는,
상기 시간 기준 신호의 주파수 내의 장기간 드리프트에 따른 상기 샘플링 클록의 위상을 조정하는 주파수 수정 로직; 및
상기 귀환 신호와 시간 기준 신호와의 위상 차이에 따른 상기 샘플링 클록의 위상을 조정하는 위상 수정 로직을 구비하고,
상기 주파수 수정 로직 및 상기 위상 수정 로직은 두 개의 분리 제어 루프로 실행되는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 3 항에 있어서,
상기 귀환 신호와 시간 기준 신호간의 위상 차이를 결정하는 위상 및 주파수 검출기를 더 구비하는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 4 항에 있어서,
상기 위상 차의 결정에 기초하여 만들어질 위상 수정의 양을 결정하는 충전/방전 제어 로직을 더 구비하는 것을 특징으로 하는 디지털 디스플레이 유닛.
시간 기준 신호에 관하여 수신된 아날로그 디스플레이 신호를 샘플링 하는 샘플링 클록 신호를 발생하는 클록 발생 회로에 있어서,
아날로그 이미지 데이터는 15㎒ 이상의 고주파수에서 클록을 사용하여 발생되고,
수 나노초보다 작은 지터를 가진 상기 시간 기준 신호와 동기된 상기 고주파수와 같은 주파수를 가지는 상기 샘플링 클록 신호가 포함된 출력 신호를 발생하는 위상-로크된 루프(PLL) 회로; 및
출력 신호에 원하지 않는 모든 주파수를 제거하고 상기 아날로그 디스플레이 신호를 정확히 샘플하는데 사용되는 상기 시간 기준 신호와 동기된 샘플링 클록 신호를 발생시키는 필터를 구비하고,
상기 PLL 은:
디지털 입력을 수신하고 상기 디지털 입력으로 결정된 디지털 신호를 발생하는 이산 시간 발진기(DTO); 및
상기 시간 기준 신호 및 귀환 신호를 수신하는 디지털 회로를 구비하고,
상기 귀환 신호는 상기 샘플링 클록 신호를 나누어 발생되고, 상기 디지털 회로는 상기 시간 기준 신호와 귀환 신호간의 위상 차에 따라 상기 디지털 입력을 발생하고, 상기 디지털 입력은 상기 DTO 가 상기 디지털 신호를 발생하게 하며, 상기 디지털 신호는 상기 출력 신호를 나타내는 DTO 에 의해 발생되는 것을 특징으로 하는 회로.
제 6 항에 있어서,
상기 디지털 회로는:
상기 시간 기준 신호의 주파수 내의 장기간 드리프트에 따른 상기 샘플링 클록의 주파수를 조정하는 주파수 수정 로직; 및
상기 귀환 신호와 시간 기준 신호간의 위상 차에 따라 상기 샘플링 클록의 위상을 조정하는 위상 수정 로직을 구비하고,
상기 주파수 수정 로직 및 상기 위상 수정 로직은 두 개의 분리 제어 루프로 실행되는 것을 특징으로 하는 회로.
제 7 항에 있어서,
상기 귀환 신호와 시간 기준 신호간의 위상 차를 결정하는 위상 및 주파수 검출기를 더 구비하고, 상기 위상 및 주파수 검출기는 상기 위상 차 정도를 나타낸는 하나 또는 그 이상의 신호를 발생하는 것을 특징으로 하는 회로.
제 8 항에 있어서,
위상 적분기를 포함하는 충전/방전 제어 로직을 더 구비하고, 상기 충전/방전 제어 로직은 상기 위상 차에 따라 상기 위상 적분기를 충전하고, 상기 충전/방전 로직은 상기 충전기간보다 긴 기간으로 방전되고, 상기 샘플링 클록의 위상은 상기 방전 기간동안 수정되는 것을 특징으로 하는 회로.
제 9 항에 있어서,
상기 방전이 있는 동안 상기 충전/방전 로직에 의해 수행되는 모든 과 수정을 수정하는 사인 및 제로 교차 검출기를 더 구비하는 것을 특징으로 하는 회로.
제 8 항에 있어서,
상기 주파수 수정 로직은:
상기 샘플링 클록의 예상 주파수를 나타내는 Pnom 및 상기 장기간 주파수 드리프트로 인한 수정을 나타내는 Fdp 값을 입력으로 받아들이는 제1 멀티플렉서;
상기 주파수 로직에 해당하는 위상 수정을 나타내는 값을 저장하는 플립-플롭;
상기 플립-플롭에 저장된 값에서 상기 제1 멀티플렉서의 출력을 더하거나 빼는 가산기; 및
상기 플립-플롭 및 상기 가산기와 결합된 주파수 수정 제어를 구비하고,
상기 가산기의 출력은 상기 플립-플롭에 저장되고, 상기 주파수 수정 제어는 상기 플립-플롭이 위상 포착 단계의 시작에서 Pnom 으로 설정되게 하고, 상기 주파수 수정 제어는 상기 가산기가 상기 샘플링 클록이 상기 시간 기준에 비해 앞서는지 뒤쳐지는지에 따라 Fdp 를 더하거나 빼게 하는 것을 특징으로 하는 회로.
제 11 항에 있어서,
상기 Fdp 값은 통계학적으로 계산되는 것을 특징으로 하는 회로.
버스와 결합된 프로세서;
상기 버스와 결합된 메모리;
상기 프로세서와 결합되고, 소스 이미지 데이터를 수신하고 이미지를 나타내는 시간 기준 신호를 발생하며 15㎒ 이상의 고주파수에서 클록을 사용하여 아날로그 이미지 데이터를 발생하는 그래픽 제어기;
상기 아날로그 이미지 데이터 및 시간 기준 신호를 수신하는 디지털 디스플레이 유닛을 구비하고,
상기 디지털 디스플레이 유닛은:
이미지를 디스플레이 하기 위한 다수의 픽셀이 있는 디스플레이 스크린;
상기 아날로그 이미지 데이터를 수신하고, 샘플링 클록을 사용하여 상기 아날로그 이미지 데이터를 샘플하여 상기 다수의 픽셀에 해당하는 다수의 픽셀 데이터 원소를 발생하는 아날로그-디지털 변환기(ADC);
수 나노초보다 작은 지터를 가지고 상기 시간 기준 신호와 동기된 샘플링 클록을 발생하기 위한 위상-로크된 루프(PLL)를 구비하는 클록 발생기 회로; 및
상기 다수의 픽셀 데이터 원소에 기초하여 상기 디스플레이 스크린을 위한 디스플레이 신호를 발생하는 패널 인터페이스를 구비하고,
상기 PLL 은:
상기 시간 기준 신호 및 귀환 신호를 수신하고, 상기 시간 기준 신호 및 귀환 신호의 위상 차에 따라 상기 디지털 입력를 발생하는 디지털 회로를 구비하고, 상기 귀환 신호는 상기 샘플링 클록을 나누어 발생되며, 상기 디지털 입력은 상기 DTO 가 상기 시간 기준 신호와 동기된 신호를 발생하게 하는 것을 특징으로 하는 소스 이미지를 디스플레이 하는 컴퓨터 시스템.
제 1 항에 있어서,
상기 디지털 디스플레이 유닛은 컴퓨터 시스템 내에서 실행되며, 상기 아날로그 이미지 데이터 및 시간 기준 신호는 상기 컴퓨터 시스템 내에 포함된 그래픽 제어기에 의해 발생되는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 1 항에 있어서,
상기 아날로그 이미지 데이터 및 상기 시간 기준 신호는 두 개의 분리 신호 경로로 수신되는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 15 항에 있어서,
상기 기준 클록은 이진 신호로 구성되는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 1 항에 있어서,
상기 디지털 회로는 상기 샘플링 클록 내의 각 클록 펄스의 위상의 변화에 의한 사이클이 비교되는 동안 상기 귀환 신호 및 시간 기준 신호간의 펄스 에러를 분배하는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 6 항에 있어서,
상기 디지털 디스플레이 유닛은 컴퓨터 시스템에서 실행되며, 상기 아날로그 이미지 데이터 및 상기 시간 기준 신호는 상기 컴퓨터 시스템에 포함된 그래픽 제어기에 의해 발생되는 것을 특징으로 하는 클록 발생기 회로.
제 6 항에 있어서,
상기 아날로그 이미지 데이터 및 상기 시간 기준 신호는 두 개의 분리 신호 경로상으로 수신되는 것을 특징으로 하는 클록 발생기 회로.
제 19 항에 있어서,
상기 시간 클록은 이진 신호로 구성되는 것을 특징으로 하는 클록 발생기 회로.
제 20 항에 있어서,
상기 디지털 회로는 상기 샘플링 클록 내의 각 클록 펄스의 위상의 변화에 의한 사이클 비교가 진행되는 동안 상기 귀환 신호 및 기준 신호간의 위상 에러를 분배하는 것을 특징으로 하는 클록 발생기 회로.
제 13 항에 있어서,
상기 클록 발생기 회로는 상기 샘플링 클록을 나타내는 신호로부터 원치않는 모든 주파수를 제거하여 상기 샘플링 클록을 발생하는 아날로그 필터를 더 구비하는 것을 특징으로 하는 컴퓨터 시스템.
제 22 항에 있어서,
상기 디지털 회로는:
상기 시간 기준 신호의 주파수 내의 장기간 드리프트에 따른 상기 샘플링 클록의 위상을 조정하는 주파수 수정 로직; 및
상기 귀환 신호 및 시간 기준 신호간의 위상 차이에 따라 상기 샘플링 클록의 위상을 조정하는 위상 수정 로직을 구비하고,
상기 주파수 수정 로직 및 위상 수정 로직은 두 개의 분리 제어 루프로 실행되는 것을 특징으로 하는 컴퓨터 시스템.
제 23 항에 있어서,
상기 디지털 회로는 상기 샘플링 클록 내의 각 클록 펄스의 위상의 변화에 의한 사이클의 비교가 있는 동안 상기 귀환 신호 및 기준 신호간의 위상 에러를 분배하는 것을 특징으로 하는 컴퓨터 시스템.
제 24 항에 있어서,
상기 그래픽 제어기는 분리 신호 경로상으로 상기 디지털 디스플레이 유닛에게 상기 아날로그 이미지 및 상기 기준 신호를 전송하는 것을 특징으로 하는 컴퓨터 시스템.
제 1 항에 있어서,
상기 고주파수는 65㎒ 이상인 것을 특징으로 하는 디지털 디스플레이 유닛.
제 26 항에 있어서,
상기 지터는 10 나노초 이하인 것을 특징으로 하는 디지털 디스플레이 유닛.
제 27 항에 있어서,
상기 디지털 디스플레이 유닛은 컴퓨터 시스템 내에서 실행되는 플랫 모니터인 것을 특징으로 하는 디지털 디스플레이 유닛.
제 3 항에 있어서,
상기 주파수 수정 로직은 멀티-비트 수를 발생하고, 상기 멀티-비트 수는 DTO 클록 주기 동안 상기 DTO 에 의해 발생된 샘플링 클록의 앞선 위상의 양을 나타내고, 상기 멀티-비트 표현은 상기 PLL 이 짧은 간격 내에 상기 샘플링 주파수에 도달하게 하는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 3 항에 있어서,
상기 주파수 수정 로직은 :
상기 샘플링 클록의 예상 주파수를 나타내는 Pnom 및 상기 장기간 주파수 드리프트에 기인한 수정을 나타내는 Fdp 를 입력으로 받아들이는 제1 멀티플렉서;
상기 주파수 수정 로직에 해당하는 위상 수정을 나타내는 값을 저장하는 플립-플롭;
상기 플립-플롭 내에 저장된 값에서 상기 제1 멀티플렉서의 출력을 더하거나 빼는 가산기; 및
상기 플립-플롭 및 상기 가산기와 결합되고, 상기 플립-플롭이 상기 위상 포착 단계의 시작에서 Pnom 으로 설정되게 하고, 상기 가산기가 상기 샘플링 클록이 상기 시간 기준에 비해 빠르거나 늦거되는 것에 따라 Fdp 를 더하거나 빼게 하는 주파수 수정 제어를 구비하는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 3 항에 있어서,
상기 귀환 신호와 시간 기준 신호 간의 위상 차이를 결정하는 위상 및 주파수 검출기; 및
디지털 성분을 사용하여 실행되는 충전/방전 제어 로직을 더 구비하고,
상기 위상 및 주파수 검출기는 EARLY 신호를 이용하여 다수의 클록 펄스가 상기 귀환 신호가 상기 시간 기준신호 보다 앞서는 것에 의한 위상 차이에 비례하게 하고 LATE 신호를 이용하여 다수의 펄스가 상기 귀환 신호가 상기 시간 기준 신호보다 느린 것에 의한 위상 차이에 비례하게 하고,
상기 충전/방전 제어 로직은 상기 펄스 수에 따라 상기 위상 적분기를 충전하고 상기 EARLY 신호 또는 상기 LATE 신호가 이용되고, 상기 충전/방전 로직은 비교 사이클 동안 위상내의 차이가 퍼지도록 상기 충전 기간 보다 긴 기간동안 방전되고, 상기 샘플링 클록의 위상은 상기 방전이 되는 동안 수정되는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 31 항에 있어서,
상기 방전이 있는 동안 상기 충전/방전 로직에 의해 수행되는 모든 과 수정을 수정하는 사인 및 제로 교차 검출기를 더 구비하는 것을 특징으로 하는 디지털 디스플레이 유닛.
제 1 항에 있어서,
상기 고주파수는 65㎒ 이상인 것을 특징으로 하는 클록 발생 회로.
제 33 항에 있어서,
상기 지터는 10 나노초 이하인 것을 특징으로 하는 클록 발생 회로.
제 34 항에 있어서,
상기 클록 발생 회로는 컴퓨터 시스템에서 실행되는 플랫 모니터내에서 사용되는 것을 특징으로 하는 클록 발생 회로.
제 7 항에 있어서,
상기 주파수 수정 로직은 멀티-비트 수를 발생하고, 상기 멀티-비트 수는 DTO 클록 주기동안 상기 DTO 에 의해 발생된 샘플링 클록의 진행 위상의 양을 나타내며, 상기 멀티-비트 표현은 상기 PLL 이 짧은 간격내에 상기 샘플링 주파수에 도달하게 하는 것을 특징으로 하는 클록 발생 회로.
제 13 항에 있어서,
상기 고주파수는 65㎒ 이상인 것을 특징으로 하는 컴퓨터 시스템.
제 37 항에 있어서,
상기 지터는 10 나노초 이상인 것을 특징으로 하는 컴퓨터 시스템.
제 23 항에 있어서,
상기 주파수 수정 로직은 멀티-비트 수를 발생하고, 상기 멀티-비트 수는 DTO 클록 주기동안 상기 DTO 에 의해 발생된 샘플링 클록의 진행 위상의 양을 나타내고, 상기 멀티-비트 표현은 상기 PLL 이 짧은 간격 내에 상기 샘플링 주파수에 도달하게 하는 것을 특징으로 하는 클록 발생 회로.
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