TW424218B - A method and apparatus for recovering clock in a digital display unit - Google Patents

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Description

經濟部中央榇準局舅工消費合作社印製 42421 五、發明説明 相關之申諸奩 本發明係和-共同申請之美國申 影像之尺寸的方法和裝置'申請=定代ΐ 人之_ Lem ’本文併人以為參考。 發明背章 發明領媸 本發明係關於-圖形系統,更特別地是關於—種用以回 ^和f 一數位顯不系統(例如平型面板藍視器)内收到的 類比顯不資料相關的時序信號之方法和裝置。 相關括概 κ數位顯示系統通常被用來顯示影像,-使用於藤上型電 腦的平型面板監視g即是此類數位顯示系統的一例。一平 型面板監視器基本上是接收來自一圖形控制電路之源影像 :並顯示出來。目箭在膝上型電滕中逐漸使用的平面 監視器是另一種敷位顯示系統的例子,源影像通常是以類 比資科的形式接收,如本行已知的尺0;6信號。 數位顯示系統通常需要將所收到的類比資料轉換為一佇 列的,素資料。此類拜換的需求可以由了解一基本的數^ 顯示單元的一般配置而了解,此將於下文說明之。 數位顯示系統通常包括一含許多條水平線之顯示銀幕。 圖1所示為一例示的顯示銀幕100之方境圖。每一條水平線 (如符號101至106所示者)依序被分成幾個分開的點,通常 稱之為像素。在一水乎線内之相同的相關位置内之像素資 料可以看為構成一水平垂直線(如虛線108所示)。 ____ -4- 本紙張尺度適用中國國家標準(CNS〉A4规格(2丨〇><297公釐)
42421 A7 B7 五、發明説明(2 ) 水平和垂直線的數目定義相對的數位顯示裝置之解析度 ,目前市®可見的典型銀幕之解析度包括640X480、 1024X768等。至少對桌上型和膝上型電腦的應用而言, 現已漸_要求較大尺寸的顯示銀幕,因此,在每一條水平 線内的水平顳示線之數a和像素之數目亦逐漸增加。 因此,為顯示一源影像,該源影像被分成多個點且每一 點皆被顯示於一像素上。每一點可以一像素資料元件的方 式表示。用於顯示器100上的每個像素之顯示信號可以使 用該對應的顯示資料元件產生。但是,如前所述,源影.像 可以以一類比信號的形式接收,因此,類比資料需要被轉 換為像素資料,以顯示於一數位顯示銀幕上。 要了解類比信號的基本格式應了解一般的轉換流程。通 常,每個源影像是以一佇列的圖框之形式傳送,且每一调 框包括許多條水平的掃描線。影像是利用顯示這些連續圖 框的方式產生的。 通常,一時間參考信號是以並聯的方式提供以將類比信 號分成水平的掃描線和圖框。在一本行技藝者已知的 VGA/SVGA環境下,該時間參考信號包括VSYNC和 HSYNC,該VSYNC信號指示一圖框之開始和該HSYNC 信號則指示下一條源掃描線的開始。該HSYNC和類比信 號之間的關係進一步例示於圖1B中。 圖1B中之信號150表示在時域内的一類比的顯示資料信 號,該類比信號150表示一要在顯示銀幕100上產生的顯示 影像。顯示信號部份103B、104B、105B等斧別表示在對 本纸張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) 1 s ^ A7 _______B7 五、發明説明(3 ) 應的水平線I03A、i〇4A和105A上的顯示資料。以直線顯 示之部份對應一’’取回,,(retrace〉週期,其象徵到下一水乎 線的轉換。 這類轉換基本-上是以另一信號(例,如在電腦顯承器/9的 HSYNC信號)指示,職波1〇3B、1〇4]5和1〇58表尕這類的 轉換。因此,在一轉換之後,信號的顧示部份可被取樣^ 次,其主確的次數可正比於在顯示銀幕1〇〇上的每條水年· 線上'之像素的數目。每一顯示部份通常被取樣相同的次麩 ,以產生用於每一像素的取樣。 因此’為將以類比信號形式收到的源影像轉換為適舍難 示於一數位顯示裝置上的像素資料,每一水平的掃描線皆 被#換成多個像素資料。對此類的轉換而言,類比資枓的 每一水平掃描線皆被取樣預定的次數,辣取樣的值以〆數 字表示’其構成一像素資料元件。 每一水平掃描線基本上是由使用一取樣時序信號予以取 樣’也就是說.,該水平掃描線通常是在每個取樣時序逍浓 期間被取樣。因此,取樣的時序被設計以具有一頻率,使 得每條水平掃描線的顯示部份被取樣所需的次數,該所需 經濟部中央標準局員工消費合作社印製 的次數可對應於顯示銀幕上的每條水平顯示線之像素數, 但是’該所需的次數與每條水平的顯示線上之像素數目不 同。 使用前述取樣方法,一源圖框的每一條水平掃描線皆是 以多個像素資料的形式表示。應了解在顯示源影像時,& 須適當地維持源影像點的相對位置,否則,声·顯示銀幕、 _— ____ - 6 - 本紙張尺度適用中國国家標準(c八4胁(2 i 0 x 297公慶) 4242 1 B A? B7 五、發明説明(4 ) 某些線和其他線比較起來會出現歪斜的現象。 為維持源影像像素的一適當相對位置,取樣時序必須與 參考信號同步’此即.是說,為了說明之故,假設HSYNC 信號做為一參考信號使用,則用於一水平顯示線之類比資 料的取樣開始可能須與HSYNC信號脈波同步。一旦達成_ 此同步’則相周水平線内之接下來的像素亦會適當地與其 他線内的對應像素對齊。 在傳統上’已使用以類比元件實施的鎖相迴路(PLL)來 達成上述之同步,圖2所示為一用以進行該同步的一例示 PLL電路200方專圖。此外,PLL電路2〇α亦會產生取樣的 時序信號。該PLL電路200包括相位偵檢器210、濾波器 220、.放大器23〇、電壓控制振盪器(VCO)240和分頻器 2 50。該相位偵檢器210比較在線2(H上收到的時間參考(例 如VSYNC)和在線251上收到的取樣時序(更正確地是,具 有取樣信號之預定比例的信號),為說明起見,這兩個信號 稱之為Π和f2。 經濟部中央標準局員工消費合作社印製 相位俄檢器210在線212上提供一具有頻率fi和f2之差的 偉號,在該線212上的信號也可包括該差頻的幾種調和级 叙。濾波器220通常是設計為一低通濾波器,以省去不需 要的元件’當頻率Π和f2接近但不相等時,線223將會攜 帶一具有該差頻的信號。VCO240係被設計以產生一具有 預設頻率的、信號,但是,此信號會依在線234上所收到的 電壓位準而改變。 放大器230放大在線223上的偉號以在線234上提供所需 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29*7公釐) 4242 f 8 A7 B7 五、發明説明( 經濟部中央標準局貝工消費合作社印製 的電壓位準*以修正該VCO240的頻率β該電壓位準 生方式是為使頻率fl和f2同步》分頻器250以一η的+產 在線245上所、收到的時序信號之頻率,藉著選擇適告的、= ’即可取樣用於每一水平源掃描線的類比信號資料^: 次數。在線245上的信號可以用來做此取樣。 吊的 但是,如本行技藝者所知,在正㈣操作情 頻率(HSYNC)可以由一平均頻率稍微偏移一些值,^考 該參考頻率可a a為(例如)產生該舰㈣ 電 路上的溫度變化而漂移一加長的時間間隔 買二: ^信號和類比PPL所產生的時序信號兩者上也可能出^ 動能追蹤長程物,並去除跳 的方弋二忐 電路具低頻寬(如100到1000Hz) = = = =的低頻寬通常需要-較大尺寸 =;:一=財的電容器並B與-尺寸相當小的 使;電路的外部,並 問題是因為外部耦合的緣故,==.二這種方式的-個 迴路之中。類比式PLL通常對入該喊的瓜 導致PLL迴路的不穩定,若在感沒:η 明者,這現象在某些情況下移,如下所將說 在時間參考週期中約5至2〇奈移(ns)的偏移是一典型的圖 ι^ϋ- —1 nn f請先聞讀背面之注意事項再填寫本頁) —ο裝 --訂-------------,__ i > Hi · ^24218 " A7 B7 五、發明説明(6 ) 形環境中所常見的,這些偏移通常對較大尺寸的親示銀幕 而言之間題較多。現以一例說明此點、一640x480大小的 顯示銀幕之像素處理週期(亦即顯示每個像素的半均時間) 為40奈秒,而一1.280x1280之大尺寸的監視器之像素處理 週期則約為8-9奈秒。對一640x480之銀幕的顯示器而言, 20奈秒的偏移可能沒有感覺上的影響,因為它有相當大的 像素處理週期,然而相同量的偏移則會使大監視器的顯示 器上產生兩像素間之歪斜。 線之間的上述歪斜情形通常是人眼可見的,且其導致的 顯示品質可能是不能接受的,若這類歪斜的數目更大,則 顯示品質將更為惡化。如本行技藝已知者,顯示品質的問 題可以由一可以更緊密地追蹤時間參考信薺的電路改善之 ,因此,一可密切地追蹤時間參考信號之電路是所需的。 發明概要 本發明係指一於一數位顯示單元内實施姊時序回復電路 。此數位顯示單元接收一類比的信號資料和一相關的時間 參考信號,這兩個信號合起來表示一欲被顯示於一通常在 該數位顯示單元内所提供蚱數位顯示銀幕上4影像? 該時序回復電路基於該時間參考信號而提供一取樣時序 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 。此取樣時序是用以取樣類比的信號資枓,且最後的像素 、 ",-, 資料被用來於顯示銀幕上產生顯示信號。 此吃序回復電路包括^數位的鎖相迴路(PLL),因為數 位式實施的關係,該PLL的頻寬係瞬間變化的。此外,其 使用不同的控制迴路來追蹤長程的和暫時的相位變動。因 -9- 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央榡準局貝工消費合作社印製 -10 - 五、發明説明( 此,一設計者可以對追蹤該時間參考信號可以有—有利的 彈性 本發明的進-步特徵和優點以及本發明的其他實施 結構和操作將於下文配合附圖說明之。在附蹰中相似 考符號通常係指同一的、功能上相似的和/或結構上相似的 元件。其中首次出現的元件之圖式是以其對應之參 躲 中左上方的數字予以表示。 圖式之餹述 本發明將以下列附準之參考而描述之,其中: »1A所示為一例示顯示銀幕的方塊圖,其包括以水平 配置的幾個像素; ' 圖1S所示為以時域顯示的一信號圖,其係說明用於一類 比的顯示資料之例示之時間參考信號; · 圖2所示為使用類比元件而實施的一習知PLL電路之方塊 fg! · 圖, 琴3、所示之方塊圖係例示本發明的時序回復電路之一實施 例; 圖4所示為一數位式Pll電路之方塊圖,其係說明用以追 蹤頻率和相位的獨立迴路; 圖5所示為一例示之類比式濾波器之芕塊圖,該減波器用 以處波該數位式PLL的輸出中不需要的頻率成份; 圖.6所示為本發明之一實施例中,一數位式户ll之一例示 實施例的方塊圖; 圖7所示為根據本發明而實施的一例示圖形率統的方塊圖 本紙張尺度適用中酬家標準(CNS ) Λ4規格 (210X297公釐) ^©裝------、玎--------J. (諳先聞讀背面之注意事項再填寫本頁) A7 B7
五、發明説明(S :和 圖8所示為根據本發明之一例示的數位顯示單元的一方塊 圖。 較佳實施例之拋诚 1.本發明之全覽和討論 本發明係以一時序回復電路3〇〇(圖3)之内容敌述’該電 路300包括數位式PlL電路310和類比.的濾波器32〇 e pLL 電路310的輪出係耦合於該頰比淳波器32〇的輸入,該ρΙχ 電路310係使用數位元件和信號實施之。 在操作上,PL1L電路310接收一時間參考3〇1之輸入,並 產生輪出仏號312。當產生輸出信號時,此pll電路3 I 〇會 意周使該輸出信號312與時間參考同步。該類比式濾波器 320過濾在輸出信號312内的任何不需要的光譜成份,並將 該已遽波的信號輸入該PLL電路的輸入端3〇2。 PLL電路3 1〇是使甩离位元件而實施,且一設計者能穹很 大的彈性以特定該輸出信號3 12應以何種程度或方式追蹤 參考信號301。正因為有此彈性,pll電路3 10的頻寬可以 動態地改變’以使PLL電路3Γ0可以適當地追蹤該參考信 經濟部中央標準局員工消費合作社印製 蟓3〇1,如此之密切追蹤可防止在顯示線之間的相對歪斜 〇 因為該PLL電路310是使用數位式元件實施之故,此電路 可以具有窄的頻寬迪路。傳統的類比式PLL可能需要大的 電容器以實施一等效電路,如前述之背景部份中已說明者 ’將大的電容器整合於一半導體的積體電路中可能'會有問 -11 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 3242 1 8 A7 B7 經濟部中央標準局員工消#合作社印製 五、發明説明(9 題。 類比式?慮波器3 2 0可以是已知的,且以一已知的方式私 類此的元件實施之》類比信號的輸出信號係對應於和該時 間參考REF同步的時序(例如取樣時序)。該輸出信號以κ 仝除,其中Κ可對應在母條水平的源影像線上所取的取樣 數。 在詳細纣論本發明之前,描迷一可實施本發明的例示環 境是有用的,因而接下來將說明時序回復電-路3〇(?的詳細 實施和操作方式。 2.例示之環境 摩義而言,本發明可以實施於任何具有一麩位顯示單元 的圖形系統中,這類系統包括(但不限於)膝上型和桌上型 電腦系統(PCS)、工作站、特殊應用的電腦系統、一般目 的的電锻系統以.及其他。本發明可以硬體、軟體、動體以 及其聯合等實施4。可使用本發明的時序回復電.路、之一或, 多侗實施例係描.述於前文之”相關申請案,’中所提及之名稱 為”用以增大一影俸之尺寸的方法和裝置,,的共同申請案令 〇 圖7所示為本發明可於其中實施的電腦系統700之方·塊圖 。電腦系統700包括中央處理單元(Cpu)7 10、隨機存取記 憶體(RAM)720、一或多個週邊元件73Q、圖形控制器760 、和數位顯示單元770,這些元件皆在匯流排750上通訊, 而該匯流排實際上可包含幾個以適當介面連接的具體匯流 排。 良紙張尺度適用中國國家標準(CNS )八4規格(2 j 〇 χ 297公釐) -----^_丨ln¥------ΪΤ------J. (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 J2^2 1 8 ,, A7 _ ________ . B7 五、發明説明(1()) 圖形控制器760產生類比的影像資料和一對應的參考信 雩’並將此兩者赛供至該數位顯示單馬77〇中。磷類比的 影像資料可以(例如)虫CPU710所接收的或是由一外部編 碼器(未顯示)所接收的像素資料為基礎而產生。在一實施 例中,該類比的影像資料是以一RGB的格式提供,且如本 行技藝已知的和如前所述者,參考信號包括VSYNC和 HSYNC信號。但是,應了解本發明可以其他形式的類比 的影像資料和/或參考信號實施之。例如’類比的影像資料 可包括亦具有一對應的時間參考信號的視頻信號資料。 數位顯示旱元77〇可括一顯示銀幕,其所含之像素如參 考圖1A時所述者。該數位顯示單元770包括一根據本發明 的時序回復電路,該數位顯示單元770使用此時序回復電 路取槔該類比的信號資料。若提供一取樣時序以產生像素 資料時’則該類比信號資料被取樣的方式是本行技藝者已 知的。乱為本發明的時序回復電蹲,數位顯示單元770可 顯示一對應於該類比的信號資料的影像,而不會有線之相 對歪斜的現象。 在本發明的一實施例令,該CPU710、RAM720和週邊 元件730是已知的。例如,CPU710可以是一諸如Intel公 司的Pentium處理器之處理器,HAM720表禾用以健存指 示和資料的系統/主記憶體,該指示和資料可以由一例如硬 碟的週邊裝置中讀取。CPU710使用該資料來埶行該指令 ’以提供不同的功能。此CPU710可以送出指令給圖形控 制器770的方式做為該指令之執行的一部份’而在該圖形 -13- 本紙張尺度逋用中國國家;^ ( CNS ) A4規格(21〇X297公釐) ;---M -- (請先閡讀背面之注意事項再填寫本頁) 訂
五、發明説明(11 ) 控制器77〇上以一已知的方式產生類比的顯示信號資斟。 讀數位顯示單元770顯示對應於該類比的顯示信號之影像 的Ή示實施例之方式將於下文更詳細敘述之。 3 '本發明的數位顯示單元770的一例示實施例 。在一實施例中’該數位顯示單元77〇係以和一電腦系統_ 操作的方式實施。此數位顯示單元77G之形式可以是各種 其螂型式中的使甩於膝X型(筆記型電.腦)的平型.面板監視 器、一使用於桌上型電腦和工作站之平面監視器。但是, 習於本行技藝者將可由讀取本說明的内容而了解如何於其 他的圖形系統環境中(例如平面監視器電視系統)應用一數 位顯示單元。 圖8所示為一數位顯示單元770的方塊圖,其包括有類比 至數位轉換器(ADC)810、尺寸增大器82〇、面板介面830 、時序產生器電路85〇和顯示銀幕1〇〇。該adC$10的輸出 線被耦合於該尺寸增大器820的輸入線上,該尺寸增火器 820的輸出線並耦合於該面板介面83.1中,該面板介面831 之輪出與該顯示銀幕100耦合,該時序產生器電路85〇與該 AE)C8l〇、尺寸增大器820以及面板介面83〇搞合。 經濟部中央榇丰局員工消費合作社印製 I-----^11¾ί (請先閱讀背面之注意事項再填寫本頁) 訂 操作時,ADC810在線801上接收類比的信號資料以及在 線851上接數一取樣時序信號。該ADC;是已知的,且係根 據該取樣時序信號而取樣該類比的·信號資料。此ADC810 中由線812提供像素資料予該尺寸增大器82〇。 尺寸增大器820使用在線812上所收到的像素資料以選擇 性地增大由該像素資料所表示的影像,該影像可因為(例如 -14- 本紙張尺度適用t國國家標準(CNS ) A4規格(210X297公楚) 經濟部中央標準局員工消費合作社印製 4 2 42J B - at __ B7 五、發明説明(12 ) )較大的顯示銀幕10G而被尺寸增大。此尺寸增大器82{)的 一實施例係描述於刖文之’’相關申請案,,中所提及之名稱為 用以增大一影像之尺寸的方法和裝置,,的共同申請案中。 在此共同申請案中,該尺寸增大器82〇.可以亦包括時序產 生電路850。 時序產生器802產生時序信號给該ADC8i〇、尺寸增大器 820和面板介面830,個別的時序信號有不同的頻率,其係 依整體的設計而定。該一或多個個别的時序信號可以由使 用本發明的時序回復電路而與時間參考信號同步,在一實 施例中,該不同頻率之計算方式也可見於該名稱為,,吊以 增大一影像之尺寸的方法和裝置,,的共同申請案中。 =在一實施例t,時間參考信號802可對應於該如丫敗偉 號,而在另一實施例中,該時間參考信號8〇2可對應於該 VSYNC信號。但是,應了解該時間參考信號8〇2可以對應 任何其他適於特定環境的信號(包括HSYNC和VSYNC之 聯合)。 顯示銀幕100已於前文中詳細說明。該顯示銀幕1〇〇可以 使用任何的數位銀幕技術(如主動式/被動式液晶顯示器 (LCD)技術)實施。該面板介面83〇被設計來產生顯示信號 ’以於該顯示銀幕上顯示影像,該面板介面83〇可以一已 知的方式實施*以由自該尺寸增大器82〇所收到的像素資 料中產生顳示於顯示銀幕1〇〇上之信號。 現將詳細說明時序回復電路使所產生的時序與時間參考 同步(或意圖同步)的方式。特別地先說明PLL零路3 1 〇,接 (請先閱讀背面之注意事項再填寫本頁) --- 訂— 經濟部中央標準局貝工消費合作社印製 ^ 2 4 £; I g v ^ A7 ________B7 五、發明説明(13 ) 著說明類比式濾波320。為說明起見,時間參考被假設包 括有一HSYNC信號,但是,本發明也可以其他的參考信 號之形式實施之。 4.本發明之數位式PLL電路之全覽 圖4之方塊圖係說明數位式PLL電路310的一例示實施.例 — 之内部方塢圖。該PLL電路310包括相位和頻率的偵檢器 (PFD)41〇 .、頻率修正邏輯42_0、相位修正邏輯430、加法 器440和450、DTO460和DAC470。該相位修正邏輯430 和頻率修正邏輯420被連接於PFD42Q的輸出上,第一加法 器440係與頻率修正邏輯420的輸出耦合,此第一加法器的 輪出被耦合於第二加法器450上,該第二加法審4.50的輸出 與DTO460藕合,且該DTO的輪出並接著與'數位至類比轉 撫器470耦合。 操作時,:PFD410比較時間參考(HSYNC)信號的相位和 頻率以及反饋信繫^諒PFD是已知的’且依該參考信號是 否落後或超前該反饋信號而在-EARLY和LATE線上產生信 號°在—實施例中,一脈波係根據超前或落後而產生,且 該脈波的均間係正比於其超前或落後的量。 可由設計兩個用以修正參考信號中的長程的頻率漂移和 相位跳動之分開塊來達成再同步化的遇程。由於具有兩個 分開塊1設計者更能採制該再同步化的過程。 通常頻率修正邏輯420是設計來修正參考信號内的長鞋 頻率漂移,此頻率漂移一般而言是對應於參考頰率内的變 化’基本上其範圍在幾個赫茲之間。此漂移▼以是(例如) -"16 - 表·紙張尺度適用中國國家標準(CNS ) A4規格(2丨〇><297公釐) (請先閲讀背面之注意事項再填寫本頁)
五 發明説明(14 A7 B7 因為產生該源影像的源系統内之溫度變動而產生的結果, 該頻率修正邏輯420可以有利地設計來在一延長的週期上 追縱該參考信號。 加法器加法器440使該頻率修正邏辑43 0所提供的頻率修 正數相加(相減)成Pnom頻率,此Pn,om係對應於取樣時序 的—期望頻率,並且於頻率取得階段期間使用,該頻率取 .得階段係稱之為PLL迴路穩定和以參考信號鎖定的期間d 由於提供該Pn〇m信號’因而可以降低該頻率取矸的期間。 但是’數位PLL310可以在沒有該ρη〇ιη信號的情況下操 作’此時’頻率取得可取一延長的時間週期。在該頻率取 得週期完成以後’可不使用該ρηοΕα。相位修正邏輯430追 蹤時間參考内的相位變動,此相位修正邏輯43〇.之輪出即 表示所產生的時序信號因為在時間參考信號和反饋信號之 間的相位差而應修正的程度(或量)。 經濟部中央標準局員工消費合作社印製 I I- ---I -^- (I (锖先閱讀背面之注意事項存填寫本頁} 訂 加法器440的輸出表示迴路的目前頻率。該相位修正邏 輯430和加法器4.40之輸出使用加法器450乎以相加,因此 ’該加法器450之輸出即表示Pnom、由頻率修戽邏輯420 所提供的頻率修正和由相位修正邏輯43〇所提供.的相位修 正之總和。此總和係表示DT〇460内的相位在每一 DTO、時 序週期時會向前前進多遠,該總和在每個參考時序遇期期 間可以改變。 DTO460是已知的’戽如已知者是—相位累加器。此 DTO460產生一斜坡信號之輸出’其有一基頻和其他不希 望的光譜成份。該基頻表示與時間參考信號巧步的時序頻 17 私紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) 424218 A7 ____B7五、發明説明(15 ) 經濟部中央標準局員工消费合作社中製 率’該光譜成份是不被期望的*因為笮們可能有助於產生 時序跳動。因此’這些光譜頻率係以該類比的濾波器320 去除之。DAC470用以使該DTO的數位輸出轉換成一適合 以類比濾波器處理的類比形式。類比式濾波器32〇之較詳 “部份將於下文說·明之’在詳細說類比式濾波器3 2 〇之前 ,先說明該數位PLL電路310的實施。 5.數位PLL之實施 由前述之拿覽可知’該數位PLL可以幾種攣化的實施例 實施’且不脫離本發明之範疇和精神,現以圖6說明這類 實施例之一。 圖6所示為一例示該數位PLL電路300的一何示實施例之 方塊圖。此PLL電路300包括幾個元件和使這些元件互連 的信號,這元件和信號將於下文詳細說明之。廣泛言之, 以下將以三個分開的元件描述此PLL電路300 : (1)相位比 較;(2)頻率修正.;和(3)相位修正。 有關相位修正部分,PFD603具有兩個輸出信號線604和 6〇5以指示反饋儐號(FBACK)之相位對時間參考信號RE.F 是否較早或較晚。在一實施例中,該PFD603在較早線604 上產生一脈波,且該膦波之期間正比於該FBACK信號的相 位比REF信號早,此脈波期間是在多數個參考時序週期内 測量的,其中參考時序被視為該PLL電路310的操作時序 。在該較早線604和較晚線605上的脈波一般被視為一誤差 脈波,該較晚線605之說明與上類似。 當出墀STOP信號時,該PFD603即停止做REF和 -18- 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
4242 1 8 五、發明説明(16 A7 B7 經濟部中央標準局員工消費合作社印製 號之比較^ *比較停止,^late*eArly^ 二不:主張。當相位修正積分器溢流時,充電/放電 50士又會使辑伽信號被主張。當相位差超過-預 "又目%峨彳5號限制器61()使該sT〇p信號被主張。 、有關頻率修正部分,頻率修正控制62q、多工器63〇、加 法器627和正反器625操作以提供頻率修正。當pLL電路被 初始時(即在相位取得的開始期間),>ΙΝΙτ信號所示者, 該頻率修正控制620即使得多工器63〇選擇數字為2的輸入 作為輸出。在此同時,A/s(柑加/相減)信號被聲明為低, 使得加法器627在將目前的累加值自其本身減去之後,被 設定為一零值。 接著頻率修正控制620、使多工器630選擇pnom值。此 Pnom值對應於被產生的取樣時序之期望頻率,因此,若假 設REF信號之頻率稍微偏離該期望頻率時,頻率取得週期 即可被降低一些週波。若没有該Pnom ’則頻率取得可能要 用掉幾個週波。 在頻率取得之後,頻率修正控制620導使Fdp值被多工器 63〇選出。此Fdp值在具有該誤差脈波的每個參考時序週波 期間被相加/相減,該Fdp值的相加會使得時序頻率増加, 而相戏會使時序頻率減低。 此Fdp值是由一暫存器提供的。該Fdp表示迴路之頻寬, 一較高的Fdp值表示PLL310對改變的響應較快,而較低的 Fdp值則表示PLL3 10會較為穩定。但是’當因為設定暫存 器之故而使Fdp值能瞬間變牝(即在—參考時.序週波内)時 -19- 表紙張尺度適用中國國家標牟(CNS ) A4規格(210X297公釐) (請先閎讀背面之注意事項再填寫本頁}
.、1T d 經濟部中央標準局員Η消費合作社印製 A7 ——-~^ __δ7 五、發明説明(17 ) ,迴路的頻寬也可以瞬間地變化β 因此’它能使一數位PLL310的設計者可故特定的情況而 改變迴路頻寬的一可觀的彈性。.舉例而言,在相位取得的 迴路期Pa〗’ F dp值可以被設定 '的相當高’且一旦迴路穩定 ’則該值可被設定為一低值。此外’ Fdp可以一使個別的 Fdp值基於相位修正之歷史而設定的方式設定。以下將說 明在—實施例中該Fdp偉的設定方式。頻率修正控制620只 有在誤差脈波之長度期間才,致能FC-CE信號。正反器62.5 之輸出表示所產生的.時序之目前的平均鎖率。 有關於相位修正的部分,首先廣泛地說明相位修正的方 式。充電/放電控制650以及其相關的電路可以視為一易、茂 漏的積分器,但卻於數位領域下實施者,該積分器使用 PPDP值充電到一位準,它被充電的位準係依該誤差脈波 長度而定。NPDP之值和ί>ΡΙ)Ρ之值比較起來較小,因而放 電會發生在一延長的時間週期期間,相位修正是在此放電 週波期間進行的。該充電和放電的進行方式將於下文更詳 細地敘述,接下來將說明在一實施例中計算NPDP和PPDP 的方式。
該充電/放電控制650、多工器655、加法器660和多工器 665共同決定積分器本的充電。應注意正反器665(和本文 所描述其他正反器)實際上包括幾個正反器,每一正反器儲 存一値位元。在加法器660内的值在每锢時間參考週波的 開始時被清除(即當收到一HSYNC脈波時),而在出現誤暴 脈波時,於每個參考遇波期間(__即PLL的内部$序)將ppDJP -20- 本紙張尺度適用中國国家標準(CNS ) A4規格(210X297公釐) I t 訂 (請先閲讀背面之注意事項再填寫本頁) 4242 彳 8 A7 B7 五、發明説明(18 ) 經濟部中央標準局負工消費合作杜印製 值加入該加法器660中。若相加的給果超過一預設的臨界 值時,即決定該積分器已經溢流,且積分器溢流偵測器 673使被耦合於PFD6.03<STOP信號被聲明。當到達該誤 差脈波的尾端時,該正反器665即儲存一指示積分器上充 電的值。 完成了上述充電之缘,即開始放電階段。時序的相位修 正是在放電階段期間進扦的《在此放電階段期間,該充電/ 放電控制650使NPDP值在每個時序週波期間被循環地自影 像資料660中減除。在每個放電時序週波期,不動作的 REMINDER信號使得該NPDP值被多工器652選出,再者 ’相位修正控制675能提供PCORR信號,以使AND邏輯 677的輸出與加法器.680連接,否則,該PCORR信號被設 定在低信號位準(邏輯值為〇),以使該AN:□邏輯677的輸出 被缉定為零。相位修正控制675聲明加法器680的A/S輪入 ,以使加法器677的輸出被相加或相減。若·Ref信號在 BACK彳s號之前,則該值被相加,.否則則減去該值。 當在每一參考時序週波期間減去該NPDP值時,有可能 經過該減法過程後其結果會是一負數t此時,即表示時序 信號已被過度修正了。因此,符號和零交越偵測器670偵 測到相位已被過度修正’並使該充電/放電控制65〇採取修 正的動作。該負數係被儲存於正反器674中。 該充電/放電控制65〇聲明REMINDER信號為1,以使多 工器650選擇儲存於正反器674内的值。該被選出的值被提 供到加法器68〇上,在此修正上述之過度修正q相位修正 -21 - 尽太抆尺度逋用〒因圏豕標毕(CNS) A4规格(2丨〇>< 297公釐) (请先閱讀背面之注意事項再填寫本頁) ir 2 42 1 8 A7 ______B7 五、發明説明(19 ) 控制675將該Α/S輪入之值轉換到加法器68〇上,此即是說 ,若先前已提供一0值時,則當前向該過度修正元件時’ 提供一 1的值。 DTO的操作已於前述之圖4的部份說明之,因而本處不 再贅述。簡單言之,DTO460產生一钭坡信號的輸出,該 斜坡信號表示為一基頻的相位和其他諸如由數位取樣而^ 生的影像之光譜成份。該光譜成份是不期望的,因為它們 可鵃會產生時序跳動的現象^該電路的其餘部分被設計以 藏去這些其他的頻率,但/仍保留基頻頻率。 LUT690是已知的’它用以將dt〇460的相位輸出轉譯為. 一振幅值。該相位值可以被轉換為一正弦波或是本行技藝 t已知的三角波。DAC695將該LUT690的輸出轉換為一 類比的信號’以供該類比式濾波器320做適當的處理。該 類比式渡波器3 2 0的實施例說明如下。 再度请注意圖6之描述僅是一例示的實施例,而對習於本 行技藝之士很明顯地可實施不同的修正,而不會脫離本發 明之範_和精神。在上述說明中,皆已使用所描述的Pnom 、NPDP和PPDP值。以下將說明計算這些元件的一例示方 法。 6.迴路元件的計算 jPnom可以以水平線内的參考時序之數目 為基礎而計算之:
Hor_Rcount=Th/TTclk (1) 其中Trclk表示參考時序的時序週期和Th参示為水平週 本紙張尺度適用中國國家檩芈(CNS ) A4規格(210X297公釐) {請先聞锖背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 【裝------訂---—---------. -----— A7 ____ B7 五、發明説明(2〇 ) 經濟部中央標準局員工消費合作社印製 期-(在兩條連續的Hsync脈波之間)。 Pnom=src_htotal!t!Qdto_Hc)r_Rcount (2) 此處之Qdto是]>T0之模組(即2#n,其中η是:DTO内的 位元數目)d應注意該Pnom和鎖定的方式無關,也就是說 ,該時序信號可以被鎖定至HSYNC、VSYKfC等。 用於相位修正迴路的正斜率(充電)元件是由該Pnom中所 導出的’此亦與鎖定的方式無關。.Kpdp控制相位修正轉路 的減少,為能有效地追蹤,它可被詨為2或3。 Ppdp=Pnom/Kpdp (3) 負斜率元件(放電)是由該Ppdp中導出的。通|,NPDP 在迴路未被鎖定時被用以關閉該Ppdp,和若迴路被鎖定時 (以減少相位跳動),其值是幾倍地小。 Npdp=Ppdp/Knpdp (4) Knpdp=2 (5) 頻率修正元素和鎖定的方式有關。此即表示在每一俩 Rclk脈波追蹤誤差時的頻率調整量。 若FBACK信號被鎖定在H.SYNC轉波,以作為一時間參 考時, Fdp=Pnom/(Kfdp* Vdiv*Hor_Rcount) (5 a) 若FBACK信號被鎖定為VS.YNC脈波以作為一時間參考 時, Fdp=Pn〇m/(Kfdp*Vtotal*Hor_R count.) (5 b) 本處所指的Vdiv是垂直的Hsync除法器(1..·η)。若Vdiv 為1,則每一個Hsync都會被用來比較。若Vdiv為2,則使 -23 -— 本纸張尺度適用中國國家標芈(CMS ) A4規格(210X297公茇) (請先閏讀背面之注意事項再填寫本頁)
*1T A7 B7 4242 1 8 五、發明説明(21 ^! (請先閲讀背面之注意事項再填寫本頁〕 用每;隔的Hsyuc ’諸如此類。Vtotal^指若使用VSYNC 鎖定方式時,在源圖框内的線數。 7. 類*式濾波器320 如上所述)類比式濾波器320被設計,以保留由DT0所產 生的基頻,但去除其他的頻率。此類比式濾.?皮莽32〇可埤 用主動式或被動式的濾波器或是使用本行技藝之士所知的 鎖相迴路而實施之。“例示的類比濾波320之實施例以圖5 説明之。 訂 該顏比式濾波器320是傳統的,它包括一 DAC重建濾波 器510。Schmit觸發器520以一已知的方式分割正弦波1 以將該正弦波轉換成數位信號(兩位準的等量化包含有 PFt>53〇、充電泵54〇、迴路逢波器550、VCO560和除法 器580之PLL迴路係設計以去、除所有不希望的頻率,但保 留基頻。在除法器580内之N值被維持相當地小(在或是8以 下)。VC〇5.60可以被計以產生取樣時序信號,該信號可用 來取樣類比的信號資料。除法器57〇和58〇可被用來使Vc〇 頻率移入VCO560的操作範齒内。 經濟部中央標準局員工消費合作社印製 因此,類比濾波器320的輪出包括具有已完全壓抑的多 餘光譜成份之已濾波儐號。 8. 結論 本發明的不同實施例雖⑽前文的詳細說財描述,但 $些實施例只是舉例而非限制m發明之範圍和領 域並不限於上賴描述的特定實施例之任何之— 義 應如本文後附之申請專__其等效範_敛述者。

Claims (1)

  1. 8 第087100653珑專利申請案 _中_文主_說名利年5以 A8 B8 C8 D8 申請專利範圍 經濟部中央標準局員工消費合作社印裳 1. 一種用以顯示一由一類比影像資料和一對應的時間 參考仏说所表示的影像之數位顯示單元,包含· 一顯示銀幕,具有多個用以顯示該影像的像素 一類比至數位轉換器(ADC),用以接收該類比的影 像資料,該ADC使用一取樣時序以取樣該類比影像 資料’以產生多個對應於該多個像素的像素資科元 件; ' 一時序產生器電路’包含一鎖相迴路(PLL)電路, 其實施是以數位元件為之,以產生該取樣時序;和 —面板介面,用以基於該多個像素資料元件而產生 用於遠顯示銀幕的顯示信號。 2 ·根據申明專利輕圍第1項之數位顯示單元,其中該 時序產生器電路尚包含一類比式濾波器,以除去任 何不需要的頻率,以產生該取樣時序。 根據申請專利範圍第1項之數位顯示單元,其中該 PLL電路接收該時間參考信號和一反饋信號,其中 該反饋信號是由分除該取樣時序的方式而產生,該 PLL電路包含: 一頻率修正邏輯’以根據在該時間參考信號内的頻 率之長程漂移而調整該取樣時序的相位;和 一相位修正邏輯,用以根據該反饋信號内和該時間 參考信號内的相位差來調整該取樣時序的相位, 其中該頻率修正邏輯和相位修正邏輯是以兩個分開 的控制迴路之方式實施。 3. 本纸承尺度適用中國國家標準(CNS )八4現格(210X29?公釐) ί請先閲請背面之注意事項再填寫本頁) 、裝· -a •I 4 8申請專利範圍 A8 B8 C8 D8 蛵濟部中央樣率局員工消費合作枉印製 根據申請專利範圍第3項之數位顯示單元,尚包含 相位和頻率偵檢器,以決定該反饋信號和該時間 參考信號之間的相位差。 根據申請專利範圍第4項之數位顯示單元,尚包含 —充電/放電控制邏輯,以基於該相位差之決定而 决足應做的相位修正量。 一種用以產生一取樣時序信號以取樣和一時間參考 信號有關而收到的類比顯示信號之電路,該電路包 含: ~鎖相迴路(PLL)電路’其係使用數位元件而實施 ’該PLL·接收該時間參考信號為輸入,該pLL並產 生一輸出信號;和 —濾波器,用以除去該輸出信號内的不需要之頻率 ’以產生該取樣時序信號。根據申請專利範圍第6項之電路,其中該pll電路 包含: =頻率修正邏輯’以根據在該時間參考信號内的頻 率之長程漂移而調整該取樣時序的相位;和 一相位修正邏輯’用以根據該反饋信號内和該時間 參考信號内的相位差來調整該取樣時序的相位; 其中該頻率修正邏輯和該相位修正邏輯是以兩個分 開的控制迴路實施之。 根據申請專利範圍第7項之電路,尚包含—相位和 頻率偵檢器’以決定該反饋信號和該時間參考信號 2- 、逍用#囤國家樣準(CNS ) ( 210X.297公着) ~请先閲請背兩之注意事項再填寫本頁}
    Α8 Β8 C8 D8 申請專利範固 之間的相位差,其中該相位和頻率偵檢器產生一或 多個指示相位差之程度的信號。 9.根據申請專利範圓第8項之電路,尚包含一包括有 一相位積分器的充電/放電控制邏輯,該充電/放電 控制邏輯係根據該相位差之程度而充電該相位積分 器’該充電/放電邏輯的放電時間比充電時間之時 期為長,其中該取樣時序的相位是根據放電的週期 而修正的。 1 〇-根據申請專利範園第9項之電路,尚包含一符號和 零又越偵測器’以修正由為該充電/放電邏輯在該 放電週期期間内所執行的任何過度修正。 1 I ·根據申請專利範圍第8項之電路,其中該頻率修正 邏輯包含: 一第一多工器,其接收輸入的pnom和Fdp值,其中 該Pnom表示該取樣時序的一期望頻率,和Fdp表示 因為長程的頻率漂移而導致的修正; —正反fe ’用以根據頻率修正邏輯而儲存一表示相 位修正的值; 經濟部中央標率局貝工消費合作社印製 --------qm.—t f請先閲讀背面之注意事項再填"本頁;I 、1T 一加法器’用以使該正反器中所儲存的值加上或減 去眾第一多工器的輸出’其中該加法器的輸出被儲 存於該正反器;和 一頻率修正控制’與該正反器和該加法器耦合,其 十該頻率修正控制使該正反器在一相位取得階段開 始時被設定為pnom,和其中該頻率修正控制使該 本纸張尺度適用中國國家樣率(CNS) 格(2tox 297公董) 經濟部中央橾準局員工消費合作社印製 4·24Ρ1ρ -! 8 Α8 Β3 〜_ C8 ^___ D8 六、申請專利範圍 加法器依取樣時序是否早於或晚於該時間參考而定 來加上或減去該Fdp。 12·根據申請專利範圍第】丨項之電路,其中該Fdp之值 係以靜態的方式計算。 13‘ 一種用以顯示一源影像之電腦系統,該電腦系統包 含: —處理器,與一匯流排耦合; ~記憶體,與該匯流排耦合; 一圖形控制器,與該處理器耦合,該圖形控制器用 以接收源影像像素資料,並產生一類比的影像資料 和表示一影像的時間參考信號;該圖形控制器使用 遠較1 5百萬/赫更高頻率之時鐘而產生該類比影像 資料; 一數位顯示單元,用以接收該類比的影像資料和該 時間參考信號,該數位顯示單元包含-· —顯示銀幕,具有數個用以顯示該影像的像素; 類比至數位轉換器(ADC),用以接收該類比的影像 資料,該ADC使用一取樣時序以取樣該類比影像資 料,以產生多個對應於該多個像素的像素資料元件 一時序產生器電路,包含一鎖相迴路(PLL)電路, 以便產生該取樣時序,其中該取樣時序僅以小於數 十億分之一秒之搖動而與該時序參考信號同步;該 PLL包含: -4- 本纸掁尺度適用中國國家標準(CNS ) A4現格(2I0X 297公釐) --------?------ir------^ (請先閱讀背面之注意事項再填寫本頁) I
    經濟部中央榡华局員工消費合作社印製 申請專利範圍 ~接收該時序參考信號及一反饋信號之數位電路, 其中該反饋信號係.由除以該取樣時鐘而產生,該數 位電路根據該時序參考信號與該反饋信號之相位差 而產生該數位輸入,該數位輸入令該DTO產生同步 於該時序參考信號之該信號;以及 一面板介面,用以基於該多個像素資料元件而產生 用於遠顯示銀幕的顯示信號。 14.根據申請專利範圍第1項之數位顯示單元,其中該 數位顯示單元是於一電腦系統中實施的,且該類比 的影像資料和該時間參考信號是由該電腦系統内所 包含的圖形控制器所產生。 1 5.根據申請專利範圍第丨項之數位顯示單元,其中該 類比的影像資料和該時間參考信號是在兩個分開的 信號路徑上接收而得。 16.根據申請專利範圍第15項之數位顯示單元,其中該 參考時序包含一二進位信號。 1 7.根據申請專利範圍第丨項之數位顯示單元,其中該 數位電路由改變該取樣時序内的個別時序脈j皮而^ —比較週波期間提供該反饋信號和該參考信號之間 的相位差3 1 8 根據申請專利範圍第6項之時序產生電路,其中兹 數位顯示單元是於一電腦系統中實施的,且&類= 的影像資料和該時間參考信號是由該電腦系=内所 包含的圖形控制器所產生。 < ~ 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公釐) --------0裝------1T------‘I (请先閩讀背面之注意事項再填寫本頁) 8 ^ 8 ^ 經濟部中央標隼局員工消費合作社印製 Α8 &8 C8 DS 申請專利範圍 1 9.根據申請專利範圍第6項之時序產生電路,其中該 類比的影像資料和該時間參考信號是在兩個分開的 路徑上接收而得。 20. 根據申請專利範圍第1 9項之時序產生電路,其中該 參考時序包含一二進位信號。 21. 根據申請專利範圍第20項之時序產生電路,其中該 數位電路由改變該取樣時序内的個別時序脈波而在 一比較週波期間提供該反饋信號和該參考信號之間 的相位差。 22. 根據申請專利範圍第1 3項之電腦系統,其中該時序 產生電路尚包含一類比遽波器,用以除去該表示該 取樣時序的信號中的任何不需要的頻率,以產生該 取樣時序。 23. 根據申請專利範圍第22項之電腦系統,其中該數位 電路包含: X 一頻率修正邏輯,以根據在該時間參考信號内的頻 率之長程漂移而調整該取樣時序的相位;和 一相位修正.邏輯,用以根據該反饋信號内和該時間 參考信號内的相位差來調整該取樣時序的相位, 其中該頻率修正邏輯和該相位修正邏輯是以兩個八 開的控制迴路實施之。 固刀 24. 根據申請專利範圍第23項之電腦系統,其中續 電路由改變該取樣時序内的個別時序脈二 ^ 疚而在一·比 較週波期間提供該反饋信號和該參考信B °現之間的相 -6- 本紙張尺度適用㈣國家樣準(CNS ) A视^ U10X297公着) ---------0^.— (請先閲讀背面之注意事項再填寫本頁) 訂 i·*
    經濟部中央榡準局員工消費合作社印製 位差。 ’根據申請專利範圍笫24項之電腦系統,其中該圖形 按制器以該分開的信號路徑送出該類比的影像資料 和時間參考信號予該數位顯示單元。 26根據申請專利範園第1項之數位顯示單元,其中該 高頻約大於65MHz。 27.根據申請專利範圍第26項之數位顯示單元,其中該 跳動低於丨〇奈秒。 28·根據申請專利範園第27項之數位顯示單元,其中該 數位顯示單元包含在一電腦系統内實施的平面監視 器。 2 9.根據申請專利範圍第3項之數位顯示單元,其中該 頻率控制邏輯產生一多位元的數字,其中該多位元 數表示在一 DTO時序週期期間由該DTO所產生的取 樣時序的相位超前量,和其中該多位元表示會致能 PLL在一短的時間内到達該取樣頻率。 3 〇.根據申清專利範圍第3 j頁之數位顯示單元,其中該 頻率修正邏輯包含: —弟一多工器’其接收輸入的pn〇rn和Fdp值,其中 遠Pnom表示該取樣時序的一期望頻率,和Fdp表示 因為長程的頻率漂移而導致的修正; 一正反器,用以根據頻率修正邏輯而儲存一表示相 位修正的值; —加法器,用以使該正反器中所儲存的值加上或減 本紙張尺度適用中國國家標準(CNS ) A4C格(2丨0X297公釐) (請先閲讀背面之注意事項再填寫本頁)
    42 I 8 ^ ABCD 六、申請專利範園 經濟部中央標隼局貝工消費合作社印裝 去該第一多工器的輸出,其中該加法器的輸出被儲 存於該正反器;和 一頻率修正控制’與該正反器和該加法器耦合,其 中?玄頻率修正把制使該正反器在一相位取得階段開 始時被設定為pnom,和其中該頻率修正控制使該 加法器依取樣時序是否早於或晚於該時間參考而定 來加上或減去該F d p。 3 1 根據_知專利範圍第3項之數位顯示單元,尚包含: 一相位和頻率修正邏輯,以決定在該反饋信號和該 時間參考信號之間的相位差’其中該相位和頻率偵 測器在該反鎖信號早於該時間參考信號時,聲明一 EARLY信號多個正比例於該相位差的時序脈波, 和在該反饋信號晚於該時間參考信號時,聲明一 LATE信號多個正例於該相位差的時序脈波;和 一使用數位元件實施的充電/放電控制邏輯,其包 括一相位積分器,該充電/放電控制邏輯係根據該 EARLY信號或該LATE;信號被聲明的脈波次數來充 電該相位積分器’該充電/放電邏輯在—較長的時 間間隔時放電’以在一比較週波上分佈相位的差, 其中該取樣時序的相位是根據放電的週期而修正的 〇 j 2.根據申請專利她圍弟3 1項之數位顯示單元,尚包含 一符號和零交越偵測器,以修正由為該充電/放電 邏輯在該放電週期期間内所執行的任何過度修正。 本紙張尺度適用中國國家標準(CNS ) Α4規洛(210 X 297公釐) ---------o^.— (请先閲讀背面之注Ϊ項再填寫本ίτ) A ,、 λ<4 ΰ 、申請專利範圍 Α8 BS C8 D8 經濟部中央標隼局員工消費合作社印策 33.根=申請專利範園第7項之時序產生電路 向頻約大於65MHz。 34_根據申請專利範圍第33項之時序產生電路 跳動低於〗〇奈秒。 35·根據申請專利範園第34項之時序產生電路^丨极 時序產生電路係使用於在—電腦系統内所實施的平 面監视器中。 3 6,根據申請專利範圍第7項之時序產生電路,其中該 頻率控制邏輯產生—多位元的數字,其中該多位元 數表示在一DTO時序週期期間由該dt〇所產生的取 樣時序的相位超前量’和其中該多位元表示會致能 PLL在一短的時間内到達該取樣頻率。 3 7 ·根據申請專利範圍第〗3項之電腦系統 約大於65MHz。 3 8.根據申請專利範圍第3 7項之電腦系統 低於1 0奈秒。 39.根據申請專利範圍第23項之電腦系統 控制邏輯產生一多位元的數字,其中該多位元數表 示在一DTO時序週期期間由該DTO所產生的取樣時 序的相位超前量,和其中該多位元表示會致能PLL 在一短的時間内到達該取樣頻率。 其中該 其中該 其中該 其中該高頻 其中該跳動 其中該頻率 --------P------ΐτ (請先閱讀背面之注意事項再填寫本頁) -9 - 本紙伕尺度適用中國國家揉準(CNS ) Α4規格(210X29?公釐)
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5632045A (en) * 1995-05-08 1997-05-27 Chase Ergonomics, Inc. Antivibration glove
US5796392A (en) * 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
KR200172661Y1 (ko) 1997-11-08 2000-03-02 윤종용 온 스크린 디스플레이 기능을 구비한 평판 디스플레이 장치
US6147668A (en) * 1998-06-20 2000-11-14 Genesis Microchip Corp. Digital display unit of a computer system having an improved method and apparatus for sampling analog display signals
US6459426B1 (en) 1998-08-17 2002-10-01 Genesis Microchip (Delaware) Inc. Monolithic integrated circuit implemented in a digital display unit for generating digital data elements from an analog display signal received at high frequencies
TW522354B (en) * 1998-08-31 2003-03-01 Semiconductor Energy Lab Display device and method of driving the same
US6232952B1 (en) * 1998-09-30 2001-05-15 Genesis Microchip Corp. Method and apparatus for comparing frequently the phase of a target clock signal with the phase of a reference clock signal enabling quick synchronization
US6310618B1 (en) 1998-11-13 2001-10-30 Smartasic, Inc. Clock generation for sampling analong video
JP2000232355A (ja) * 1999-02-09 2000-08-22 Mitsubishi Electric Corp 位相同期回路
KR100286233B1 (ko) * 1999-04-06 2001-03-15 임철호 디지털 디스플레이 디바이스의 타이밍 정보 인터페이스장치
US6556250B1 (en) * 1999-08-10 2003-04-29 General Instrument Corporation Method and apparatus for providing a timing signal with high frequency accuracy in video equipment for supporting an on-screen display in the absence of a video signal
KR100323666B1 (ko) * 1999-08-12 2002-02-07 구자홍 모니터의 클럭위상 보상장치 및 방법
US6272193B1 (en) * 1999-09-27 2001-08-07 Genesis Microchip Corp. Receiver to recover data encoded in a serial communication channel
US6366174B1 (en) 2000-02-21 2002-04-02 Lexmark International, Inc. Method and apparatus for providing a clock generation circuit for digitally controlled frequency or spread spectrum clocking
US6675306B1 (en) * 2000-03-10 2004-01-06 Ricoh Company Ltd. Method and apparatus for phase-lock in a field programmable gate array (FPGA)
US6628276B1 (en) * 2000-03-24 2003-09-30 Stmicroelectronics, Inc. System for high precision signal phase difference measurement
US6573944B1 (en) 2000-05-02 2003-06-03 Thomson Licensing S.A. Horizontal synchronization for digital television receiver
DE60126862T2 (de) 2000-05-02 2007-10-31 Thomson Licensing Phasenregelung für Oszillatoren
US20040183769A1 (en) * 2000-09-08 2004-09-23 Earl Schreyer Graphics digitizer
US6912012B2 (en) * 2001-07-20 2005-06-28 Texas Instruments Incorporated Video decoder having lock algorithm that distinguishes between a noisy television signal input and a video recorder signal
US6914951B2 (en) * 2001-07-24 2005-07-05 Hewlett-Packard Development Company, L.P. Method and apparatus for a digital logic input signal noise filter
US6658043B2 (en) 2001-10-26 2003-12-02 Lexmark International, Inc. Method and apparatus for providing multiple spread spectrum clock generator circuits with overlapping output frequencies
FR2832281B1 (fr) * 2001-11-09 2004-11-05 St Microelectronics Sa Procede et dispositif de commande du fonctionnement d'un circuit de synchronisation video, en particulier pour la detection de la nature de la source video, par exemple un magnetoscope
US7072920B2 (en) 2002-03-18 2006-07-04 Genesis Microchip Inc. Method and apparatus for digital frequency conversion
US7124153B2 (en) * 2002-03-18 2006-10-17 Genesis Microchip Inc. Frequency converter and methods of use thereof
US7358157B2 (en) * 2002-03-27 2008-04-15 Gsi Group Corporation Method and system for high-speed precise laser trimming, scan lens system for use therein and electrical device produced thereby
US6951995B2 (en) * 2002-03-27 2005-10-04 Gsi Lumonics Corp. Method and system for high-speed, precise micromachining an array of devices
US20060199354A1 (en) * 2002-03-27 2006-09-07 Bo Gu Method and system for high-speed precise laser trimming and electrical device produced thereby
US7563695B2 (en) * 2002-03-27 2009-07-21 Gsi Group Corporation Method and system for high-speed precise laser trimming and scan lens for use therein
TWI223284B (en) 2002-03-28 2004-11-01 Gsi Lumonics Corp Method and system for high-speed, precise micromachining an array of devices
US6674332B1 (en) * 2002-09-06 2004-01-06 Cypress Semiconductor, Corp. Robust clock circuit architecture
JP2004247848A (ja) * 2003-02-12 2004-09-02 Renesas Technology Corp 通信装置
JP3846469B2 (ja) * 2003-10-01 2006-11-15 セイコーエプソン株式会社 投写型表示装置および液晶パネル
US7154495B1 (en) 2003-12-01 2006-12-26 Analog Devices, Inc. Analog interface structures and methods for digital displays
EP1698055A1 (en) * 2003-12-15 2006-09-06 Philips Intellectual Property & Standards GmbH Circuit arrangement and method for locking onto and/or processing data, in particular audio, television and/or video data
CN100428205C (zh) * 2004-07-19 2008-10-22 明基电通股份有限公司 用以决定数字显示器的数字图像信号的方法
WO2006111899A2 (en) * 2005-04-18 2006-10-26 Nxp B.V. Circuit arrangement, in particular phase-locked loop, as well as corresponding method
TWI268713B (en) * 2005-04-21 2006-12-11 Realtek Semiconductor Corp Display device and display method thereof a display device comprising a zoom-scaling module and a digital display module
US7460113B2 (en) * 2005-05-11 2008-12-02 Ati Technologies Ulc Digital pixel clock generation circuit and method employing independent clock
TWI285350B (en) * 2005-07-29 2007-08-11 Innolux Display Corp A liquid crystal display
US7786422B2 (en) * 2005-09-21 2010-08-31 Rjs Technology, Inc. System and method for a high dynamic range sensitive sensor element or array
US7307562B2 (en) * 2006-02-22 2007-12-11 Analog Devices, Inc. Spectrally-adjusted sampling methods and structures for digital displays
KR101237192B1 (ko) * 2006-03-06 2013-02-25 엘지디스플레이 주식회사 클록 복원 회로 및 그를 포함한 화상 신호 수신기 및 액정표시 장치
US20070215575A1 (en) * 2006-03-15 2007-09-20 Bo Gu Method and system for high-speed, precise, laser-based modification of one or more electrical elements
US7975082B2 (en) * 2007-07-12 2011-07-05 Oracle America, Inc. System and method to facilitate deterministic testing of data transfers between independent clock domains on a chip
CN102119407A (zh) * 2008-10-14 2011-07-06 夏普株式会社 点亮控制方法、时钟生成方法、时钟生成电路、光源控制电路和显示装置
US9515669B2 (en) 2015-03-23 2016-12-06 Microsemi SoC Corporation Hybrid phase locked loop having wide locking range
US9496879B1 (en) * 2015-09-01 2016-11-15 Qualcomm Incorporated Multiphase clock data recovery for a 3-phase interface
EP3217557B1 (en) 2016-03-11 2019-01-23 Intel IP Corporation Circuit, apparatus, digital phase locked loop, receiver, transceiver, mobile device, method and computer program to reduce noise in a phase signal
KR20200114142A (ko) * 2019-03-27 2020-10-07 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법

Family Cites Families (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4018990A (en) * 1975-02-13 1977-04-19 Consolidated Video Systems, Inc. Digital video synchronizer
JPS56137736A (en) 1980-03-31 1981-10-27 Anritsu Corp Phase-synchronizing circuit
US4346407A (en) * 1980-06-16 1982-08-24 Sanders Associates, Inc. Apparatus for synchronization of a source of computer controlled video to another video source
US4432009A (en) 1981-03-24 1984-02-14 Rca Corporation Video pre-filtering in phantom raster generating apparatus
NL8103437A (nl) * 1981-07-21 1983-02-16 Philips Nv Synchroniseerschakeling voor een televisie-ontvanger.
DE3136522A1 (de) * 1981-09-15 1983-03-24 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zur digitalen regelung der phase des systemtaktes eines digitalen signalverarbeitungssystems
US5202669A (en) * 1982-08-24 1993-04-13 Sharp Kabushiki Kaisha Display control device for superimposing data with a broadcast signal on a television screen
US4720745A (en) 1983-06-22 1988-01-19 Digivision, Inc. Method and apparatus for enhancing video displays
US4590602A (en) * 1983-08-18 1986-05-20 General Signal Wide range clock recovery circuit
US4554582A (en) * 1983-08-31 1985-11-19 Rca Corporation Apparatus for synchronizing a source of computer controlled video to another video source
US4616259A (en) * 1984-04-27 1986-10-07 General Electric Company Instant phase correction in a phase-locked loop
JPS6111074A (ja) 1984-06-27 1986-01-18 有限会社 大東製作所 ライン引き器
JPS61103369A (ja) 1984-10-26 1986-05-21 Fuji Xerox Co Ltd 光学的読取装置
JPS61212539A (ja) 1985-03-15 1986-09-20 Daicel Chem Ind Ltd α−クロロプロピオン酸類の光学分割方法
JP2578760B2 (ja) 1985-12-20 1997-02-05 松下電器産業株式会社 画像処理装置
JPS638983Y2 (zh) 1985-12-28 1988-03-17
JPS62146066U (zh) 1986-03-10 1987-09-14
US4694327A (en) * 1986-03-28 1987-09-15 Rca Corporation Digital phase locked loop stabilization circuitry using a secondary digital phase locked loop
US4703340A (en) * 1986-05-02 1987-10-27 Rca Corporation Frequency division multiplexed analog to digital converter
US4686560A (en) * 1986-05-30 1987-08-11 Rca Corporation Phase locked loop system including analog and digital components
JPH0630247B2 (ja) 1986-05-31 1994-04-20 東芝電池株式会社 非水溶媒二次電池の製造方法
JPS638983A (ja) 1986-06-30 1988-01-14 Pfu Ltd 入力画像の拡大・縮小方式
JP2601801B2 (ja) 1986-07-07 1997-04-16 株式会社東芝 位相同期回路
US4700217A (en) * 1986-08-05 1987-10-13 Rca Corporation Chrominance signal phase locked loop system for use in a digital television receiver having a line-locked clock signal
US5029017A (en) 1986-10-08 1991-07-02 Konishiroku Photo Industry Co., Ltd. Image processing apparatus capable of enlarging/reducing apparatus
JPS63188276A (ja) 1987-01-30 1988-08-03 Matsushita Electric Ind Co Ltd 画像処理装置
JPH0522277Y2 (zh) 1987-04-24 1993-06-08
JPH0535908Y2 (zh) 1987-05-27 1993-09-10
US4851826A (en) 1987-05-29 1989-07-25 Commodore Business Machines, Inc. Computer video demultiplexer
US4802009A (en) * 1987-07-13 1989-01-31 Rca Licensing Corporation Digitally controlled phase locked loop system
US4855683A (en) * 1987-11-18 1989-08-08 Bell Communications Research, Inc. Digital phase locked loop with bounded jitter
US5086295A (en) * 1988-01-12 1992-02-04 Boettcher Eric R Apparatus for increasing color and spatial resolutions of a raster graphics system
JP2619468B2 (ja) 1988-04-06 1997-06-11 株式会社日立製作所 無給油式スクリュー流体機械
JPH0233271A (ja) 1988-07-22 1990-02-02 Matsushita Electric Ind Co Ltd 撮像装置
JPH02135880A (ja) 1988-11-16 1990-05-24 Matsushita Electric Ind Co Ltd 撮像装置
JPH01169492U (zh) 1988-05-20 1989-11-29
JPH01296733A (ja) * 1988-05-25 1989-11-30 Toshiba Corp ディジタル形位相同期回路
US5101197A (en) * 1988-08-17 1992-03-31 In Focus Systems, Inc. Electronic transparency method and apparatus
US4893319A (en) * 1988-12-19 1990-01-09 Planar Systems, Inc. Clock regeneration circuit employing digital phase locked loop
JP2975607B2 (ja) * 1989-03-16 1999-11-10 三洋電機株式会社 Afc回路
JP2858661B2 (ja) 1989-05-17 1999-02-17 京セラ株式会社 画像処理方式
JP2879763B2 (ja) * 1989-06-27 1999-04-05 ソニー株式会社 Pllのチャージポンプ回路
US5594467A (en) 1989-12-06 1997-01-14 Video Logic Ltd. Computer based display system allowing mixing and windowing of graphics and video
US5027212A (en) 1989-12-06 1991-06-25 Videologic Limited Computer based video/graphics display system
JPH0630247Y2 (ja) 1989-12-25 1994-08-17 日本碍子株式会社 加圧脱水機用の濾布継手
US5010403A (en) * 1990-04-12 1991-04-23 Tektronix, Inc. Measurement of timebase jitter for component video
US5185603A (en) * 1990-07-13 1993-02-09 Medin David L Apparatus for synchronizing computer and video images to be simultaneously displayed on a monitor and method for performing same
JP2673386B2 (ja) 1990-09-29 1997-11-05 シャープ株式会社 映像表示装置
EP0502600A3 (en) 1991-03-05 1993-02-03 Nview Corporation Method and apparatus for displaying rgb and sync video without auxiliary frame storage memory
JPH04306975A (ja) * 1991-04-04 1992-10-29 Matsushita Electric Ind Co Ltd ジッター補正回路
US5335295A (en) 1991-05-08 1994-08-02 International Business Machines Corporation System and method for scaling a digital image
US5184091A (en) * 1991-06-04 1993-02-02 Zenith Electronics Corporation Circuit for phase locking an oscillator within any one of a plurality of frequency ranges
JPH0522277A (ja) * 1991-07-15 1993-01-29 Mitsubishi Electric Corp 同期回路
US5528307A (en) * 1991-07-18 1996-06-18 Canon Kabushiki Kaisha Clock generator
JPH0583534A (ja) 1991-09-20 1993-04-02 Brother Ind Ltd 画像拡大装置
JP3034659B2 (ja) 1991-09-26 2000-04-17 株式会社日立製作所 拡大画面表示回路及びそれに用いられる水平フィルタ回路
JP3118658B2 (ja) * 1991-10-15 2000-12-18 キヤノン株式会社 情報処理装置
DE4138543A1 (de) * 1991-11-23 1993-05-27 Philips Patentverwaltung Digitaler phasenregelkreis
US5369376A (en) * 1991-11-29 1994-11-29 Standard Microsystems, Inc. Programmable phase locked loop circuit and method of programming same
JP2718311B2 (ja) * 1991-12-27 1998-02-25 日本ビクター株式会社 時間軸補正装置
US5841430A (en) * 1992-01-30 1998-11-24 Icl Personal Systems Oy Digital video display having analog interface with clock and video signals synchronized to reduce image flicker
JPH0630247A (ja) 1992-07-07 1994-02-04 Casio Comput Co Ltd 画像データ拡大処理装置
US5349385A (en) 1992-08-06 1994-09-20 Florida Atlantic University Adaptive scan converter
GB9219596D0 (en) 1992-09-16 1992-10-28 Videologic Ltd Improvments relating to computer graphics and video systems
US5331346A (en) 1992-10-07 1994-07-19 Panasonic Technologies, Inc. Approximating sample rate conversion system
US5646696A (en) 1992-12-23 1997-07-08 Intel Corporation Continuously changing image scaling performed by incremented pixel interpolation
JPH06205256A (ja) 1992-12-28 1994-07-22 Canon Inc 撮像装置
JP2531426B2 (ja) * 1993-02-01 1996-09-04 日本電気株式会社 マルチスキャン型液晶ディスプレイ装置
US5404173A (en) * 1993-03-10 1995-04-04 Brooktree Corporation Method to synchronize video modulation using a constant time base
JPH06274611A (ja) 1993-03-24 1994-09-30 Mitsubishi Electric Corp データ変換回路
DE69415378T2 (de) * 1993-04-05 1999-06-17 Koninkl Philips Electronics Nv Digitaler Phasenregelkreis
US5410357A (en) 1993-04-12 1995-04-25 The United States Of America As Represented By The Secretary Of The Navy Scan converter and method
US5574406A (en) * 1993-04-20 1996-11-12 Rca Thomson Licensing Corporation Phase lock loop with error measurement and correction in alternate periods
AU6339594A (en) * 1993-06-09 1994-12-15 Alcatel N.V. Synchronized clock
JP3231142B2 (ja) 1993-06-18 2001-11-19 株式会社日立製作所 映像圧縮拡大回路及び装置
US5515108A (en) * 1993-08-18 1996-05-07 Samsung Electronics Corporation Digital automatic frequency control method and circuit therefor
KR970008379B1 (en) * 1993-09-08 1997-05-23 Samsung Electronics Co Ltd Method and apparatus for decreasing side blank of wide screen
US6118429A (en) 1993-09-30 2000-09-12 Hitachi, Ltd. Liquid crystal display system capable of reducing and enlarging resolution of input display data
US5469223A (en) 1993-10-13 1995-11-21 Auravision Corporation Shared line buffer architecture for a video processing circuit
JPH07135592A (ja) 1993-11-11 1995-05-23 Canon Inc 撮像装置
US5600347A (en) 1993-12-30 1997-02-04 International Business Machines Corporation Horizontal image expansion system for flat panel displays
KR0123919B1 (ko) 1994-02-17 1997-11-26 구자홍 엔코더의 플리커 감소장치
KR0134309B1 (ko) * 1994-03-11 1998-04-23 김광호 디지탈 주파수 자동조절회로
JPH07306668A (ja) * 1994-03-31 1995-11-21 Hewlett Packard Co <Hp> クロック・スキューを最小限に抑えたドット・クロック発生
JP3119996B2 (ja) 1994-06-09 2000-12-25 シャープ株式会社 マルチスキャンディスプレイ装置
US5574572A (en) 1994-09-07 1996-11-12 Harris Corporation Video scaling method and device
US5621767A (en) * 1994-09-30 1997-04-15 Hughes Electronics Method and device for locking on a carrier signal by dividing frequency band into segments for segment signal quality determination and selecting better signal quality segment
JPH08110764A (ja) * 1994-10-12 1996-04-30 Canon Inc 表示制御方法及び装置
US5739808A (en) 1994-10-28 1998-04-14 Canon Kabushiki Kaisha Display control method and apparatus
US5623311A (en) * 1994-10-28 1997-04-22 Matsushita Electric Corporation Of America MPEG video decoder having a high bandwidth memory
JPH08172353A (ja) * 1994-12-19 1996-07-02 Hitachi Commun Syst Inc ディジタルpll回路
JP3319667B2 (ja) 1994-12-20 2002-09-03 松下電器産業株式会社 映像フォーマット変換装置
TW377431B (en) 1995-04-14 1999-12-21 Hitachi Ltd Method and apparatus for changing resolution
US6215467B1 (en) 1995-04-27 2001-04-10 Canon Kabushiki Kaisha Display control apparatus and method and display apparatus
US5710573A (en) 1995-05-04 1998-01-20 Winbond Electronics Corp. Scaled video output overlaid onto a computer graphics output
US5926174A (en) 1995-05-29 1999-07-20 Canon Kabushiki Kaisha Display apparatus capable of image display for video signals of plural kinds
JPH08340254A (ja) 1995-06-12 1996-12-24 Fujitsu Ltd 周波数シンセサイザ
US5587742A (en) 1995-08-25 1996-12-24 Panasonic Technologies, Inc. Flexible parallel processing architecture for video resizing
JPH0993517A (ja) 1995-09-22 1997-04-04 Toshiba Corp 液晶表示装置
EP0803856A4 (en) * 1995-10-16 1999-12-08 Toshiba Kk DISPLAY
JPH09114443A (ja) 1995-10-20 1997-05-02 Seiko Epson Corp 映像スケーリング装置
US5703618A (en) 1995-11-22 1997-12-30 Cirrus Logic, Inc. Method and apparatus for upscaling video images when pixel data used for upscaling a source video image are unavailable
JP3713084B2 (ja) 1995-11-30 2005-11-02 株式会社日立製作所 液晶表示制御装置
JP3377667B2 (ja) 1995-12-25 2003-02-17 株式会社日立製作所 画像表示装置
JPH09218670A (ja) * 1996-02-14 1997-08-19 Fujitsu Ltd 表示モード判別機能付き表示装置および表示モード判別方法
JP3259627B2 (ja) 1996-03-06 2002-02-25 松下電器産業株式会社 走査線変換装置
US6115020A (en) 1996-03-29 2000-09-05 Fujitsu Limited Liquid crystal display device and display method of the same
KR100205009B1 (ko) 1996-04-17 1999-06-15 윤종용 비디오신호 변환장치 및 그 장치를 구비한 표시장치
US6067071A (en) 1996-06-27 2000-05-23 Cirrus Logic, Inc. Method and apparatus for expanding graphics images for LCD panels
KR100204334B1 (ko) 1996-07-05 1999-06-15 윤종용 표시모드 변환기능을 갖는 비디오신호 변환장치 및 그 장치를 구비한 표시장치
US5790096A (en) 1996-09-03 1998-08-04 Allus Technology Corporation Automated flat panel display control system for accomodating broad range of video types and formats
US5781241A (en) 1996-11-08 1998-07-14 Chrontel, Inc. Apparatus and method to convert computer graphics signals to television video signals with vertical and horizontal scaling requiring no frame buffers
US6195079B1 (en) 1996-11-18 2001-02-27 Sage, Inc. On-screen user interface for a video adapter circuit
US5953074A (en) 1996-11-18 1999-09-14 Sage, Inc. Video adapter circuit for detection of analog video scanning formats
US6078361A (en) 1996-11-18 2000-06-20 Sage, Inc Video adapter circuit for conversion of an analog video signal to a digital display image
JPH10161635A (ja) 1996-12-03 1998-06-19 Sega Enterp Ltd 画像合成装置および画像復号化装置
US5796392A (en) * 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
US5739867A (en) 1997-02-24 1998-04-14 Paradise Electronics, Inc. Method and apparatus for upscaling an image in both horizontal and vertical directions
US6310618B1 (en) 1998-11-13 2001-10-30 Smartasic, Inc. Clock generation for sampling analong video

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