JPH10285022A - ディジタル表示装置におけるクロック再生のための方法及び装置 - Google Patents
ディジタル表示装置におけるクロック再生のための方法及び装置Info
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- JPH10285022A JPH10285022A JP10042414A JP4241498A JPH10285022A JP H10285022 A JPH10285022 A JP H10285022A JP 10042414 A JP10042414 A JP 10042414A JP 4241498 A JP4241498 A JP 4241498A JP H10285022 A JPH10285022 A JP H10285022A
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- G—PHYSICS
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 アナログ表示データに付随する時間基準信号
を回復するための、ディジタル表示装置内のクロック再
生回路を提供する。 【解決手段】 本発明のクロック再生回路には、ディジ
タル領域で実装された位相同期ループ(PLL)と、P
LLの出力信号から不要な周波数を除去するアナログフ
ィルタと、が含まれる。このPLLには、時間基準信号
の長期的な周波数ドリフトと過渡的な位相差とをそれぞ
れ追跡する複数の独立制御ループが含まれる。このよう
な独立制御ループを設けることにより、生成されるクロ
ックを時間基準信号と一層好適に同期させることができ
る。
を回復するための、ディジタル表示装置内のクロック再
生回路を提供する。 【解決手段】 本発明のクロック再生回路には、ディジ
タル領域で実装された位相同期ループ(PLL)と、P
LLの出力信号から不要な周波数を除去するアナログフ
ィルタと、が含まれる。このPLLには、時間基準信号
の長期的な周波数ドリフトと過渡的な位相差とをそれぞ
れ追跡する複数の独立制御ループが含まれる。このよう
な独立制御ループを設けることにより、生成されるクロ
ックを時間基準信号と一層好適に同期させることができ
る。
Description
【0001】
【発明の属する技術分野】本発明はグラフィックスシス
テムに関し、特に、グラフィックスシステムのディジタ
ル表示装置(例えば、フラットパネルモニタ)で受信さ
れたアナログ表示データに付随するクロック信号を再生
する方法および装置に関するものである。
テムに関し、特に、グラフィックスシステムのディジタ
ル表示装置(例えば、フラットパネルモニタ)で受信さ
れたアナログ表示データに付随するクロック信号を再生
する方法および装置に関するものである。
【0002】
【従来の技術】画像の表示には、ディジタル表示装置が
よく使用される。ラップトップコンピュータで一般に用
いられるフラットパネルモニタは、このようなディジタ
ル表示装置の一例である。フラットパネルモニタは、通
常、グラフィックス制御回路からソースイメージを受信
して、このソースイメージを表示する。デスクトップコ
ンピュータに徐々に装備されるようになったフラットモ
ニタは、このようなディジタル表示装置の別の例であ
る。ソースイメージは、通常、技術上周知のRGB信号
のようなアナログデータの形で受信される。
よく使用される。ラップトップコンピュータで一般に用
いられるフラットパネルモニタは、このようなディジタ
ル表示装置の一例である。フラットパネルモニタは、通
常、グラフィックス制御回路からソースイメージを受信
して、このソースイメージを表示する。デスクトップコ
ンピュータに徐々に装備されるようになったフラットモ
ニタは、このようなディジタル表示装置の別の例であ
る。ソースイメージは、通常、技術上周知のRGB信号
のようなアナログデータの形で受信される。
【0003】ディジタル表示装置は、しばしば、受信し
たアナログデータを一連の画素データに変換する必要が
ある。このような変換の必要性は、後述する一般的なデ
ィジタル表示装置の一般設計を理解することによって認
識することができる。
たアナログデータを一連の画素データに変換する必要が
ある。このような変換の必要性は、後述する一般的なデ
ィジタル表示装置の一般設計を理解することによって認
識することができる。
【0004】ディジタル表示装置は、一般に、多数の水
平線を含む表示画面を有している。図1(a)は、例示
の表示画面100を示すブロック図である。各水平線
(101〜106で示す)は、一般に画素と呼ばれる幾
つかの離散的な点に次々に分割される。水平線の中で同
じ相対位置にある複数の画素は、垂直線(点線108で
示す)を形成するものとみなすことができる。
平線を含む表示画面を有している。図1(a)は、例示
の表示画面100を示すブロック図である。各水平線
(101〜106で示す)は、一般に画素と呼ばれる幾
つかの離散的な点に次々に分割される。水平線の中で同
じ相対位置にある複数の画素は、垂直線(点線108で
示す)を形成するものとみなすことができる。
【0005】水平線および垂直線の数によって、対応す
るディジタル表示装置の解像度が決まる。市販されてい
る通常の画面の解像度には、640×480、1024
×768、その他がある。少なくとも、デスクトップや
ラップトップ用途では、ますます大きなサイズの表示画
面が要望されている。従って、水平表示線の数および各
水平線中の画素の数も全体的に増加しつつある。
るディジタル表示装置の解像度が決まる。市販されてい
る通常の画面の解像度には、640×480、1024
×768、その他がある。少なくとも、デスクトップや
ラップトップ用途では、ますます大きなサイズの表示画
面が要望されている。従って、水平表示線の数および各
水平線中の画素の数も全体的に増加しつつある。
【0006】このように、ソースイメージを表示する場
合、そのソースイメージは多数の点に分割され、各点が
一つの画素の上に表示される。各点は、画素データ要素
と表現することもできる。表示装置100の各画素につ
いての表示信号は、対応する表示データ要素を用いて生
成することができる。しかし、前述したように、ソース
イメージは、アナログ信号の形で受信される。従って、
このアナログデータをディジタル表示画面での表示のた
めに画素データに変換する必要がある。
合、そのソースイメージは多数の点に分割され、各点が
一つの画素の上に表示される。各点は、画素データ要素
と表現することもできる。表示装置100の各画素につ
いての表示信号は、対応する表示データ要素を用いて生
成することができる。しかし、前述したように、ソース
イメージは、アナログ信号の形で受信される。従って、
このアナログデータをディジタル表示画面での表示のた
めに画素データに変換する必要がある。
【0007】通常の変換プロセスを正しく認識するため
には、アナログデータの典型的な形式を理解することが
役立つ。一般に、各ソースイメージは、各フレームが多
数の水平走査線を有する一連のフレームとして伝送され
る。これらの連続フレームを表示することによって、画
像が表示画面100上に生成される。
には、アナログデータの典型的な形式を理解することが
役立つ。一般に、各ソースイメージは、各フレームが多
数の水平走査線を有する一連のフレームとして伝送され
る。これらの連続フレームを表示することによって、画
像が表示画面100上に生成される。
【0008】通常、時間基準信号(time reference sig
nal)が並行して与えられ、アナログ信号を水平走査線
とフレームとに分割する。この技術分野で公知のVGA
/SVGA環境では、時間基準信号にVSYNCとHSYNCとが
含まれる。VSYNC信号はフレームの開始を示し、HSYNC信
号は次のソース走査線の開始を示す。HSYNCとアナログ
信号データとの関係については、図1(b)を参照して
さらに説明する。
nal)が並行して与えられ、アナログ信号を水平走査線
とフレームとに分割する。この技術分野で公知のVGA
/SVGA環境では、時間基準信号にVSYNCとHSYNCとが
含まれる。VSYNC信号はフレームの開始を示し、HSYNC信
号は次のソース走査線の開始を示す。HSYNCとアナログ
信号データとの関係については、図1(b)を参照して
さらに説明する。
【0009】図1(b)の信号150は、時間領域(ti
me domain)内のアナログ表示データ信号を表してい
る。アナログ信号150は、表示画面100上に生成さ
れる表示画像を表す。表示信号部分103B、104
B、105B等は、対応する水平線103A、104
A、105A上の表示データをそれぞれ表している。直
線として示した部分は、次の水平線への移行を意味する
「帰線(retrace)」期間に相当する。
me domain)内のアナログ表示データ信号を表してい
る。アナログ信号150は、表示画面100上に生成さ
れる表示画像を表す。表示信号部分103B、104
B、105B等は、対応する水平線103A、104
A、105A上の表示データをそれぞれ表している。直
線として示した部分は、次の水平線への移行を意味する
「帰線(retrace)」期間に相当する。
【0010】このような移行は、通常、別の信号(例え
ば、コンピュータディスプレイのHSYNC信号)によって
示される。パルス103B、104B、および105B
は、このような移行を表している。このため、移行の
後、信号の表示部分は何回もサンプリングすることがで
きる。サンプリングの正確な回数は、表示画面100の
各水平線上にある画素の数に比例する場合がある。各表
示部分は、一般に、同じ回数だけサンプリングされ、各
画素ごとにサンプルが生成される。
ば、コンピュータディスプレイのHSYNC信号)によって
示される。パルス103B、104B、および105B
は、このような移行を表している。このため、移行の
後、信号の表示部分は何回もサンプリングすることがで
きる。サンプリングの正確な回数は、表示画面100の
各水平線上にある画素の数に比例する場合がある。各表
示部分は、一般に、同じ回数だけサンプリングされ、各
画素ごとにサンプルが生成される。
【0011】このように、アナログ信号の形で受信され
たソースイメージをディジタル表示装置での表示に適し
た画素データに変換するため、各水平走査線は複数の画
素データに変換される。このような変換のために、アナ
ログデータの各水平走査線は、所定の回数だけサンプリ
ングされる。このサンプル値は、画素データ要素を構成
する数値として表される。
たソースイメージをディジタル表示装置での表示に適し
た画素データに変換するため、各水平走査線は複数の画
素データに変換される。このような変換のために、アナ
ログデータの各水平走査線は、所定の回数だけサンプリ
ングされる。このサンプル値は、画素データ要素を構成
する数値として表される。
【0012】各水平走査線は、一般に、サンプリングク
ロック信号を用いてサンプリングされる。すなわち、水
平走査線は、通常、サンプリンククロックの各周期中に
サンプリングされる。したがって、サンプリングクロッ
クは、各水平走査線の表示部分が所望の回数だけサンプ
リングされるような周波数を有するように設計される。
この所望の回数は、表示画面の各水平表示線上の画素の
数に対応していてもよい。しかしながら、この所望の回
数は、各水平表示線上の画素の数と異なっていてもよ
い。
ロック信号を用いてサンプリングされる。すなわち、水
平走査線は、通常、サンプリンククロックの各周期中に
サンプリングされる。したがって、サンプリングクロッ
クは、各水平走査線の表示部分が所望の回数だけサンプ
リングされるような周波数を有するように設計される。
この所望の回数は、表示画面の各水平表示線上の画素の
数に対応していてもよい。しかしながら、この所望の回
数は、各水平表示線上の画素の数と異なっていてもよ
い。
【0013】上記のサンプリング手法を用いることによ
り、ソースフレームの各水平走査線は、多数の画素デー
タとして表される。ソースイメージを表示するときはソ
ースイメージ点の相対位置が適切に維持される必要があ
ることは容易に理解することができる。さもないと、こ
れらの線の一部が、表示画面上の他の線に対してスキュ
ーして現れることになる。
り、ソースフレームの各水平走査線は、多数の画素デー
タとして表される。ソースイメージを表示するときはソ
ースイメージ点の相対位置が適切に維持される必要があ
ることは容易に理解することができる。さもないと、こ
れらの線の一部が、表示画面上の他の線に対してスキュ
ーして現れることになる。
【0014】ソースイメージ画素の適切な相対位置を維
持するために、サンプリングクロックが基準信号に同期
されていなければならない場合がある。すなわち、説明
のためにHSYNC信号が時間基準として用いられていると
仮定すると、水平表示線に対するアナログデータのサン
プリングの開始がHSYNC信号パルスに同期されていなけ
ればならない場合がある。このような同期化が達成され
ると、同一水平線内の後続の画素も、他の線内の対応す
る画素と適切に整列させることができる。
持するために、サンプリングクロックが基準信号に同期
されていなければならない場合がある。すなわち、説明
のためにHSYNC信号が時間基準として用いられていると
仮定すると、水平表示線に対するアナログデータのサン
プリングの開始がHSYNC信号パルスに同期されていなけ
ればならない場合がある。このような同期化が達成され
ると、同一水平線内の後続の画素も、他の線内の対応す
る画素と適切に整列させることができる。
【0015】アナログ部品を用いて実装された位相同期
ループ(PLL)回路が、このような同期化を達成する
ために従来から用いられている。図2は、このような同
期化のために実装された例示のPLL回路200のブロ
ック図である。さらに述べると、PLL回路200は、
サンプリングクロック信号も生成する。PLL回路20
0には、位相比較器(phase detector)210、フィル
タ220、増幅器230、電圧制御発振器(VCO)2
40、および分周器(frequency divider)250が含
まれている。位相比較器(位相検波回路)210は、ラ
イン201で受信した時間基準(たとえばVSYNC)と、
ライン251で受信したサンプリングクロック(より正
確には、サンプリング信号の所定数分の1を有する信
号)とを比較する。この2つの信号は、簡単のため、f
1およびf2と呼ぶことにする。
ループ(PLL)回路が、このような同期化を達成する
ために従来から用いられている。図2は、このような同
期化のために実装された例示のPLL回路200のブロ
ック図である。さらに述べると、PLL回路200は、
サンプリングクロック信号も生成する。PLL回路20
0には、位相比較器(phase detector)210、フィル
タ220、増幅器230、電圧制御発振器(VCO)2
40、および分周器(frequency divider)250が含
まれている。位相比較器(位相検波回路)210は、ラ
イン201で受信した時間基準(たとえばVSYNC)と、
ライン251で受信したサンプリングクロック(より正
確には、サンプリング信号の所定数分の1を有する信
号)とを比較する。この2つの信号は、簡単のため、f
1およびf2と呼ぶことにする。
【0016】位相比較器210は、周波数f1とf2の
差を有する信号をライン212上に供給する。ライン2
12上の信号は、差周波数の幾つかの高調波も含んでい
る。フィルタ220は、不要な成分を除去するローパス
フィルタとして一般的に設計されている。周波数f1と
f2が近いが異なっている場合、ライン223は、差周
波数を有する信号を搬送する。VCO240は、所定の
周波数を有する信号を生成するように設計されている。
しかしながら、この周波数は、ライン234で受信する
電圧レベルに依存して変動する。
差を有する信号をライン212上に供給する。ライン2
12上の信号は、差周波数の幾つかの高調波も含んでい
る。フィルタ220は、不要な成分を除去するローパス
フィルタとして一般的に設計されている。周波数f1と
f2が近いが異なっている場合、ライン223は、差周
波数を有する信号を搬送する。VCO240は、所定の
周波数を有する信号を生成するように設計されている。
しかしながら、この周波数は、ライン234で受信する
電圧レベルに依存して変動する。
【0017】増幅器230は、ライン223上の信号を
増幅し、所望のレベルの電圧をライン234上に与えて
VCO240の周波数を修正する。この電圧レベルは、
周波数f1およびf2の同期化が達成されるように生成
される。分周器250は、ライン245で受信したクロ
ック信号の周波数を係数nで除算する。nの適切な値を
選択することにより、各水平ソース走査線用のアナログ
信号データを所望の回数だけサンプリングすることがで
きる。ライン245上の信号は、このようなサンプリン
グのために使用することができる。
増幅し、所望のレベルの電圧をライン234上に与えて
VCO240の周波数を修正する。この電圧レベルは、
周波数f1およびf2の同期化が達成されるように生成
される。分周器250は、ライン245で受信したクロ
ック信号の周波数を係数nで除算する。nの適切な値を
選択することにより、各水平ソース走査線用のアナログ
信号データを所望の回数だけサンプリングすることがで
きる。ライン245上の信号は、このようなサンプリン
グのために使用することができる。
【0018】しかしながら、この技術分野では周知のよ
うに、基準周波数(HSYNC)は、正常な動作状態の間、
平均周波数からわずかな値だけ変動することがある。さ
らに、この基準周波数は、例えばアナログソースイメー
ジデータを生成する回路内の温度変化のために、長期間
にわたってドリフトすることがある。さらにまた、基準
信号と、アナログPLLによって生成されたクロック信
号との双方にジッタが現れることもある。
うに、基準周波数(HSYNC)は、正常な動作状態の間、
平均周波数からわずかな値だけ変動することがある。さ
らに、この基準周波数は、例えばアナログソースイメー
ジデータを生成する回路内の温度変化のために、長期間
にわたってドリフトすることがある。さらにまた、基準
信号と、アナログPLLによって生成されたクロック信
号との双方にジッタが現れることもある。
【0019】一般に、図2のPLLは、長期のドリフト
を追跡する一方でジッタを除去することが望ましい。こ
れは、PLL回路が低帯域幅(たとえば100〜100
0Hz)を有するようにすることによって達成される。
しかしながら、このような低帯域幅には、一般に、大き
なサイズを有するキャパシタが必要であるが、これは、
比較的小型の集積回路に組み込むことが困難な場合があ
る。
を追跡する一方でジッタを除去することが望ましい。こ
れは、PLL回路が低帯域幅(たとえば100〜100
0Hz)を有するようにすることによって達成される。
しかしながら、このような低帯域幅には、一般に、大き
なサイズを有するキャパシタが必要であるが、これは、
比較的小型の集積回路に組み込むことが困難な場合があ
る。
【0020】先行技術の手法のなかには、キャパシタを
パッドで集積回路に結合させてキャパシタを集積回路の
外側に配置したものもある。このような手法に伴う問題
の一つは、外部結合のためにアナログPLLループ内に
雑音が導かれることである。アナログPLLは、概して
このような雑音に影響されやすく、これによりPLLル
ープが不安定になる。ループ内に低帯域幅がないと、P
LL200は基準信号の偏差(deviation)を綿密に追
跡することができなくなる可能性があるが、これは後述
するような幾つかの状況では許されない場合がある。
パッドで集積回路に結合させてキャパシタを集積回路の
外側に配置したものもある。このような手法に伴う問題
の一つは、外部結合のためにアナログPLLループ内に
雑音が導かれることである。アナログPLLは、概して
このような雑音に影響されやすく、これによりPLLル
ープが不安定になる。ループ内に低帯域幅がないと、P
LL200は基準信号の偏差(deviation)を綿密に追
跡することができなくなる可能性があるが、これは後述
するような幾つかの状況では許されない場合がある。
【0021】
【発明が解決しようとする課題】通常のグラフィックス
環境では、時間基準周期内における約5〜20ナノ秒の
偏差は一般的とみなすことができる。これらの偏差は、
普通、より大型の表示画面でいっそう問題となる。この
点を例を挙げて説明すると、640×480サイズの表
示画面は、40ナノ秒の画素処理時間(すなわち、各画
素を表示する平均時間)を有しているが、1280×1
080の大型モニタは、約8〜9ナノ秒の画素処理時間
を有することがある。20ナノ秒の偏差は、640×4
80画面の表示装置には、画素の処理時間が比較的長い
ため、確認されるほどの影響は与えないかもしれない
が、同量の偏差は、大型モニタ上の表示を2画素分スキ
ューさせることが可能である。
環境では、時間基準周期内における約5〜20ナノ秒の
偏差は一般的とみなすことができる。これらの偏差は、
普通、より大型の表示画面でいっそう問題となる。この
点を例を挙げて説明すると、640×480サイズの表
示画面は、40ナノ秒の画素処理時間(すなわち、各画
素を表示する平均時間)を有しているが、1280×1
080の大型モニタは、約8〜9ナノ秒の画素処理時間
を有することがある。20ナノ秒の偏差は、640×4
80画面の表示装置には、画素の処理時間が比較的長い
ため、確認されるほどの影響は与えないかもしれない
が、同量の偏差は、大型モニタ上の表示を2画素分スキ
ューさせることが可能である。
【0022】このような線間のスキューは、一般的に人
間の目で確認することができるので、得られる表示品質
が容認できないものとなる可能性がある。このようなス
キューの数が大きい程、表示品質はいっそう劣化する。
この技術分野では周知のように、この表示品質の問題
は、時間基準信号をいっそう綿密に追跡(track)する
ことが可能な回路によって改善することができる。従っ
て、必要なのは、時間基準信号を綿密に追跡する回路で
ある。
間の目で確認することができるので、得られる表示品質
が容認できないものとなる可能性がある。このようなス
キューの数が大きい程、表示品質はいっそう劣化する。
この技術分野では周知のように、この表示品質の問題
は、時間基準信号をいっそう綿密に追跡(track)する
ことが可能な回路によって改善することができる。従っ
て、必要なのは、時間基準信号を綿密に追跡する回路で
ある。
【0023】
【課題を解決するための手段】本発明は、ディジタル表
示装置内に実装されたクロック再生回路に関するもので
ある。ディジタル表示装置は、アナログ信号データと、
付随する時間基準信号と、を受信する。これらの信号
は、ディジタル表示装置に通常設けられるディジタル表
示画面上に表示されるイメージを共同で表している。
示装置内に実装されたクロック再生回路に関するもので
ある。ディジタル表示装置は、アナログ信号データと、
付随する時間基準信号と、を受信する。これらの信号
は、ディジタル表示装置に通常設けられるディジタル表
示画面上に表示されるイメージを共同で表している。
【0024】クロック再生回路は、時間基準信号に基づ
いてサンプリングクロックを供給する。サンプリングク
ロックは、アナログ信号データをサンプリングするため
に使用され、結果として生じる画素データは、表示画面
上に表示信号を生成するために用いられる。
いてサンプリングクロックを供給する。サンプリングク
ロックは、アナログ信号データをサンプリングするため
に使用され、結果として生じる画素データは、表示画面
上に表示信号を生成するために用いられる。
【0025】このクロック再生回路には、ディジタル位
相同期ループ(PLL)が含まれる。ディジタル実装の
ため、PLLの帯域幅は、瞬時に変更することができ
る。さらに述べると、長期的な周波数変動と一時的な位
相変動とは、異なる制御ループを用いて追跡される。そ
の結果、設計者は、かなりの柔軟性をもって時間基準信
号を追跡することができる。
相同期ループ(PLL)が含まれる。ディジタル実装の
ため、PLLの帯域幅は、瞬時に変更することができ
る。さらに述べると、長期的な周波数変動と一時的な位
相変動とは、異なる制御ループを用いて追跡される。そ
の結果、設計者は、かなりの柔軟性をもって時間基準信
号を追跡することができる。
【0026】
【発明の実施の形態】本発明の更なる特徴と利点は、本
発明による種々の実施態様の構成および作用とともに、
添付図面を参照しながら以下で詳細に述べる。図面にお
いて同様の参照番号は、概して、機能が類似した、およ
び/または構造が類似した同一の要素を示している。一
つの要素が最初に現れる図面は、対応する参照番号の左
端の数字で示されている。
発明による種々の実施態様の構成および作用とともに、
添付図面を参照しながら以下で詳細に述べる。図面にお
いて同様の参照番号は、概して、機能が類似した、およ
び/または構造が類似した同一の要素を示している。一
つの要素が最初に現れる図面は、対応する参照番号の左
端の数字で示されている。
【0027】1.本発明の概要と考察 本発明は、ディジタルPLL回路310およびアナログ
フィルタ320を含むクロック再生回路300(図3)
を前提にして記載されている。PLL回路310の出力
は、アナログフィルタ320の入力に結合されている。
PLL回路310は、ディジタル部品およびディジタル
信号を用いて実装されている。
フィルタ320を含むクロック再生回路300(図3)
を前提にして記載されている。PLL回路310の出力
は、アナログフィルタ320の入力に結合されている。
PLL回路310は、ディジタル部品およびディジタル
信号を用いて実装されている。
【0028】作動時には、PLL回路310は、入力と
して時間基準301を受信し、出力信号312を生成す
る。出力信号を生成する一方で、PLL信号310は、
出力信号312を時間基準に同期させようとする。アナ
ログフィルタ320は、出力信号312中の不要なスペ
クトル成分をフィルタリングし、フィルタリング済みの
信号を入力としてPLL回路の入力302に供給する。
して時間基準301を受信し、出力信号312を生成す
る。出力信号を生成する一方で、PLL信号310は、
出力信号312を時間基準に同期させようとする。アナ
ログフィルタ320は、出力信号312中の不要なスペ
クトル成分をフィルタリングし、フィルタリング済みの
信号を入力としてPLL回路の入力302に供給する。
【0029】PLL回路310がディジタル部品を用い
て実装されているので、設計者は、出力信号312が基
準信号301に追随する程度や方法を極めて柔軟に指定
することができる。このような柔軟性のために、PLL
回路310の帯域幅を動的に変化させて、PLL回路3
10に基準信号301を十分に追跡させることができ
る。このような綿密な追跡(tracking)によって、表示
線中の相対的なスキューを防止することができる。
て実装されているので、設計者は、出力信号312が基
準信号301に追随する程度や方法を極めて柔軟に指定
することができる。このような柔軟性のために、PLL
回路310の帯域幅を動的に変化させて、PLL回路3
10に基準信号301を十分に追跡させることができ
る。このような綿密な追跡(tracking)によって、表示
線中の相対的なスキューを防止することができる。
【0030】PLL回路310がディジタル部品を用い
て実装されているので、この回路を狭い帯域幅ループを
有するように実装することができる。従来のアナログP
LLは、同等の回路を実装するために大きなキャパシタ
を必要とする場合がある。従来技術の部分で既に述べた
ように、半導体集積回路内に大きなキャパシタを組み込
むことには問題がある。
て実装されているので、この回路を狭い帯域幅ループを
有するように実装することができる。従来のアナログP
LLは、同等の回路を実装するために大きなキャパシタ
を必要とする場合がある。従来技術の部分で既に述べた
ように、半導体集積回路内に大きなキャパシタを組み込
むことには問題がある。
【0031】アナログフィルタ320は従来のものでよ
く、公知の方法でアナログ部品を用いて実装される。ア
ナログ信号の出力信号は、時間基準REFと同期したクロ
ック(たとえば、サンプリングクロック)に相当する。
出力信号はKで除算される。ここで、Kは、各水平ソー
スイメージ線ごとに抽出されたサンプルの数に対応して
いてもよい。
く、公知の方法でアナログ部品を用いて実装される。ア
ナログ信号の出力信号は、時間基準REFと同期したクロ
ック(たとえば、サンプリングクロック)に相当する。
出力信号はKで除算される。ここで、Kは、各水平ソー
スイメージ線ごとに抽出されたサンプルの数に対応して
いてもよい。
【0032】本発明を極めて詳細に述べる前に、本発明
を実施することが可能な環境の例について述べることが
有用である。クロック再生回路300の実装と動作の詳
細は、その後で詳細に説明する。
を実施することが可能な環境の例について述べることが
有用である。クロック再生回路300の実装と動作の詳
細は、その後で詳細に説明する。
【0033】2.環境の例 大まかに言うと、本発明は、ディジタル表示装置を有す
る任意のグラフィックスシステムで実施することができ
る。このようなシステムには、ラップトップ型やデスク
トップ型のパーソナルコンピュータシステム(PC
S)、ワークステーション、専用コンピュータシステ
ム、汎用コンピュータシステム、その他多くが含まれて
いる。但し、これに限定されるものではない。本発明
は、ハードウェア、ソフトウェア、ファームウェア、又
はこれらの組合せで実施することができる。「イメージ
をアップスケーリングする方法及び装置」と題する同時
係属出願には、本発明のクロック再生回路を使用できる
一つ以上の実施態様が記載されている。なお、この出願
は参照文献として本明細書に組み込まれる。
る任意のグラフィックスシステムで実施することができ
る。このようなシステムには、ラップトップ型やデスク
トップ型のパーソナルコンピュータシステム(PC
S)、ワークステーション、専用コンピュータシステ
ム、汎用コンピュータシステム、その他多くが含まれて
いる。但し、これに限定されるものではない。本発明
は、ハードウェア、ソフトウェア、ファームウェア、又
はこれらの組合せで実施することができる。「イメージ
をアップスケーリングする方法及び装置」と題する同時
係属出願には、本発明のクロック再生回路を使用できる
一つ以上の実施態様が記載されている。なお、この出願
は参照文献として本明細書に組み込まれる。
【0034】図7は、本発明を実施可能なコンピュータ
システム700のブロック図である。コンピュータシス
テム700は、本発明を実施可能なグラフィックスシス
テムの一例に過ぎない。コンピュータシステム700に
は、中央処理装置(CPU)710、ランダムアクセス
メモリ(RAM)720、1個以上の周辺装置730、
グラフィックスコントローラ760、およびディジタル
表示装置770が含まれている。これらの構成要素は、
すべてバス750を介して通信を行う。このバスは、適
切なインタフェースによって接続された数本の物理バス
を実際に含んでいてもよい。
システム700のブロック図である。コンピュータシス
テム700は、本発明を実施可能なグラフィックスシス
テムの一例に過ぎない。コンピュータシステム700に
は、中央処理装置(CPU)710、ランダムアクセス
メモリ(RAM)720、1個以上の周辺装置730、
グラフィックスコントローラ760、およびディジタル
表示装置770が含まれている。これらの構成要素は、
すべてバス750を介して通信を行う。このバスは、適
切なインタフェースによって接続された数本の物理バス
を実際に含んでいてもよい。
【0035】グラフィックスコントローラ760は、ア
ナログイメージデータおよび対応する基準信号を生成
し、ディジタル表示装置770にこれらを双方とも提供
する。アナログイメージデータは、たとえばCPU71
0または外部エンコーダ(図示せず)から受け取った画
素データに基づいて生成することができる。ある態様で
は、アナログイメージデータがRGB形式で与えられ、
基準信号は、当技術分野で周知の既述のVSYNC信号およ
びHSYNC信号を含んでいる。しかしながら、本発明は、
他の形式のアナログイメージデータおよび/または基準
信号を用いて実施することも可能である。たとえば、ア
ナログイメージデータは、ビデオ信号データを、対応す
る時間基準信号とともに含んでいてもよい。
ナログイメージデータおよび対応する基準信号を生成
し、ディジタル表示装置770にこれらを双方とも提供
する。アナログイメージデータは、たとえばCPU71
0または外部エンコーダ(図示せず)から受け取った画
素データに基づいて生成することができる。ある態様で
は、アナログイメージデータがRGB形式で与えられ、
基準信号は、当技術分野で周知の既述のVSYNC信号およ
びHSYNC信号を含んでいる。しかしながら、本発明は、
他の形式のアナログイメージデータおよび/または基準
信号を用いて実施することも可能である。たとえば、ア
ナログイメージデータは、ビデオ信号データを、対応す
る時間基準信号とともに含んでいてもよい。
【0036】ディジタル表示装置770は、図1(a)
を参照して説明した画素を有する表示画面を含んでいて
もよい。ディジタル表示装置770には、本発明に係る
クロック再生回路が含まれている。ディジタル表示装置
770は、このクロック再生回路を用いてアナログ信号
データをサンプリングする。画素データを生成するため
にサンプリングクロックが供給される場合にアナログ信
号データをサンプリングする方法は、技術上周知であ
る。本発明のクロック再生回路によって、ディジタル表
示装置770は、線の相対的なスキューなしにアナログ
信号データに対応するイメージを表示することができ
る。
を参照して説明した画素を有する表示画面を含んでいて
もよい。ディジタル表示装置770には、本発明に係る
クロック再生回路が含まれている。ディジタル表示装置
770は、このクロック再生回路を用いてアナログ信号
データをサンプリングする。画素データを生成するため
にサンプリングクロックが供給される場合にアナログ信
号データをサンプリングする方法は、技術上周知であ
る。本発明のクロック再生回路によって、ディジタル表
示装置770は、線の相対的なスキューなしにアナログ
信号データに対応するイメージを表示することができ
る。
【0037】CPU710、RAM720および周辺装
置730は、本発明のある態様では従来のものである。
CPU710は、たとえばIntel社から市販されているP
entium Processorなどのプロセッサであってもよい。R
AM720は、命令およびデータを記憶するシステム/
メインメモリを表している。この命令およびデータは、
ハードディスクのような周辺装置から読み出される。C
PU710は、このデータを用いて命令を実行し、様々
な機能を提供する。この命令の実行の一部として、CP
U710は、グラフィックスコントローラ710にコマ
ンドを送出することができる。このグラフィックスコン
トローラ710は、公知の方法でアナログ表示信号デー
タを生成する。ディジタル表示装置770の一例がアナ
ログ表示信号に対応するイメージを表示する方法に関し
ては、以下で更に詳細に説明する。
置730は、本発明のある態様では従来のものである。
CPU710は、たとえばIntel社から市販されているP
entium Processorなどのプロセッサであってもよい。R
AM720は、命令およびデータを記憶するシステム/
メインメモリを表している。この命令およびデータは、
ハードディスクのような周辺装置から読み出される。C
PU710は、このデータを用いて命令を実行し、様々
な機能を提供する。この命令の実行の一部として、CP
U710は、グラフィックスコントローラ710にコマ
ンドを送出することができる。このグラフィックスコン
トローラ710は、公知の方法でアナログ表示信号デー
タを生成する。ディジタル表示装置770の一例がアナ
ログ表示信号に対応するイメージを表示する方法に関し
ては、以下で更に詳細に説明する。
【0038】3.本発明のディジタル表示装置770の
例 一つの態様では、ディジタル表示装置770は、コンピ
ュータシステムとともに動作するように実装されてい
る。ディジタル表示装置770は、数ある中でも特にラ
ップトップ(ノートブックコンピュータ)で用いられる
フラットパネルモニタや、デスクトップコンピュータや
ワークステーションで用いられるフラットモニタの形態
とすることができる。しかしながら、ディジタル表示装
置をフラットモニタテレビジョンシステムなどの他のグ
ラフィックスシステム環境用に実装する方法は、本明細
書の記載を読めば当業者には明らかである。
例 一つの態様では、ディジタル表示装置770は、コンピ
ュータシステムとともに動作するように実装されてい
る。ディジタル表示装置770は、数ある中でも特にラ
ップトップ(ノートブックコンピュータ)で用いられる
フラットパネルモニタや、デスクトップコンピュータや
ワークステーションで用いられるフラットモニタの形態
とすることができる。しかしながら、ディジタル表示装
置をフラットモニタテレビジョンシステムなどの他のグ
ラフィックスシステム環境用に実装する方法は、本明細
書の記載を読めば当業者には明らかである。
【0039】図8は、アナログ−ディジタル変換器(A
DC)810、アップスケーラ820、パネルインタフ
ェース830、クロック発振回路850、および表示画
面100を含んだディジタル表示装置770のブロック
図である。ADC810の出力ラインは、アップスケー
ラ820の入力ラインに結合されている。アップスケー
ラ820の出力ラインは、パネルインタフェース830
に結合されている。パネルインタフェースの出力は、表
示画面100に結合されている。クロック発振回路85
0は、ADC810、アップスケーラ820、パネルイ
ンタフェース830に結合されている。
DC)810、アップスケーラ820、パネルインタフ
ェース830、クロック発振回路850、および表示画
面100を含んだディジタル表示装置770のブロック
図である。ADC810の出力ラインは、アップスケー
ラ820の入力ラインに結合されている。アップスケー
ラ820の出力ラインは、パネルインタフェース830
に結合されている。パネルインタフェースの出力は、表
示画面100に結合されている。クロック発振回路85
0は、ADC810、アップスケーラ820、パネルイ
ンタフェース830に結合されている。
【0040】作動時に、ADC810は、アナログ信号
データをライン801で受け取り、また、サンプリング
クロック信号をライン851で受け取る。ADC810
は従来のものであり、アナログ信号データをサンプリン
グクロック信号に応じてサンプリングする。ADC81
0は、ライン812上の画素データをアップスケーラ8
20に提供する。
データをライン801で受け取り、また、サンプリング
クロック信号をライン851で受け取る。ADC810
は従来のものであり、アナログ信号データをサンプリン
グクロック信号に応じてサンプリングする。ADC81
0は、ライン812上の画素データをアップスケーラ8
20に提供する。
【0041】アップスケーラ820は、ライン812上
で受信した画素データを用いて、画素データによって表
されるイメージを任意的にアップスケーリングする。イ
メージは、例えば表示画面100がより大きなサイズを
有しているために、アップスケーリングされる場合があ
る。アップスケーラ820の一態様は、同時係属出願
「イメージをアップスケーリングする方法及び装置」に
記載されている。この同時係属出願では、アップスケー
ラ820がクロック発振回路850をも含むものとして
記載されている場合がある。
で受信した画素データを用いて、画素データによって表
されるイメージを任意的にアップスケーリングする。イ
メージは、例えば表示画面100がより大きなサイズを
有しているために、アップスケーリングされる場合があ
る。アップスケーラ820の一態様は、同時係属出願
「イメージをアップスケーリングする方法及び装置」に
記載されている。この同時係属出願では、アップスケー
ラ820がクロック発振回路850をも含むものとして
記載されている場合がある。
【0042】クロック発振器802は、ADC810、
アップスケーラ820およびパネルインタフェース83
0へのクロック信号を生成する。個々のクロック信号
は、全体の設計に応じて異なる周波数を有していてもよ
い。これら一つ以上の個別クロック信号は、本発明のク
ロック再生回路を用いることによって時間基準信号80
2と同期させることができる。一つの態様で異なる周波
数を計算できる方法も、同時係属出願「イメージをアッ
プスケーリングする方法及び装置」に記載されている。
アップスケーラ820およびパネルインタフェース83
0へのクロック信号を生成する。個々のクロック信号
は、全体の設計に応じて異なる周波数を有していてもよ
い。これら一つ以上の個別クロック信号は、本発明のク
ロック再生回路を用いることによって時間基準信号80
2と同期させることができる。一つの態様で異なる周波
数を計算できる方法も、同時係属出願「イメージをアッ
プスケーリングする方法及び装置」に記載されている。
【0043】ある態様では、時間基準信号802は、HS
YNC信号に一致していてもよい。他の態様では、時間基
準信号802は、VSYNC信号に一致していてもよい。し
かしながら、時間基準信号802は、特定の環境に適合
する限り、任意の他の信号(HSYNCとVSYNCの組合せを含
む)に一致していてもよい。
YNC信号に一致していてもよい。他の態様では、時間基
準信号802は、VSYNC信号に一致していてもよい。し
かしながら、時間基準信号802は、特定の環境に適合
する限り、任意の他の信号(HSYNCとVSYNCの組合せを含
む)に一致していてもよい。
【0044】表示画面100は、上記で詳細に説明した
通りである。表示画面100は、アクティブ/パッシブ
液晶ディスプレイ(LCD)技術など、任意のディジタ
ルスクリーン技術を用いて実現することができる。パネ
ルインタフェース830は、イメージを表示画面100
に表示するための表示信号を生成するように設計されて
いる。パネルインタフェース830は、アップスケーラ
820から受信した画素データから表示画面100への
表示信号を生成する公知の方法で実装することができ
る。
通りである。表示画面100は、アクティブ/パッシブ
液晶ディスプレイ(LCD)技術など、任意のディジタ
ルスクリーン技術を用いて実現することができる。パネ
ルインタフェース830は、イメージを表示画面100
に表示するための表示信号を生成するように設計されて
いる。パネルインタフェース830は、アップスケーラ
820から受信した画素データから表示画面100への
表示信号を生成する公知の方法で実装することができ
る。
【0045】クロック再生回路が、発生したクロックを
時間基準に同期させる(または同期させようとする)方
法については、これから詳細に説明する。最初は、特に
PLL回路310について説明する。次いで、アナログ
フィルタ320について説明する。説明の都合で、時間
基準はHSYNC信号を含むものと仮定する。しかしなが
ら、本発明は、他の種類の基準信号を用いて実施するこ
ともできる。
時間基準に同期させる(または同期させようとする)方
法については、これから詳細に説明する。最初は、特に
PLL回路310について説明する。次いで、アナログ
フィルタ320について説明する。説明の都合で、時間
基準はHSYNC信号を含むものと仮定する。しかしなが
ら、本発明は、他の種類の基準信号を用いて実施するこ
ともできる。
【0046】4.本発明のディジタルPLL回路の概略 図4は、ディジタルPLL回路310の一例の内部ブロ
ックを示すブロック図である。PLL回路310には、
位相周波数検出器(phase and frequency detector:P
FD)410、周波数補正ロジック(frequency correc
tion logic)420、位相補正ロジック(phase correc
tion logic)410、加算器440および450、DT
O460、並びにDAC470が含まれている。位相補
正ロジック430および周波数補正ロジック420は、
PFD410の出力に接続されている。第1加算器44
0は、周波数補正ロジック420の出力に結合されてい
る。第1加算器の出力は、第2加算器450に結合され
ている。第2加算器は、位相補正ロジック430にも結
合されている。第2加算器450の出力は、DTO46
0に結合されている。次に、DTOの出力は、ディジタ
ル−アナログ変換器470に接続されている。
ックを示すブロック図である。PLL回路310には、
位相周波数検出器(phase and frequency detector:P
FD)410、周波数補正ロジック(frequency correc
tion logic)420、位相補正ロジック(phase correc
tion logic)410、加算器440および450、DT
O460、並びにDAC470が含まれている。位相補
正ロジック430および周波数補正ロジック420は、
PFD410の出力に接続されている。第1加算器44
0は、周波数補正ロジック420の出力に結合されてい
る。第1加算器の出力は、第2加算器450に結合され
ている。第2加算器は、位相補正ロジック430にも結
合されている。第2加算器450の出力は、DTO46
0に結合されている。次に、DTOの出力は、ディジタ
ル−アナログ変換器470に接続されている。
【0047】作動時には、PFD410は、時間基準
(HSYNC)信号およびフィードバック信号の位相および
周波数を比較する。PFD410は従来のものであり、
このPFD410は、基準信号がフィードバック信号よ
り遅れているか進んでいるかに応じて、EARLY線お
よびLATE線上に信号を生成する。ある態様では、進
みまたは遅れに応じてパルスが生成され、パルスの持続
時間は、進み量または遅れ量に比例する。
(HSYNC)信号およびフィードバック信号の位相および
周波数を比較する。PFD410は従来のものであり、
このPFD410は、基準信号がフィードバック信号よ
り遅れているか進んでいるかに応じて、EARLY線お
よびLATE線上に信号を生成する。ある態様では、進
みまたは遅れに応じてパルスが生成され、パルスの持続
時間は、進み量または遅れ量に比例する。
【0048】再同期化プロセスは、基準信号の長期的な
周波数ドリフトと位相ジッタを補正する二つの別個のブ
ロックを有することによって達成される。この二つの別
個のブロックを有することにより、設計者は、再同期化
プロセスの全体にわたって一層の制御力を有することが
できる。
周波数ドリフトと位相ジッタを補正する二つの別個のブ
ロックを有することによって達成される。この二つの別
個のブロックを有することにより、設計者は、再同期化
プロセスの全体にわたって一層の制御力を有することが
できる。
【0049】一般に、周波数補正ロジック420は、基
準信号の長期周波数ドリフトを補正するように設計され
ている。周波数ドリフトは、一般に、基準周波数の変化
に相当する。この変化は、通常、数ヘルツ程度である。
このドリフトは、たとえば、ソースイメージを生成する
ソースシステム内での温度変動の結果であることがあ
る。周波数補正ロジック420は、長期間にわたって基
準信号を追跡するように好適に設計することができる。
準信号の長期周波数ドリフトを補正するように設計され
ている。周波数ドリフトは、一般に、基準周波数の変化
に相当する。この変化は、通常、数ヘルツ程度である。
このドリフトは、たとえば、ソースイメージを生成する
ソースシステム内での温度変動の結果であることがあ
る。周波数補正ロジック420は、長期間にわたって基
準信号を追跡するように好適に設計することができる。
【0050】加算器440は、周波数補正ロジック42
0によって与えられた周波数補正数をPnom周波数に加算
(減算)する。Pnomは、サンプリングクロックの期待周
波数に相当し、周波数取得フェーズ中に用いられる。周
波数取得フェーズ(frequency acquisition phase)
は、PLLループが基準信号の周波数を安定化して基準
信号の周波数とロックしている持続時間を指す。Pnom信
号を供給することにより、周波数取得時間を短縮するこ
とができる。
0によって与えられた周波数補正数をPnom周波数に加算
(減算)する。Pnomは、サンプリングクロックの期待周
波数に相当し、周波数取得フェーズ中に用いられる。周
波数取得フェーズ(frequency acquisition phase)
は、PLLループが基準信号の周波数を安定化して基準
信号の周波数とロックしている持続時間を指す。Pnom信
号を供給することにより、周波数取得時間を短縮するこ
とができる。
【0051】しかし、ディジタルPLL310は、Pnom
信号がなくても動作することができる。この場合、周波
数の取得に長期間を要する可能性がある。周波数取得期
間の終了後は、Pnomを使用しなくてもよい。位相補正ロ
ジック430は、時間基準の位相変動を追跡する。位相
補正ロジック430の出力は、位相の程度(または量)
を表している。生成されているクロック信号は、時間基
準信号およびフィードバック信号間に位相差があること
から、位相の程度によって補正すべきである。
信号がなくても動作することができる。この場合、周波
数の取得に長期間を要する可能性がある。周波数取得期
間の終了後は、Pnomを使用しなくてもよい。位相補正ロ
ジック430は、時間基準の位相変動を追跡する。位相
補正ロジック430の出力は、位相の程度(または量)
を表している。生成されているクロック信号は、時間基
準信号およびフィードバック信号間に位相差があること
から、位相の程度によって補正すべきである。
【0052】加算器440の出力は、ループの現在の周
波数を表している。位相補正ロジック430および加算
器440の出力は、加算器450を用いて加算される。
したがって、加算器450の出力は、Pnomと、周波数補
正ロジック420によって提供される周波数補正量と、
位相補正ロジック430によって提供される位相補正量
と、の合計を表わす。この合計は、DTO460の位相
の各DTOクロックサイクごとの進み量を表している。
この合計は、各基準クロックサイクル中に変化する可能
性がある。
波数を表している。位相補正ロジック430および加算
器440の出力は、加算器450を用いて加算される。
したがって、加算器450の出力は、Pnomと、周波数補
正ロジック420によって提供される周波数補正量と、
位相補正ロジック430によって提供される位相補正量
と、の合計を表わす。この合計は、DTO460の位相
の各DTOクロックサイクごとの進み量を表している。
この合計は、各基準クロックサイクル中に変化する可能
性がある。
【0053】DTO460は従来のものであり、位相ア
キュムレータとしても知られている。DTO460は、
基本周波数および他の不要なスペクトル成分を有するラ
ンプ信号を出力として生成する。この基本周波数は、時
間基準信号と同期したクロックの周波数を表している。
スペクトル周波数が不要なのは、スペクトル周波数がク
ロックジッタの一因となるためである。従って、これら
のスペクトル周波数は、アナログフィルタ320を用い
て除去される。DAC470は、DTOのディジタル出
力を、アナログフィルタによる処理に適したアナログ形
式に変換する。アナログフィルタ320に関しては、以
下でさらに詳細に説明する。アナログフィルタ320に
ついて詳細に述べる前に、ディジタルPLL回路310
の実装について先ず説明する。
キュムレータとしても知られている。DTO460は、
基本周波数および他の不要なスペクトル成分を有するラ
ンプ信号を出力として生成する。この基本周波数は、時
間基準信号と同期したクロックの周波数を表している。
スペクトル周波数が不要なのは、スペクトル周波数がク
ロックジッタの一因となるためである。従って、これら
のスペクトル周波数は、アナログフィルタ320を用い
て除去される。DAC470は、DTOのディジタル出
力を、アナログフィルタによる処理に適したアナログ形
式に変換する。アナログフィルタ320に関しては、以
下でさらに詳細に説明する。アナログフィルタ320に
ついて詳細に述べる前に、ディジタルPLL回路310
の実装について先ず説明する。
【0054】5.ディジタルPLLの実装 上記に述べた概略に基づいて、本発明の範囲と趣旨から
逸脱することなくディジタルPLLの他の態様を幾つか
実装することができる。ここでは、このような態様の一
つを図6を参照して述べる。
逸脱することなくディジタルPLLの他の態様を幾つか
実装することができる。ここでは、このような態様の一
つを図6を参照して述べる。
【0055】図6は、ディジタルPLL回路310の具
体例の設計と動作を示すブロック図である。PLL回路
310は、数個の部品と、これらの部品を相互接続する
信号と、を有している。各々の部品と信号については、
以下でさらに詳細に説明する。大まかに言って、PLL
回路310は、三つの別個のセクションで表わされる。
すなわち、(1)位相比較、(2)周波数補正、(3)
位相補正、である。
体例の設計と動作を示すブロック図である。PLL回路
310は、数個の部品と、これらの部品を相互接続する
信号と、を有している。各々の部品と信号については、
以下でさらに詳細に説明する。大まかに言って、PLL
回路310は、三つの別個のセクションで表わされる。
すなわち、(1)位相比較、(2)周波数補正、(3)
位相補正、である。
【0056】位相比較に関して述べると、PFD603
は、時間基準信号REFに対してフィードバック信号(FBA
CK)が位相に関して早い又は遅いことを示す二つの出力
信号線EARLY604およびLATE605を有している。あ
る態様では、PFD603は、EARLY604上にパルス
を生成する。このパルスは、REF信号に対してFBACK信号
が早いときの位相進み量に比例した持続時間を有してい
る。このパルス持続時間は、基準クロック周期の数で計
測される。ここで、基準クロックとは、PLL回路31
0が動作するクロックを指している。EARLY信号604
およびLATE信号605上のパルスは、一般に、誤差パル
ス(error pulse)と呼ばれる。LATE信号605も同様
に解釈される。
は、時間基準信号REFに対してフィードバック信号(FBA
CK)が位相に関して早い又は遅いことを示す二つの出力
信号線EARLY604およびLATE605を有している。あ
る態様では、PFD603は、EARLY604上にパルス
を生成する。このパルスは、REF信号に対してFBACK信号
が早いときの位相進み量に比例した持続時間を有してい
る。このパルス持続時間は、基準クロック周期の数で計
測される。ここで、基準クロックとは、PLL回路31
0が動作するクロックを指している。EARLY信号604
およびLATE信号605上のパルスは、一般に、誤差パル
ス(error pulse)と呼ばれる。LATE信号605も同様
に解釈される。
【0057】PFD603は、STOP信号がアサートされ
ると、REF信号とFBACK信号との比較を停止する。比較が
停止されると、LATE信号およびEARLY信号の双方はアン
アサートされる。充放電制御器(charge/discharge con
trol)650は、位相補正積分器がオーバーフローする
可能性があるとき、STOP信号をアサートにする。比較信
号リミッタ610は、位相差が所定の数値を超えるとき
にSTOP信号をアサートにする。
ると、REF信号とFBACK信号との比較を停止する。比較が
停止されると、LATE信号およびEARLY信号の双方はアン
アサートされる。充放電制御器(charge/discharge con
trol)650は、位相補正積分器がオーバーフローする
可能性があるとき、STOP信号をアサートにする。比較信
号リミッタ610は、位相差が所定の数値を超えるとき
にSTOP信号をアサートにする。
【0058】周波数補正に関して述べると、周波数補正
制御器620、マルチプレクサ630、加算器627、
およびフリップフロップ625は、周波数補正を行うよ
うに動作する。PLL回路がINIT信号によって指示され
るように初期化されると(たとえば、位相取得の始めの
間)、周波数補正制御器620は、マルチプレクサ63
0に数2を有する入力の値を出力として選択させる。同
時に、A/S(加算/減算)信号がローにアサートさ
れ、現在のアキュムレータ値をそれ自体から減算するこ
とによって加算器627がゼロ値に設定される。
制御器620、マルチプレクサ630、加算器627、
およびフリップフロップ625は、周波数補正を行うよ
うに動作する。PLL回路がINIT信号によって指示され
るように初期化されると(たとえば、位相取得の始めの
間)、周波数補正制御器620は、マルチプレクサ63
0に数2を有する入力の値を出力として選択させる。同
時に、A/S(加算/減算)信号がローにアサートさ
れ、現在のアキュムレータ値をそれ自体から減算するこ
とによって加算器627がゼロ値に設定される。
【0059】この後、周波数補正制御器620は、マル
チプレクサ630にPnom値を選択させる。Pnomは、生成
されているサンプリングクロックの期待周波数に相当す
る。従って、REF信号が期待周波数からわずかに偏移し
た周波数を有すると仮定すると、周波数取得期間は、少
ないサイクル数に短縮される。しかし、Pnomなしでは、
周波数取得にある程度のサイクル数を要する場合があ
る。
チプレクサ630にPnom値を選択させる。Pnomは、生成
されているサンプリングクロックの期待周波数に相当す
る。従って、REF信号が期待周波数からわずかに偏移し
た周波数を有すると仮定すると、周波数取得期間は、少
ないサイクル数に短縮される。しかし、Pnomなしでは、
周波数取得にある程度のサイクル数を要する場合があ
る。
【0060】周波数の取得後、周波数補正制御器620
は、マルチプレクサ630によってFdp値が選択される
ようにする。Fdp値は、誤差パルスが存在する各基準ク
ロックサイクル中に加減算される。Fdp値の加算によっ
てクロック周波数は増加し、Fdp値の減算によってクロ
ック周波数は減少する。
は、マルチプレクサ630によってFdp値が選択される
ようにする。Fdp値は、誤差パルスが存在する各基準ク
ロックサイクル中に加減算される。Fdp値の加算によっ
てクロック周波数は増加し、Fdp値の減算によってクロ
ック周波数は減少する。
【0061】Fdp値は、レジスタから得られる。Fdp値
は、ループ帯域幅を表す。Fdp値が高いほど、PLL3
10が変化に対して迅速に応答することを意味し、Fdp
値が低いほど、PLL310が安定であることを意味す
る。しかし、Fdp値はレジスタを設定することによって
瞬時に(すなわち、一つの基準クロックサイクル内で)
変えることができるので、ループ帯域幅も瞬時に変更す
ることができる。
は、ループ帯域幅を表す。Fdp値が高いほど、PLL3
10が変化に対して迅速に応答することを意味し、Fdp
値が低いほど、PLL310が安定であることを意味す
る。しかし、Fdp値はレジスタを設定することによって
瞬時に(すなわち、一つの基準クロックサイクル内で)
変えることができるので、ループ帯域幅も瞬時に変更す
ることができる。
【0062】従って、ディジタルPLL310の設計者
には、ループ帯域幅を特定の状況に応じて変更する相当
な柔軟性が与えられている。たとえば、位相取得ループ
の間、Fdp値は、かなり高い値に設定することができ、
また、ループが安定すれば、Fdp値を低い値に設定する
ことができる。さらに、Fdpは、個々のFdp値の基礎を位
相補正の履歴値におく適応方式(adaptive scheme)に
準拠させることができる。ある態様におけるFdp値の設
定方法を、以下で説明する。周波数補正制御器620
は、誤差パルス長の間だけFCCE信号をイネーブルにす
る。フリップフロップ625の出力は、生成されている
クロックの現在の平均周波数を表す。
には、ループ帯域幅を特定の状況に応じて変更する相当
な柔軟性が与えられている。たとえば、位相取得ループ
の間、Fdp値は、かなり高い値に設定することができ、
また、ループが安定すれば、Fdp値を低い値に設定する
ことができる。さらに、Fdpは、個々のFdp値の基礎を位
相補正の履歴値におく適応方式(adaptive scheme)に
準拠させることができる。ある態様におけるFdp値の設
定方法を、以下で説明する。周波数補正制御器620
は、誤差パルス長の間だけFCCE信号をイネーブルにす
る。フリップフロップ625の出力は、生成されている
クロックの現在の平均周波数を表す。
【0063】位相補正に関しては、まず概略的に説明す
る。充放電制御器650は、関連回路と共にリーク形積
分器とみなすことができるが、ディジタル分野で実現す
ることができる。この積分器は、PPDP値を用いて、ある
レベルまで充電される。この充電レベルは、誤差パルス
長の持続時間に左右される。充電が完了すると、積分器
はNPDP値を用いてゆっくりと放電される。NPDP値は、PP
DP値に比べて小さい値であり、従って、放電は長時間に
わたって行われる。位相補正は、放電サイクル中に行わ
れる。充電および放電の実施方法については、さらに詳
細に後述する。ある態様においてNPDP値およびPPDP値が
計算される方法についても、その際に説明する。
る。充放電制御器650は、関連回路と共にリーク形積
分器とみなすことができるが、ディジタル分野で実現す
ることができる。この積分器は、PPDP値を用いて、ある
レベルまで充電される。この充電レベルは、誤差パルス
長の持続時間に左右される。充電が完了すると、積分器
はNPDP値を用いてゆっくりと放電される。NPDP値は、PP
DP値に比べて小さい値であり、従って、放電は長時間に
わたって行われる。位相補正は、放電サイクル中に行わ
れる。充電および放電の実施方法については、さらに詳
細に後述する。ある態様においてNPDP値およびPPDP値が
計算される方法についても、その際に説明する。
【0064】充放電制御器650、マルチプレクサ65
5、加算器660、およびフリップフロップ665は、
ともに積分器の電荷を定める。ここで、フリップフロッ
プ665(および、本明細書に記載した他のフリップフ
ロップ)は、実際には、数個のフリップフロップを含ん
でおり、各フリップフロップは1ビットを記憶する。加
算器660内の値は、各時間基準サイクルの開始時(た
とえば、HSYNCパルスの受信時)に消去される。PPDP値
は、誤差パルスが存在する各基準サイクル(すなわち、
PLLの内部クロック)中に加算器660に加算され
る。加算の結果が所定のしきい値を超える場合、積分器
がオーバフローしたものと判断され、積分器オーバーフ
ロー検出器673が、PFD603に結合されたSTOP信
号をアサートにする。誤差パルスが終了すると、フリッ
プフロップ665は、積分器の電荷を示す値を記憶す
る。
5、加算器660、およびフリップフロップ665は、
ともに積分器の電荷を定める。ここで、フリップフロッ
プ665(および、本明細書に記載した他のフリップフ
ロップ)は、実際には、数個のフリップフロップを含ん
でおり、各フリップフロップは1ビットを記憶する。加
算器660内の値は、各時間基準サイクルの開始時(た
とえば、HSYNCパルスの受信時)に消去される。PPDP値
は、誤差パルスが存在する各基準サイクル(すなわち、
PLLの内部クロック)中に加算器660に加算され
る。加算の結果が所定のしきい値を超える場合、積分器
がオーバフローしたものと判断され、積分器オーバーフ
ロー検出器673が、PFD603に結合されたSTOP信
号をアサートにする。誤差パルスが終了すると、フリッ
プフロップ665は、積分器の電荷を示す値を記憶す
る。
【0065】充電が完了すると、放電段階が開始する。
クロックの位相補正は、放電段階中に行われる。放電段
階の間、充放電制御器650は、NPDP値が各基準クロッ
クサイクル中にアキュムレータ660から繰り返し減算
されるようにする。各放電クロックサイクルの間、イン
アクティブのREMINDER信号は、NPDP値がマルチプレクサ
652によって選択されるようにする。また、位相補正
制御器675は、ANDロジック677の加算器680
への出力をゲート制御するようにPCORR信号を供給す
る。これ以外の場合、PCORR信号は低信号レベル(論理
値0)に設定され、ANDロジック677の出力はゼロ
に設定される。位相補正制御器675は、加算器680
のA/S入力をアサートにして、加算器677の出力が
加算または減算されるようにする。この値は、REF信号
がFBACK信号より進んでいれば加算され、そうでなけれ
ば減算される。
クロックの位相補正は、放電段階中に行われる。放電段
階の間、充放電制御器650は、NPDP値が各基準クロッ
クサイクル中にアキュムレータ660から繰り返し減算
されるようにする。各放電クロックサイクルの間、イン
アクティブのREMINDER信号は、NPDP値がマルチプレクサ
652によって選択されるようにする。また、位相補正
制御器675は、ANDロジック677の加算器680
への出力をゲート制御するようにPCORR信号を供給す
る。これ以外の場合、PCORR信号は低信号レベル(論理
値0)に設定され、ANDロジック677の出力はゼロ
に設定される。位相補正制御器675は、加算器680
のA/S入力をアサートにして、加算器677の出力が
加算または減算されるようにする。この値は、REF信号
がFBACK信号より進んでいれば加算され、そうでなけれ
ば減算される。
【0066】NPDP値は各基準クロックサイクル中に減算
されるので、減算後の結果が負の数となる可能性があ
る。この場合、クロック信号は過度に補正されたことに
なる。従って、符号ゼロ交差検出器(sign and zero cr
ossing detector)670は、位相が過度に補正された
ことを検出し、充放電制御器650に補正動作を行わせ
る。この負数は、フリップフロップ674内に記憶され
る。
されるので、減算後の結果が負の数となる可能性があ
る。この場合、クロック信号は過度に補正されたことに
なる。従って、符号ゼロ交差検出器(sign and zero cr
ossing detector)670は、位相が過度に補正された
ことを検出し、充放電制御器650に補正動作を行わせ
る。この負数は、フリップフロップ674内に記憶され
る。
【0067】充放電制御650が、REMINDER信号を1に
アサートし、フリップフロップ674内に記憶された値
をマルチプレクサ652に選択させる。選択された値は
加算器680に与えられ、加算器は過度補正を補正す
る。位相補正制御器675は、加算器680へのA/S
入力上の値を切り換える。すなわち、以前に0値が与え
られている場合は、過度補正パラメータを送るときに1
の数値が与えられる。
アサートし、フリップフロップ674内に記憶された値
をマルチプレクサ652に選択させる。選択された値は
加算器680に与えられ、加算器は過度補正を補正す
る。位相補正制御器675は、加算器680へのA/S
入力上の値を切り換える。すなわち、以前に0値が与え
られている場合は、過度補正パラメータを送るときに1
の数値が与えられる。
【0068】DTOの動作は図4を参照して前述したの
で、簡単のため、ここでは繰返し説明はしない。手短に
言えば、DTO460は、基本周波数および他のスペク
トル成分(例えば、ディジタルサンプリングから生じた
イメージ)の位相を表すランプ信号を出力として生成す
る。基本周波数は、時間基準信号と同期したクロックの
周波数を表す。スペクトル成分は、クロックジッタの一
因となるため望ましくない。回路の残りの部分は、基本
周波数を保存する一方で、これらの他の周波数を除去す
るように設計されている。
で、簡単のため、ここでは繰返し説明はしない。手短に
言えば、DTO460は、基本周波数および他のスペク
トル成分(例えば、ディジタルサンプリングから生じた
イメージ)の位相を表すランプ信号を出力として生成す
る。基本周波数は、時間基準信号と同期したクロックの
周波数を表す。スペクトル成分は、クロックジッタの一
因となるため望ましくない。回路の残りの部分は、基本
周波数を保存する一方で、これらの他の周波数を除去す
るように設計されている。
【0069】LUT690は従来のものであり、DTO
460の位相出力を振幅値に変換する。位相値は、この
技術分野で周知のように、正弦波または三角波のいずれ
かに変換することができる。DAC695は、アナログ
フィルタ320による適切な処理のために、LUT69
0の出力をアナログ信号に変換する。アナログフィルタ
320の例については後述する。
460の位相出力を振幅値に変換する。位相値は、この
技術分野で周知のように、正弦波または三角波のいずれ
かに変換することができる。DAC695は、アナログ
フィルタ320による適切な処理のために、LUT69
0の出力をアナログ信号に変換する。アナログフィルタ
320の例については後述する。
【0070】上記の図6の説明は単なる例に過ぎず、本
発明の範囲と精神から逸脱することなく種々の変形を加
えることができることは当業者には明らかである。上記
の記載において、Pnom、NPDPおよびPPDPの各値は、使用
されるべき値として記述されている。これらのパラメー
タの計算法の一例を説明する。
発明の範囲と精神から逸脱することなく種々の変形を加
えることができることは当業者には明らかである。上記
の記載において、Pnom、NPDPおよびPPDPの各値は、使用
されるべき値として記述されている。これらのパラメー
タの計算法の一例を説明する。
【0071】6.ループパラメータの計算 Pnomは、水平線中の基準クロックの数(Hor_Rcount)に
基づいて計算することができる。
基づいて計算することができる。
【0072】 Hor_Rcount=Th/Trclk (1) ここで、Trclkは基準クロックのクロック周期を表し、T
hは水平期間(2つの連続したHsyncパルス間の時間)を
表している。
hは水平期間(2つの連続したHsyncパルス間の時間)を
表している。
【0073】 Pnom=src_htotal*Qdto/Hor_Rcount (2) ここで、Qdtoは、DTOモジュロ(すなわち、2**n、
ここでnはDTO中のビットの数)である。Pnomがロッ
キング方式に依存しない点に注意すべきである。すなわ
ち、クロック信号は、HSYNC、VSYNCなどとロックオンさ
せることができる。
ここでnはDTO中のビットの数)である。Pnomがロッ
キング方式に依存しない点に注意すべきである。すなわ
ち、クロック信号は、HSYNC、VSYNCなどとロックオンさ
せることができる。
【0074】位相補正ループ用の正傾斜(充電)パラメ
ータ(Positive slope (charging)parameter)は、Pnom
から導出される。このパラメータも、ロッキング方式に
は依存しない。Kpdpは、位相補正ループのダンピングを
制御する。最適な追跡のために、Kpdpを2又は3に設定
することができる。ここで、 Ppdp=Pnom/Kpdp (3) である。
ータ(Positive slope (charging)parameter)は、Pnom
から導出される。このパラメータも、ロッキング方式に
は依存しない。Kpdpは、位相補正ループのダンピングを
制御する。最適な追跡のために、Kpdpを2又は3に設定
することができる。ここで、 Ppdp=Pnom/Kpdp (3) である。
【0075】負傾斜パラメータ(放電)(Negative slo
pe parameter (discharging))は、Ppdpから導出され
る。NPDPは、ループがアンロック状態の場合は、通常、
Ppdpに近く、ループがロック状態の場合(位相の飛び越
し(phase jump)が最小限に抑えられている場合)は、
数倍小さく(8..16)なる。ここで、 Npdp=Ppdp/Knpdp (4) Knpdp=2..16 である。
pe parameter (discharging))は、Ppdpから導出され
る。NPDPは、ループがアンロック状態の場合は、通常、
Ppdpに近く、ループがロック状態の場合(位相の飛び越
し(phase jump)が最小限に抑えられている場合)は、
数倍小さく(8..16)なる。ここで、 Npdp=Ppdp/Knpdp (4) Knpdp=2..16 である。
【0076】周波数補正パラメータはロッキング方式に
依存する。これは、一つのRclk位相追跡誤差あたりの周
波数調整量を意味する。
依存する。これは、一つのRclk位相追跡誤差あたりの周
波数調整量を意味する。
【0077】FBACK信号が時間基準としてHSYNCパルスに
ロックオンされていると、 Fdp=Pnom/(Kfdp*Vdiv*Hor_Rcount) (5a) である。
ロックオンされていると、 Fdp=Pnom/(Kfdp*Vdiv*Hor_Rcount) (5a) である。
【0078】FBACK信号が時間基準としてVsyncパルスに
ロックオンされていると、 Fdp=Pnom/(Kfdp*Vtotal*Hor_Rcount) (5b) である。
ロックオンされていると、 Fdp=Pnom/(Kfdp*Vtotal*Hor_Rcount) (5b) である。
【0079】ここで、Vdivは、垂直Hsyncディバイダ
(1..n)である。Vdivが1の場合、全てのHsync
は、比較のために使用される。Vdivが2の場合、他の全
てのHsyncは、その他種々に使用される。Vtotalは、VSY
NCロッキングが使用される場合のソースフレーム中の線
の数である。
(1..n)である。Vdivが1の場合、全てのHsync
は、比較のために使用される。Vdivが2の場合、他の全
てのHsyncは、その他種々に使用される。Vtotalは、VSY
NCロッキングが使用される場合のソースフレーム中の線
の数である。
【0080】7.アナログフィルタ320 前述したように、アナログフィルタ320は、DTOに
より生成された基本周波数を保存する一方で、他の周波
数を除去するように設計されている。アナログフィルタ
320は、技術上周知なように、アクティブフィルタま
たはパッシブフィルタを用いて、あるいは位相同期ルー
プを用いて実装することができる。アナログフィルタ3
20の一例は、図5を参照して説明する。
より生成された基本周波数を保存する一方で、他の周波
数を除去するように設計されている。アナログフィルタ
320は、技術上周知なように、アクティブフィルタま
たはパッシブフィルタを用いて、あるいは位相同期ルー
プを用いて実装することができる。アナログフィルタ3
20の一例は、図5を参照して説明する。
【0081】アナログフィルタ320は従来のものであ
り、DAC復元フィルタ(reconstruction filter)5
10を含んでいる。シュミットトリガ520は、公知の
方法で正弦波をスライスし、この正弦波をディジタル信
号に変換する(2レベル量子化)。PFD530、チャ
ージポンプ540、ループフィルタ550、VCO56
0、およびディバイダ580を備えるPLLループは、
すべての不要な周波数を除去する一方で、基本周波数を
保存するように設計されている。ディバイダ580のN
の値は、比較的小さな値(8以下)に維持される。VC
O560は、サンプリングクロック信号を生成するよう
に設計されており、このサンプリングクロック信号は、
アナログ信号データをサンプリングするために用いられ
る。ディバイダ570および580を用いることで、V
CO周波数をVCO560の動作範囲内にシフトさせる
ことができる。
り、DAC復元フィルタ(reconstruction filter)5
10を含んでいる。シュミットトリガ520は、公知の
方法で正弦波をスライスし、この正弦波をディジタル信
号に変換する(2レベル量子化)。PFD530、チャ
ージポンプ540、ループフィルタ550、VCO56
0、およびディバイダ580を備えるPLLループは、
すべての不要な周波数を除去する一方で、基本周波数を
保存するように設計されている。ディバイダ580のN
の値は、比較的小さな値(8以下)に維持される。VC
O560は、サンプリングクロック信号を生成するよう
に設計されており、このサンプリングクロック信号は、
アナログ信号データをサンプリングするために用いられ
る。ディバイダ570および580を用いることで、V
CO周波数をVCO560の動作範囲内にシフトさせる
ことができる。
【0082】このように、アナログフィルタ320の出
力は、スプリアスなスペクトル成分が十分に抑えられた
フィルタリング済み信号を含んでいる。
力は、スプリアスなスペクトル成分が十分に抑えられた
フィルタリング済み信号を含んでいる。
【0083】16.結論 以上、本発明の種々の実施態様を説明してきたが、これ
らの実施態様は例示として挙げたものに過ぎず、限定事
項ではない。従って、本発明の広さと範囲は、前述のい
ずれの好適な実施態様に限定されるものではなく、特許
請求の範囲およびその均等物によってのみ定められるべ
きである。
らの実施態様は例示として挙げたものに過ぎず、限定事
項ではない。従って、本発明の広さと範囲は、前述のい
ずれの好適な実施態様に限定されるものではなく、特許
請求の範囲およびその均等物によってのみ定められるべ
きである。
【図1】(a)は、複数の水平行に配列された数個の画
素を含む例示の表示画面のブロック図であり、(b)
は、時間領域内で示される信号の図であってアナログ表
示データに対する例示の時間基準信号を示している。
素を含む例示の表示画面のブロック図であり、(b)
は、時間領域内で示される信号の図であってアナログ表
示データに対する例示の時間基準信号を示している。
【図2】アナログ部品を用いて実装された従来のPLL
回路のブロック図である。
回路のブロック図である。
【図3】本発明のクロック再生回路の一実施態様を示す
ブロック図である。
ブロック図である。
【図4】ディジタルPLL回路のブロック図であり、周
波数および位相を追跡する独立ループを示している。
波数および位相を追跡する独立ループを示している。
【図5】ディジタルPLLの出力から不要な周波数成分
をフィルタリングする例示のアナログフィルタのブロッ
ク図である。
をフィルタリングする例示のアナログフィルタのブロッ
ク図である。
【図6】本発明の一実施態様におけるディジタルPLL
の例示の実装のブロック図である。
の例示の実装のブロック図である。
【図7】本発明に従って実装された例示のグラフィック
スシステムのブロック図である。
スシステムのブロック図である。
【図8】本発明に係る例示のディジタル表示装置のブロ
ック図である。
ック図である。
300…クロック再生回路、310…ディジタルPLL
回路、320…アナログフィルタ、410…位相周波数
検出器、420…周波数補正回路、430…位相補正回
路、440および450…加算器。
回路、320…アナログフィルタ、410…位相周波数
検出器、420…周波数補正回路、430…位相補正回
路、440および450…加算器。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成10年5月15日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】図面
【補正対象項目名】図1
【補正方法】変更
【補正内容】
【図1】
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
【手続補正4】
【補正対象書類名】図面
【補正対象項目名】図3
【補正方法】変更
【補正内容】
【図3】
【手続補正5】
【補正対象書類名】図面
【補正対象項目名】図4
【補正方法】変更
【補正内容】
【図4】
【手続補正6】
【補正対象書類名】図面
【補正対象項目名】図5
【補正方法】変更
【補正内容】
【図5】
【手続補正7】
【補正対象書類名】図面
【補正対象項目名】図6
【補正方法】変更
【補正内容】
【図6】
【手続補正8】
【補正対象書類名】図面
【補正対象項目名】図7
【補正方法】変更
【補正内容】
【図7】
【手続補正9】
【補正対象書類名】図面
【補正対象項目名】図8
【補正方法】変更
【補正内容】
【図8】
Claims (39)
- 【請求項1】 アナログイメージデータおよび対応する
時間基準信号により表されるイメージを表示し、前記ア
ナログイメージデータが15メガヘルツを超える高周波
数のクロックを用いて生成されるディジタル表示装置で
あって、 前記イメージを表示する複数の画素を有する表示画面
と、 前記アナログイメージデータを受信し、前記アナログイ
メージデータをサンプリングクロックを用いてサンプリ
ングすることにより、前記複数の画素に対応する複数の
画素データ要素を生成するアナログ−ディジタル変換器
(ADC)であって、前記サンプリングクロックが前記
高周波数に等しいサンプリング周波数を有しているアナ
ログ−ディジタル変換器と、 前記サンプリングクロックを生成する位相同期ループ
(PLL)回路を備えたクロック発振回路であって、前
記サンプリングクロックが数ナノ秒未満のジッタで前記
時間基準信号に同期されているクロック発振回路と、 前記複数の画素データ要素に基づいて前記表示画面用の
表示信号を生成するパネルインタフェースと、を備え、
前記PLLは、 ディジタル入力を受信し、前記ディジタル入力によって
定められた周波数を有する前記サンプリングクロックを
表す信号を生成する離散時間発振器(DTO)と、 前記時間基準信号、および前記サンプリングクロックを
除算することにより生成されるフィードバック信号、を
受信するディジタル回路であって、前記時間基準信号と
前記フィードバック信号との位相差に応じて前記ディジ
タル入力を生成し、このディジタル入力によって前記D
TOは前記時間基準信号に同期した前記信号を生成する
ようになっているディジタル回路と、を備えている、デ
ィジタル表示装置。 - 【請求項2】 前記クロック発振回路は、前記サンプリ
ングクロックを表す前記信号から任意の不要な周波数を
除去して前記サンプリングクロックを生成するアナログ
フィルタを更に備えている、請求項1記載のディジタル
表示装置。 - 【請求項3】 前記ディジタル回路は、 前記時間基準信号の周波数の長期ドリフトに応じて前記
サンプリングクロックの位相を調整する周波数補正ロジ
ックと、 前記フィードバック信号と前記時間基準信号との位相差
に応じて前記サンプリングクロックの位相を調整する位
相補正ロジックと、を備えており、 前記周波数補正ロジックおよび前記位相補正ロジック
が、二つの個別の制御ループとして実装されている、請
求項1記載のディジタル表示装置。 - 【請求項4】 前記フィードバック信号と前記時間基準
信号との間の位相差を決定する位相周波数検出器をさら
に備える請求項3記載のディジタル表示装置。 - 【請求項5】 前記位相差の決定に基づいて行われる位
相補正の量を決定する充放電制御ロジックをさらに備え
る請求項4記載のディジタル表示装置。 - 【請求項6】 時間基準信号を参照して受信されたアナ
ログ表示信号をサンプリングするサンプリングクロック
信号を生成するクロック発振回路であって、前記アナロ
グイメージデータは、15メガヘルツを超える高周波数
のクロックを用いて生成され、 数ナノ秒未満のジッタで前記時間基準信号に同期された
前記サンプリングクロック信号を含む出力信号を生成す
る位相同期ループ(PLL)であって、前記サンプリン
グクロック信号が前記高周波数と等しい周波数を有して
いる位相同期ループ(PLL)と、 前記出力信号中の任意の不要な周波数を除去して前記サ
ンプリングクロック信号を生成するフィルタであって、
前記時間基準信号に同期した前記サンプリングクロック
信号が前記アナログ表示信号を正確にサンプリングする
ために使用されるフィルタと、を備え、前記PLLは、 ディジタル入力を受信し、前記ディジタル入力により定
められるディジタル信号を生成する離散時間発振器(D
TO)と、 前記時間基準信号、および前記サンプリングクロックを
除算することにより生成されるフィードバック信号、を
受信するディジタル回路であって、前記時間基準信号と
前記フィードバック信号との位相差に応じて前記ディジ
タル入力を生成し、このディジタル入力によって前記D
TOは前記ディジタル信号を生成し、前記DTOによっ
て生成されたディジタル信号が前記出力信号を表してい
るディジタル回路と、を備えている、クロック発振回
路。 - 【請求項7】 前記ディジタル回路は、 前記時間基準信号の周波数の長期ドリフトに応じて前記
サンプリングクロックの位相を調整する周波数補正ロジ
ックと、 前記フィードバック信号と前記時間基準信号との位相差
に応じて前記サンプリングクロックの位相を調整する位
相補正ロジックと、を備えており、 前記周波数補正ロジックおよび前記位相補正ロジック
が、二つの個別の制御ループとして実装されている、請
求項6記載のクロック発振回路。 - 【請求項8】 前記フィードバック信号と前記時間基準
信号との間の位相差を決定する位相周波数検出器であっ
て、前記位相差の程度を示す一つ以上の信号を生成する
位相周波数検出器をさらに備える請求項7記載のクロッ
ク発振回路。 - 【請求項9】 位相積分器を含む充放電制御ロジックで
あって、前記位相差の程度に応じて前記位相積分器を充
電し、この充電時間よりも長い時間にわたって放電を行
わせる充放電制御ロジックをさらに備え、前記サンプリ
ングクロックの位相が放電時間中に補正されるようにな
っている請求項8記載のクロック発振回路。 - 【請求項10】 前記放電時間中に前記充放電ロジック
により行われた過度補正を補正する符号ゼロ交差検出器
をさらに備える請求項9記載のクロック発振回路。 - 【請求項11】 前記周波数補正ロジックは、 入力としてPnom値とFdp値を受け取る第1のマルチプレ
クサであって、Pnomが前記サンプリングクロックの期待
周波数を表し、Fdpが前記長期周波数ドリフトに起因す
る補正を表している第1のマルチプレクサと、 前記周波数補正ロジックに対応する位相補正を表す値を
記憶するフリップフロップと、 前記第1マルチプレクサの出力を前記フリップフロップ
に記憶された値に対して加算または減算する加算器であ
って、その出力が前記フリップフロップに記憶されるよ
うになっている加算器と、 前記フリップフロップおよび前記加算器に結合された周
波数補正制御器であって、前記フリップフロップが位相
取得フェーズの開始時にPnomに設定されるようにすると
ともに、前記サンプリングクロックが前記時間基準と比
較して早いまたは遅いことに応じて前記加算器がFdpを
加算または減算するようにする周波数補正制御器と、を
備えている、請求項8記載のクロック発振回路。 - 【請求項12】 前記Fdp値が静的に計算される請求項
11記載のクロック発振回路。 - 【請求項13】 ソースイメージを表示するコンピュー
タシステムであって、 バスに結合されたプロセッサと、 前記バスに結合されたメモリと、 前記プロセッサに結合され、ソースイメージ画素データ
を受信し、イメージを表すアナログイメージデータおよ
び時間基準信号を生成するグラフィックスコントローラ
であって、15メガヘルツを超える高周波数のクロック
を用いて前記アナログイメージデータを生成するグラフ
ィックスコントローラと、 前記アナログイメージデータおよび前記時間基準信号を
受信するディジタル表示装置と、を備え、 前記ディジタル表示装置は、 前記イメージを表示する複数の画素を有する表示画面
と、 前記アナログイメージデータを受信するアナログ−ディ
ジタル変換器(ADC)であって、前記アナログイメー
ジデータをサンプリングクロックを用いてサンプリング
することにより、前記複数の画素に対応する複数の画素
データ要素を生成するアナログ−ディジタル変換器と、 前記サンプリングクロックを生成する位相同期ループ
(PLL)回路を備えたクロック発振回路であって、前
記サンプリングクロックが数ナノ秒未満のジッタで前記
時間基準信号に同期されているクロック発振回路と、 前記複数の画素データ要素に基づいて前記表示画面用の
表示信号を生成するパネルインタフェースと、を備え、
前記PLLは、 ディジタル入力を受信し、前記ディジタル入力によって
定められた周波数を有する前記サンプリングクロックを
表す信号を生成する離散時間発振器(DTO)と、 前記時間基準信号、および前記サンプリングクロックを
除算することにより生成されるフィードバック信号、を
受信するディジタル回路であって、前記時間基準信号と
前記フィードバック信号との位相差に応じて前記ディジ
タル入力を生成し、このディジタル入力によって前記D
TOは前記時間基準信号に同期した前記信号を生成する
ようになっているディジタル回路と、を備えている、コ
ンピュータシステム。 - 【請求項14】 コンピュータシステム内に実装されて
いる請求項1記載のディジタル表示装置であって、前記
アナログイメージデータおよび前記時間基準信号が前記
コンピュータシステム内に含まれるグラフィックスコン
トローラによって生成される請求項1記載のディジタル
表示装置。 - 【請求項15】 前記アナログイメージデータおよび前
記時間基準信号が二つの個別の信号経路上で受信される
ようになっている請求項1記載のディジタル表示装置。 - 【請求項16】 前記基準クロックが2進信号を含んで
いる請求項15記載のディジタル表示装置。 - 【請求項17】 前記ディジタル回路は、前記サンプリ
ングクロック内の個々のクロックパルスの位相を変更す
ることにより、比較サイクル中に前記フィードバック信
号と前記基準信号との間の位相誤差を分散させる、請求
項1記載のディジタル表示装置。 - 【請求項18】 前記ディジタル表示装置がコンピュー
タシステム内に実装されており、前記アナログイメージ
データおよび前記時間基準信号が前記コンピュータシス
テム内に含まれるグラフィックスコントローラにより生
成される請求項6記載のクロック発振回路。 - 【請求項19】 前記アナログイメージデータおよび前
記時間基準信号が二つの個別の信号経路上で受信される
ようになっている請求項6記載のクロック発振回路。 - 【請求項20】 前記基準クロックが2進信号を含んで
いる請求項19記載のクロック発振回路。 - 【請求項21】 前記ディジタル回路は、前記サンプリ
ングクロック内の個々のクロックパルスの位相を変更す
ることにより、比較サイクル中に前記フィードバック信
号と前記基準信号との間の位相誤差を分散させる、請求
項20記載のクロック発振回路。 - 【請求項22】 前記クロック発振回路は、前記サンプ
リングクロックを表す前記信号から任意の不要な周波数
を除去して前記サンプリングクロックを生成するアナロ
グフィルタをさらに備えている、請求項13記載のコン
ピュータシステム。 - 【請求項23】 前記ディジタル回路は、 前記時間基準信号の周波数の長期ドリフトに応じて前記
サンプリングクロックの位相を調整する周波数補正ロジ
ックと、 前記フィードバック信号と前記時間基準信号との位相差
に応じて前記サンプリングクロックの位相を調整する位
相補正ロジックと、を備えており、 前記周波数補正ロジックおよび前記位相補正ロジック
が、二つの個別の制御ループとして実装されている、請
求項22記載のコンピュータシステム。 - 【請求項24】 前記ディジタル回路は、前記サンプリ
ングクロック内の個々のクロックパルスの位相を変更す
ることにより、比較サイクル中に前記フィードバック信
号と前記基準信号との間の位相誤差を分散させる、請求
項23記載のコンピュータシステム。 - 【請求項25】 前記グラフィックスコントローラは、
前記アナログイメージデータおよび前記時間基準信号を
別個の信号経路で前記ディジタル表示装置に送る、請求
項24記載のコンピュータシステム。 - 【請求項26】 前記高周波数は、約65MHZよりも
高い周波数である、請求項1記載のディジタル表示装
置。 - 【請求項27】 前記ジッタは、10ナノ秒未満であ
る、請求項26記載のディジタル表示装置。 - 【請求項28】 前記ディジタル表示装置は、コンピュ
ータシステム内に実装されたフラットモニタを備えてい
る、請求項27記載のディジタル表示装置。 - 【請求項29】 前記周波数補正ロジックはマルチビッ
ト数を生成し、このマルチビット数は、DTOクロック
周期の間に前記DTOによって生成される前記サンプリ
ングクロックの位相進み量を表しており、このマルチビ
ット表現によって、前記PLLが短期間で前記サンプリ
ング周波数に到達できるようになっている、請求項3記
載のディジタル表示装置。 - 【請求項30】 前記周波数補正ロジックは、 入力としてPnom値とFdp値を受け取る第1のマルチプレ
クサであって、Pnomが前記サンプリングクロックの期待
周波数を表し、Fdpが前記長期周波数ドリフトに起因す
る補正を表している第1のマルチプレクサと、 前記周波数補正ロジックに対応する位相補正を表す値を
記憶するフリップフロップと、 前記第1マルチプレクサの出力を前記フリップフロップ
に記憶された値に対して加算または減算する加算器であ
って、その出力が前記フリップフロップに記憶されるよ
うになっている加算器と、 前記フリップフロップおよび前記加算器に結合された周
波数補正制御器であって、前記フリップフロップが位相
取得フェーズの開始時にPnomに設定されるようにすると
ともに、前記サンプリングクロックが前記時間基準と比
較して早いまたは遅いことに応じて前記加算器がFdpを
加算または減算するようにする周波数補正制御器と、を
備えている、請求項3記載のディジタル表示装置。 - 【請求項31】 前記フィードバック信号と前記時間基
準信号との間の位相差を決定する位相周波数検出器であ
って、前記フィードバック信号が前記時間基準信号より
も進んでいるときの位相差に比例した複数のクロックパ
ルスにEARLY信号をアサートし、および/または前記フ
ィードバック信号が前記時間基準信号よりも遅れている
ときの位相差に比例した複数のパルスにLATE信号をアサ
ートする位相周波数検出器と、 ディジタル部品を用いて実装され、位相積分器を含んだ
充放電制御ロジックであって、前記EARLY信号またはLAT
E信号がアサートされるパルスの数に応じて前記位相積
分器を充電し、比較サイクルの全体にわたって位相差が
分散するように、この充電時間よりも長い時間にわたっ
て放電を行わせ、前記サンプリングクロックの位相がこ
の放電時間中に補正されるようになっている充放電制御
ロジックと、をさらに備える請求項3記載のディジタル
表示装置。 - 【請求項32】 前記充放電ロジックによって前記放電
時間中に行われた過度補正を補正する符号ゼロ交差検出
器をさらに備える請求項31記載のディジタル表示装
置。 - 【請求項33】 前記高周波数は、約65MHZよりも
高い周波数である、請求項6記載のクロック発振回路。 - 【請求項34】 前記ジッタは、10ナノ秒未満であ
る、請求項33記載のクロック発振回路。 - 【請求項35】 前記クロック発振回路は、コンピュー
タシステム内に実装されたフラットモニタ内で用いられ
る、請求項34記載のクロック発振回路。 - 【請求項36】 前記周波数補正ロジックは、マルチビ
ット数を生成し、このマルチビット数は、DTOクロッ
ク周期の間に前記DTOによって生成される前記サンプ
リングクロックの位相進み量を表しており、このマルチ
ビット表現によって、前記PLLが短期間で前記サンプ
リング周波数に到達できるようになっている、請求項7
記載のクロック発振回路。 - 【請求項37】 前記高周波数は、約65MHZよりも
高い周波数である、請求項13記載のコンピュータシス
テム。 - 【請求項38】 前記ジッタは、10ナノ秒未満であ
る、請求項37記載のコンピュータシステム。 - 【請求項39】 前記周波数補正ロジックは、マルチビ
ット数を生成し、このマルチビット数は、DTOクロッ
ク周期の間に前記DTOによって生成される前記サンプ
リングクロックの位相進み量を表しており、このマルチ
ビット表現によって、前記PLLが短期間で前記サンプ
リング周波数に到達できるようになっている、請求項2
3記載のクロック発振回路。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/803824 | 1997-02-24 | ||
US08/803,824 US5796392A (en) | 1997-02-24 | 1997-02-24 | Method and apparatus for clock recovery in a digital display unit |
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---|---|
JPH10285022A true JPH10285022A (ja) | 1998-10-23 |
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Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10042414A Expired - Fee Related JP2942750B2 (ja) | 1997-02-24 | 1998-02-24 | ディジタル表示装置におけるクロック再生のための方法及び装置 |
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---|---|
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JP (1) | JP2942750B2 (ja) |
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