JP2601801B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2601801B2 JP2601801B2 JP61159273A JP15927386A JP2601801B2 JP 2601801 B2 JP2601801 B2 JP 2601801B2 JP 61159273 A JP61159273 A JP 61159273A JP 15927386 A JP15927386 A JP 15927386A JP 2601801 B2 JP2601801 B2 JP 2601801B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はデジタル伝送装置に用いられる位相同期回路
に係り、特に比較的低い周波数のパルス発生回路を用い
て高精度な位相制御を行える位相同期回路に関する。
に係り、特に比較的低い周波数のパルス発生回路を用い
て高精度な位相制御を行える位相同期回路に関する。
（従来の技術） 一般にデジタル伝送装置においてはその受信装置のタ
イミング信号再生回路として位相同期回路が広く用いら
れている。第９図はこのような従来の位相同期回路の構
成を示すブロック図である。同図に示すように、この位
相同期回路は、２値量子化位相比較回路１、ループフィ
ルタ３、パルス発生回路５、パルス付加除去回路７、分
周回路９からなり、ループフィルタ３は双方向カウンタ
11とオアゲート13からなる。
イミング信号再生回路として位相同期回路が広く用いら
れている。第９図はこのような従来の位相同期回路の構
成を示すブロック図である。同図に示すように、この位
相同期回路は、２値量子化位相比較回路１、ループフィ
ルタ３、パルス発生回路５、パルス付加除去回路７、分
周回路９からなり、ループフィルタ３は双方向カウンタ
11とオアゲート13からなる。
２値量子化位相比較回路１には、入力端子15から送ら
れる入力信号と分周回路９の出力信号とが入力され、こ
れらの信号の位相差が検出される。そして入力信号の位
相が出力信号の位相より進んでいるときには双方向カウ
ンタ11のアップ端子UPに信号が入力され、一方入力信号
の位相が出力信号の位相より遅れているときにはダウン
端子DOWNに信号が入力される。このループフィルタ３は
２値量子化位相比較回路１の出力信号を平均化させ雑音
等による２値量子化位相比較回路１の出力の細かい変動
を除去するものである。すなわちこのループフィルタ３
を構成する2N1段の双方向カウンタ11の内容は初期状態
においてはN1にセットされ、アップ端子UPに信号が入力
されるごとに双方向カウンタ11の内容は１ずつ増加しカ
ウント数が2N1になるとアドバンス端子ADからパルスが
１個出力される。このパルス信号はパルス付加除去回路
７に入力されるとともにオアゲート13を介して双方向カ
ウンタ11のリセット端子REに入力され双方向カウンタ11
の内容をN1にリセットさせる。またダウン端子DOWNに信
号が入力されるごとに双方向カウンタ11の内容は１ずつ
減少しカウンタ数が０に達するとリタード端子RETから
パルスが１個出力される。このパルス信号はパルス付加
除去回路７に入力されるとともにオアゲート13を介して
リセット端子REに入力され双方向カウンタ11の内容をN1
にリセットする。
れる入力信号と分周回路９の出力信号とが入力され、こ
れらの信号の位相差が検出される。そして入力信号の位
相が出力信号の位相より進んでいるときには双方向カウ
ンタ11のアップ端子UPに信号が入力され、一方入力信号
の位相が出力信号の位相より遅れているときにはダウン
端子DOWNに信号が入力される。このループフィルタ３は
２値量子化位相比較回路１の出力信号を平均化させ雑音
等による２値量子化位相比較回路１の出力の細かい変動
を除去するものである。すなわちこのループフィルタ３
を構成する2N1段の双方向カウンタ11の内容は初期状態
においてはN1にセットされ、アップ端子UPに信号が入力
されるごとに双方向カウンタ11の内容は１ずつ増加しカ
ウント数が2N1になるとアドバンス端子ADからパルスが
１個出力される。このパルス信号はパルス付加除去回路
７に入力されるとともにオアゲート13を介して双方向カ
ウンタ11のリセット端子REに入力され双方向カウンタ11
の内容をN1にリセットさせる。またダウン端子DOWNに信
号が入力されるごとに双方向カウンタ11の内容は１ずつ
減少しカウンタ数が０に達するとリタード端子RETから
パルスが１個出力される。このパルス信号はパルス付加
除去回路７に入力されるとともにオアゲート13を介して
リセット端子REに入力され双方向カウンタ11の内容をN1
にリセットする。
パルス発生回路５は一定周期のパルス信号を発生す
る。パルス付加除去回路７は双方向カウンタ11のリター
ド端子RETからパルスが出力された場合にはパルス発生
回路５から発生されるパルス列からパルスを１個除去し
てこれを分周回路９に出力し、またアドバンス端子ADか
らパルスが出力された場合にはパルス発生回路５から出
力されるパルス列にパルスを１個付加してこれを分周回
路９に出力する。分周回路９は入力されるパルス列を1/
Rに分周するものである。すなわち双方向カウンタ11の
リタード端子RETに出力があった場合はパルス発生回路
５から出力されるパルス列にパルスから１個除去されこ
れが分周回路９で1/Rに分周されるので分周回路９の出
力は360゜/Rだけ位相が遅れる。これと逆にアドバンス
回路ADから出力があったときには分周回路９の出力は36
0゜/Rだけ位相が進む。この分周回路９の出力は出力端
子17および２値量子化位相比較回路１に供給される。そ
して出力端子17から出力される信号がこの位相同期回路
の出力信号となる。
る。パルス付加除去回路７は双方向カウンタ11のリター
ド端子RETからパルスが出力された場合にはパルス発生
回路５から発生されるパルス列からパルスを１個除去し
てこれを分周回路９に出力し、またアドバンス端子ADか
らパルスが出力された場合にはパルス発生回路５から出
力されるパルス列にパルスを１個付加してこれを分周回
路９に出力する。分周回路９は入力されるパルス列を1/
Rに分周するものである。すなわち双方向カウンタ11の
リタード端子RETに出力があった場合はパルス発生回路
５から出力されるパルス列にパルスから１個除去されこ
れが分周回路９で1/Rに分周されるので分周回路９の出
力は360゜/Rだけ位相が遅れる。これと逆にアドバンス
回路ADから出力があったときには分周回路９の出力は36
0゜/Rだけ位相が進む。この分周回路９の出力は出力端
子17および２値量子化位相比較回路１に供給される。そ
して出力端子17から出力される信号がこの位相同期回路
の出力信号となる。
（発明が解決しようとする問題点） このように従来の位相同期回路においては、パルス発
生回路５で発生させるパルスの周波数は入力端子15から
入力される入力信号の周波数のＲ倍であることが必要で
あり、さらに１回の位相制御で変化させることのできる
位相量は360゜/Rである。例えばＲ＝16の場合の位相制
御量は360゜/16＝22.5゜であり22.5゜の精度で位相制御
を行うためには入力信号の16倍の周波数のパルス発生回
路５が必要となる。
生回路５で発生させるパルスの周波数は入力端子15から
入力される入力信号の周波数のＲ倍であることが必要で
あり、さらに１回の位相制御で変化させることのできる
位相量は360゜/Rである。例えばＲ＝16の場合の位相制
御量は360゜/16＝22.5゜であり22.5゜の精度で位相制御
を行うためには入力信号の16倍の周波数のパルス発生回
路５が必要となる。
ところで一般にデジタル信号伝送の識別回路において
は、高精度のタイミング信号が必要である。したがっ
て、タイミング信号に用いられる位相同期回路の出力
は、高精度のものが要求される。そして高精度の出力信
号を必要とする場合は、分周比Ｒを大きくし、パルス発
生回路５の周波数を高くしなければならない。
は、高精度のタイミング信号が必要である。したがっ
て、タイミング信号に用いられる位相同期回路の出力
は、高精度のものが要求される。そして高精度の出力信
号を必要とする場合は、分周比Ｒを大きくし、パルス発
生回路５の周波数を高くしなければならない。
すなわち、従来の位相同期回路において、高精度の出
力信号を得るためには、高い周波数の高速パルスにより
回路を動作させる必要があり、回路の構成が極めて困難
になるという問題があった。
力信号を得るためには、高い周波数の高速パルスにより
回路を動作させる必要があり、回路の構成が極めて困難
になるという問題があった。
本発明はこのような問題点に鑑みてなされたものでそ
の目的とするところは、パルス発生回路の周波数を増加
させずに高精度の位相制御を行うことができる位相同期
回路を提供することにある。
の目的とするところは、パルス発生回路の周波数を増加
させずに高精度の位相制御を行うことができる位相同期
回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） 前記目的を達成するために本発明は、一定周期のパル
ス信号を発生するパルス発生回路と、前記パルス信号の
振幅を制御信号に応じて変動させることで、時間軸上で
離散的な正弦波状の信号を生成する振幅制御回路と、前
記振幅制御回路により生成された時間軸上で離散的な正
弦波状の信号を時間軸上で連続的な信号に変換すると共
に、変換された連続的な信号を所定のスライスレベルで
スライスすることで方形波状の信号を得る補間回路と、
前記補間回路により得られた方形波状の信号を出力端子
から出力させると共にこの方形波状の信号と入力信号と
の位相を比較する位相比較回路と、前記位相比較回路の
出力の変動を抑制する前記制御信号を出力するループフ
ィルタとを具備することを特徴とする。
ス信号を発生するパルス発生回路と、前記パルス信号の
振幅を制御信号に応じて変動させることで、時間軸上で
離散的な正弦波状の信号を生成する振幅制御回路と、前
記振幅制御回路により生成された時間軸上で離散的な正
弦波状の信号を時間軸上で連続的な信号に変換すると共
に、変換された連続的な信号を所定のスライスレベルで
スライスすることで方形波状の信号を得る補間回路と、
前記補間回路により得られた方形波状の信号を出力端子
から出力させると共にこの方形波状の信号と入力信号と
の位相を比較する位相比較回路と、前記位相比較回路の
出力の変動を抑制する前記制御信号を出力するループフ
ィルタとを具備することを特徴とする。
（作 用） 本発明の位相同期回路において、振幅制御回路により
パルス発生回路から発生するパルス信号が変動され、こ
の変動量を調整することにより、所定の位相量の調整制
御を行うことができる。
パルス発生回路から発生するパルス信号が変動され、こ
の変動量を調整することにより、所定の位相量の調整制
御を行うことができる。
（実施例） 以下、図面に基づいて本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例の位相同期回路の構成を示
すブロック図である。同図に示すように、この位相同期
回路は、一定周期のパルス信号を発生するパルス発生回
路５と、パルス信号の振幅をループフィルタ３の出力に
応じて変動させる振幅制御回路19と、この振幅制御回路
19の出力を時間的に連続な信号に変換する補間回路21
と、この補間回路21の出力信号を出力端子17から出力さ
せるとともにこの出力信号の入力信号の位相を比較する
位相比較回路23と、この位相比較回路23の出力の変動を
抑制するループフィルタ３とを具備する。
すブロック図である。同図に示すように、この位相同期
回路は、一定周期のパルス信号を発生するパルス発生回
路５と、パルス信号の振幅をループフィルタ３の出力に
応じて変動させる振幅制御回路19と、この振幅制御回路
19の出力を時間的に連続な信号に変換する補間回路21
と、この補間回路21の出力信号を出力端子17から出力さ
せるとともにこの出力信号の入力信号の位相を比較する
位相比較回路23と、この位相比較回路23の出力の変動を
抑制するループフィルタ３とを具備する。
第２図はこの位相同期回路のさらに具体的な構成を示
すブロック図であり、第９図に示す従来例と同一の機能
を果たす要素にはそれと同一の番号を付し重複した説明
を避ける。同図に示すように、この位相同期回路は、２
値量子化位相比較回路１、双方向カウンタ11とオアゲー
ト13とからなるループフィルタ３、パルス発生回路５、
振幅制御回路19、補間回路21からなる。振幅制御回路19
はN2段の双方向カウンタ23、N2段のカウンタ25、加算回
路27、サインロム（SIN−ROM）29からなる。補間回路21
はデジタルアナログ変換回路（DA変換回路）31、アナロ
グフィルタ33、スライサ35からなる。
すブロック図であり、第９図に示す従来例と同一の機能
を果たす要素にはそれと同一の番号を付し重複した説明
を避ける。同図に示すように、この位相同期回路は、２
値量子化位相比較回路１、双方向カウンタ11とオアゲー
ト13とからなるループフィルタ３、パルス発生回路５、
振幅制御回路19、補間回路21からなる。振幅制御回路19
はN2段の双方向カウンタ23、N2段のカウンタ25、加算回
路27、サインロム（SIN−ROM）29からなる。補間回路21
はデジタルアナログ変換回路（DA変換回路）31、アナロ
グフィルタ33、スライサ35からなる。
パルス発生回路５の周波数は入力端子15から入力され
る入力信号の周波数の４倍であるものを用いる。
る入力信号の周波数の４倍であるものを用いる。
サインロム29には、第３図に示すように、１周期を16
分割した場合の各点における振幅値が２進数で記憶され
ており、このサインロムの１周期には入力信号の１周期
に相当する。
分割した場合の各点における振幅値が２進数で記憶され
ており、このサインロムの１周期には入力信号の１周期
に相当する。
次に本実施例の動作について説明する。
第４図は各部における信号の波形図である。第４図
（ａ）はパルス発生回路５で発生するパルス信号を示
す。このパルス発生回路５で発生するパルスの周波数は
入力信号の周波数の４倍である。このパルス発生回路５
で発生するパルスはカウンタ25によって４ずつ計数され
る。すなわちカウンタ25はパルス発生回路５からパルス
が到達するごとにその内容が４ずつ増加し０、４、８、
12、０、４、…という値を出力する。双方向カウンタ23
は初期値は“0"にセットされておりリタード端子RETか
ら出力があるとカウントダウンしアドバンス端子ADから
出力があるとカウントアップする。この双方向カウンタ
23とカウンタ25の出力は加算回路27で加算されサインロ
ム29に入力される。
（ａ）はパルス発生回路５で発生するパルス信号を示
す。このパルス発生回路５で発生するパルスの周波数は
入力信号の周波数の４倍である。このパルス発生回路５
で発生するパルスはカウンタ25によって４ずつ計数され
る。すなわちカウンタ25はパルス発生回路５からパルス
が到達するごとにその内容が４ずつ増加し０、４、８、
12、０、４、…という値を出力する。双方向カウンタ23
は初期値は“0"にセットされておりリタード端子RETか
ら出力があるとカウントダウンしアドバンス端子ADから
出力があるとカウントアップする。この双方向カウンタ
23とカウンタ25の出力は加算回路27で加算されサインロ
ム29に入力される。
例えば双方向カウンタ23の内容が０である場合、カウ
ンタ25から０、４、８、12、０、４、……という値が出
力されるので、この値は加算回路27を通過したサインロ
ム29に入力される。そしてこのサインロム29の値が読取
られる。すなわちこの場合は、第４図（ｂ）に示すよう
に、サインロム29の０、４、８、12の内容が読みとられ
るのでサインロム29の出力は第４図（ｂ）に示すような
ものになる。
ンタ25から０、４、８、12、０、４、……という値が出
力されるので、この値は加算回路27を通過したサインロ
ム29に入力される。そしてこのサインロム29の値が読取
られる。すなわちこの場合は、第４図（ｂ）に示すよう
に、サインロム29の０、４、８、12の内容が読みとられ
るのでサインロム29の出力は第４図（ｂ）に示すような
ものになる。
アドバンス端子ADから出力があり双方向カウンタ23の
内容が１となった場合には、加算回路27からは１、５、
９、13、１、…の値が出力されるのでサインロム29にお
いてこれらの値に対応した内容が読みとられる。すなわ
の場合には、１、５、９、13に対応するサインロム29の
値が読みとられるのでサインロム29の出力は第４図
（ｃ）に示すようなものになる。
内容が１となった場合には、加算回路27からは１、５、
９、13、１、…の値が出力されるのでサインロム29にお
いてこれらの値に対応した内容が読みとられる。すなわ
の場合には、１、５、９、13に対応するサインロム29の
値が読みとられるのでサインロム29の出力は第４図
（ｃ）に示すようなものになる。
逆にリタード端子RETから出力があり双方向カウンタ2
3の内容が−１である場合には、加算回路27の出力は1
5、３、７、11、15、…となりサインロム29においてこ
れらの値に対応した内容が読みとられる。すなわちこの
場合、サインロム29の出力は第４図（ｄ）に示すような
ものになる。
3の内容が−１である場合には、加算回路27の出力は1
5、３、７、11、15、…となりサインロム29においてこ
れらの値に対応した内容が読みとられる。すなわちこの
場合、サインロム29の出力は第４図（ｄ）に示すような
ものになる。
さらに第４図（ｃ）の場合において、アドバンス端子
ADから出力があると双方向カウンタ23の内容が２となり
加算回路27の出力が２、６、10、14、２、…となりさら
に位相が進む。また第４図（ｄ）の場合において、リタ
ード端子RETから出力があると双方向カウンタ23の内容
が−２となり加算回路27の出力は14、２、６、10、14、
…となりさらに位相が遅れる。
ADから出力があると双方向カウンタ23の内容が２となり
加算回路27の出力が２、６、10、14、２、…となりさら
に位相が進む。また第４図（ｄ）の場合において、リタ
ード端子RETから出力があると双方向カウンタ23の内容
が−２となり加算回路27の出力は14、２、６、10、14、
…となりさらに位相が遅れる。
このようにして生成されたサインロム29の出力はDA変
換回路31に入力されアナログ信号に交換される。すなわ
ち第４図（ｂ）〜第４図（ｄ）に実線のサインカーブで
示すような信号が得られる。この信号はアナログフィル
タ33に入力され振幅値が補間されたのちスライサ35に入
力される。このスライサ35では第４図（ｂ）〜（ｄ）に
示すスライスレベルでスライス動作が行われるので、こ
のスライサ35から第４図（ｂ）〜第４図（ｄ）に点線で
示す矩形波が得られ、同図（ｃ），（ｄ）の場合には36
0゜/16＝22.5゜の細かさで位相をずらした矩形波が得ら
れる。
換回路31に入力されアナログ信号に交換される。すなわ
ち第４図（ｂ）〜第４図（ｄ）に実線のサインカーブで
示すような信号が得られる。この信号はアナログフィル
タ33に入力され振幅値が補間されたのちスライサ35に入
力される。このスライサ35では第４図（ｂ）〜（ｄ）に
示すスライスレベルでスライス動作が行われるので、こ
のスライサ35から第４図（ｂ）〜第４図（ｄ）に点線で
示す矩形波が得られ、同図（ｃ），（ｄ）の場合には36
0゜/16＝22.5゜の細かさで位相をずらした矩形波が得ら
れる。
このように入力信号の４倍の周波数のパルス発生回路
５を用いた場合、第９図に示す従来例では360゜/4＝90
゜の精度の位相制御しかできなかったが本実施例では36
0゜/16＝22.5゜の精度で位相制御が可能となる。
５を用いた場合、第９図に示す従来例では360゜/4＝90
゜の精度の位相制御しかできなかったが本実施例では36
0゜/16＝22.5゜の精度で位相制御が可能となる。
これは、従来例の回路において、入力信号の16倍の周
波数のパルス発生回路５を用いた場合の精度に相当す
る。したがって、従来例の回路において、高い周波数の
パルス発生回路５を用いた場合に得られる精度の位相制
御を、本回路においては、低い周波数のパルス発生回路
５により得ることが可能である。すなわち本実施例にお
ける位相同期回路をデジタル伝送装置の受信装置のタイ
ミング信号再生回路として用いると高精度の識別が可能
となり、また入力信号周波数が高い場合においてもそれ
ほど高い周波数のパルス発生回路を必要としないため、
回路の構成が容易となる。
波数のパルス発生回路５を用いた場合の精度に相当す
る。したがって、従来例の回路において、高い周波数の
パルス発生回路５を用いた場合に得られる精度の位相制
御を、本回路においては、低い周波数のパルス発生回路
５により得ることが可能である。すなわち本実施例にお
ける位相同期回路をデジタル伝送装置の受信装置のタイ
ミング信号再生回路として用いると高精度の識別が可能
となり、また入力信号周波数が高い場合においてもそれ
ほど高い周波数のパルス発生回路を必要としないため、
回路の構成が容易となる。
次に本発明の第２の実施例について説明する。
第５図はこの実施例の位相同期回路の構成ブロック図
であり、上記した第１実施例と同一の機能を果たす要素
にはそれと同一の番号を付し重複した説明は避ける。本
実施例ではループフィルタ３の出力をスイッチ制御回路
37に入力しこのスイッチ制御回路37によりアッテネータ
39の制御を行いこのアッテネータ39の出力をアナログフ
ィルタ41に入力する。
であり、上記した第１実施例と同一の機能を果たす要素
にはそれと同一の番号を付し重複した説明は避ける。本
実施例ではループフィルタ３の出力をスイッチ制御回路
37に入力しこのスイッチ制御回路37によりアッテネータ
39の制御を行いこのアッテネータ39の出力をアナログフ
ィルタ41に入力する。
スイッチ制御回路37はアドバンス端子ADまたはリター
ド端子RETから送られる信号に応じてアッテネータ39の
４つのスイッチSW1、SW2、SW3、SW4の制御を行う。
ド端子RETから送られる信号に応じてアッテネータ39の
４つのスイッチSW1、SW2、SW3、SW4の制御を行う。
ここでＡ、Ｂ、Ｃ、Ｄを“0"または“1"を表わす指示
として、Ａが“1"はスイッチSW1がパルス発生回路５に
接続された状態を示し、Ａが“0"はスイッチSW1が接地
側に接続された状態を示す。同様にＢ、Ｃ、Ｄの“0"ま
たは“1"は各スイッチSW2、SW3、SW4のパルス発生回路
５または接地例への接続状態を示している。パルス発生
回路５からこのアッテネータ39に入力される入力電圧ei
nとし増幅回路Ｍに出力される出力電圧eoutとすると eout＝ein（A/16＋B/8＋C/4＋D/2） 但しＡ〜Ｄは“1"または“0" という関係がある。
として、Ａが“1"はスイッチSW1がパルス発生回路５に
接続された状態を示し、Ａが“0"はスイッチSW1が接地
側に接続された状態を示す。同様にＢ、Ｃ、Ｄの“0"ま
たは“1"は各スイッチSW2、SW3、SW4のパルス発生回路
５または接地例への接続状態を示している。パルス発生
回路５からこのアッテネータ39に入力される入力電圧ei
nとし増幅回路Ｍに出力される出力電圧eoutとすると eout＝ein（A/16＋B/8＋C/4＋D/2） 但しＡ〜Ｄは“1"または“0" という関係がある。
スイッチ制御回路37は各スイッチSW1、SW2、SW3、SW4
の制御を行い、各スイッチSW1〜SW4のオンオフに応じて
次の表に示す出力電圧が得られる。
の制御を行い、各スイッチSW1〜SW4のオンオフに応じて
次の表に示す出力電圧が得られる。
このようにスイッチ制御回路37によりスイッチSW1〜S
W4を制御することによりeout＝０、1/16ein、2/16ein、
…15/16einの16通りの出力が得られる。そしてスイッチ
制御回路37の出力とアッテネータ39の利得を第６図に示
すように定めると１周期を16分割した離散的な三角波を
得られる。
W4を制御することによりeout＝０、1/16ein、2/16ein、
…15/16einの16通りの出力が得られる。そしてスイッチ
制御回路37の出力とアッテネータ39の利得を第６図に示
すように定めると１周期を16分割した離散的な三角波を
得られる。
次に本実施例の動作について説明する。
第７図は本実施例における各部の信号の波形を示す。
第７図（ａ）はパルス発生回路５から発生するパルス列
を示す。スイッチ制御回路37がスイッチSW1〜SW4を制御
し、パルス発生回路５からパルスが出力される毎にアッ
テネータ39の利得を定める。例えば第７図（ｂ）では最
初のパルスの出力時点においてアッテネータ39の利得は
同図“0"のときのものであり、次のパルスの出力時点に
おいてはアッテネータ39の利得は同図“4"のときのもの
である。このようにして得られた電圧をアナログフィル
タ41によって滑らかな連続波形に変換したのちスライサ
35によって点線で示すような矩形波を得る。
第７図（ａ）はパルス発生回路５から発生するパルス列
を示す。スイッチ制御回路37がスイッチSW1〜SW4を制御
し、パルス発生回路５からパルスが出力される毎にアッ
テネータ39の利得を定める。例えば第７図（ｂ）では最
初のパルスの出力時点においてアッテネータ39の利得は
同図“0"のときのものであり、次のパルスの出力時点に
おいてはアッテネータ39の利得は同図“4"のときのもの
である。このようにして得られた電圧をアナログフィル
タ41によって滑らかな連続波形に変換したのちスライサ
35によって点線で示すような矩形波を得る。
第７図（ｃ）では最初のパルスの出力時においてアッ
テネータ39の利得を同図“1"のときのものとし、次のパ
ルスの出力時においてアッテネータ39の利得を同図“5"
のときのものとしたものであり、このような制御を行う
ことによって第７図（ｂ）に比して位相を22.5゜進める
ことができる。
テネータ39の利得を同図“1"のときのものとし、次のパ
ルスの出力時においてアッテネータ39の利得を同図“5"
のときのものとしたものであり、このような制御を行う
ことによって第７図（ｂ）に比して位相を22.5゜進める
ことができる。
さらに本発明はその技術思想の範囲内において種々の
変形が可能である。例えば第１実施例においてパルス発
生回路５は入力信号の４倍の周波数を有するパルス信号
を発生するものであったが他の周波数のパルスを発生す
るものであってもよい。また第１実施例においてサイン
ロム29では１周期を16分割した場合の値が記憶されてい
たが32分割及び64分割にした場合の値を記憶しておくこ
とも可能である。前者では360゜/32＝11.25゜後者では3
60゜/64＝5.25゜の精度の位相制御が可能となる。
変形が可能である。例えば第１実施例においてパルス発
生回路５は入力信号の４倍の周波数を有するパルス信号
を発生するものであったが他の周波数のパルスを発生す
るものであってもよい。また第１実施例においてサイン
ロム29では１周期を16分割した場合の値が記憶されてい
たが32分割及び64分割にした場合の値を記憶しておくこ
とも可能である。前者では360゜/32＝11.25゜後者では3
60゜/64＝5.25゜の精度の位相制御が可能となる。
また、第２実施例においてアッテネータ39に４個のス
イッチを用いたがさらに多くのスイッチを設けより高い
精度の位相制御も可能となる。
イッチを用いたがさらに多くのスイッチを設けより高い
精度の位相制御も可能となる。
また両実施例において位相比較回路23としては２値子
化位相比較回路１ではなく位相の進み量及び遅れ量を検
出する形式の位相比較回路を用いることもできる。また
ループフィルタ３としては第８図に示す周知のＮ−Befo
re−Ｍフィルタを用いることもできる。
化位相比較回路１ではなく位相の進み量及び遅れ量を検
出する形式の位相比較回路を用いることもできる。また
ループフィルタ３としては第８図に示す周知のＮ−Befo
re−Ｍフィルタを用いることもできる。
［発明の効果］ 以上詳細に説明したように本発明によれば、パルス発
生回路の周波数を増加させずに高精度の位相制御を行う
ことができる。
生回路の周波数を増加させずに高精度の位相制御を行う
ことができる。
第１図は本発明の回路構成を示すブロック図、第２図は
本発明の第１実施例に係る位相同期回路の構成ブロック
図、第３図はサインロム29の内容を示す説明図、第４図
は第１実施例における各部の信号の波形図、第５図は本
発明の第２実施例に係る位相同期回路の構成ブロック
図、第６図はアッテネータ39の利得を示す説明図、第７
図は第２実施例の各部の信号の波形図、第８図はループ
フィルタの他の構成を示す回路図、第９図は従来の位相
同期回路の構成ブロック図である。 ３……ループフィルタ ５……パルス発生回路 19……振幅制御回路 21……補間回路 23……位相比較回路
本発明の第１実施例に係る位相同期回路の構成ブロック
図、第３図はサインロム29の内容を示す説明図、第４図
は第１実施例における各部の信号の波形図、第５図は本
発明の第２実施例に係る位相同期回路の構成ブロック
図、第６図はアッテネータ39の利得を示す説明図、第７
図は第２実施例の各部の信号の波形図、第８図はループ
フィルタの他の構成を示す回路図、第９図は従来の位相
同期回路の構成ブロック図である。 ３……ループフィルタ ５……パルス発生回路 19……振幅制御回路 21……補間回路 23……位相比較回路
Claims (1)
- 【請求項１】一定周期のパルス信号を発生するパルス発
生回路と、 前記パルス信号の振幅を制御信号に応じて変動させるこ
とで、時間軸上で離散的な正弦波状の信号を生成する振
幅制御回路と、 前記振幅制御回路により生成された時間軸上で離散的な
正弦波状の信号を時間軸上で連続的な信号に変換すると
共に、変換された連続的な信号を所定のスライスレベル
でスライスすることで方形波状の信号を得る補間回路
と、 前記補間回路により得られた方形波状の信号を出力端子
から出力させると共にこの方形波状の信号と入力信号と
の位相を比較する位相比較回路と、 前記位相比較回路の出力の変動を抑制する前記制御信号
を出力するループフィルタと、 を具備することを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159273A JP2601801B2 (ja) | 1986-07-07 | 1986-07-07 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159273A JP2601801B2 (ja) | 1986-07-07 | 1986-07-07 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6314522A JPS6314522A (ja) | 1988-01-21 |
| JP2601801B2 true JP2601801B2 (ja) | 1997-04-16 |
Family
ID=15690177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61159273A Expired - Fee Related JP2601801B2 (ja) | 1986-07-07 | 1986-07-07 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601801B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193564A (ja) * | 1993-12-25 | 1995-07-28 | Nec Corp | クロック再生装置および再生方法 |
| JP2806239B2 (ja) * | 1993-12-28 | 1998-09-30 | 三菱電機株式会社 | 周波数シンセサイザ |
| US5796392A (en) * | 1997-02-24 | 1998-08-18 | Paradise Electronics, Inc. | Method and apparatus for clock recovery in a digital display unit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389349A (en) * | 1977-01-18 | 1978-08-05 | Toshiba Corp | Digital phase synchronizing loop |
-
1986
- 1986-07-07 JP JP61159273A patent/JP2601801B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6314522A (ja) | 1988-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |