JPH10161635A - 画像合成装置および画像復号化装置 - Google Patents
画像合成装置および画像復号化装置Info
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- JPH10161635A JPH10161635A JP32322196A JP32322196A JPH10161635A JP H10161635 A JPH10161635 A JP H10161635A JP 32322196 A JP32322196 A JP 32322196A JP 32322196 A JP32322196 A JP 32322196A JP H10161635 A JPH10161635 A JP H10161635A
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- Controls And Circuits For Display Device (AREA)
- Synchronizing For Television (AREA)
- Studio Circuits (AREA)
- Television Signal Processing For Recording (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】
【課題】 専用メモリを用いることなく、同期周波数の
異なる画像データを合成するための画像合成技術を提供
する。 【解決手段】 第１同期信号ＶＳＹＮＣにしたがって表
示される第１フレーム画像を構成する走査線についての
ラインデータを、第１同期信号とは非同期に出力するラ
インデータ出力回路（３ａ）と、ラインデータ出力回路
（３ａ）から出力されたラインデータを格納し、格納し
たラインデータを第１同期信号とは非同期な第２同期信
号ＰＳＹＮＣにしたがって出力する同期調整回路（５、
６）とを備えて構成される。ＭＰＥＧデータ等の復号化
画像を、フレームメモリを用いることなく、コンピュー
タ用画像と合成可能な同期周波数を有する画像データに
変換できる。
異なる画像データを合成するための画像合成技術を提供
する。 【解決手段】 第１同期信号ＶＳＹＮＣにしたがって表
示される第１フレーム画像を構成する走査線についての
ラインデータを、第１同期信号とは非同期に出力するラ
インデータ出力回路（３ａ）と、ラインデータ出力回路
（３ａ）から出力されたラインデータを格納し、格納し
たラインデータを第１同期信号とは非同期な第２同期信
号ＰＳＹＮＣにしたがって出力する同期調整回路（５、
６）とを備えて構成される。ＭＰＥＧデータ等の復号化
画像を、フレームメモリを用いることなく、コンピュー
タ用画像と合成可能な同期周波数を有する画像データに
変換できる。
Description
【０００１】
【発明の属する技術分野】本発明は、符号化された動画
像を復号する動画像復号化装置に係わり、特に復号化に
用いた同期信号の有するタイミングと異なるタイミング
で画像データを読み出すための動画像復号化技術に関す
る。
像を復号する動画像復号化装置に係わり、特に復号化に
用いた同期信号の有するタイミングと異なるタイミング
で画像データを読み出すための動画像復号化技術に関す
る。
【０００２】
【従来の技術】近年のビデオゲーム装置は、コンピュー
タ装置によって、画像データが生成されている。ゲーム
の内容によっては、このようなコンピュータ装置がゲー
ムプログラムに基づいて生成した画像データを、ＣＤ−
ＲＯＭ等の記録媒体に記録された動画像データと合成
し、ディスプレイに表示したい場合がある。この動画像
データの記録方式としては、動画像符号化の国際標準化
会議であるＭＰＥＧ（Motion Picture Image Coding Ex
perts Group）で提案された方式（以下、「ＭＰＥＧ方
式」という）が注目されている。
タ装置によって、画像データが生成されている。ゲーム
の内容によっては、このようなコンピュータ装置がゲー
ムプログラムに基づいて生成した画像データを、ＣＤ−
ＲＯＭ等の記録媒体に記録された動画像データと合成
し、ディスプレイに表示したい場合がある。この動画像
データの記録方式としては、動画像符号化の国際標準化
会議であるＭＰＥＧ（Motion Picture Image Coding Ex
perts Group）で提案された方式（以下、「ＭＰＥＧ方
式」という）が注目されている。
【０００３】ＭＰＥＧ方式は、通常のテレビジョン方式
のように、連続したフレーム画像（原画像）において、
相前後するフレーム画像の表示内容が互いに近似してい
ることを利用する。すなわち、連続したフレーム画像の
うち幾つかのフレーム画像を参照すれば、残りのフレー
ム画像が省略されていても、このフレーム画像を予測し
て復元することが可能であることを利用する。
のように、連続したフレーム画像（原画像）において、
相前後するフレーム画像の表示内容が互いに近似してい
ることを利用する。すなわち、連続したフレーム画像の
うち幾つかのフレーム画像を参照すれば、残りのフレー
ム画像が省略されていても、このフレーム画像を予測し
て復元することが可能であることを利用する。
【０００４】動画像データを圧縮（符号化）する際に
は、原画像である連続したフレーム画像データに基づい
て、飛び飛びのフレーム画像および動きベクトル等補間
演算に必要なデータのみを抽出する。そして、この飛び
飛びのフレーム画像を補間演算に必要な情報とともに、
記録媒体等に記録する。
は、原画像である連続したフレーム画像データに基づい
て、飛び飛びのフレーム画像および動きベクトル等補間
演算に必要なデータのみを抽出する。そして、この飛び
飛びのフレーム画像を補間演算に必要な情報とともに、
記録媒体等に記録する。
【０００５】動画像データの伸張（復号化）する際に
は、記録媒体に記録された圧縮した飛び飛びのフレーム
画像のデータおよび動きベクトル等の情報を参照し、補
間演算を行って省略されたフレーム画像を復元し、元通
りの連続したフレーム画像に復元する。
は、記録媒体に記録された圧縮した飛び飛びのフレーム
画像のデータおよび動きベクトル等の情報を参照し、補
間演算を行って省略されたフレーム画像を復元し、元通
りの連続したフレーム画像に復元する。
【０００６】以上のように、ＭＰＥＧ方式によれば、多
く動画像データを圧縮し、より少ないデータ量で記録再
生することが可能である。ところが、ＭＰＥＧ方式は元
々テレビジョン信号をデジタル化した場合に施す圧縮技
術の一形態であるため、復号化した画像データをコンピ
ュータ装置で用いられる画像データと、そのまま合成す
ることができない。テレビジョン信号の同期周波数とコ
ンピュータ装置で用いられるＶＧＡ、ＳＶＧＡ等の同期
周波数とが異なっていることが原因である。
く動画像データを圧縮し、より少ないデータ量で記録再
生することが可能である。ところが、ＭＰＥＧ方式は元
々テレビジョン信号をデジタル化した場合に施す圧縮技
術の一形態であるため、復号化した画像データをコンピ
ュータ装置で用いられる画像データと、そのまま合成す
ることができない。テレビジョン信号の同期周波数とコ
ンピュータ装置で用いられるＶＧＡ、ＳＶＧＡ等の同期
周波数とが異なっていることが原因である。
【０００７】図６に、ＭＰＥＧ方式による画像データの
復号・合成装置の構成を示す。この装置は、ビデオゲー
ム装置のＣＰＵ（中央演算処理装置：ホスト（図示せ
ず））が生成したコンピュータ（「ＰＣ」と略す）用の
画像データとを合成するためのビデオゲーム装置の画像
処理部に適用される。ＣＰＵは、ＣＤ−ＲＯＭ等に記録
されたＭＰＥＧデータを読み出す。ＭＰＥＧ／Ｖｉｄｅ
ｏデコーダ１０１は、ＭＰＥＧデータをビデオ同期信号
ＶＳＹＮＣに基づいて復号する。ＭＰＥＧワークメモリ
１０２は、動画像データの復号化のためにＭＰＥＧ／Ｖ
ｉｄｅｏデコーダ１０２が使用するメモリである。フレ
ームメモリ１０３は、ＭＰＥＧ／Ｖｉｄｅｏデコーダ１
０１から出力された複合化された画像データを一旦格納
する記憶領域である。ビデオキャプチャＩＣ１０４は、
フレームメモリ１０４に格納された画像データをＰＣ用
同期信号ＰＳＹＮＣに基づいて、ウィンドウの表示タイ
ミングに対応させて読出す。マルチプレクサ１０５は、
ＰＣ用画像データのウィンドウ部分に、復号化された画
像データ（以下「復号化画像データ」という。）をはめ
こむ。
復号・合成装置の構成を示す。この装置は、ビデオゲー
ム装置のＣＰＵ（中央演算処理装置：ホスト（図示せ
ず））が生成したコンピュータ（「ＰＣ」と略す）用の
画像データとを合成するためのビデオゲーム装置の画像
処理部に適用される。ＣＰＵは、ＣＤ−ＲＯＭ等に記録
されたＭＰＥＧデータを読み出す。ＭＰＥＧ／Ｖｉｄｅ
ｏデコーダ１０１は、ＭＰＥＧデータをビデオ同期信号
ＶＳＹＮＣに基づいて復号する。ＭＰＥＧワークメモリ
１０２は、動画像データの復号化のためにＭＰＥＧ／Ｖ
ｉｄｅｏデコーダ１０２が使用するメモリである。フレ
ームメモリ１０３は、ＭＰＥＧ／Ｖｉｄｅｏデコーダ１
０１から出力された複合化された画像データを一旦格納
する記憶領域である。ビデオキャプチャＩＣ１０４は、
フレームメモリ１０４に格納された画像データをＰＣ用
同期信号ＰＳＹＮＣに基づいて、ウィンドウの表示タイ
ミングに対応させて読出す。マルチプレクサ１０５は、
ＰＣ用画像データのウィンドウ部分に、復号化された画
像データ（以下「復号化画像データ」という。）をはめ
こむ。
【０００８】このように、ＭＰＥＧ方式による復号化し
た画像データとコンピュータ装置の画像データを合成す
るためには、ＭＰＥＧデコーダで復号したＭＰＥＧ方式
による画像データ（ＭＰＥＧデータ）を、一旦フレーム
メモリに格納する。
た画像データとコンピュータ装置の画像データを合成す
るためには、ＭＰＥＧデコーダで復号したＭＰＥＧ方式
による画像データ（ＭＰＥＧデータ）を、一旦フレーム
メモリに格納する。
【０００９】
【発明が解決しようとする課題】上述したように、復号
化画像データの同期周波数をＰＣ用画像データの同期周
波数に適合させるためにフレームメモリ、画像データの
合成のためにビデオキャプチャ用ＩＣが必要とされる。
しかしながら、フレームメモリ等は、一般に高価なもの
であるため、同期を適合させるために専用のフレームメ
モリを用いることは不経済である。また、フレームメモ
リの占有する面積が大きいため、フレームメモリを設け
た場合の基板の面積が大きくなる。さらに、フレームメ
モリのために装置の消費電力を増大させる。
化画像データの同期周波数をＰＣ用画像データの同期周
波数に適合させるためにフレームメモリ、画像データの
合成のためにビデオキャプチャ用ＩＣが必要とされる。
しかしながら、フレームメモリ等は、一般に高価なもの
であるため、同期を適合させるために専用のフレームメ
モリを用いることは不経済である。また、フレームメモ
リの占有する面積が大きいため、フレームメモリを設け
た場合の基板の面積が大きくなる。さらに、フレームメ
モリのために装置の消費電力を増大させる。
【００１０】そこで、本発明は、専用メモリを用いるこ
となく、同期周波数の異なる画像データを合成するため
の画像合成装置および画像復号化装置を提供することを
課題とする。
となく、同期周波数の異なる画像データを合成するため
の画像合成装置および画像復号化装置を提供することを
課題とする。
【００１１】
【課題を解決するための手段】本発明は、請求項１およ
び請求項２の発明において、データ出力回路が、第１フ
レーム画像の同期信号である第１同期信号とは非同期に
ラインデータを出力する。また、請求項１、２、４およ
び６に記載の発明において、同期調整回路が、第１同期
信号とは異なる周期を有する第２同期信号により、ライ
ンデータを読取る。
び請求項２の発明において、データ出力回路が、第１フ
レーム画像の同期信号である第１同期信号とは非同期に
ラインデータを出力する。また、請求項１、２、４およ
び６に記載の発明において、同期調整回路が、第１同期
信号とは異なる周期を有する第２同期信号により、ライ
ンデータを読取る。
【００１２】ここで、第１フレーム画像は、例えば、請
求項４や請求項５に記載の画像復号化装置のように、圧
縮された動画像データを復号化して出力される画像デー
タであって、テレビジョン方式に準じた同期周波数で読
み出されるものである。動画像としては、ＭＰＥＧ方式
により高能率符号化された画像データを復号したものが
考えられる。これに対し、第２同期信号は、例えば、コ
ンピュータ装置等のモニタ装置を表示するための同期信
号である。
求項４や請求項５に記載の画像復号化装置のように、圧
縮された動画像データを復号化して出力される画像デー
タであって、テレビジョン方式に準じた同期周波数で読
み出されるものである。動画像としては、ＭＰＥＧ方式
により高能率符号化された画像データを復号したものが
考えられる。これに対し、第２同期信号は、例えば、コ
ンピュータ装置等のモニタ装置を表示するための同期信
号である。
【００１３】第１同期信号にしたがって表示される第１
フレーム画像は、ラインデータ等を単位として、例え
ば、請求項２や請求項５に記載したようなラインバッフ
ァに格納される。格納されたラインデータは、第１同期
信号とは非同期に第２同期信号にしたがって出力され
る。第２同期信号にしたがって読み出された画像データ
は、そのまま第２同期信号にしたがって表示される第２
フレーム画像として表示することが可能である。
フレーム画像は、ラインデータ等を単位として、例え
ば、請求項２や請求項５に記載したようなラインバッフ
ァに格納される。格納されたラインデータは、第１同期
信号とは非同期に第２同期信号にしたがって出力され
る。第２同期信号にしたがって読み出された画像データ
は、そのまま第２同期信号にしたがって表示される第２
フレーム画像として表示することが可能である。
【００１４】また、請求項３や請求項５に記載したよう
に、マルチプレクサを備えることにより、読み出しに係
る第１のラインデータを、第２のラインデータと合成す
ることができる。合成するに際し、第１のラインデータ
の出力タイミングを調整することにより、第２フレーム
画像に対する第１フレーム画像の表示位置や表示する大
きさおよび縦横比率等を変化させることが可能である。
に、マルチプレクサを備えることにより、読み出しに係
る第１のラインデータを、第２のラインデータと合成す
ることができる。合成するに際し、第１のラインデータ
の出力タイミングを調整することにより、第２フレーム
画像に対する第１フレーム画像の表示位置や表示する大
きさおよび縦横比率等を変化させることが可能である。
【００１５】なお、一時的に格納するラインバッファ
は、１ライン分のみに限らず複数ラインに相当する分量
のラインデータを格納するものでもよい。
は、１ライン分のみに限らず複数ラインに相当する分量
のラインデータを格納するものでもよい。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を好適
な図面を参照して説明する。
な図面を参照して説明する。
【００１７】（Ｉ）第１形態 本第１形態は、例えば、ビデオゲーム装置の出力回路に
用いられる。近年のビデオゲーム装置は、ＣＤ−ＲＯＭ
等から読み出した動画像データを、コンピュータ装置に
より生成した画像データと合成し、画像を表示する。
用いられる。近年のビデオゲーム装置は、ＣＤ−ＲＯＭ
等から読み出した動画像データを、コンピュータ装置に
より生成した画像データと合成し、画像を表示する。
【００１８】＜構成の説明＞図１に、本発明を適用する
画像合成装置のブロック図を示す。図１に示すように、
本発明の画像合成装置１００は、デコーダ回路１、ＭＰ
ＥＧワークメモリ２、バスインターフェース４、マルチ
プレクサ７、ＣＤ−ＲＯＭドライブ８およびビデオボー
ド９を備えて構成される。バスラインＢｕｓは、ＣＤ−
ＲＯＭドライブ８、ビデオボード９およびバスインター
フェース４を相互に接続する。各構成要素は、バスライ
ンを介して図示しないホストＣＰＵに接続され、かつ、
このホストＣＰＵに制御される。
画像合成装置のブロック図を示す。図１に示すように、
本発明の画像合成装置１００は、デコーダ回路１、ＭＰ
ＥＧワークメモリ２、バスインターフェース４、マルチ
プレクサ７、ＣＤ−ＲＯＭドライブ８およびビデオボー
ド９を備えて構成される。バスラインＢｕｓは、ＣＤ−
ＲＯＭドライブ８、ビデオボード９およびバスインター
フェース４を相互に接続する。各構成要素は、バスライ
ンを介して図示しないホストＣＰＵに接続され、かつ、
このホストＣＰＵに制御される。
【００１９】デコーダ回路１は、ＭＰＥＧ／Ｖｉｄｅｏ
デコーダ３ａ、ラインバッファコントローラ５およびラ
インバッファ６を備える。これら構成要素は、個別の電
子部品で構成しても、すべての構成要素を一つの基板に
集積するものでもよい。
デコーダ３ａ、ラインバッファコントローラ５およびラ
インバッファ６を備える。これら構成要素は、個別の電
子部品で構成しても、すべての構成要素を一つの基板に
集積するものでもよい。
【００２０】ＭＰＥＧ／Ｖｉｄｅｏデコーダ３ａは、ビ
デオ同期信号ＶＳＹＮＣにしたがって、ＣＤ−ＲＯＭか
らＣＤ−ＲＯＭドライブ８により読み出された高能率符
号化されたＭＰＥＧデータを、バスラインＢｕｓおよび
バスインターフェース４経由で読取り、ＭＰＥＧワーク
メモリ２に格納する。なお、ＭＰＥＧワークメモリ２
は、デコーダ回路１のワーキングエリアとして用いられ
るメモリである。ＭＰＥＧ／Ｖｉｄｅｏデコーダ３ａ
は、ＭＰＥＧデータに含まれる動きベクトルとフレーム
画像データとに基づいて、一連のフレーム画像を生成
し、復号化画像データを出力する。
デオ同期信号ＶＳＹＮＣにしたがって、ＣＤ−ＲＯＭか
らＣＤ−ＲＯＭドライブ８により読み出された高能率符
号化されたＭＰＥＧデータを、バスラインＢｕｓおよび
バスインターフェース４経由で読取り、ＭＰＥＧワーク
メモリ２に格納する。なお、ＭＰＥＧワークメモリ２
は、デコーダ回路１のワーキングエリアとして用いられ
るメモリである。ＭＰＥＧ／Ｖｉｄｅｏデコーダ３ａ
は、ＭＰＥＧデータに含まれる動きベクトルとフレーム
画像データとに基づいて、一連のフレーム画像を生成
し、復号化画像データを出力する。
【００２１】ラインバッファコントローラ５およびライ
ンバッファ６は、本発明に係るものであり、後述する。
ラインバッファコントローラ５からは、復号化画像デー
タＤ１がＰＣ用同期信号ＰＳＹＮＣにしたがって読み出
される。
ンバッファ６は、本発明に係るものであり、後述する。
ラインバッファコントローラ５からは、復号化画像デー
タＤ１がＰＣ用同期信号ＰＳＹＮＣにしたがって読み出
される。
【００２２】マルチプレクサ７は、画像データの合成を
行う。すなわち、マルチプレクサ７は、デコーダ回路１
からの復号化画像データＤ１とコネクタＣＮ１およびＣ
Ｎ２を介し、ビデオボード９から供給されたＰＣ用画像
データＤ２とをＲＧＢの原色ごとに混合する。ＲＧＢモ
ニタ１０は、コネクタＣＮ３を介して供給された画像デ
ータをディスプレイに表示する。
行う。すなわち、マルチプレクサ７は、デコーダ回路１
からの復号化画像データＤ１とコネクタＣＮ１およびＣ
Ｎ２を介し、ビデオボード９から供給されたＰＣ用画像
データＤ２とをＲＧＢの原色ごとに混合する。ＲＧＢモ
ニタ１０は、コネクタＣＮ３を介して供給された画像デ
ータをディスプレイに表示する。
【００２３】一方、ビデオボード９は、バスラインＢｕ
ｓを介して供給されたポリゴンデータ等に基づいて、ゲ
ーム用の仮想空間のためのＰＣ用画像データＤ２をＰＣ
用同期信号ＰＳＹＮＣにしたがって生成する。
ｓを介して供給されたポリゴンデータ等に基づいて、ゲ
ーム用の仮想空間のためのＰＣ用画像データＤ２をＰＣ
用同期信号ＰＳＹＮＣにしたがって生成する。
【００２４】図２に、本発明に係るラインバッファコン
トローラ５およｂラインバッファ６の詳細なブロック図
を示す。ラインバッファコントローラ５は、タイミング
コントローラ５０１、書込アドレス生成部５０２、読取
アドレス生成部５０３、セレクタ５０４およびバストラ
ンシーバ５０５を備える。
トローラ５およｂラインバッファ６の詳細なブロック図
を示す。ラインバッファコントローラ５は、タイミング
コントローラ５０１、書込アドレス生成部５０２、読取
アドレス生成部５０３、セレクタ５０４およびバストラ
ンシーバ５０５を備える。
【００２５】タイミングコントローラ５０１は、ビデオ
ボード９からＰＣ用画像を表示するためのＰＣ用同期信
号ＰＳＹＮＣを入力し、ＭＰＥＧ／Ｖｉｄｅｏデコーダ
３ａにホスト要求信号host_reqを出力し、同デコーダ３
ａからホスト待機信号host_waitを入力する。また、タ
イミングコントローラ５０１は、ラインバッファ６に対
し書込要求信号ＷＥおよび出力許可信号ＯＥを、書込ア
ドレス生成部５０２および読取アドレス生成部５０３に
対しアドレス発生の指示信号を出力する。
ボード９からＰＣ用画像を表示するためのＰＣ用同期信
号ＰＳＹＮＣを入力し、ＭＰＥＧ／Ｖｉｄｅｏデコーダ
３ａにホスト要求信号host_reqを出力し、同デコーダ３
ａからホスト待機信号host_waitを入力する。また、タ
イミングコントローラ５０１は、ラインバッファ６に対
し書込要求信号ＷＥおよび出力許可信号ＯＥを、書込ア
ドレス生成部５０２および読取アドレス生成部５０３に
対しアドレス発生の指示信号を出力する。
【００２６】書込アドレス生成部５０２は、タイミング
コントローラ５０１からの指示信号に基づき、ＭＰＥＧ
／Ｖｉｄｅｏデコーダ３ａからの原画像データＤ０をラ
インバッファ６に書き込むための書込アドレスw_adrsを
生成する。読取アドレス生成部５０３は、データをライ
ンバッファ４から読み取るための読取アドレスr_adrsを
生成する。
コントローラ５０１からの指示信号に基づき、ＭＰＥＧ
／Ｖｉｄｅｏデコーダ３ａからの原画像データＤ０をラ
インバッファ６に書き込むための書込アドレスw_adrsを
生成する。読取アドレス生成部５０３は、データをライ
ンバッファ４から読み取るための読取アドレスr_adrsを
生成する。
【００２７】セレクタ５０４は、書込アドレスw_adrsま
たは読取アドレスr_adrsのいずれか一方を選択する。す
なわち、書込要求信号ＷＥが出力されている場合にアド
レスが供給されると、ラインバッファ６は、アドレスで
指示された位置にデータを格納する。出力許可信号ＯＥ
が出力されている場合にアドレスが供給されると、ライ
ンバッファ６は、アドレスで指示されたデータを出力す
る。
たは読取アドレスr_adrsのいずれか一方を選択する。す
なわち、書込要求信号ＷＥが出力されている場合にアド
レスが供給されると、ラインバッファ６は、アドレスで
指示された位置にデータを格納する。出力許可信号ＯＥ
が出力されている場合にアドレスが供給されると、ライ
ンバッファ６は、アドレスで指示されたデータを出力す
る。
【００２８】バストランシーバ５０５は、ＭＰＥＧ／Ｖ
ｉｄｅｏデコーダ３ａからの原データＤ０をラインバッ
ファ６に出力し、ラインバッファ６からのデータをＤ／
Ａ変換器１１に出力する。Ｄ／Ａ変換器１１でアナログ
形式に変換された画像データが復号化画像データＤ１で
ある。
ｉｄｅｏデコーダ３ａからの原データＤ０をラインバッ
ファ６に出力し、ラインバッファ６からのデータをＤ／
Ａ変換器１１に出力する。Ｄ／Ａ変換器１１でアナログ
形式に変換された画像データが復号化画像データＤ１で
ある。
【００２９】ラインバッファ６は、復号化された原画像
データＤ０の１ライン分のデータを格納するラインメモ
リである。なお、ラインバッファ６の容量は、１ライン
より多くてもよい。
データＤ０の１ライン分のデータを格納するラインメモ
リである。なお、ラインバッファ６の容量は、１ライン
より多くてもよい。
【００３０】＜動作の説明＞次に、本第１形態の動作を
図３および図４のフローチャートを参照しながら説明す
る。図３は、ラインバッファコントローラ５がＭＰＥＧ
／Ｖｉｄｅｏデコーダ３ａからの原画像データＤ０の書
込処理に関する。
図３および図４のフローチャートを参照しながら説明す
る。図３は、ラインバッファコントローラ５がＭＰＥＧ
／Ｖｉｄｅｏデコーダ３ａからの原画像データＤ０の書
込処理に関する。
【００３１】タイミングコントローラ５０１は、ＰＣ用
同期信号ＰＳＹＮＣが入力されるのを待つ（Ｓ１０；Ｎ
Ｏ）。ＰＣ用同期信号ＰＳＹＮＣが入力されると（ＹＥ
Ｓ）書込アドレス生成部５０２に指示信号を出力し、ラ
インの最初の画素についての書込アドレスw_adrsを出力
させる（Ｓ１１）。
同期信号ＰＳＹＮＣが入力されるのを待つ（Ｓ１０；Ｎ
Ｏ）。ＰＣ用同期信号ＰＳＹＮＣが入力されると（ＹＥ
Ｓ）書込アドレス生成部５０２に指示信号を出力し、ラ
インの最初の画素についての書込アドレスw_adrsを出力
させる（Ｓ１１）。
【００３２】ＭＰＥＧ／Ｖｉｄｅｏデコーダ３ａの動作
周波数は、ＰＣ用同期信号ＰＳＹＮＣとは非同期である
ため、デコーダの出力待ちの状態が生ずる場合がある。
そのため、ホスト待機信号host_waitが出力されている
間は動作を行わず（Ｓ１２；ＮＯ）、ホスト待機信号ho
st_waitが解除された後（ＮＯ）、ホスト要求信号host_
reqを出力する（Ｓ１３）。ホスト要求信号host_reqに
対応してＭＰＥＧ／Ｖｉｄｅｏデコーダ３ａから原画像
データＤ０が入力されると、このデータが、セレクタ５
０４経由で供給された書込アドレスw_adrsの示すライン
バッファ６のアドレスに格納される。ラインデータの最
後の画素の出力が終了しない限り（Ｓ１５；ＮＯ）、ア
ドレスを１ずつ増して画素データを次々格納する（Ｓ１
１〜Ｓ１５）。１ラインすべての画素データの格納が終
了すると（Ｓ１５；ＹＥＳ）、次のＰＣ用同期信号ＰＳ
ＹＮＣを待つ（Ｓ１０）。
周波数は、ＰＣ用同期信号ＰＳＹＮＣとは非同期である
ため、デコーダの出力待ちの状態が生ずる場合がある。
そのため、ホスト待機信号host_waitが出力されている
間は動作を行わず（Ｓ１２；ＮＯ）、ホスト待機信号ho
st_waitが解除された後（ＮＯ）、ホスト要求信号host_
reqを出力する（Ｓ１３）。ホスト要求信号host_reqに
対応してＭＰＥＧ／Ｖｉｄｅｏデコーダ３ａから原画像
データＤ０が入力されると、このデータが、セレクタ５
０４経由で供給された書込アドレスw_adrsの示すライン
バッファ６のアドレスに格納される。ラインデータの最
後の画素の出力が終了しない限り（Ｓ１５；ＮＯ）、ア
ドレスを１ずつ増して画素データを次々格納する（Ｓ１
１〜Ｓ１５）。１ラインすべての画素データの格納が終
了すると（Ｓ１５；ＹＥＳ）、次のＰＣ用同期信号ＰＳ
ＹＮＣを待つ（Ｓ１０）。
【００３３】図４は、ラインバッファ６からのラインデ
ータの読取処理に関する。タイミングコントローラ５０
１は、図３に示す書込処理と並行してラインデータの読
取処理を行うため、ＰＣ用同期信号ＰＳＹＮＣを待つ
（Ｓ２０；ＮＯ）。ＰＣ用同期信号ＰＳＹＮＣが入力さ
れると（Ｓ２０；ＹＥＳ）、タイミングコントローラ５
０１は、読取アドレス生成部５０３に指示信号を出力す
る。読取アドレス生成部５０３は、この指示信号にした
がって、ラインバッファ６の読み取る画素の位置を決め
る読取アドレスr_adrsを生成する（Ｓ２１）。ラインバ
ッファ６は、セレクタ５０４経由で供給された読取アド
レスr_adrsにしたがってラインデータを画素ごとに読み
出し、Ｄ／Ａ変換器１１に出力する（Ｓ２２）。ライン
データの最後の画素のデータを出力するまでこれらの処
理（Ｓ２１〜Ｓ２３）を繰り返し（Ｓ２３；ＮＯ）、最
後の画素データを出力すると（Ｓ２３；ＹＥＳ）、次の
ＰＣ用同期信号ＰＳＹＮＣを待つ（Ｓ２０）。
ータの読取処理に関する。タイミングコントローラ５０
１は、図３に示す書込処理と並行してラインデータの読
取処理を行うため、ＰＣ用同期信号ＰＳＹＮＣを待つ
（Ｓ２０；ＮＯ）。ＰＣ用同期信号ＰＳＹＮＣが入力さ
れると（Ｓ２０；ＹＥＳ）、タイミングコントローラ５
０１は、読取アドレス生成部５０３に指示信号を出力す
る。読取アドレス生成部５０３は、この指示信号にした
がって、ラインバッファ６の読み取る画素の位置を決め
る読取アドレスr_adrsを生成する（Ｓ２１）。ラインバ
ッファ６は、セレクタ５０４経由で供給された読取アド
レスr_adrsにしたがってラインデータを画素ごとに読み
出し、Ｄ／Ａ変換器１１に出力する（Ｓ２２）。ライン
データの最後の画素のデータを出力するまでこれらの処
理（Ｓ２１〜Ｓ２３）を繰り返し（Ｓ２３；ＮＯ）、最
後の画素データを出力すると（Ｓ２３；ＹＥＳ）、次の
ＰＣ用同期信号ＰＳＹＮＣを待つ（Ｓ２０）。
【００３４】Ｄ／Ａ変換器１１によってアナログ形式に
変換された復号化画像データＤ１は、マルチプレクサ７
によりＰＣ用画像データＤ２と合成される。すなわち、
マルチプレクサ７は復号化画像データＤ１が供給されて
いる間、復号化画像データＤ１を出力し、復号化画像デ
ータＤ１が供給されていない場合にはＰＣ用画像データ
Ｄ２を出力する。このため、マルチプレクサ７の出力デ
ータＤ３をディスプレイで表示した画面には、ＰＣ用画
像のなかに復号化画像がはめ込まれた画像となる。この
場合において、読取アドレスr_adrsの出力周期を長くす
れば、水平方向に復号化画像が伸張され、短くすれば、
水平方向に復号化画像が縮小される。また、ラインバッ
ファ６のラインデータを書き換える周期を長くすれば、
垂直方向に復号化画像が伸張され、短くすれば、垂直方
向に復号化画像が縮小される。さらに、ＰＣ用画像のな
かにおける復号化画像の表示位置は、ＰＣ用同期信号Ｐ
ＳＹＮＣに対してラインデータを送出するタイミング
（読取アドレスr_adrs）を調整すればよい。つまり、タ
イミングコントローラ５０１が指示信号により書込アド
レスw_adrsおよび読取アドレスr_adrsの送出タイミング
を調整すれば、復号化画像の表示態様を変化させること
ができる。
変換された復号化画像データＤ１は、マルチプレクサ７
によりＰＣ用画像データＤ２と合成される。すなわち、
マルチプレクサ７は復号化画像データＤ１が供給されて
いる間、復号化画像データＤ１を出力し、復号化画像デ
ータＤ１が供給されていない場合にはＰＣ用画像データ
Ｄ２を出力する。このため、マルチプレクサ７の出力デ
ータＤ３をディスプレイで表示した画面には、ＰＣ用画
像のなかに復号化画像がはめ込まれた画像となる。この
場合において、読取アドレスr_adrsの出力周期を長くす
れば、水平方向に復号化画像が伸張され、短くすれば、
水平方向に復号化画像が縮小される。また、ラインバッ
ファ６のラインデータを書き換える周期を長くすれば、
垂直方向に復号化画像が伸張され、短くすれば、垂直方
向に復号化画像が縮小される。さらに、ＰＣ用画像のな
かにおける復号化画像の表示位置は、ＰＣ用同期信号Ｐ
ＳＹＮＣに対してラインデータを送出するタイミング
（読取アドレスr_adrs）を調整すればよい。つまり、タ
イミングコントローラ５０１が指示信号により書込アド
レスw_adrsおよび読取アドレスr_adrsの送出タイミング
を調整すれば、復号化画像の表示態様を変化させること
ができる。
【００３５】例えば、横６４０ドット×縦４８０ドット
のマトリクスで構成されるＰＣ用画像に、横３５２ドッ
ト×縦２４０ドットのＭＰＥＧ画像を表示する際に、Ｐ
Ｃ用画像と同一のドットクロックでＭＰＥＧ画像を出力
すれば、ＰＣ用画像の一部にＭＰＥＧ画像が表示され
る。また、ドットクロックの周期およびラインデータの
書き換え周期を約２倍にすれば、画面全体にＭＰＥＧ画
像を表示することもできる。
のマトリクスで構成されるＰＣ用画像に、横３５２ドッ
ト×縦２４０ドットのＭＰＥＧ画像を表示する際に、Ｐ
Ｃ用画像と同一のドットクロックでＭＰＥＧ画像を出力
すれば、ＰＣ用画像の一部にＭＰＥＧ画像が表示され
る。また、ドットクロックの周期およびラインデータの
書き換え周期を約２倍にすれば、画面全体にＭＰＥＧ画
像を表示することもできる。
【００３６】なお、復号化画像データＤ１はＲＧＢデー
タ形式であるが、画像を表示させるモニタ装置の仕様に
合わせるものであれば、他のデータ形式でもよい。
タ形式であるが、画像を表示させるモニタ装置の仕様に
合わせるものであれば、他のデータ形式でもよい。
【００３７】上述したように、本第１形態によれば、Ｍ
ＰＥＧ／Ｖｉｄｅｏデコーダ３ａから非同期に画像デー
タを読み出し、ラインバッファを介してＰＣ用画像デー
タの同期信号にしたがって出力するので、ＰＣ用画像デ
ータとＭＰＥＧ画像データの合成を容易に行える。つま
り、高価なフレームメモリやビデオキャプチャ用ＩＣを
用いることなく画像の合成が行えるので、大幅なコスト
削減と部品点数減少に伴って基板サイズの縮小を図り、
かつ、消費電力を少なくすることができる。
ＰＥＧ／Ｖｉｄｅｏデコーダ３ａから非同期に画像デー
タを読み出し、ラインバッファを介してＰＣ用画像デー
タの同期信号にしたがって出力するので、ＰＣ用画像デ
ータとＭＰＥＧ画像データの合成を容易に行える。つま
り、高価なフレームメモリやビデオキャプチャ用ＩＣを
用いることなく画像の合成が行えるので、大幅なコスト
削減と部品点数減少に伴って基板サイズの縮小を図り、
かつ、消費電力を少なくすることができる。
【００３８】また、ラインデータの書き換え周期および
ラインデータの読み出しタイミングを調整すれば、任意
の大きさ、位置に復号化画像を表示することができる。
ラインデータの読み出しタイミングを調整すれば、任意
の大きさ、位置に復号化画像を表示することができる。
【００３９】（ＩＩ）第２形態 本発明の第２形態は、上記第１形態のデコーダ回路１を
一つの集積回路に集積した画像復号化装置に関する。
一つの集積回路に集積した画像復号化装置に関する。
【００４０】図４に、本第２形態の画像復号化装置であ
るＭＰＥＧ／Ｖｉｄｅｏデコーダ３ｂのブロック図を示
す。本デコーダ３ｂは、上記第１形態のデコーダ回路１
の部分に相当する機能を有する。
るＭＰＥＧ／Ｖｉｄｅｏデコーダ３ｂのブロック図を示
す。本デコーダ３ｂは、上記第１形態のデコーダ回路１
の部分に相当する機能を有する。
【００４１】ＭＰＥＧ／Ｖｉｄｅｏデコーダ３ｂは、制
御回路３０１、クロック発生器３０２、可変長デコーダ
３０３、逆コサイン変換回路３０４、動き補償回路３０
５、出力回路３０６、ラインバッファ３０７およびバッ
ファコントロール回路３０８を備える。
御回路３０１、クロック発生器３０２、可変長デコーダ
３０３、逆コサイン変換回路３０４、動き補償回路３０
５、出力回路３０６、ラインバッファ３０７およびバッ
ファコントロール回路３０８を備える。
【００４２】制御回路３０１は、クロック発生器３０２
を備え、複数の制御信号Φ１〜Φ５を出力し、ＭＰＥＧ
の復号化アルゴリズムにしたがって画像データを復号化
させる。可変長デコーダ３０３は、バスラインＢｕｓか
ら入力した所定のビット長の画像データＶINを、復号化
が可能な長さのビット長のデータに変換する。逆コサイ
ン変換回路３０４は、圧縮された画像データＶINに対し
逆コサイン変換を行って、原画像データに復元する。動
き補償回路３０５は、幾つかのフレーム画像（Ｉピクチ
ャとＰピクチャまたはＢビクチャ）から、削除されたフ
レームについての画像データを復元する。バッファコン
トロール回路３０８は、復元された画像データをＭＰＥ
Ｇワークメモリ２に格納し、必要に応じて画像データを
読み取る。
を備え、複数の制御信号Φ１〜Φ５を出力し、ＭＰＥＧ
の復号化アルゴリズムにしたがって画像データを復号化
させる。可変長デコーダ３０３は、バスラインＢｕｓか
ら入力した所定のビット長の画像データＶINを、復号化
が可能な長さのビット長のデータに変換する。逆コサイ
ン変換回路３０４は、圧縮された画像データＶINに対し
逆コサイン変換を行って、原画像データに復元する。動
き補償回路３０５は、幾つかのフレーム画像（Ｉピクチ
ャとＰピクチャまたはＢビクチャ）から、削除されたフ
レームについての画像データを復元する。バッファコン
トロール回路３０８は、復元された画像データをＭＰＥ
Ｇワークメモリ２に格納し、必要に応じて画像データを
読み取る。
【００４３】さて、出力回路３０６およびラインバッフ
ァ３０７は、本発明に関する。出力回路３０６は、上記
第１形態で説明したラインバッファコントローラ５（図
２参照）と同等の機能・作用を有する。すなわち、出力
回路３０６は、ＭＰＥＧワークメモリ２から読取られた
画像データを、ビデオ同期信号ＶＳＹＮＣとは、非同期
に、ＰＣ用同期信号ＰＳＹＮＣにしたがって出力するこ
とができる。ラインバッファ３０７は、第１形態のライ
ンバッファ６（図２参照）に相当する。
ァ３０７は、本発明に関する。出力回路３０６は、上記
第１形態で説明したラインバッファコントローラ５（図
２参照）と同等の機能・作用を有する。すなわち、出力
回路３０６は、ＭＰＥＧワークメモリ２から読取られた
画像データを、ビデオ同期信号ＶＳＹＮＣとは、非同期
に、ＰＣ用同期信号ＰＳＹＮＣにしたがって出力するこ
とができる。ラインバッファ３０７は、第１形態のライ
ンバッファ６（図２参照）に相当する。
【００４４】本第２形態におけるＭＰＥＧ／Ｖｉｄｅｏ
デコーダ３ｂの復号化処理に関しては、本願発明の先願
に係る特願平６−２８３８３６号に詳しい。また、ＭＰ
ＥＧ／Ｖｉｄｅｏデコーダ３ｂの出力処理に関しては、
上記第１形態において図３および図４の説明と同様なの
で、説明を省略する。デコーダ回路３ｂから出力された
映像出力ＶOUTは第１形態の復号化画像データＤ１に相
当するものである。したがって、マルチプレクサを用い
て映像出力ＶOUTをＰＣ用画像と合成することも、第１
形態と同様に可能である。
デコーダ３ｂの復号化処理に関しては、本願発明の先願
に係る特願平６−２８３８３６号に詳しい。また、ＭＰ
ＥＧ／Ｖｉｄｅｏデコーダ３ｂの出力処理に関しては、
上記第１形態において図３および図４の説明と同様なの
で、説明を省略する。デコーダ回路３ｂから出力された
映像出力ＶOUTは第１形態の復号化画像データＤ１に相
当するものである。したがって、マルチプレクサを用い
て映像出力ＶOUTをＰＣ用画像と合成することも、第１
形態と同様に可能である。
【００４５】上記第２形態によれば、ＭＰＥＧデコーダ
回路の出力回路およびラインバッファにより、復号化に
係るビデオ同期信号とは非同期に復号化画像データを出
力することができる。このため、異なる同期信号の画像
データを合成するためのビデオキャプチャ用ＩＣおよび
フレームメモリが不要となる。
回路の出力回路およびラインバッファにより、復号化に
係るビデオ同期信号とは非同期に復号化画像データを出
力することができる。このため、異なる同期信号の画像
データを合成するためのビデオキャプチャ用ＩＣおよび
フレームメモリが不要となる。
【００４６】
【発明の効果】請求項１および請求項２に記載の発明に
よれば、ラインデータ出力回路が第１同期信号とは非同
期に画像データを出力し、同期調整回路が第２同期信号
にしたがってラインデータを出力するので、異なる同期
信号による画像データ同士を合成することが可能であ
る。したがって、高価なフレームメモリやビデオキャプ
チャ用ＩＣを用いることなく画像の合成が行えるので、
大幅なコスト削減と部品点数減少に伴って基板サイズの
縮小を図り、かつ、消費電力を少なくすることができ
る。
よれば、ラインデータ出力回路が第１同期信号とは非同
期に画像データを出力し、同期調整回路が第２同期信号
にしたがってラインデータを出力するので、異なる同期
信号による画像データ同士を合成することが可能であ
る。したがって、高価なフレームメモリやビデオキャプ
チャ用ＩＣを用いることなく画像の合成が行えるので、
大幅なコスト削減と部品点数減少に伴って基板サイズの
縮小を図り、かつ、消費電力を少なくすることができ
る。
【００４７】請求項４および請求項５に記載の発明によ
れば、第１同期信号にしたがって復号化される復号化回
路の出力に同期調整回路を設けたので、第２同期信号に
したがった復号化画像データの出力が可能である。この
ため、上記請求項１及び請求項２と同様の効果を奏す
る。また、同期調整回路を復号化回路とともに一つの基
板に集積すれば、さらに基板サイズの大幅な縮小を図る
ことができる。
れば、第１同期信号にしたがって復号化される復号化回
路の出力に同期調整回路を設けたので、第２同期信号に
したがった復号化画像データの出力が可能である。この
ため、上記請求項１及び請求項２と同様の効果を奏す
る。また、同期調整回路を復号化回路とともに一つの基
板に集積すれば、さらに基板サイズの大幅な縮小を図る
ことができる。
【００４８】また、請求項３および請求項６に記載の発
明によれば、マルチプレクサを備え、同期調整回路のラ
インデータの出力タイミングを調整することにより、第
２同期信号による第２のフレーム画像に、第１同期信号
による第１のフレーム画像を、任意の大きさ、位置、拡
大縮小率等で表示させることができる。
明によれば、マルチプレクサを備え、同期調整回路のラ
インデータの出力タイミングを調整することにより、第
２同期信号による第２のフレーム画像に、第１同期信号
による第１のフレーム画像を、任意の大きさ、位置、拡
大縮小率等で表示させることができる。
【図１】本発明の第１形態の画像合成装置のブロック図
である。
である。
【図２】本発明の第１形態のラインバッファコントロー
ラのブロック図である。
ラのブロック図である。
【図３】画像データの書込処理を説明するフローチャー
トである。
トである。
【図４】画像データの読取処理を説明するフローチャー
トである。
トである。
【図５】本発明の第２形態の画像復号化装置のブロック
図である。
図である。
【図６】従来の画像合成装置のブロック図である。
１…デコーダ回路、２…ＭＰＥＧワークメモリ、３ａ、
３ｂ…ＭＰＥＧ／Ｖｉｄｅｏデコーダ回路、４…バスイ
ンターフェース、５…ラインバッファコントローラ、６
…ラインバッファ、７…マルチプレクサ、８…ＣＤ−Ｒ
ＯＭドライブ、９…ビデオボード
３ｂ…ＭＰＥＧ／Ｖｉｄｅｏデコーダ回路、４…バスイ
ンターフェース、５…ラインバッファコントローラ、６
…ラインバッファ、７…マルチプレクサ、８…ＣＤ−Ｒ
ＯＭドライブ、９…ビデオボード
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/05 Ｈ０４Ｎ 5/05 5/265 5/265 5/93 7/18 Ｖ 7/24 5/93 Ａ 7/18 7/13 Ｚ
Claims (6)
- 【請求項１】 第１同期信号にしたがって表示される第
１フレーム画像を構成する走査線についてのラインデー
タを、当該第１同期信号とは非同期に出力するラインデ
ータ出力回路と、 前記ラインデータ出力回路から出力された前記ラインデ
ータを格納し、当該格納したラインデータを前記第１同
期信号とは非同期な第２同期信号にしたがって出力する
同期調整回路と、を備えた画像合成装置。 - 【請求項２】 前記同期調整回路は、前記ラインデータ
出力回路から出力された前記ラインデータを格納するラ
インバッファと、前記ラインバッファに前記ラインデー
タを書き込むための書込アドレスを生成する書込アドレ
ス生成部と、前記ラインバッファに格納された前記ライ
ンデータを読み取るための読取アドレスを生成する読取
アドレス生成部と、前記第２同期信号に基づいて、前記
書込アドレス生成部に前記ラインデータを格納させるた
めの書込アドレスを出力させ、前記読取アドレス生成部
に前記ラインデータを読み取らせるための読取アドレス
を出力させる制御部と、を備えた請求項１に記載の画像
合成装置。 - 【請求項３】 前記同期調整回路から出力される第１の
前記ラインデータと、前記第２同期信号に基づいて表示
される第２のフレーム画像を構成する走査線についての
第２のラインデータと、を合成するマルチプレクサをさ
らに備え、 前記同期調整回路は、前記ラインデータの出力タイミン
グを調整することにより、前記第１のフレーム画像を前
記第２のフレーム画像のなかの所望の位置、大きさおよ
び縦横比率で表示させる請求項１に記載の画像合成装
置。 - 【請求項４】 第１同期信号にしたがって表示される第
１のフレーム画像を復号化する復号化回路と、 前記復号化回路により復号化された前記第１のフレーム
画像を構成する走査線についてのラインデータを、前記
第１同期信号とは非同期な第２同期信号にしたがって出
力する同期調整回路と、を備えた画像復号化装置。 - 【請求項５】 第１同期信号にしたがって表示される第
１のフレーム画像を復号化する復号化回路と、 前記復号化回路により復号化された前記第１のフレーム
画像についてのラインデータを格納するラインバッファ
と、 前記ラインバッファに前記ラインデータを書き込むため
の書込アドレスおよび前記ラインバッファに格納された
前記ラインデータを読み取るための読取アドレスを生成
し、前記第１同期信号とは非同期な第２同期信号に基づ
いて、前記ラインバッファから前記ラインデータを出力
させる同期調整回路と、を備えた画像復号化装置。 - 【請求項６】 請求項５に記載の画像復号化装置を有す
る画像合成装置であって、 前記同期調整回路から出力される第１の前記ラインデー
タと、前記第２同期信号に基づいて表示される第２のフ
レーム画像を構成する走査線についての第２のラインデ
ータと、を合成するマルチプレクサをさらに備え、 前記同期調整回路は、前記第２のラインデータの出力タ
イミングを調整することにより、前記ラインデータ出力
手段が出力する前記第１のフレーム画像を前記第２のフ
レーム画像のなかの所望の位置、大きさおよび縦横比率
で表示させる画像合成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32322196A JPH10161635A (ja) | 1996-12-03 | 1996-12-03 | 画像合成装置および画像復号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32322196A JPH10161635A (ja) | 1996-12-03 | 1996-12-03 | 画像合成装置および画像復号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10161635A true JPH10161635A (ja) | 1998-06-19 |
Family
ID=18152386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32322196A Withdrawn JPH10161635A (ja) | 1996-12-03 | 1996-12-03 | 画像合成装置および画像復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10161635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41192E1 (en) | 1997-02-24 | 2010-04-06 | Genesis Microchip Inc. | Method and system for displaying an analog image by a digital display device |
-
1996
- 1996-12-03 JP JP32322196A patent/JPH10161635A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41192E1 (en) | 1997-02-24 | 2010-04-06 | Genesis Microchip Inc. | Method and system for displaying an analog image by a digital display device |
| USRE42615E1 (en) | 1997-02-24 | 2011-08-16 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
| USRE43573E1 (en) | 1997-02-24 | 2012-08-14 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |