JPH06274611A - データ変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 画像を拡大，縮小するためにデータの補間，
間引きを行うデータ変換回路に使用するラインメモリを
低速度のものでも使用できるようにする。 【構成】 水平補間回路６２ｂにおいて水平補間データ
を計算するのに先立って垂直補間回路６２ａにおいて垂
直補間データの計算結果を２種類作っておき、その一方
を一部をラインメモリ１２に記録しておき、ラインとラ
インの間でラインメモリを読み出し、データを補間す
る。 【効果】 低速度のメモリが使用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ変換回路に関
し、特に画像等のデータを所望の表示画面サイズに合わ
せる画像処理に用いられるものに関するものである。

【０００２】

【従来の技術】図５はこの種のデータ変換回路が使用さ
れるシステムの構成を示す。図５において、６１は１画
面分のドットデータを格納し得るフレームメモリであ
る。６２はフレームメモリ６１に記憶された画像データ
を所望の表示画面サイズに合わせるように画像処理を行
うデータ変換回路である。６３はこのデータ変換回路６
２により変換された画像データを表示する表示部であ
る。また、６１Ａはフレームメモリ６１より読み出され
たデータをデータ変換回路６２に伝達するデータバスで
ある。６２Ａはデータ変換回路６２より出力されたデー
タを表示部６３に伝達するデータバスである。

【０００３】図４は従来のデータ変換回路の構成を示す
ブロック図である。図において、７０は複数のラインか
ら構成され各ライン毎にドット単位で順次入力されるデ
ータを１ライン分記憶するラインメモリであり、その入
力にはデータバス６１Ａが接続されている。７８はこの
ラインメモリ７０の出力とデータバス６１Ａからのデー
タとを加算し平均する加算器、７２はこのラインメモリ
７０の出力と加算器７８の出力とを選択するセレクタ、
９２はこのセレクタ７２の出力を保持するレジスタ、７
９はこのレジスタ９２の出力とセレクタ７２の出力とを
加算し平均する加算器、７３はレジスタ９２の出力と加
算器７９の出力とを選択するセレクタ、７１はこのセレ
クタ７３の出力を１ライン分記憶するラインメモリ、８
０はこのラインメモリ７１の出力とセレクタ７３の出力
とを加算し平均する加算器、８１はこの加算器８０の出
力とラインメモリ７１の出力とを加算し平均する加算
器、８２は加算器８０の出力とセレクタ７３の出力とを
加算し平均する加算器、７４はラインメモリ７１，加算
器８１，加算器８０，加算器８２，セレクタ７３の出力
を選択するセレクタ、９３はセレクタ７４の出力を保持
するレジスタ、８３はこのレジスタ９３の出力とセレク
タ７４の出力とを加算し平均する加算器、８４は加算器
８３の出力とレジスタ９３の出力とを加算し平均する加
算器、８５はセレクタ７４の出力と加算器８３の出力と
を加算し平均する加算器である。７５はレジスタ９３，
加算器８４，加算器８３，加算器８５，セレクタ７４の
出力を選択するセレクタである。また、８４はセレクタ
７２，７３，７４，７５の出力切換を制御するセレクタ
制御回路である。

【０００４】次に動作について説明する。図５はこの従
来のデータ変換回路の使用状況を示すものである。フレ
ームメモリ６１には画面のデータが格納されており、デ
ータ変換回路６２によってそのデータが所望の縦横比を
持つ画面サイズのデータに変換され、表示部６３へ送ら
れる。画面のデータは図６のタイミング６１Ａで読み出
される。図４において、ラインメモリ７０の書き込みタ
イミングは図６に示すようになっている。

【０００５】フレームメモリ６１は複数のラインから構
成された画面データを記憶しており、このフレームメモ
リ６１から１ライン毎に読み出されたＬｉｎｅ（ｎ）番
目のデータはラインメモリ７０に記録され、次にＬｉｎ
ｅ（ｎ＋１）番目のデータがフレームメモリ６１から読
み出されるまでの間に、ラインメモリ７０から読み出さ
れる。

【０００６】次に、Ｌｉｎｅ（ｎ＋１）番目のデータが
フレームメモリ６１から読み出される時にはラインメモ
リ７０からＬｉｎｅ（ｎ）のデータがドット単位で読み
出され、加算器７８でＬｉｎｅ（ｎ）とＬｉｎｅ（ｎ＋
１）の加算平均がドット端子で行われると同時に、Ｌｉ
ｎｅ（ｎ＋１）番目のデータはラインメモリ７０に記録
される。セレクタ７２のＡ入力にはラインメモリ７０か
らの信号線７２Ａが、セレクタ７２のＢ入力には加算器
７８からの信号線７２Ｂが接続されており、Ｌｉｎｅ
（ｎ）とＬｉｎｅ（ｎ＋１）との間に前記２つのライン
のデータを平均値で補間した新しいラインデータが選択
されるようにセレクタ７２の制御線７２Ｓを切り換え
る。以上でライン数が２倍に増やされたことになる。

【０００７】次に１ライン中のドット数を２倍に増やす
動作を説明する。図４において、レジスタ９２の入力線
７２Ｃに１ライン中の（Ｍ＋１）番目のドットデータＤ
ｏｔ（Ｍ＋１）がある時にはレジスタ９２の出力線７３
ＡにはＭ番目のドットデータＤｏｔ（Ｍ）が出力されて
いる。加算器７９は２つの入力信号を加算して平均した
値を計算して出力する回路である。従って、加算器７９
の出力７３ＢにはＤｏｔ（Ｍ）とＤｏｔ（Ｍ＋１）の平
均値が出力されてセレクタ７３のＢ端子に入力されてい
る。

【０００８】次に、図７に示すように、セレクタ７３の
出力７３ＣがＤｏｔ（Ｍ）とＤｏｔ（Ｍ＋１）の間に上
記平均値が出力されるように、ドットデータが２倍に補
間されデータ量が２倍に増やされたことになる。

【０００９】次に、これまででライン数、１ライン中の
ドット数がそれぞれ２倍に補間されたデータより各ドッ
トに関して垂直，水平各方向について線形に３点を補間
計算し、もとデータの他に７点、即ち、元のデータに比
較して８倍補間されたデータよりデータの間引きを行
い、任意の縦横比の出力データ数にする動作を説明す
る。

【００１０】まず、垂直方向の２点のドットデータＬｉ
ｎｅ（ｌ）とＬｉｎｅ（ｌ＋１）の２つのデータより以
下のＡ，Ｂ，Ｃ，Ｄ，Ｅ Ａ＝Ｌｉｎｅ（ｌ） Ｂ＝（３／４）Ｌｉｎｅ（ｌ）＋（１／４）Ｌｉｎｅ
（ｌ＋１） Ｃ＝（１／２）Ｌｉｎｅ（ｌ）＋（１／２）Ｌｉｎｅ
（ｌ＋１） Ｄ＝（１／４）Ｌｉｎｅ（ｌ）＋（３／４）Ｌｉｎｅ
（ｌ＋１） Ｅ＝Ｌｉｎｅ（ｌ＋１） を計算する。

【００１１】つまり、図４のラインメモリ７１の入力７
３ＣにＬｉｎｅ（ｌ＋１）、ラインメモリ７１の出力７
１ＡにＬｉｎｅ（ｌ）が存在するとき、加算器８１，８
０，８２の各出力には上記Ｂ，Ｃ，Ｄの計算結果が出力
されている。

【００１２】従って、セレクタ制御回路８４の出力７４
Ｓを切り換えてセレクタ７４の入力Ａ，Ｂ，Ｃ，Ｄ，Ｅ
のいずれか１つ、またはいずれも選択しないことによ
り、データ数を減じることができ、所望のライン数に変
換することができる。

【００１３】次に、水平方向の補間計算の動作について
説明する。水平方向の２点のドットデータＤｏｔ（Ｐ）
とＤｏｔ（Ｐ＋１）の２つのデータについて垂直方向と
同様の計算を行う。

【００１４】つまり、レジスタ９３の入力，出力にそれ
ぞれＤｏｔ（Ｐ＋１）とＤｏｔ（Ｐ）が存在するとき、
加算器８４，８３，８５の出力には前記Ｂ，Ｃ，Ｄのよ
うな比率のＤｏｔ（Ｐ＋１）とＤｏｔ（Ｐ）が出力さ
れ、セレクタ７５のＡ〜Ｅの各入力には、 Ａ＝Ｄｏｔ（Ｐ） Ｂ＝（３／４）Ｄｏｔ（Ｐ）＋（１／４）Ｄｏｔ（Ｐ＋
１） Ｃ＝（１／２）Ｄｏｔ（Ｐ）＋（１／２）Ｄｏｔ（Ｐ＋
１） Ｄ＝（１／４）Ｄｏｔ（Ｐ）＋（３／４）Ｄｏｔ（Ｐ＋
１） Ｅ＝Ｄｏｔ（Ｐ＋１） が入力されることになる。

【００１５】従って、セレクタ制御回路８４の出力の７
５Ｓを切り換えてセレクタ７５の入力Ａ，Ｂ，Ｃ，Ｄ，
Ｅのいずれか１つ、またはいずれも選択しないことによ
り、水平方向のドット数を減じることができ、所望のド
ット数にできる。

【００１６】以上の動作を行うことにより、セレクタ７
５の出力７５Ａにはフレームメモリに格納されていたド
ットデータを垂直，水平それぞれの方向について各ドッ
ト間の平均値で補間して各方向を２倍にしたデータをも
とにして各ドット毎にその間に３点を内挿した後、デー
タを間引くことにより、所望の縦横比のサイズの画面デ
ータを出力できる。従って、画面サイズは原画の縦，横
２倍以下の任意のサイズの画面を構成するデータを出力
することができる。

【００１７】

【発明が解決しようとする課題】従来のデータ変換回路
は以上のように構成されており、『元データを縦，横２
倍に補間した後に３点を内挿する』という構成を採って
いるため、ラインメモリに入力されるデータの周期が元
データの半分になり、これに追従しようとすると高速の
ラインメモリが必要になってくる。

【００１８】この発明は、上記のような従来のものの問
題点を解消するためになされたもので、低速なラインメ
モリが使用でき、安価で高い信頼性を有するデータ変換
回路を提供せんとするものである。

【００１９】

【課題を解決するための手段】この発明に係るデータ変
換回路は、垂直方向の補間を先に行い、その２種類の垂
直補間データの一方をラインメモリに記録し、このライ
ンメモリに記録した垂直補間データを読み出して垂直補
間回路から出力される他方のデータと交互に用いること
により水平方向の補間を行うように構成したものであ
る。

【００２０】

【作用】この発明においては、上述のように構成するこ
とにより、元データより縦方向について補間計算を行な
って２個の計算値を出力し、前記出力のうち１個をライ
ンメモリに記憶するようにしたので、ラインメモリの高
速動作を必要とせず、低速なラインメモリを使用でき
る。

【００２１】

【実施例】

実施例１．以下、本発明の一実施例を図について説明す
る。図１はこの発明の一実施例によるデータ変換回路で
ある。図において、１１は複数のラインからなる画面デ
ータを記憶するフレームメモリからデータがドット単位
で１ラインずつ順次入力され、この１ライン分のデータ
を記憶するラインメモリであり、その入力にはデータバ
ス６１Ａが接続されている。２０はこのラインメモリ１
１の出力とデータバス６１Ａからのデータとを加算し平
均する加算器、２１はこの加算器２０の出力とラインメ
モリ１１の出力とを加算し平均する加算器、２２はこの
加算器２１の出力とラインメモリ１１の出力とを加算し
平均する加算器、２３は加算器２０の出力と加算器２１
の出力とを加算し平均する加算器、２４は加算器２０の
出力とデータバス６１Ａからのデータとを加算し平均す
る加算器、２５はこの加算器２４の出力と加算器２０の
出力とを加算し平均する加算器、２６はデータバス６１
Ａからのデータと加算器２４の出力とを加算し平均する
加算器、１３はラインメモリ１１，加算器２２，加算器
２１，加算器２３，加算器２０，加算器２５，加算器２
４，加算器２６およびデータバス６１Ａからのデータを
選択するセレクタであり、以上の各回路要素１１，２０
〜２６，１３により入力データを垂直方向に補間し２種
類の垂直補間データを同時に出力する垂直方向補間回路
６２ａが構成されている。

【００２２】また、１２はこのセレクタ１３の一方の出
力を１ライン分記憶するラインメモリ、１４はこのライ
ンメモリ１２の出力とセレクタ１３の他方の出力とを選
択するセレクタ、４０はこのセレクタ１４の出力を保持
するレジスタ、３３はこのレジスタ４０の出力とセレク
タ１４の出力とを加算し平均する加算器、２７はこの加
算器３３の出力とレジスタ４０の出力とを加算し平均す
る加算器、２８はこの加算器２７の出力とレジスタ４０
の出力とを加算し平均する加算器、２９は加算器３３の
出力と加算器２７の出力とを加算し平均する加算器、３
０は加算器３３の出力とセレクタ１４の出力とを加算し
平均する加算器、３１は加算器３０の出力と加算器３３
の出力とを加算し平均する加算器、３２は加算器３０と
レジスタ１４の出力とを加算し平均する加算器、１５は
レジスタ４０，加算器２８，加算器２７，加算器２９，
加算器３３，加算器３１，加算器３０，加算器３２およ
びセレクタ１４からのデータを選択するセレクタであ
り、以上の各回路要素１４，４０，２７〜３３，１５に
より垂直補間データのうちのデータ１３Ｂとラインメモ
リ１２の出力とを交互に用いて水平方向の補間を行う水
平方向補間回路６２ｂが構成されている。

【００２３】また、４１はセレクタ１３，１４，１５の
切換を制御するセレクタ制御回路である。１３ＡＳ，１
３ＢＳはセレクタ１３の出力である１３Ａと１３Ｂのそ
れぞれにセレクタ１３の入力Ａ〜Ｉのいずれを出力させ
るかを制御する信号である。１４Ｓはセレクタ１４の制
御信号である。１５Ｓはセレクタ１５の制御信号であ
る。

【００２４】次にこの実施例の動作について説明する。
図１のデータバス６１Ａより入力された第ｎ番目のライ
ンデータＬｉｎｅ（ｎ）はラインメモリ１１に入力され
る。このラインメモリ１１には既に第（ｎ−１）番目の
ラインデータが入力されている。ラインデータＬｉｎｅ
（ｎ）中の第ｍ番目のドットデータＤ（ｎ，ｍ）＝βが
ラインメモリ１１に到着すると、ラインメモリ１１から
Ｌｉｎｅ（ｎ−１）中、ドットデータＤ（ｎ−１，ｍ）
＝αが読み出されて、出力線１１Ａに出力される。従っ
て、加算器２０の２つの入力にはαとβが入力され、加
算器２０の出力２０Ａにはαとβの平均値（α＋β）／
２が出力される。同様な平均値の計算が加算器２１〜２
６で行われ、セレクタ１３の入力Ａ〜Ｉには、 Ａ＝α Ｂ＝（７／８）α＋（１／８）β Ｃ＝（３／４）α＋（１／４）β Ｄ＝（５／８）α＋（３／８）β Ｅ＝（α＋β）／２ Ｆ＝（３／８）α＋（５／８）β Ｇ＝（１／４）α＋（３／４）β Ｈ＝（１／８）α＋（７／８）β Ｉ＝β が入力される。

【００２５】このＡ〜Ｉのデータ中より所望の出力ライ
ンデータを選択するようにセレクタ制御回路４１が動作
し、セレクタ制御信号１３ＡＳ，１３ＢＳを出力する。
このセレクタ１３の出力である信号線１３Ａはラインメ
モリ１２に接続されており、セレクタ１３で選択された
データがラインメモリに順次記録される。

【００２６】一方、セレクタ１３の出力１３Ｂのデータ
はセレクタ１４のＢ入力に接続されており、セレクタ１
４のセレクタ制御信号１４Ｓはこのとき出力にＢ入力を
出力するようになっている。従って、セレクタ１４の出
力１４Ａにはセレクタ１３の入力のうち選択されたＡ〜
Ｉの中の１つが出力されている。レジスタ４０にはＬｉ
ｎｅ（ｎ）とＬｉｎｅ（ｎ−１）の第（ｍ−１）番目の
ドットデータによって上記のような計算がされた結果が
格納されている。

【００２７】つまり、レジスタ４０の出力側には垂直方
向の２点のドットデータと前記２点のドット間を線形に
補間した７点のデータとを合わせた合計９個のデータよ
り選択されたデータが１個格納されている。同様にセレ
クタ４０の入力側には出力側より水平方向に１ドット前
に選択されたデータが格納されている。

【００２８】次に、加算器２７〜３３によってレジスタ
４０の入力側と出力側のデータが線形補間の計算をされ
てセレクタ１５の入力端子Ａ〜Ｉに入力されている。セ
レクタ１５のセレクタ制御信号は所望のデータを選択し
てドット数を所望のドット数になるよう制御されてい
る。

【００２９】以上の動作をデータバス６１Ａから入力さ
れる１ライン分のデータの最後まで行うと、次に、セレ
クタ１４のセレクタ制御信号１４Ｓは出力にＡ入力を出
力するように切り換わり、一方向セレクタのＡ入力端子
にはラインメモリ１２の出力が接線されており、ライン
メモリ１２は先頭アドレスより読み出し動作が始められ
る。ラインメモリ１２にはセレクタ１３で選択されたデ
ータが格納されており、順次読み出され、レジスタ４０
と加算器２７〜３３によって補間データが計算されセレ
クタ１５によって選択されて信号線１５Ａに出力され
る。このようにしてラインメモリ１２のデータが最後ま
で読み出されると、セレクタ１４は再びＢ入力側が入力
されるように制御され、データバス６１Ａにはフレーム
メモリより次のラインデータの読み込みが開始される。

【００３０】以上のデータが順次繰り返されることによ
り、フレームメモリのデータは垂直，水平それぞれの方
向に対して所望のドット数を持つデータに変換されるの
である。

【００３１】次に上記の動作を図２を用いて説明する。
図２において、データバス６１ＡにＬｉｎｅ（ｎ）のデ
ータが読み出されている時にはラインメモリ１１はドッ
トデータごとに読み出しと書き込みが行われている。ラ
インメモリ１１の読み出しデータは加算器２０〜２６に
よって垂直方向に線形補間データに変換されて、セレク
タ１３により２個のデータが選択される。セレクタ１３
により選択された一方のデータは信号線１３Ａを介して
ラインメモリ１２に記録され、セレクタ１４の入力Ａに
入力される。また、セレクタ１３により選択された他方
のデータは信号線１３Ｂを介して直接セレクタ１４の入
力Ｂに入力され、レジスタ４０と加算器２７〜３３で水
平方向に線形補間データに変換されてセレクタ１５によ
り選択され出力線１５Ａに出力される。

【００３２】次に上記の動作を図３を用いて説明する。
図３のように、４点のドットデータを考える。まず、垂
直方向に補間をするために、ラインα１，α２，... の
データをラインメモリ１１に入力しておき、次ラインの
β１，β２，... のデータが入力されるとき、まずライ
ンα１のデータを読み出し、入力されたラインβ１のデ
ータとで補間データを計算し、所望のデータαβ１，α
β２を選択する。同様に、ラインα２，β２のデータに
ついて所望のデータαβ３，αβ４を選択する。同様
に、１ライン全てについて補間データを選択し、垂直方
向に上段にあるものはそのまま水平補間の処理を行い、
所望のデータαβ１０，αβ１１を選択し出力する。ま
た、垂直方向に下段のものはラインメモリ１２に順次記
録し、上段側の処理が終了した後にラインメモリ１２よ
り読み出し、水平補間処理を行い、所望のデータαβ１
２，αβ１３を出力する。

【００３３】このように、上記実施例によれば、入力さ
れたデータを１ライン分の容量を有するラインメモリに
記憶してこの１ライン分の遅延を行なった出力と遅延を
行なわない入力とから垂直方向に７点分補間を行なった
データを演算し、この９つの入力から１ライン全てにつ
いて補間データを選択し、垂直方向に上段にあるものは
そのまま水平補間の処理を行うとともに、垂直方向に下
段のものはラインメモリに順次記録し、上段側の処理が
終了した後にこのラインメモリより読み出し、水平補間
処理を行うようにしたので、ライン同士の間はラインメ
モリより読み出したデータで補間するため、ラインメモ
リは１ドット分ずつ入力されるデータに追従するもので
済み、高速動作を必要としない。従って、低速なライン
メモリを使用することができ、装置を安価に構成でき
る。

【００３４】

【発明の効果】以上のように、この発明に係るデータ変
換回路によれば、垂直補間データを計算した後にその一
方の垂直補間データをラインメモリに記憶するととも
に、他方の垂直補間データをラインメモリから読み出し
たデータと交互に使用して水平方向補間を行うようにし
たので、低速メモリを使用でき、安価かつ信頼性の高い
装置が得られるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ変換回路の回路
図である。

【図２】本発明の一実施例の動作を説明するタイミング
図である。

【図３】本発明の一実施例の動作を説明する図である。

【図４】データ変換回路の従来例を示す回路図である。

【図５】従来および本発明の一実施例によるデータ変換
回路の使用例を示す図である。

【図６】従来例の動作を説明するタイミング図である。

【図７】従来例の動作を説明するタイミング図である。

【符号の説明】

１１ ラインメモリ １２ ラインメモリ １３ セレクタ １４ セレクタ １５ セレクタ ２０ 加算器 ２１ 加算器 ２２ 加算器 ２３ 加算器 ２４ 加算器 ２５ 加算器 ２６ 加算器 ２７ 加算器 ２８ 加算器 ２９ 加算器 ３０ 加算器 ３１ 加算器 ３２ 加算器 ３３ 加算器 ４０ レジスタ ４１ セレクタ制御回路 ６２ａ 垂直方向補間回路 ６２ｂ 水平方向補間回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のラインから構成され各ライン毎に
   ドット単位で順次入力されるデータを垂直方向に補間し
   ２種類の垂直補間データを同時に出力する垂直方向補間
   回路と、 上記２種類の垂直補間データのうちの一方のデータを１
   ライン分記録するラインメモリと、 上記２種類の垂直補間データのうちの他方のデータと上
   記ラインメモリの出力とを交互に用いて水平方向の補間
   を行う水平方向補間回路とを備えたことを特徴とするデ
   ータ変換回路。