JPH0429196A - 画像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、副標本化された画像信号を内挿して原信号を
再生する画像信号処理装置であり、特に、入力された信
号を表示する際に、ブロック分割並列表示を行うマトリ
クス表示型の画像表示装置の画像信号処理装置に関する
ものである。

従来の技術 第３図はこの従来の画像信号処理装置の一例のブロック
図を示すものであり、３１はそれぞれ画像信号が入力さ
れるバッファメモリ、３２は副標本化された信号を内挿
する内挿回路、３３．３４は時系列に入力される画像信
号を並列に出力するためのラインメモリ、３３ａ〜３３
ｄ、３４ａ〜３４ｄは分割ブロックに応したメモリブロ
ックである。第４図は同装置の動作の様子を示すタイミ
ング図であり、（イ）は副標本化された入力信号、（ロ
）は内挿された信号、（ハ）はメモリブロック３３ａに
書き込まれる信号、（ニ）はメモリブロック３３ｂに書
き込まれる信号である。

以上のように構成された従来の画像信号処理装置におい
ては、まず入力される画像信号が内挿処理のためにバッ
ファメモリ３１に対して書き込み。

読み出しが行われる。入力される信号は第４図（イ）に
示すような副標本化されたものであり、同図中「○Ｊは
実際に信号が存在するタイミング、「×」は副標本化に
より欠落したタイミングである。内挿回路３３は、「Ｏ
」のタイミングのデータを用いて、例えば最も単純な内
挿方式として隣接する二つの信号の平均を取るなどして
、欠落部分を内挿し第４図（ロ）に示すように「口］の
信号を生成する。次にこの信号を並列処理するために、
ある１水平期間においては、ラインメモリ３４１に対し
て書き込みが行われ、第４図（ハ）、（ニ）に示すよう
なメモリブロック３４１ａ、３４１ｂ等に対応したデー
タが書き込まれる。また、同時に、別のラインメモリ３
４２内の各メモリブロックからは、１水平期間前に書き
込まれたデータガそれぞれ別々、並列に読み出され、並
列出力がなされる。

発明が解決しようとする課題 しかしながら前記のような構成では、並列出力を行うの
であるから出力段においては低速動作が可能であるのに
、内挿動作を行う内挿回路は高速で処理しなければなら
ず、また、内挿動作を行うためのメモリに加えて、さら
に並列出力への変換を行うためにも原信号の帯域を扱う
ため、２ライン分の高速書き込みの可能なメモリを要し
てしまうという問題点を有していた。

本発明はかかる点に鑑み、副標本化された画像信号を内
挿し、かつ画像信号を分割して並列に表示する画像表示
装置の、内挿回路の低速動作が可能であり、また必要な
メモリの少ない画像信号処理装置を提供することを目的
とする。

課題を解決するための手段 本発明は、副標本化された画像信号が入力される画像表
示装置の表示部の分割数に合わせてＮ個のメモリブロッ
クに分割された所定量の画像信号を記憶する２組のバッ
ファメモリと同順、逆順で読み出させる制御回路と、副
標本化により欠落した欠落信号を内挿するＮ個の内挿回
路と、隣接するメモリブロックのデータを選択し対応す
る内挿回路に入力する選択回路を備えたことを特徴とす
る画像信号処理装置である。

また、読み出し制御回路のかわりにバッファメモリの各
メモリブロックに対し１プロ、りおきに逆順て書き込ま
せる書き込み制御回路を備えた画像信号処理装置である
。

あるいは、分割された各メモリブロックが１フロツク毎
に先入れ先出し型のメモリと先入れ後出し型のメモリの
交互の構成となっている画像信号処理装置である。

作用 本発明は前記した構成により、書き込まれたデータをメ
モリブロンク毎１ブロック毎交互に書き込み時と同順、
逆順で読み出し出力することにより、各メモリブロック
に対応する内挿回路は、隣接するメモリブロックのデー
タを流用して内挿処理をすることができるので、各内挿
回路はそれぞれ独立して並列に内挿動作を行うことがで
き、つまり低速動作が可能となる。また、並列信号に変
換するためのメモリも副標本化された信号を記憶するだ
けのものであるから、その必要な記憶容量も小さくてよ
い。

実施例 第１図は本発明の第１の実施例における画像信号処理装
置のブロック図を示すものである。第１図において、１
１．１２は入力される画像信号を蓄えて並列出力するた
めのバッファメモリ、１１ａ　〜ｌｉｄ、１２ａ　〜１
２ｄは前記ハンファメモリ内のメモリブロック、１３は
各メモリブロックへの読み書きを制御する制御回路、１
４ａ〜１４ｄは各メモリブロックの出力から必要なデー
タを抜き出す選択回路、１５ａ〜１５ｄは副標本化され
ているデータを内挿する内挿回路である。

第２図は同実施例の画像処理装置のタイミング図を示す
ものである。第２図において、（イ）は第１図における
出力ａの様子、（ロ）は第１図メモリブロックａの出力
データ、（ハ）は第１図における出力すの様子、（ニ）
は第１図メモリブロックｂの出力データを示している。

以上のように構成されたこの実施例の画像信号処理装置
において、以下その動作を説明する。説明を簡単にする
ために、入力信号は１データ毎に間引かれた信号であり
、また補完処理は間引かれたデータの同一ライン上の隣
接する２データのみを用いるものとする。

入力される副標本化された画像信号は、制御回路１３の
制御によりバッファメモリ１１．１２のどちらかに書き
込まれる。また同時に、制御回路１３の制御により書き
込まれていないバッファメモリの各メモリブロックから
並列に読み出される。

ここでは書き込みはバッファメモリ１１に対して行われ
、読み出しはバッファメモリ１２から読み出されるとす
る。

バッファメモリ１２には１処理期間前にそれぞれのメモ
リブロック１２ａ〜１２ｄに対してｎ　／　２個ずつの
データが蓄えられている。これらのデータを用いて各内
挿回路１５ａ〜１５ｄは、内挿処理を行い第２図（イ）
に示すようにｎ個のデータを出力する。第２図（イ）、
（ロ）に示すようにメモリブロックａからのデータは書
き込んだ順序で読み出され、例えば同図（イ）のｎ−３
のデータはそのまま出力され、また、ｎ−２のデータは
１つ前のｎ−３データと次のｎ−１データを用いて内挿
回路１５ａで生成される。また、第２図（ハ）（ニ）に
示すようにメモリブロックｂに対しては、制御回路１３
が読み出しのアドレスを制御することにより書き込んだ
順序と逆順で処理がなされる。

出力ａのデータの内、メモリブロック１２ａとメモリブ
ロック１２ｂの境界にあたるｎ、ｎ＋１のデータの処理
であるが、ｎ＋１のデータは、副標本化時に間引かれて
いないのでそのまま出力すに出力できる。ｎのデータに
対してはｎ−１とｎ＋１のデータを用いて内挿処理を行
い出力するのであるが、前記２つのデータの内ｎ−１に
関してはメモリブロック１２ａに記憶されているものを
そのまま使用する。ｎ＋１データは、メモリブロック１
２ｂに記憶されているが第２図（ニ）に示すように、出
力ａが第ｎデータを出力するタイミングではメモリブロ
ック１２ｂの出力にはｎ＋１のデータが現れており、選
択回路１４ａはメモリブロック１２ｂのデータを選択し
内挿回路１５ａにデータを送る。このように、内挿回路
１５ａは内挿処理を行うことが可能である。

標本化パターンが異なり、ｎ−３，ｎ−１ｎ＋１・・・
・・・のデータが間引かれているような場合には、出力
すが第ｎ＋１を出力するタイミングに合わせて、選択回
路１４ｂはメモリブロック１２ａから出力されている第
ｎデータを選択し、内挿回路１５ｂに送ることで生成さ
れる。

以上の動作が各メモリブロックの境界にあたる部分で行
われ、各内挿回路１５ａ〜１５ｄはそれぞれ独立して、
並列に処理を行うことができる、つまり低速での動作が
可能となる。また。処理に必要なメモリは、バッファメ
モリ１１．１２のみであり、このメモリには副標本化さ
れた信号がそのまま記憶されるのであるから、その記憶
容量も小さいものでよい。

以上のようにこの実施例によれば、分割されたメモリブ
ロックに対して１ブロック毎に書き込み時と逆順でデー
タを出力させる制御回路と、該当するメモリブロックの
出力と隣接するメモリブロックの出力とを選択して各ブ
ロックの内挿回路に送る選択回路を設けることにより、
各内挿回路は並列にその処理を行い、低速での動作が可
能となる。また、処理に必要なメモリの容量も小さ（で
よい。

なお、この実施例において隣接ブロックのデータの、制
御回路による逆順処理を読み出し時に行っていたがこれ
は書き込み時に行って良いのは明らかである。

また、各メモリブロックの構成を１ブロンク毎に先入れ
先出し型のメモリと先入れ後出し型のメモリの交互の構
成とすることにより、逆順処理が自動的に行われるよう
になり、制御回路の負担を減らすことができる。

さらに本実施例において内挿処理を同一ラインの２デー
タで行っていたが、同一ライン上の多データを用いたり
、他のラインや他フィールドのデータを用いるような処
理構成でも良いのは言うまでもない。

発明の詳細 な説明したように、本発明によれば、分割処理をして表
示をする画像表示装置の特性を活かして、各内挿回路が
並列処理を行い、低速での動作が可能になり、また、分
割処理に必要なメモリの容量も小さくてすみその実用的
効果は大きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例における画像信号処理装
置のブロック図、第２図は同実施例の動作タイミング図
、第３図は従来の画像信号処理装置のブロック図、第４
図は従来の画像信号処理装置の動作タイミング図である
。 １１．１２・・・・・・バッファメモリ、ｌｌａ〜ｌｉ
ｄ　　１２ａ＝１２ｄ・・・・・・メモリブロック、１
３・・・・・・制御回路、１４ａ〜１４ｄ・・・・・・
選択回路、１５ａ〜１５ｄ・・・・・・内挿回路。

Claims (3)

【特許請求の範囲】
1. （１）副標本化された画像信号が入力される画像表示装
   置の表示部の分割数に合わせてＮ個のメモリブロックに
   分割された所定量の画像信号を記憶する２組のバッファ
   メモリと、前記バッファメモリの各メモリブロックに対
   し１ブロックおきに書き込まれたときと同順、逆順で読
   み出させる制御回路と、副標本化により欠落した欠落信
   号を内挿するＮ個の内挿回路と、隣接するメモリブロッ
   クのデータを選択し対応する内挿回路に入力する選択回
   路を備えたことを特徴とする画像信号処理装置。
2. （２）読み出し制御回路のかわりにバッファメモリの各
   メモリブロックに対し１ブロックおきに逆順で書き込ま
   せる書き込み制御回路を備えた請求項（１）記載の画像
   信号処理装置。
3. （３）分割された各メモリブロックが１ブロック毎に先
   入れ先出し型のメモリと先入れ後出し型のメモリの交互
   の構成となっている請求項（１）記載の画像信号処理装
   置。