JP2008170467A - 平面表示装置及びその信号駆動方法 - Google Patents

Abstract

【課題】分割駆動方式とアスペクト変換が一体化した回路構成、かつ表示部を駆動するに際しても高精細化に適した駆動を行なう。
【解決手段】単位データをそれぞれ格納するｎ個の単位メモリを含むメモリ回路と、前記メモリ回路から読み出された信号が水平ドライバーに供給され、水平方向に複数個に分割した領域が分割駆動される表示部と、１ライン分のデジタル映像信号をｎ個に分割し、ｎ個の単位データを前記ｎ個の単位メモリに供給し、前記ｎ個の単位メモリのそれぞれの書き込みまたは読出しアドレスの方向を選択し、隣り合う前記領域に対するデータの配置順序が逆水平方向となるように前記読出しアドレスを出力するメモリ制御回路と、を有する。
【選択図】図１

Description

本発明は、平面表示装置及びその信号駆動方法に関し、例えば液晶表示装置に有効であり、表示部を分割駆動し、この分割駆動を有効に活用して画角（アスペクト）切換えができるようにしたものである。

アスペクト比が９対１６の平面表示装置において、３対４のアスペクト比の映像信号を表示するためには、アスペクト変換処理が行われる。アスペクト変換処理部はスケーラと称され、ここでは、水平画素数の増減処理、垂直ライン数の増減処理が行われる。
特開２００１−０８６３９１公報 特開２００２−１９９２４８公報

ところで近年は、映像の高精細化と、大画面化が進んでいる。大画面に対応する駆動回路として、画面領域を分割し、それぞれの領域に画素データを独立して入力する、いわゆる分割駆動方式が考えられている。しかしながら分割駆動方式を採用すると、データ入力系路にさらにメモリが必要となる。

この結果、先のアスペクト変換処理部で必要とされるメモリ、及び分割駆動方式のためのメモリが必要となり製造コストが高くなる。

そこでこの発明は、分割駆動方式とアスペクト変換が一体化した回路構成を提供し、かつ表示部を駆動するに際しても高精細化に適した駆動を行なうことができる平面表示装置を提供することを目的とする。

この発明に係る一実施例では、単位データをそれぞれ格納するｎ個の単位メモリを含むメモリ回路と、前記メモリ回路から読み出された信号が水平ドライバーに供給され、水平方向に複数個に分割した領域が分割駆動される表示部と、１ライン分のデジタル映像信号をｎ個に分割し、ｎ個の単位データを前記ｎ個の単位メモリに供給し、前記ｎ個の単位メモリのそれぞれの書き込みまたは読出しアドレスの方向を選択し、隣り合う前記領域に対するデータの配置順序が逆水平方向となるように前記読出しアドレスを出力するメモリ制御回路と、を有する。

上記の手段により、水平方向に例えばｎ個に分割した領域が分割駆動され、かつ、
１ライン分のデジタル映像信号をｎ個に分割し、ｎ個の単位データを前記ｎ個の単位メモリにそれぞれ供給し、前記ｎ個の単位メモリを書き込み読出し制御するので、アスペクト比の切換えが可能であり、さらに、それぞれの書き込みまたは読出しアドレスの方向を選択し、隣り合う前記領域に対するデータの配置順序を逆水平方向にするので、分割駆動による領域の境目での画像のノイズを低減することができる。

以下、図面を参照しながらこの発明の実施の形態を説明する。デジタル映像信号は、入力処理回路１０１を介して、メモリ回路１０２に入力される。メモリ回路１０２は、表示部としての平面表示パネル２１３を分割駆動するために、複数のメモリを有する。例えばアドレスが連続している４つのメモリＭ１−Ｍ４を有する。メモリ回路１０２の各メモリからの読出し信号は、デジタルアナログ変換器（ＤＡＣ）１１２でそれぞれがアナログ変換されて、水平ドライバー２１１に入力される。水平ドライバー２１１においても、メモリに対応したレジスタＲＧ１−ＲＧ４を有する。１水平期間分の信号が水平ドライバー２１１に入力すると、垂直ドライバー２１２により駆動された水平ライン上の画素に、前記１水平期間分の信号が一斉に供給される。上記の表示パネル２１３は例えば、ポリシリコン基板を用いて画素アレイが構築されている。

前記メモリ回路１０２の複数のメモリＭ１−Ｍ４は、メモリ制御回路１０４により、書き込み読出しがコントロールされる。メモリ制御回路１０４は、ワイド表示選択信号と、３：４表示選択信号により、複数のメモリの駆動形態が切換えられる。

タイミング発生回路１０３には、入力デジタル映像信号の同期信号及びクロック信号が入力されている。タイミング発生回路１０３は、同期信号及びクロック信号を用いて各種のタイミング信号を生成している。タイミング発生回路１０３からのタイミング信号で、前記メモリ制御回路１０４の動作シーケンスが決まる。またタイミング発生回路１０３からのタイミング信号で、水平ドライバー２１１、垂直ドライバー２１２の動作シーケンスも決まる。その他、図示していないが、タイミング発生回路１０３からは、入力処理回路１０１、ＤＡＣ１１２にもタイミング信号及びクロック信号が供給されている。

図２は、さらに別の実施の形態であり、入力処理回路１０１内に、補間回路１０１a、選択回路１０１ｂ、遅延回路１０１ｃが設けられた例である。他の部分は図１と同じであり、図１と同一符号を付している。補間回路１０１ａは、例えばライン補間を行なうことができ、また選択回路１０１ｂは、補間ラインと現ラインとの選択切り替えを行なう部分である。また補間回路１０１ａでは、画素補間及びライン補間が行なわれてもよい。遅延回路１０１ｃは、時間調整を行なう回路である。

図３（Ａ)は、９：１６のアスペクト比を持つ表示パネル２１３に対してフル表示された画像の例を示している。図３（Ｂ)−図（D)には、９：１６のアスペクト比を持つ表示パネル２１３に対して、３：４のアスペクト比の画像を表示する例を示している。９：１６を３：４のアスペクト比にするには、右寄せ表示（図３（Ｂ)）、左寄せ表示（図３（C)）、センター表示（図３（D)）がある。

図４（Ａ)、図４（Ｂ)、図５（Ａ)、図５（Ｂ)は、９：１６のアスペクト比を持つ表示パネル２１３に対して、３：４のアスペクト比の画像を表示するために、メモリ回路１０２にどのように画像データが書き込まれたかを示す図である。

図４（Ａ)、図４（Ｂ)から説明する。ここでは、分割駆動される表示パネル２１３の分割駆動領域１−４と、メモリ回路１０２内の４つのメモリＭ１-Ｍ４に対する書き込みアドレス（WRＡ）の関係を示す図である。４つのメモリＭ１-Ｍ４は、水平ラインの画素を４分割する容量の単位メモリである。図４（Ａ)の上の段は、表示パネル２１３が水平方向へ４分割された様子を示している。４つの領域１−４が設定されている。図４（Ａ)の下の段は、縦軸が４つのメモリＭ１-Ｍ４に割り当てられたアドレスの例であり、横軸が時間軸である。この場合、４つのメモリＭ１-Ｍ４は、各領域１−４に割り当てられている。図４（Ａ)の下の段の実線３Ａ１は、メモリに対する書き込みアドレスが変化する様子を示している。図４（Ａ)は、左寄せ表示を行なう場合の書き込みアドレスが変化する様子を示している。

図４（Ｂ)の下の段の実線３Ｂ１も書き込みアドレスが変化する様子を示している。この場合は、右寄せ表示を行なう例であり、しかも、左右反転してデータが書き込まれる例である。

図５（Ａ)も分割駆動される表示パネル２１３の分割駆動領域１−４と、メモリ回路１０２内の４つのメモリＭ１-Ｍ４に対する書き込みアドレス（WRＡ）の関係を示す図である。４つのメモリＭ１-Ｍ４は、水平ラインの画素を４分割する容量の単位メモリである。図５（Ａ)の上の段は、左寄せ表示であり、表示パネル２１３が水平方向へ４分割された様子を示している。４つの領域１−４が設定されている。図５（Ａ)の下の段は、縦軸が４つのメモリＭ１-Ｍ４に割り当てられたアドレスの例であり、横軸が時間軸である。この場合は、４つのメモリＭ１-Ｍ４は、各領域１−４に割り当てられている。メモリＭ１は、アドレスの大きいほうからデータが書き込まれ、メモリＭ２は、アドレスの小さいほうからデータが書き込まれ、メモリＭ３はアドレスの大きい方からデータが書き込まれている。

図５（Ｂ)の下の段の実線５Ｂ３,５Ｂ２,５Ｂ１も書き込みアドレスが変化する様子を示している。この場合は、右寄せ表示を行なう例であり、しかも、左右反転してデータが書き込まれる例である。

図６（Ａ),図６（Ｂ)には、メモリＭ１-Ｍ４に対して、図４（Ａ)の如くデータが書き込まれている状態で、このメモリＭ１-Ｍ４からデータを読み出す際の読出しアドレスの種類を４種類示している。各メモリＭ１-Ｍ４のデータは、１水平期間かかって読み出されそれぞれアナログ変換されて水平ドライバー２１１に供給される。

このようなスロー読出しのために動作が確実となり、特に高速応答が苦手なアナログ転送を行なう装置では有効となる。

図６（Ａ)の場合について説明する。図６（Ａ)の分割駆動領域１−４に矢印を示している。この矢印の方向は、それぞれ、メモリＭ１-Ｍ４からデータが読み出され、水平ドライバー２１１にデータが供給される順番を示している。水平ドライバー２１１は、各メモリＭ１-Ｍ４からの出力データが、それぞれアナログ変換されて書き込まれる４つのレジスタ部を有する。レジスタ部も、各領域１−４に対応して独立してデータを格納する。１水平ライン分の信号が全レジスタ部にセットされたときに、垂直ドライバー２１２により指定された水平ラインの画素に、当該信号が一斉に供給される。

読出しアドレスとしては、アドレス値が異なる４種類の読出しアドレスＲＤＡ１−ＲＤＡ４がある。この４種類の読出しアドレスＲＤＡ１−ＲＤＡ４は、メモリ制御回路１０４から出力され、メモリ回路１０２に供給されている。図６（Ａ）の場合、第１の読出しアドレスＲＤＡ１の変化は、メモリＭ１を書き込み方向とは逆方向に１水平期間に亘ってアクセスする。第２の読出しアドレスＲＤＡ２の変化は、メモリＭ２を書き込み方向とは同じ方向に１水平期間に亘ってアクセスする。第３の読出しアドレスＲＤＡ３の変化は、メモリＭ３を書き込み方向とは逆方向に１水平期間に亘ってアクセスする。第４の読出しアドレスＲＤＡ４の変化は、メモリＭ４を書き込み方向と同じ方向に１水平期間に亘ってアクセスする。

図６（Ｂ)の場合について説明する。図６（Ｂ)の分割駆動領域１−４の矢印は、図６（Ａ)の分割駆動領域１−４の矢印とは逆向きである。したがって、メモリＭ１-Ｍ４に対するデータの読み出し方向も、図６（Ａ)の場合とは逆方向である。

図６（Ｃ）の場合について説明する。図６（Ｃ）は、右寄せ表示を行なうときの例である。図６（Ｃ）は、図４（Ｂ）で説明したような書き込みが行なわれたメモリに対する読出し例を示している。

図６（Ｃ）の分割駆動領域１−４の矢印は、図６（Ａ)の分割駆動領域１−４の矢印と同じ向きである。ただし、図６（Ａ）の場合に比べて、図６（Ｃ）は、右寄せ表示を行なうときの例である。このときは、第１の読出しアドレスＲＤＡ１の変化は、メモリＭ４を書き込み込み方向と同じ方向に１水平期間に亘ってアクセスする。そして第２の読出しアドレスＲＤＡ２の変化は、メモリＭ１を書き込み方向とは逆方向に１水平期間に亘ってアクセスする。第３の読出しアドレスＲＤＡ３の変化は、メモリＭ２を書き込み方向とは同じ方向に１水平期間に亘ってアクセスする。第４の読出しアドレスＲＤＡ４の変化は、メモリＭ４を書き込み方向と逆方向に１水平期間に亘ってアクセスする。

図６（Ｄ）は、第１−第４の読出しアドレスＲＤ１−ＲＤ４の変化方向が図６（Ｃ）とは逆になった例である。

図７（Ａ）、図７（Ｂ）には、センター表示を行う場合、メモリＭ１-Ｍ４の読出しアドレスＲＤＡ１−ＲＤＡ４が変化する様子を示している。メモリＭ１−Ｍ４が図４（Ａ）で説明したように書き込まれているものとする。

図７（Ａ）の例では、読出しアドレスＲＤＡ１の変化は、メモリＭ１とメモリＭ４の各半分のデータを１水平期間の前半と後半で読み出しする。

読出しアドレスＲＤＡ２の変化は、メモリＭ１とメモリＭ２の各半分のデータを１水平期間に亘って読み出しする。読出しアドレスＲＤＡ３の変化は、メモリＭ３とメモリＭ２の各半分のデータを１水平期間に亘って読み出しする。読出しアドレスＲＤＡ４の変化は、メモリＭ３とメモリＭ４の各半分のデータを１水平期間に亘って読み出しする。表示パネル２１３の各領域１−４に対する水平ドライバー２１１に対する信号書き込み方向は、上段の表示パネル２１３に記載した矢印の如くなる。図７（Ｂ）の例は、図７（Ａ）の例に比べて読出し方向が逆になった例である。

上記した図６（Ａ）乃至図７（Ｂ）の例は、メモリＭ１−Ｍ４に対して、図４（Ａ），図４（Ｂ）に示す如くデータが書き込まれた場合の読出し方法を示した。しかし、図５（Ａ）、図５（Ｂ）に示した方法でメモリＭ１−Ｍ４にデータが書き込まれた場合、読出し方法は図８（Ａ）−図９（Ｂ）に示すようになる。

図８（Ａ）から説明する。読出しアドレスＲＤＡ１の変化は、メモリＭ１に対して書き込み方向とは逆方向にアクセスする。読出しアドレスＲＤＡ１の変化は、メモリＭ１のデータを書き込み方向とは逆方向にほぼ１水平期間かかって読出しする。

読出しアドレスＲＤＡ２の変化は、メモリＭ２のデータを書き込み方向と同じ方向にほぼ１水平期間かかって読出しする。読出しアドレスＲＤＡ３の変化は、メモリＭ３のデータを書き込み方向とは逆方向にほぼ１水平期間かかって読出しする。読出しアドレスＲＤＡ４の変化は、メモリＭ４のデータを書き込み方向と同じ方向にほぼ１水平期間かかって読出しする。この結果、表示パネル２１３の各領域１−４に対する信号の水平ドライバー２１１への書き込み方向は、図８（Ａ）の上段の表示パネル２１３の矢印の如くなる。これに対して、各読出しアドレスＲＤＡ１−ＲＤＡ４のアドレス変化方向を図８（Ａ）とは逆方向にした場合、図８（Ｂ）の如くなる。

図８（Ｃ）の例は、図５（Ｂ）に示したようにデータがメモリＭ１−Ｍ４に書き込まれた状態において、当該メモリＭ１−Ｍ４のデータを読み出す例を示している。メモリＭ４は、書き込み方向とは逆方向に変化する読出しアドレスＲＤＡ１によりアクセスされる。メモリＭ１も、書き込み方向とは逆方向に変化する読出しアドレスＲＤＡ２によりアクセスされる。メモリＭ２は、書き込み方向と同じ方向に変化する読出しアドレスＲＤＡ３によりアクセスされる。メモリＭ３は、書き込み方向とは逆方向に変化する読出しアドレスＲＤＡ４によりアクセスされる。この結果、表示パネル２１３の各領域１−４に対する信号の水平ドライバー２１１への書き込み方向は、図８（Ｃ）の上段の表示パネル２１３の矢印の如くなる。これに対して、各読出しアドレスＲＤＡ１−ＲＤＡ４のアドレス変化方向を図８（Ｃ）とは逆方向にした場合、図８（Ｄ）の如くなる。

図９（Ａ）、図９（Ｂ）には、センター表示を行う場合、メモリＭ１-Ｍ４の読出しアドレスＲＤＡ１−ＲＤＡ４が変化する様子を示している。メモリＭ１−Ｍ４が図５（Ａ）で説明したように書き込まれているものとする。

図９（Ａ）の例では、読出しアドレスＲＤＡ１の変化は、メモリＭ１とメモリＭ４の各半分のデータを１水平期間の前半と後半で読み出しする。読出しアドレスＲＤＡ２の変化は、メモリＭ１とメモリＭ２の各半分のデータを１水平期間に亘って読み出しする。読出しアドレスＲＤＡ３の変化は、メモリＭ３とメモリＭ２の各半分のデータを１水平期間に亘って読み出しする。読出しアドレスＲＤＡ４の変化は、メモリＭ３とメモリＭ４の各半分のデータを１水平期間に亘って読み出しする。表示パネル２１３の各領域１−４に対する水平ドライバー２１１に対する信号書き込み方向は、上段の表示パネル２１３に記載した矢印の如くなる。図９（Ｂ）の例は、図９（Ａ）の例に比べて読出し方向が逆になった例である。

上記したように、この発明によれば、水平方向に例えばｎ個に分割した領域が分割駆動される。また、１ライン分のデジタル映像信号がｎ個に分割され、ｎ個の単位データが前記ｎ個の単位メモリにそれぞれ供給される。そして、前記ｎ個の単位メモリが書き込み制御及び読出し制御されるので、アスペクト比の切換えが可能である。しかも、それぞれの書き込みまたは読出しアドレスの方向を選択し、隣り合う駆動領域に対するデータの配置順序が逆水平方向になる。このために、分割駆動された領域の境目での画像のノイズを低減することができる。つまり、水平ドライバー２１１に送られるアナログ信号は、領域の境界で時間的に連続している。このために、伝送ラインにおけるアナログの途切れや急激な変動はない。

図１０には、メモリ回路１０２の内部の具体例を示している。先の説明では、説明をわかり易くするために、メモリＭ１−Ｍ４の一系統を示した。しかし実際には２系統があると便利である。即ち、最初の１水平期間で、メモリＭ１ａ−Ｍ４ａにデータが書き込まれ、次の１水平期間で、メモリＭ１b−Ｍ４ｂにデータが書き込まれる。そして一方の系統のメモリＭ１ａ−Ｍ４ａにデータが書き込まれている間に他方の系統のメモリＭ１b−Ｍ４ｂのデータが読み出される。各メモリのデータはそれぞれデジタルアナログ変換器でアナログ信号に変換される。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

この発明による平面表示装置の一実施形態を示すブロック図である。 この発明による平面表示装置の他の実施形態を示すブロック図である。 図１及び図２に示した表示パネルにおけるアスペクト比の各種形態を示す図である。 図１及び図２に示したメモリ回路へのデータ書き込みの一例を示す説明図である。 図１及び図２に示したメモリ回路へのデータ書き込みの他の例を示す説明図である。 図１及び図２に示したメモリ回路のデータの読出し例を示す説明図である。 図１及び図２に示したメモリ回路のデータの他の読出し例を示す説明図である。 図１及び図２に示したメモリ回路のデータのさらに読出し例を示す説明図である。 図１及び図２に示したメモリ回路のデータのさらにまた他の読出し例を示す説明図である 図１及び図２に示したメモリ回路の内部構成例を示す図である。

符号の説明

１０１・・・入力処理回路、１０２・・・メモリ回路、１０３・・・タイミング発生回路、１０４・・・メモリ制御回路、１１２・・・デジタルアナログ変換器、２１１・・・水平ドライバー、２１２・・・垂直ドライバー、２１３・・・平面表示パネル。

Claims (7)

1. 単位データをそれぞれ格納するｎ個（ｎは整数）の単位メモリを含むメモリ回路と、
   前記メモリ回路から読み出された信号が水平ドライバーに供給され、水平方向に複数個に分割した領域が分割駆動される表示部と、
   １ライン分のデジタル映像信号をｎ個に分割し、ｎ個の単位データを前記ｎ個の単位メモリに供給し、前記ｎ個の単位メモリのそれぞれの書き込みまたは読出しアドレスの方向を選択し、隣り合う前記領域に対するデータの配置順序が逆水平方向となるように前記読出しアドレスを出力するメモリ制御回路と、
   を有する平面表示装置。
2. 単位データをそれぞれ格納するｎ個（ｎは整数）の単位メモリを含むメモリ回路と、
   前記メモリ回路から読み出された信号が水平ドライバーに供給され、水平方向にｎ個に分割した領域が分割駆動される表示部と、
   １ライン分のデジタル映像信号をｎ個に分割し、ｎ個の単位データを前記ｎ個の単位メモリに供給し、前記ｎ個の単位メモリのそれぞれの書き込みまたは読出しアドレスの方向を選択し、隣り合う前記領域に対するデータの配置順序が逆水平方向となるように前記読出しアドレスを出力するメモリ制御回路と、
   を有する平面表示装置。
3. 前記メモリ回路から読み出された信号が水平ドライバーに供給されるとき、デジタルアナログ変換器を介して供給されることを特徴とする請求項１又は２記載の平面表示装置。
4. 前記ｎは、４である請求項１又は２記載の平面表示装置。
5. さらに前記メモリ回路の前段には、デジタル映像信号の補間処理を行う入力処理回路が設けられていることを特徴とする請求項１または２記載の平面表示装置。
6. メモリ回路、メモリ制御回路、及び前記メモリ回路からの信号が水平ドライバーに入力される表示部を有した平面表示装置の駆動方法において、
   前記メモリ回路は、単位データをそれぞれ格納するｎ個（ｎは整数）の単位メモリを含み、前記表示部は、前記メモリ回路から読み出された信号が水平ドライバーに供給され、水平方向に複数個に分割した領域が分割駆動されるものであり、
   前記メモリ制御回路により
   １ライン分のデジタル映像信号をｎ個に分割し、ｎ個の単位データを前記ｎ個の単位メモリに供給し、前記ｎ個の単位メモリのそれぞれの書き込みまたは読出しアドレスの方向を選択し、隣り合う前記領域に対するデータの配置順序が逆水平方向となるように前記読出しアドレスを出力する、
   ことを特徴とする平面表示装置の駆動方法。
7. 前記分割駆動は、前記表示部をｎ個に分割して行なわれることを特徴とする請求項６記載の平面表示装置の駆動方法。

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