JP2001013925A - 表示装置の制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数の画素数、複数の駆動方法の表示装置に
対応できる汎用性の高い表示装置の制御回路を得る。 【解決手段】 映像信号をマルチプレクサ１によって分
割制御する画面の領域毎に分割し、それぞれを複数のメ
モリ部２、３に一時保存する。メモリ部はシリアルに入
力される書き込みラインメモリと、それがパラレルに転
送される読み出しラインメモリを有し、読み出しライン
メモリからはシリアルに出力される。複数のメモリ部の
出力をドライバ５で変換し、表示装置がＬＣＤであれば
画素電圧として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば液晶表示装
置（Liquid Crystal Display；ＬＣＤ）のような、デジ
タル映像信号を基に各画素を制御して表示を行う表示装
置の制御回路に関するものであり、特にデジタル映像信
号を水平方向に多相分割して表示を行う表示装置の制御
回路に関する。

【０００２】

【従来の技術】以下に従来の表示装置の例として、アク
ティブマトリクスＬＣＤの制御回路について説明する。
図１２は従来のＬＣＤ及びその駆動回路のブロック図で
ある。従来の駆動回路は、映像信号が入力されるドライ
バ１０１、垂直方向に伸びる複数のデータ線１０２、水
平方向に伸びる複数のゲート線１０３、データ線１０２
のうちの一本を順に選択するデータ線セレクタ１０４、
ゲート線１０３のうちの一本を順に選択し、これにゲー
ト電圧を印加するゲートドライバ１０５、データ線１０
２とゲート線１０３の格子点にそれぞれ薄膜トランジス
タ（Thin Film Transistor；ＴＦＴ）１０６と共に形成
された画素電極１０７、ドライバ１０１に接続された共
通線１０８、ゲートがデータ線セレクタ１０４に接続さ
れたＴＦＴ１０９を有している。

【０００３】ドライバ１０１にはデジタル信号である映
像信号が外部から入力され、これを一時的に保存（バッ
ファ）して、デジタルアナログ変換（ＤＡ変換）するな
どして、各画素の画素電極に印加する画素電圧を順次出
力する。ゲートドライバ１０５は１水平走査期間毎に一
本のゲート線１０３を選択してゲート電圧を印加し、そ
の行のＴＦＴ１０６を導通状態にする。データ線セレク
タ１０４は複数接続されたＴＦＴ１０９のうちの一つを
選択し、データ線１０２のうちの一本をアクティブにし
て画素電圧をデータ線１０４に印加する。これによっ
て、選択されたデータ線１０２とゲート線１０３の交点
にあるＴＦＴ１０６を介して、これに接続された画素電
極に画素電圧が印加される。そして、シフトクロックが
ハイになると、データ線セレクタ１０４は、次のデータ
線１０２を選択し、これに画素電圧を印加する。以下同
様に、データ線セレクタ１０４は１水平走査期間の間に
左端のデータ線から順に選択し、シフトクロックがハイ
になるたびに次の画素を選択していき、ドライバ１０１
はそれぞれの画素に印加する画素電圧を順次出力する。

【０００４】近年のＬＣＤの表示画素数の増加と高精細
化に伴って、１水平走査期間の間に書き込まなければな
らない画素数が増加している。例えばＶＧＡでは水平方
向の画素数は６４０画素であったが、ＳＸＧＡでは１２
８０画素と２倍になっている。この時、同じ垂直ライン
数であれば１水平期間の長さは変化しないので、画素数
が増加すると、シフトクロックの周波数は高くなり、ひ
とつの画素あたりに電圧を印加するのにかけられる時間
は減少する。更に垂直ライン数が増加すると１水平期間
そのものも短縮される。しかし、ドライバ１０１の動作
速度には上限があり、また、液晶の応答速度にも上限が
ある。

【０００５】これに対し、一行分の映像信号を複数に分
割して複数の画素電極に並列して電圧印加する制御方法
が提案されている。以下にこの例として映像信号を２相
に分割する制御方法について説明する。

【０００６】図１３は２相に分割するＬＣＤの制御回路
のブロック図である。この制御回路は、マルチプレクサ
１２１と２段ドライバ１２２を有し、データ線セレクタ
１２３は一度に２本のデータ線を選択するよう構成され
ている点が図１２の制御回路と異なる。

【０００７】外部より入力される映像信号は、マルチプ
レクサ１２１によって１画素毎交互に２相に分割されて
２段ドライバ１２２に入力される。２段ドライバ１２２
は２画素分のデータを同時に処理して２画素分の画素電
圧を出力する。データ線セレクタ１２３は隣り合うＴＦ
Ｔ１０９を同時に選択し、データ線１０２のうちの隣り
合う２本を同時にアクティブにし、２つの画素電圧を同
時に印加する。例えばデータ線セレクタ１２３は、まず
１列目と２列目のデータ線を選択する。２段ドライバ１
２２は１列目と２列目の画素電圧を出力し、この画素電
極に画素電圧が印加される。次に、シフトクロック２周
期の後、データ線セレクタ１２３は、３列目と４列目の
データ線を同時に選択し、２段ドライバ１２２は３列目
と４列目の画素電圧を出力する。以下、同様にして２画
素ずつ電圧印加していく。このように、複数の画素電極
に同時に電圧印加して制御することで、シフトクロック
複数周期の間画素電圧を印加し続けることができ、画素
数が増加しても画素電圧印加時間を充分に確保すること
ができる。

【０００８】また、表示領域を水平方向にいくつかに分
割して、複数の画素に並列して電圧印加する制御方法が
提案されている。以下にこの例として表示領域を水平２
分割する制御方法について説明する。

【０００９】図１４は水平２領域に分割するＬＣＤの制
御回路のブロック図である。この制御回路は、マルチプ
レクサ１３１とメモリ部１３２、２段ドライバ１３３を
有し、データ線セレクタ１３４は一度に２本のデータ線
を選択するよう構成されている点が図１２の制御回路と
異なる。

【００１０】外部より入力される１行分の映像信号は、
マルチプレクサ１３１に入力される。マルチプレクサ１
３１は、映像信号のうち前半のデータ、即ち画面左半分
のデータをメモリ部１３２に出力し、メモリ部１３２は
これを一時的に保存する。メモリ部１３２は、後半のデ
ータ即ち画面右側半分のデータに同期して前半のデータ
を２段ドライバ１３３に出力する。２段ドライバ１３３
は前半、後半それぞれのデータを基に、画素電圧Ｖ１及
びＶ２を出力する。

【００１１】データ線セレクタ１３４はデータ線１３５
のうちの２本を同時に選択し、２つの画素電圧を同時に
印加する。例えばデータ線セレクタ１２３は、まず１列
目と右半分の最初のデータ線、例えば水平８００画素の
ＬＣＤであれば４０１列目のデータ線１３４ａを選択す
る。２段ドライバ１２２は１列目と４０１列目の画素電
圧を出力し、この画素電極に画素電圧が印加される。次
にデータ線セレクタ１３４は、２列目と４０２列目のデ
ータ線を同時に選択し、２段ドライバ１３３は２列目と
４０２列目の画素電圧を出力する。以下、同様にして２
画素ずつ電圧印加していく。この制御方法によっても、
同様に複数の画素電極に同時に電圧印加して制御するこ
とで、シフトクロック複数周期の間画素電圧を印加し続
けることができ、画素数が増加しても画素電圧印加時間
を充分に確保することができる。

【００１２】このように、映像信号を多相に分割して、
複数の画素に同時に画素電圧を印加することによって、
画素数が増加しても画素電圧の印加時間を確保すること
ができるようになる。

【００１３】

【発明が解決しようとする課題】上述したような、様々
な駆動方法や、様々な画素数の表示装置に対応するため
に、それぞれ別個の制御回路が製造されている。しかし
ながら、それぞれの駆動方法や画素数毎に異なる制御回
路を生産すると、ひとつひとつの種類の制御回路は、生
産量が少なくなり、結果としてそれぞれの制御回路の製
造コストが高くなるという問題が生じる。

【００１４】本発明は、上述したような水平複数領域に
分割してＬＣＤを駆動する制御回路であって、動作が効
率的で、かつ汎用性に富んだ制御回路を提供することを
その目的とする。

【００１５】

【課題を解決するための手段】本発明は上記課題を解決
するためになされ、デジタル映像信号が入力され、これ
に基づいて表示装置の制御を行う制御回路であって、デ
ジタル映像信号を所定の規則に従って分割する分割部
と、分割されたデジタル映像信号をそれぞれ記憶する複
数のメモリ部と、メモリ部の出力を変換して、表示装置
の制御信号を出力するドライバとを有し、メモリ部は、
分割されたデジタル映像信号がシリアルに入力される所
定ワード数の書き込みラインメモリと、書き込みライン
メモリの内容がパラレルにに転送される書き込みライン
メモリと同じワード数を有する読み出しラインメモリ
と、読み出しラインメモリの異なる複数のアドレスにそ
れぞれ接続された複数の出力端子とを有し、出力端子の
一つからシリアルに出力する表示装置の制御回路であ
る。

【００１６】また、表示装置の画面を水平方向に複数領
域に分割して制御し、メモリ部を水平方向の分割数に応
じた個数有する。

【００１７】また、メモリ部の個数は、画面を水平方向
に分割する領域の数と、表示装置の表示原色数との積で
あって、それぞれのメモリ部には、異なる領域もしくは
異なる原色のデジタル映像信号が入力される。

【００１８】また、読み出しラインメモリの出力端子
は、２５６画素もしくは／及び３２０画素もしくは／及
び４００画素分のデータを記憶できるだけのワード数を
備えるようなアドレスに設けられている。

【００１９】更に、複数の出力端子のうちのひとつを選
択するセレクタを有する。

【００２０】

【発明の実施の形態】まず、第１の実施形態として水平
８００画素のＳＶＧＡパネルを、水平２領域分割で単相
の、合計２相分割で制御する制御回路について説明す
る。図１（ａ）、図１（ｂ）は水平２領域２相分割を行
うための制御回路のブロック図である。本実施形態の制
御回路は、入力信号を水平走査期間の前半と後半とに２
分割する分割部としての第１のマルチプレクサ１、前半
の信号が入力される第１のメモリ部２、後半の信号が入
力される第２のメモリ部３、第１、第２のメモリ部それ
ぞれの出力を統合して出力する第２のマルチプレクサ
４、２つの信号が同時に入力され、これをバッファ、デ
ジタルアナログ変換を行う２段ドライバ５を有する。

【００２１】第１、第２のメモリ部２、３はそれぞれシ
リアルで入力される第１の記憶装置としての書き込みラ
インメモリ２ａ、３ａと、書き込みラインメモリのデー
タがパラレルに入力され、シリアルで出力する第２の記
憶装置としての読み出しラインメモリ２ｂ、３ｂを有す
る。

【００２２】映像信号がマルチプレクサ１に入力される
と、マルチプレクサ１は１行分の映像信号のうち、各水
平走査期間の前半の信号、即ち画面左半分の第１の領域
に表示される４００画素分の映像信号を第１のメモリ部
２の書き込みラインメモリ２ａに順次出力する。書き込
みラインメモリは、４００ワードの容量を有するライン
メモリであり、入力信号はまず１番のアドレスに書き込
まれる。本明細書において、ラインメモリとは、所定数
の記憶領域が直列して配置されているのもを指す。そし
て、次の信号が入力されると、１番のアドレスに書き込
まれた信号は、隣の２番のアドレスに転送され、換わっ
て次の信号が１番のアドレスに書き込まれる。以下同様
に、新たに信号が入力される度に記憶された信号は次の
番号のアドレスに転送されていく、シリアル入力がなさ
れる。４００画素分の映像信号が入力されると、書き込
みラインメモリ２ａの記憶領域は全て書き込まれる。次
に、マルチプレクサ１に水平走査期間の後半の信号、即
ち画面右半分の第２の領域に表示される４００画素分の
映像信号が入力され始め、マルチプレクサ１は、これを
第２のメモリ部３の書き込みラインメモリ３ａにシリア
ルに順次出力する。書き込みラインメモリ２ａ、３ａに
それぞれ４００画素分の信号が入力され、４００番のア
ドレスまで信号が入力されると、書き込みラインメモリ
２ａ、３ａは、全ての記憶内容を読み出しラインメモリ
２ｂ、３ｂにパラレルに転送する。読み出しラインメモ
リ２ｂは書き込みラインメモリ２ａと同じワード数（本
実施形態では４００ワード）を有し、書き込みラインメ
モリ２ａのそれぞれのアドレスは、読み出しラインメモ
リ２ｂの同じ番号のアドレスに接続されており、各アド
レスを同時に転送する。この転送は水平ブランキング期
間の間に行われ、転送が終了した後、次の行の映像信号
がマルチプレクサ１に入力され始めると、同様の処理を
繰り返す。

【００２３】一方、読み出しラインメモリ２ｂ、３ｂに
記憶されたデータは、それぞれの第４００アドレスのデ
ータがA-Out1、B-Out1の出力端子からマルチプレクサ４
に出力され、シリアルに２段ドライバ５に入力される。
Out-1（ここで、Out-1とは、A-Out1とB-Out1との総称で
あるとする。）は４００アドレスに接続された出力端子
である。ドライバは、メモリ部から出力されたデータを
基に表示装置の制御信号を生成する回路である。第４０
０アドレスのデータが出力されることによって第１〜第
３９９のアドレスのデータはひとつずつ次の番号のアド
レスに転送される。２段ドライバ５は２画素分のデータ
をバッファして、デジタルアナログ変換を行う等して、
A-Out1の出力に従う電圧Ｖ１を、B-Out1の出力に従う電
圧Ｖ２をそれぞれ制御信号として、選択された画素電極
に出力する。

【００２４】図２は水平２領域２相分割のＬＣＤを示し
ている。データ線セレクタ１１は８００本の出力端子の
うち２つをハイにし、縦方向に伸びるデータ線１２のう
ちの２本を同時に選択するセレクタである。ゲートドラ
イバ１３は複数のゲート線１４のうちの１本を選択し、
これにゲート電圧を印加するドライバである。今、ゲー
ト線１４ａと、データ線１２ａ、１２Ａが選択されてい
るとする。今、Ｖ１とＶ２は、それぞれのラインメモリ
の第１アドレスに記憶されていたデータである。図１の
制御回路の出力Ｖ１は、データ線１２ａを介して１列目
の画素（以降ｎ列目の画素を画素ｎと表記する場合があ
る）に印加され、もう一つの出力Ｖ２はデータ線１２Ａ
を介して画素４０１に印加される。

【００２５】次に、シフトクロック２周期の後、再び読
み出しラインメモリ２ｂ、３ｂの第４００アドレスのデ
ータを読み出し、ドライバ５に入力する。この時第４０
０アドレスに書き込まれているデータは、パラレル転送
直後には第３９９アドレスに書き込まれていたデータで
ある。そして、第４００アドレスのデータが読み出され
ることによって、第２〜第３９９のアドレスのデータが
ひとつ転送される。出力された第４００アドレスのデー
タに基づいて再びＶ１、Ｖ２がドライバ５から出力され
る。図２で、データ線セレクタ１１は、シフトクロック
２周期の後、データ線１２ｂ及び１２Ｂに切り換えて選
択している。これによって、２列目と４０２列目の画素
に電圧が印加される。

【００２６】以下同様にして、３列目と４０３列目、４
列目と４０４列目のように電圧印加していき、４００列
目と８００列目の画素に電圧が印加されると１行の電圧
印加が終了する。その後、水平同期信号が出力されてゲ
ートドライバが次の行のゲート線１４ｂを選択して書き
込みを継続する。

【００２７】次に、第１の実施形態におけるメモリ部
２、３の役割について述べる。映像信号は連続的に図１
の制御回路に入力される。これを画面を左右２つの領域
に分割して電圧印加するために、メモリ部２、３に一時
的に保存することによって、１列目の画素と４０１列目
の画素に印加するデータを同時にドライバ５に出力する
ことができるのである。また、書き込みラインメモリに
はシリアルに入力し、読み出しラインメモリにはパラレ
ルに転送するので、データの書き込みに関して遅延なく
行うことができる。

【００２８】次に、図３のタイミング図を用いて読み出
しラインメモリ２ｂ、３ｂからの読み出し動作をより具
体的に説明する。まずタイミングＡまでで、書き込みラ
インメモリ２ａ、３ａから読み出しラインメモリ２ｂ、
３ｂへのパラレル転送が完了しており、読み出しライン
メモリ２ｂ、３ｂ合わせて１水平ライン分の画素データ
が記憶されているとする。タイミングＡでシフトクロッ
クがハイになると読み出しラインメモリ２ｂに入力され
る２ｂ読み出しクロックがハイになる。すると読み出し
ラインメモリ２ｂは画素１のデータを出力する。この
時、メモリ選択信号はハイになっており、図１のマルチ
プレクサ４は読み出しラインメモリ２ｂの出力を選択し
ており、マルチプレクサ４からは画素１のデータが出力
される。次に一旦ローとなったシフトクロックが再びハ
イになるタイミングＢにおいて、読み出しラインメモリ
３ｂに入力される３ｂ読み出しクロックがハイになる。
すると読み出しラインメモリ３ｂは画素４０１のデータ
を出力する。メモリ選択信号はタイミングＢでローにな
っており、マルチプレクサ４は読み出しラインメモリ３
ｂを選択し、このデータを出力する。次に一旦ローとな
ったシフトクロックが再びハイになるタイミングＣにお
いて、２ｂ読み出しクロックがハイになり、同様にマル
チプレクサ４からは画素２のデータが出力される。ま
た、制御電圧Ｖ１として画素１、Ｖ２として画素４０１
のデータに応じた電圧がドライバ５より出力される。Ｖ
１、Ｖ２の出力は、シフトクロック２周期の間継続して
出力される。以下、図３に図示したように、同様に読み
出し動作が継続する。

【００２９】次に第２の実施形態として水平１６００画
素のＵＸＧＡパネルを、水平４領域分割で単相の、合計
４相分割で制御する制御回路について説明する。図４
（ａ）と図４（ｂ）は水平４領域４相分割を行うための
制御回路のブロック図である。映像信号を４分割する第
１のマルチプレクサ２１、分割された映像信号がそれぞ
れ入力される第１〜第４のメモリ部２２、２３、２４、
２５、各メモリ部それぞれの出力を統合して出力する第
２のマルチプレクサ２６、これをバッファ、デジタルア
ナログ変換を行う４段ドライバ２７を有する。各メモリ
部は図１のメモリ部２、３と同様の構成である。

【００３０】映像信号が入力されるとマルチプレクサ２
１は最初の４００画素分、即ち画面左１／４の第１の領
域の映像信号を第１のメモリ部２２に、次の４００画素
分、即ち画面中央左側の第２の領域の映像信号を第２の
メモリ部２３に、次の４００画素分、即ち画面中央右側
の第３の領域の映像信号を第３のメモリ部２４に、次の
４００画素分、即ち画面右１／４の第４の領域の映像信
号を第４のメモリ部２５にそれぞれ分割して出力する。
各書き込みラインメモリ２２ａ、２３ａ、２４ａ、２５
ａそれぞれにシリアル入力され、水平ブランキング期間
中にこれを読み出しラインメモリ２２ｂ、２３ｂ、２４
ｂ、２５ｂにパラレル転送する。それぞれの第１アドレ
スのデータがA-Out、B-Out、C-Out、D-Outの出力端子か
ら順次マルチプレクサ２６に出力され、シリアルに４段
ドライバ２７に入力される。４段ドライバ２７は４画素
分のデータをバッファして、デジタルアナログ変換を行
う等して画素電極に印加する電圧Ｖ１、Ｖ２、Ｖ３、Ｖ
４を出力する。

【００３１】図５は水平４領域４相分割のＬＣＤを示し
ている。データ線セレクタ１５は１６００本のデータ線
のうち４本を同時に選択するセレクタである。ゲートド
ライバ１３はゲート線１４のうちの１本を選択し、これ
にゲート電圧を印加するドライバである。今、ゲート線
１４ａと、４本のデータ線１２ａが選択されているとす
る。図１の制御回路が出力した制御信号である画素電圧
Ｖ１は、データ線１２ａを介して１列目の画素に、出力
Ｖ２は４０１列目の画素に、Ｖ３は８０１列目の画素
に、Ｖ４は１２０１列目の画素にそれぞれ印加される。

【００３２】次に、図４のマルチプレクサ２６は、再び
読み出しラインメモリ２２ｂ、２３ｂ、２４ｂ、２５ｂ
の第４００アドレスのデータ（パラレル転送直後には第
３９９アドレスに書き込まれていたデータである）を読
み出し、４段ドライバ２７に入力する。図５で、データ
線セレクタ１５は、シフトクロック４周期の後、４本の
データ線１２ｂに切り換えて選択している。これによっ
て、画素２、画素４０２、画素８０２、画素１２０２に
電圧が印加される。

【００３３】以下同様にして、電圧印加していき、画素
４００、画素８００、画素１２００、画素１６００に電
圧が印加されると１行の電圧印加が終了する。その後、
水平同期信号が出力されてゲートドライバが次のゲート
線１４ｂを選択して書き込みを継続する。

【００３４】次に第３の実施形態として水平８００画素
のＳＶＧＡパネルを、水平２領域分割で３相の、合計６
相分割で制御する制御回路について説明する。図１
（ａ）、図１（ｃ）は水平２領域６相分割を行うための
制御回路のブロック図である。読み出しラインメモリか
らのデータ出力の方法と、６段ドライバ７を有する点と
が第１の実施形態と異なる。

【００３５】映像信号がマルチプレクサ１に入力される
と、第１の実施形態と同様にして書き込みラインメモリ
２ａに水平走査期間の前半の、書き込みラインメモリ３
ａに後半の映像信号がそれぞれ記憶され、それぞれ読み
出しラインメモリ２ｂ、３ｂにパラレルに転送される。
マルチプレクサ６は、読み出しラインメモリ２ｂの第１
から第３アドレスのデータをシリアルに読み出し、続い
て読み出しラインメモリ３ｂの第１から第３アドレスの
データをシリアルに読み出して６段ドライバ７に出力す
る。６段ドライバ７は入力された６画素分のデータを基
に画素電圧Ｖ１〜Ｖ６を生成し、出力する。

【００３６】図６は水平２領域６相分割のＬＣＤを示し
ている。データ線セレクタ１６は８００本のデータ線の
うちの６本を同時に選択するセレクタである。ゲートド
ライバ１３は複数のゲート線１４のうちの１本を選択
し、これにゲート電圧を印加するドライバである。今、
ゲート線１４ａと、出力端子１２ａ、１２Ａに接続され
た６本のデータ線が選択されているとする。図１（ｃ）
の制御回路が出力したＶ１、Ｖ２、Ｖ３はそれぞれデー
タ線１２ａを介して１、２、３列目の画素に、Ｖ４、Ｖ
５、Ｖ６はデータ線１２Ａを介して４０１、４０２、４
０３列目の画素に印加される。

【００３７】次に、図１（ｃ）のマルチプレクサ６は、
再び読み出しラインメモリ２ｂ、３ｂの第１〜第３アド
レスのデータ（パラレル転送直後には第４〜第６アドレ
スに書き込まれていたデータ）を読み出し、６段ドライ
バ７に入力され、これに基づいて再びＶ１〜Ｖ６がドラ
イバ７から出力される。図６で、データ線セレクタは、
シフトクロック６周期の後、データ線１２ｂ及び１２Ｂ
に切り換えて選択している。これによって、４、５、６
列目と４０４、４０５、４０６列目の画素に電圧が印加
される。

【００３８】以下同様にして電圧印加していき、４００
列目と８００列目の画素に電圧が印加されると１行の電
圧印加が終了する。その後、水平同期信号が出力されて
ゲートドライバが次のゲート線１４ｂを選択して書き込
みを継続する。

【００３９】次に、図７のタイミング図を用いて読み出
しラインメモリ２ｂ、３ｂからの読み出し動作をより具
体的に説明する。まずタイミングＡまでで、書き込みラ
インメモリ２ａ、３ａから読み出しラインメモリ２ｂ、
３ｂへのパラレル転送が完了しており、読み出しライン
メモリ２ｂ、３ｂ合わせて１水平ライン分の画素データ
が記憶されているとする。タイミングＡ、Ｂ、Ｃでシフ
トクロックがハイになると、読み出しラインメモリ２ｂ
に入力される２ｂ読み出しクロックがこれに同期してそ
れぞれのタイミングでハイになる。すると読み出しライ
ンメモリ２ｂは画素１、２、３のデータを順次出力す
る。この間、メモリ選択信号は継続的にハイになってお
り、図１（ｃ）のマルチプレクサ６は読み出しラインメ
モリ２ｂの出力を選択しており、マルチプレクサ６から
は画素１、２、３のデータが順次出力される。次にシフ
トクロックがハイになるタイミングＤ、Ｅ、Ｆにおい
て、読み出しラインメモリ３ｂに入力される３ｂ読み出
しクロックがこれに同期してそれぞれのタイミングでハ
イになる。すると読み出しラインメモリ３ｂは画素４０
１、４０２、４０３のデータを出力する。この間、メモ
リ選択信号は継続的にローになっており、マルチプレク
サ６は読み出しラインメモリ３ｂを選択し、このデータ
を出力する。次にタイミングＧにおいて、２ｂ読み出し
クロックがハイになり、同様にマルチプレクサ６からは
画素４のデータが出力される。また、図示しないが、タ
イミングＧからは、制御電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、
Ｖ５、Ｖ６として画素１、２、３、４０１、４０２、４
０３のデータに応じた電圧がドライバ７より出力され
る。Ｖ１〜Ｖ６の出力は、シフトクロック６周期の間継
続して出力される。以下、同様に読み出し動作が継続す
る。

【００４０】ところで、ＬＣＤの水平画素数は、上記以
外にも、水平６４０画素のＶＧＡや、水平１０２４画素
のＸＧＡ等画素数の異なるものがある。これらひとつひ
とつに異なる画素数のＬＣＤを制御するためには、書き
込み及び読み出しラインメモリのワード数（アドレスの
総数）をその画素数にあわせて形成すればよい。つま
り、ＶＧＡで水平２領域に分割制御するのであれば、ラ
インメモリのワード数はその１／２の３２０ワード、Ｘ
ＧＡで水平４領域に分割制御するのであれば、その１／
４の２５６ワードとすればよいのである。

【００４１】しかし、それら画素数の異なるＬＣＤごと
に制御回路をつくると、ひとつひとつの生産量が少なく
なり、それぞれの制御回路の製造コストが高くなる。制
御回路に汎用性を持たせ、異なる画素数のＬＣＤに対し
て同じ制御回路を用いてこれを制御できれば、制御回路
の生産量が多くなり、製造コストを抑制することができ
る。

【００４２】このために、図１の読み出しラインメモリ
はそれぞれ第２、第３の出力端子Out2、Out3を有してい
る。（ここで例えばOut1は、A-Out1とB-Out1の総称であ
る。）Out1〜Out3の出力端子は、その出力端子が接続さ
れているアドレスより小さい番号のアドレスのデータを
シリアルに出力する。そして、図１（ｄ）に示すよう
に、マルチプレクサ４と読み出しラインメモリ２ｂ、３
ｂとの間にセレクタ８ａ、８ｂを設け、各出力端子のう
ちのひとつを選択し、アクティブにする。マルチプレク
サは入力されるデータを統合し、ドライバは上述した２
段、６段、もしくはそれ以外の段数のドライバである。
セレクタ８ａ、８ｂはＬＣＤに組み込まれる前に、組み
込まれるＬＣＤの画素数や制御方法にあわせて何れか一
つの出力端子を選択するように設定される。

【００４３】第１の出力端子Out１は上述した実施形態
の出力端子として用いる出力端子であって、ラインメモ
リ２ｂ、３ｂの４００ワード全てを使用する場合の出力
端子である。第１の実施形態のように、水平８００画素
のＳＶＧＡを水平２領域分割する場合や、第２の実施形
態のように、水平１６００画素のＵＸＧＡを水平４領域
分割する場合は出力端子Out１を用いる。

【００４４】第２の出力端子Out２は、ラインメモリの
第３２０アドレスより出力する。即ちこの場合に用いる
ラインメモリのワード数は３２０ワードであり、第３２
１アドレスから第４００アドレスまでのメモリ領域は使
用しない。水平６４０画素のＶＧＡを水平２領域分割す
る場合や、水平１２８０画素のＳＸＧＡを水平４領域分
割する場合には出力端子Out２を用いる。

【００４５】第３の出力端子Out３は、ラインメモリの
第２５６アドレスより出力する。即ち、この場合に用い
るラインメモリのワード数は２５６ワードであり、第２
５７アドレスから第４００アドレスまでのメモリ領域は
使用しない。水平１０２４画素のＸＧＡを水平４領域分
割する場合には出力端子Out３を用いる。

【００４６】出力端子の位置は上記の例に限らない。例
えば８００画素のＳＶＧＡを水平４領域分割するのであ
れば必要なワード数は２００ワードであるので、この場
合は第２００アドレスに出力端子を設ける。その他、必
要性が想定される全てのアドレスに出力端子を設けてお
けばよい。

【００４７】また、ラインメモリの総ワード数は４００
ワードに限るものではない。例えばＸＧＡを水平２領域
分割する場合にはラインメモリの総ワード数は５１２ワ
ードが必要である。このためには総ワード数が５１２ワ
ードのラインメモリが必要である。そして、この途中に
同様の出力端子を複数設ければよい。

【００４８】出力端子を設ける位置は、必要に応じて任
意のアドレスに接続すればよいが、例えばＳＸＧＡの１
／４と、ＶＧＡの１／２とは同じ３２０であるし、ＵＸ
ＧＡの１／４と、ＳＶＧＡの１／２とは同じ４００であ
る。また、コンピュータなどで映像信号を処理する場
合、２５６画素がひとつの目安となる。つまり、現在の
表示装置の規格は、２５６、３２０、４００のいずれか
の倍数であることが多く、今後もそれが踏襲されると考
えられる。従って、２５６、３２０、４００画素分のデ
ータを記憶できるだけのワード数を備えるようなアドレ
スに出力端子を設けることによって、様々な水平画素数
の表示装置に対応できる可能性が高くなり、より汎用性
の高い制御回路とすることができる。本明細書において
ラインメモリのワード数を４００とした意義はこの点に
ある。即ち、４００ワードをラインメモリのワード数と
しておけば、上述の２５６、３２０、４００画素のいず
れの画素数にも柔軟に対応することができる。また、２
５６の倍、５１２画素を単位として画素数が設定される
こともしばしばある。従って、ラインメモリのワード数
は例えば５１２とすれば、上記のいずれの画素数にも対
応できる。ただし言うまでもなく、ワード数を増やせば
それだけ回路面積が増大することになるため、ラインメ
モリのワード数は必要最小限にとどめておくほうがよ
い。

【００４９】また、セレクタ８ａ、８ｂを設ける代わり
に、不要な出力端子をレーザ照射などによって破壊して
もよい。

【００５０】ところで、図８（ａ）に示すように、水平
２領域分割すると、それぞれ左端の画素から順に電圧を
印加する。（以下左から右へ順にスキャンする方向を正
スキャン、右から左を逆スキャンと呼ぶ。）２つの領域
で正スキャンを行うと左領域は画面中央の画素に最後
に、逆に右領域は画面中央の画素に最初に電圧を印加す
る。この印加時間差によって画面中央に輝度差が生じ、
表示品質を低下させる。そこで図８（ｂ）や図８（ｃ）
に示すように左右どちらかの領域を逆スキャンすること
によって画面中央を同じタイミングで電圧印加すると、
この輝度差が現れなくなる。

【００５１】このために、図１（ａ）の読み出しライン
メモリはそれぞれOut4を有している。Out4は、読み出し
ラインメモリの１番目のアドレスから出力する出力端子
である。Out4からの出力は、Out1〜Out3とは逆に、１番
目のアドレスから逆順にシリアルに出力される。そし
て、図１（ｄ）のセレクタ８ａ、８ｂがOut1〜Out4いず
れかの出力端子を選択する。セレクタ８ａ、８ｂがOut4
を選択した場合、それに応じてデータ線セレクタは、逆
順に画素を選択する。

【００５２】水平２領域で３相の６相分割のＬＣＤの制
御を例に、図１（ａ）（ｄ）、図９を用いて説明する。
今、セレクタ８ａはA-Ou t1を、セレクタ８ｂはB-Out4
をそれぞれ選択しているとする。映像信号がマルチプレ
クサ１に入力されると、第１の実施形態と同様にして書
き込みラインメモリ２ａに前半の、書き込みラインメモ
リ３ａに後半の映像信号が記憶され、それぞれ読み出し
ラインメモリ２ｂ、３ｂに転送される。マルチプレクサ
９は、それぞれの読み出しラインメモリ２ｂ、３ｂから
３画素分のデータをそれぞれ読み出す。ここで、読み出
しラインメモリ２ｂからは、第４００、３９９、３９８
番目のアドレスのデータが読み出され、読み出しライン
メモリ３ｂからは、第１、２、３番目のデータが読み出
される。これらのデータを基にドライバ１０が順にＶ１
〜Ｖ６の画素電圧を生成し、図９のＬＣＤに出力する。
データ線セレクタ１６’は、左端及び右端の１２ａ、１
２Ａに接続された６本のデータ線を選択している。これ
によって、１２ａに接続された３本のデータ線を介して
読み出しラインメモリ２ｂの第４００、３９９、３９８
番目のアドレスのデータから生成されたＶ１、Ｖ２、Ｖ
３が、それぞれ１、２、３列目の画素電極に印加され
る。また、１２Ａに接続された３本のデータ線を介し
て、読み出しラインメモリ３ｂの第１、２、３番目のア
ドレスのデータから生成されたＶ６、Ｖ５、Ｖ４が、そ
れぞれ８００、７９９、７９８列目の画素電極に印加さ
れる。

【００５３】そして、シフトクロック６周期の後、再び
読み出しラインメモリ２ｂの第４００、３９９、３９８
番目のアドレスのデータ（パラレル転送直後は３９７、
３９６、３９５番目のアドレス）と、読み出しラインメ
モリ３ｂの第１、２、３番目のアドレスのデータ（同
４、５、６番目）が読み出され、これらを基に生成され
た画素電圧が、１２ｂ及び１２Ｂに接続された６本のデ
ータ線を介して、４、５、６、８９７、８９６、８９５
列目の画素電極に印加される。

【００５４】以下同様に繰り返すことで、図８（ｃ）の
表示制御を行うことができる。

【００５５】図８（ｂ）の表示制御は、図１（ｄ）のセ
レクタ８ａがA-Out4を、セレクタ８ｂがB-Out1をそれぞ
れ選択すれば、ほぼ同様にして行うことができる。

【００５６】次に、図１０のタイミング図を用いて、逆
スキャンを行う場合の読み出しラインメモリ２ｂ、３ｂ
からの読み出し動作をより具体的に説明する。まずタイ
ミングＡまでで、書き込みラインメモリ２ａ、３ａから
読み出しラインメモリ２ｂ、３ｂへのパラレル転送が完
了しており、読み出しラインメモリ２ｂ、３ｂ合わせて
１水平ライン分の画素データが記憶されているとする。
タイミングＡ、Ｂ、Ｃでシフトクロックがハイになる
と、読み出しラインメモリ２ｂに入力される２ｂ読み出
しクロックがこれに同期してそれぞれのタイミングでハ
イになる。すると読み出しラインメモリ２ｂは画素１、
２、３のデータを順次出力する。この間、メモリ選択信
号は継続的にハイになっており、図１（ｄ）のマルチプ
レクサ９は読み出しラインメモリ２ｂの出力を選択して
おり、マルチプレクサ９からは画素１、２、３のデータ
が順次出力される。次にタイミングＤ、Ｅ、Ｆにおい
て、読み出しラインメモリ３ｂに入力される３ｂ読み出
しクロックがこれに同期してそれぞれのタイミングでハ
イになる。すると読み出しラインメモリ３ｂは画素８０
０、７９９、７９８のデータを出力する。この間、メモ
リ選択信号は継続的にローになっており、マルチプレク
サ６は読み出しラインメモリ３ｂを選択し、このデータ
を出力する。次にタイミングＧにおいて、２ｂ読み出し
クロックがハイになり、同様にマルチプレクサ６からは
画素４のデータが出力される。また、図示しないが、タ
イミングＧからは、制御電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、
Ｖ５、Ｖ６として画素１、２、３、８００、７９９、７
９８のデータに応じた電圧がドライバ７より出力され
る。Ｖ１〜Ｖ６の出力は、シフトクロック６周期の間継
続して出力される。以下、同様に読み出し動作が継続す
る。

【００５７】本実施形態のポイントとしては、セレクタ
８ａ、８ｂの選択を変えるだけで制御回路の大幅な変更
をすることなく逆スキャンを行うＬＣＤを制御できるよ
うにすることができる点にある。従って、逆スキャンを
行うＬＣＤとそうでないＬＣＤとで同じ制御回路を用い
ることができ、製造コストを抑制できる。

【００５８】ところで、デジタルビデオカメラなどの電
子ビューファインダ（Electrical View Finder；ＥＶ
Ｆ）等は、撮影者自身を撮影するために、ＥＶＦを反転
させて、撮影レンズ側にＥＶＦの表示領域を向けること
ができるものがある。この時のＥＶＦの表示は、左右を
反転させた鏡像とするものが主流である。図１（ａ）と
図１（ｄ）に示した本発明のＬＣＤ制御回路によれば、
このような鏡像表示にも対応することができる。以下に
鏡像表示の制御動作について説明する。

【００５９】映像信号がマルチプレクサ１に入力される
と、第１の実施形態と同様にして書き込みラインメモリ
２ａに前半の、書き込みラインメモリ３ａに後半の映像
信号が記憶され、それぞれ読み出しラインメモリ２ｂ、
３ｂに転送される。今、セレクタ８ａはA-Out1を、セレ
クタ８ｂはB-Out4をそれぞれ選択している。マルチプレ
クサ９はまずセレクタ８ｂの出力から先に読み込み、次
にセレクタ８ａの出力を読み込む。従って、データは、
読み出しラインメモリ２ｂの第４００、３９９、３９８
アドレスのデータ、読み出しラインメモリ３ｂの第１、
２、３アドレスのデータの順に読み出される。そして、
これらデータを基に、順にＶ１〜Ｖ６の画素電圧を生成
する。これを図９のＬＣＤに印加する。最初、上記と同
様に１２ａ、１２Ａの６本のデータ線が選択されてい
る。そして、第１、２、３、７９８、７９９、８００列
目のそれぞれの画素電極には、順に読み出しラインメモ
リ２ｂの第４００、３９９、３９８アドレスのデータ、
読み出しラインメモリ３ｂの第３、２、１アドレスのデ
ータを基に生成された画素電圧が印加される。

【００６０】次に１２ｂ、１２Ｂに接続された６本のデ
ータ線を介して、第４、５、６、７９７、７９６、７９
５列目の画素電極に順に読み出しラインメモリ２ｂの第
４００、３９９、３９８アドレス（パラレル転送直後は
３９７、３９６、３９５アドレス）のデータ、読み出し
ラインメモリ３ｂの第３、２、１アドレス（同６、５、
４アドレス）のデータを基に生成された画素電圧が印加
される。以下同様にして印加することによって、鏡像表
示の制御を行うことができる。

【００６１】通常表示と鏡像表示の切り替えは、例えば
ＥＶＦを回転させたときに鏡像を表示するための鏡像信
号を出力ような出力回路を設けておき、これに応じて制
御回路の動作も切り替えるようにしておく。

【００６２】次に、図１１のタイミング図を用いて、鏡
像表示を行う場合の読み出しラインメモリ２ｂ、３ｂか
らの読み出し動作をより具体的に説明する。図１０のタ
イミング図とは、読み出しクロック２ｂ、３ｂが入れ替
わり、メモリ選択信号の位相が逆転している点で異なっ
ている。まずタイミングＡまでで、書き込みラインメモ
リ２ａ、３ａから読み出しラインメモリ２ｂ、３ｂへの
パラレル転送が完了しており、読み出しラインメモリ２
ｂ、３ｂ合わせて１水平ライン分の画素データが記憶さ
れているとする。タイミングＡ、Ｂ、Ｃでシフトクロッ
クがローになると、読み出しラインメモリ３ｂに入力さ
れる３ｂ読み出しクロックがこれに同期してそれぞれの
タイミングでハイになる。すると読み出しラインメモリ
３ｂは画素８００、７９９、７９８のデータを順次出力
する。この間、メモリ選択信号は継続的にローになって
おり、図１（ｄ）のマルチプレクサ９は読み出しライン
メモリ３ｂの出力を選択しており、マルチプレクサ９か
らは画素８００、７９９、７９８のデータが順次出力さ
れる。次にタイミングＤ、Ｅ、Ｆにおいて、読み出しラ
インメモリ２ｂに入力される２ｂ読み出しクロックがこ
れに同期してそれぞれのタイミングでハイになる。する
と読み出しラインメモリ２ｂは画素１、２、３のデータ
を出力する。この間、メモリ選択信号は継続的にハイに
なっており、マルチプレクサ９は読み出しラインメモリ
２ｂを選択し、このデータを出力する。次にタイミング
Ｇにおいて、３ｂ読み出しクロックがハイになり、同様
にマルチプレクサ９からは画素７９７のデータが出力さ
れる。また、図示しないが、タイミングＧからは、制御
電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６として画素８
００、７９９、７９８、１、２、３のデータに応じた電
圧がドライバ１０より出力される。Ｖ１〜Ｖ６の出力
は、シフトクロック６周期の間継続して出力される。以
下、同様に読み出し動作が継続する。

【００６３】以上の説明は、理解しやすくするために、
それぞれの駆動方法毎に分けて説明したが、それぞれの
駆動方法を組み合わせて実施した、ひとつの制御回路と
することによって、 様々な画素数 逆スキャン 鏡像表示 のいずれの表示方法に対してもひとつの制御回路によっ
て対応することができる。即ち、例えば図１（ｂ）の制
御回路はセレクタ８ａ、８ｂを省略し、ドライバ５は３
段目以降の端子を用いない多段ドライバ１０である。

【００６４】また、以上の説明は、理解しやすくするた
めに、モノクロームの表示装置で説明したが、もちろん
カラーの表示装置にも適用できる。この場合は、分割す
る領域の数とカラー表示の原色の数の積だけメモリ部が
必要となる。例えばＲＧＢの３色のデータがあって、水
平２領域に分割表示する場合、２組のメモリ部を３色
分、即ち合計６組のメモリ部が必要となる。

【００６５】なお、上記の実施形態では、表示装置の例
としてＬＣＤを用いて説明したが、この限りではない。
例えば有機ＥＬ（Electro Luminescence）素子を用いた
表示装置であれば、制御信号は、「各画素電極に印加す
る電圧Ｖ１」ではなく、「各画素の有機ＥＬ素子に印加
する電圧」であるし、陰極線管（ＣＲＴ；Cathode Ray
Tube）を用いた表示装置であれば、「電子加速電圧」な
どのように読み換えて、様々な表示装置の制御回路とし
て用いることができる。

【００６６】

【発明の効果】上述したように、本発明によれば、シリ
アルに入力される第１の記憶装置と、その記憶内容がパ
ラレルにに転送される第２の記憶装置を備え、第２の記
憶装置の複数の所定アドレスに設けられた複数の出力端
子からシリアルに出力するメモリ部を有するので、様々
な画素数の様々な制御方法ＬＣＤに対応することができ
る。従って、製造コストを低く抑えることができる。

【００６７】また、読み出しラインメモリの出力端子
は、２５６画素もしくは／及び３２０画素もしくは／及
び４００画素分のデータを記憶できるだけのワード数を
備えるようなアドレスに設けられているので、ＶＧＡ、
ＸＧＡ、ＳＸＧＡなど、既存の表示方式で分割制御する
場合に好都合なだけでなく、今後採用される表示方式に
も対応できる可能性が高い。

【図面の簡単な説明】

【図１】本発明の制御回路を示すブロック図である。

【図２】水平２領域単相表示の表示装置を示す図であ
る。

【図３】本発明の制御回路のデータ出力のタイミングチ
ャートである。

【図４】本発明の別の実施形態を示すブロック図であ
る。

【図５】水平４領域単相表示の表示装置を示す図であ
る。

【図６】水平２領域３相表示の表示装置を示す図であ
る。

【図７】本発明の制御回路のデータ出力のタイミングチ
ャートである。

【図８】逆スキャンを説明するための図である。

【図９】逆スキャンを行う表示装置を示す図である。

【図１０】本発明の制御回路のデータ出力のタイミング
チャートである。

【図１１】本発明の制御回路のデータ出力のタイミング
チャートである。

【図１２】従来のアクティブマトリクスＬＣＤ及びその
制御回路を示す図である。

【図１３】従来の２相表示のＬＣＤ及びその制御回路を
示す図である。

【図１４】従来の水平２領域単相表示のＬＣＤ及びその
制御回路を示す図である。

【符号の説明】

１，４，６：マルチプレクサ、 ２，３，２２，２３，
２４，２５：メモリ部 ２ａ，３ａ：書き込みラインメモリ、２ｂ，３ｂ：読み
出しラインメモリ ５，７，１０：ドライバ

フロントページの続き (72)発明者 北川 誠 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5C006 AA01 AF06 BB14 BB16 BC12 BC16 BF05 BF24 FA08 5C058 AA09 BA03 BA20 BA21 BA25 BB12 5C080 AA10 BB05 DD21 EE17 FF11 GG07 GG08 JJ02 JJ04

Claims (7)

【特許請求の範囲】
1. 【請求項１】 デジタル映像信号が入力され、これに基
   づいて表示装置の制御を行う制御回路であって、前記デ
   ジタル映像信号を所定の規則に従って分割する分割部
   と、該分割されたデジタル映像信号をそれぞれ記憶する
   複数のメモリ部と、該メモリ部の出力を変換して、表示
   装置の制御信号を出力するドライバとを有し、前記メモ
   リ部は、前記分割されたデジタル映像信号がシリアルに
   入力される所定ワード数の書き込みラインメモリと、該
   書き込みラインメモリの内容がパラレルに転送される読
   み出しラインメモリと、該読み出しラインメモリの異な
   る複数のアドレスにそれぞれ接続された複数の出力端子
   とを有し、該出力端子の一つからシリアルに出力するこ
   とを特徴とする表示装置の制御回路。
2. 【請求項２】 前記表示装置の画面を水平方向に複数領
   域に分割して制御し、前記メモリ部を水平方向の分割数
   に応じた個数有することを特徴とする請求項１に記載の
   表示装置の制御回路。
3. 【請求項３】 前記メモリ部の個数は、前記画面を水平
   方向に分割する領域の数と、前記表示装置の表示原色数
   との積であって、それぞれの前記メモリ部には、異なる
   領域もしくは異なる原色の前記デジタル映像信号が入力
   されることを特徴とする請求項２に記載の表示装置の制
   御回路。
4. 【請求項４】 前記読み出しラインメモリの出力端子
   は、２５６画素分のデータを記憶できるだけのワード数
   を備えるようなアドレスに設けられていることを特徴と
   する請求項１に記載の表示装置の制御回路。
5. 【請求項５】 前記読み出しラインメモリの出力端子
   は、３２０画素分のデータを記憶できるだけのワード数
   を備えるようなアドレスに設けられていることを特徴と
   する請求項１に記載の表示装置の制御回路。
6. 【請求項６】 前記読み出しラインメモリの出力端子
   は、４００画素分のデータを記憶できるだけのワード数
   を備えるようなアドレスに設けられていることを特徴と
   する請求項１に記載の表示装置の制御回路。
7. 【請求項７】 前記複数の出力端子のうちのひとつを選
   択するセレクタを更に有することを特徴とする請求項１
   乃至請求項６に記載の表示装置の制御回路。