JP4569213B2 - 表示装置および表示装置の駆動方法 - Google Patents

Description

本発明は、表示装置および表示装置の駆動方法に関し、特に電気光学素子を含む画素が行列状に２次元配置されてなる表示装置および当該表示装置の駆動方法に関する。

アクティブマトリクス型の表示装置、例えば、液晶セルを含む画素が行列状に２次元配置されてなる液晶表示装置などでは、高精細化に伴い画素数が増加する傾向にある。このように画素数が増加した場合、映像信号を画素単位で順次書き込む点順次駆動では、１画素当たりの映像信号の書き込み時間が不足してしまうことから、外部から液晶パネルへ映像信号を供給する映像信号入力ラインを複数にし、この複数の映像信号入力ラインから供給される映像信号を同時にサンプリングして複数の画素に供給する複数画素同時サンプリング方式が採用されている（例えば、特許文献１参照）。

複数画素同時サンプリング方式を採用することで、１画素当たりの映像信号の書き込み時間を十分に確保することができる。したがって、ＸＧＡ（eXtended Graphic Array：１０２４×７６８）、ＷＸＧＡ（Wide eXtended Graphic Array：１３８６×７６８）、ＳＸＧＡ（Super eXtended Graphic Array：１４００×１５００）といった比較的高精細なアクティブマトリクス型の表示パネル、さらには、ＳＸＧＡ＋（Super eXtended Graphic Array PLUS：１４００×１０５０）、ＵＸＧＡ（Ultra eXtended Graphic Array：１６００×１２００）、Ｆｕｌｌ ＨＤ（Full High Definition：１９２０×１０８０）といった高精細なアクティブマトリクス型の表示装置では、複数画素同時サンプリング方式を採用することで映像信号の書き込みを良好に行うことができる。

図２０および図２１を用いて、複数画素同時サンプリング方式の概念について説明をする。

図２０は、複数画素同時サンプリング方式で駆動される、それぞれ赤色用、緑色用、青色用の液晶パネル６０Ｒ，６０Ｂ，６０Ｇを備えた３板式プロジェクション液晶表示装置５０である。液晶パネル６０Ｒ，６０Ｇ，６０Ｂは、ＸＧＡフォーマットに対応した液晶パネルであり、複数画素同時サンプリング方式によって水平方向の画素に対して映像信号が６画素ずつ同時に書き込まれていく。

３板式プロジェクション液晶表示装置５０は、外部から供給される赤色用のデジタル映像信号Ｒ、緑色用のデジタル映像信号Ｇおよび青色用のデジタル映像信号Ｂに対してガンマ補正や、色むら補正などを施すＤＳＤコア５１ａを有するＤＳＤ(Digital Signal Driver）５１と、ＤＳＤ５１によって補正処理されたデジタル映像信号をアナログの映像信号に変換し、各液晶パネル６０Ｒ，６０Ｂ，６０Ｇに供給するＬＣＤドライバ５２，５３，５４とを備えている。各液晶パネル６０Ｒ，６０Ｂ，６０Ｇは、それぞれ図示しない水平駆動回路、垂直駆動回路と共に液晶パネルモジュール６１Ｒ，６１Ｇ，６１Ｂに搭載されている。

ＬＣＤドライバ５２，５３，５４は、ＤＳＤ５１から供給されるデジタル映像信号を同時サンプリングするサンプリング数に応じた複数系統のアナログ映像信号に変換する。ＸＧＡフォーマットに対応した液晶パネル６０Ｒ，６０Ｇ，６０Ｂでは、同時サンプリング数を６画素としているため、ＬＣＤドライバ５２，５３，５４は、供給されるデジタル映像信号を、６並列のアナログ映像信号に変換する。

なお、各液晶パネル６０Ｒ，６０Ｇ，６０Ｂを駆動するタイミングパルスは、ＤＳＤ５１のＴＧ（Timing Generator）５１ｂによって生成される。

続いて、図２１に示す液晶パネルモジュール６１Ｒを用いて、複数画素同時サンプリング方式について詳細に説明をする。なお、液晶パネル６１Ｒ，６１Ｇ，６１Ｂにおいて、複数画素同時サンプリング方式はいずれも全く同一となるため、代表して液晶パネル６０Ｒを搭載した液晶パネルモジュール６１Ｒを用いて説明をする。

図２１に示すように、液晶パネルモジュール６１Ｒには、ＬＣＤドライバ５２で変換された６並列のアナログ信号が、映像信号供給ラインＶＳＩＧ１〜ＳＩＧ６を介して供給される。

液晶パネルモジュール６１Ｒは、映像信号供給ラインＶＳＩＧ１〜ＶＳＩＧ６を介して供給される映像信号を、液晶パネル６０Ｒが備える信号ライン６３のうち６本の信号ライン６３に同時にサンプリングする６個のサンプリングスイッチからなるサンプリングスイッチ群ＳＷ₁〜ＳＷ_Nを備えている。

サンプリングスイッチ群ＳＷ₁〜ＳＷ_Nは、水平駆動回路６２から供給されるスイッチパルスに応じて、サンプリングスイッチ群ＳＷ₁，ＳＷ₂，・・・，ＳＷ_N-1，スイッチ群ＳＷ_Nという順に駆動される。これにより、信号ライン６３には、６本単位で映像信号が同時にサンプリングされ、図示しない垂直駆動回路によって選択された行方向の画素６４に映像信号が書き込まれていくことになる。

特開２００３−１２２３２２号公報

一般に、同時サンプリングする画素数は、映像信号の書き込み時間を十分確保する必要があることから、液晶パネルのトランジスタ特性、スイッチ特性などを考慮して、液晶パネルの解像度が高くなるほど多くする必要がある。例えば、ＳＸＧＡでは、同時サンプリング数を１２画素とする必要があり、ＵＸＧＡでは、同時サンプリング数を２４画素とする必要がある。

このように、従来の複数画素同時サンプリング方式の液晶表示装置では、表示フォーマットの違いに応じて同時サンプリング数を変える必要があるため、液晶パネルに供給する映像信号の系統数、つまり、図２０、図２１において、ＬＣＤドライバ５２，５３，５４で変換する並列のアナログ映像信号の系統数も表示フォーマットに応じて変える必要がある。したがって、液晶パネル駆動回路５０を様々な表示フォーマットの液晶パネルに対応させるためには、ＬＣＤドライバ５２，５３，５４が表示フォーマットの数だけ必要になり、コストの増大、装置の大型化といった問題が発生してしまうことになる。

また、複数画素同時サンプリング方式の液晶表示装置では、映像信号とタイミングパルスとの位相関係によってゴーストが発生してしまうといった問題がある。ここに、ゴーストとは、本来表示される画像から重複するようにずれて、同じ画像が表示される現象のことを言う。

ここで、複数画素同時サンプリング方式の液晶表示装置において、左右反転駆動を行う場合を考えると、図２２に示すように、液晶パネル６１Ｒ，６１Ｇ，６１Ｂでのサンプリングスイッチ群ＳＷ₁〜ＳＷ_Nを通常駆動の場合とは逆に開いていく必要がある。また同時に、ＬＣＤドライバ５２，５３，５４でも左右反転駆動に対応した出力制御が必要になる。そのため、ＤＳＤ５１では、ＬＣＤドライバ５２，５３，５４と液晶パネル６１Ｒ，６１Ｇ，６１Ｂとを同時に制御して左右反転駆動に対応する必要があり、回路構成が複雑化する。しかも、ＳＶＧＡ(Super Video Graphic Array：８００×６００)からＦｕｌｌ ＨＤまでの表示フォーマットへの対応を考慮すると、回路規模は膨大なものとなる。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、簡単な構成で様々な表示フォーマットや左右反転駆動に対応できる表示装置および表示装置の駆動方法を提供することにある。

本発明による表示装置は、列方向に配されたｘ（ｘは自然数）本の信号ラインと、行方向に配されたｙ（ｙは自然数）本のゲートラインとの交差部に、電気光学素子を含むｘ×ｙ個の画素が行列配置されてなる表示パネルを有する表示装置であって、ｍ（ｍは自然数）ビットのデジタル映像信号を前記表示パネルの表示フォーマットに準じたデータ配列に変換するデータ配列変換手段と、前記データ配列変換手段によって前記表示フォーマットに準じたデータ配列に変換された前記ｍビットのデジタル映像信号を、並列なｐ（ｐは自然数）相のアナログ映像信号に変換する第１の信号処理手段と、前記第１の信号処理手段によって変換された前記ｐ相のアナログ映像信号をｘ／ｋ（ｋは自然数）相のアナログ映像信号に展開し、この展開したアナログ映像信号をＮ（ＮはＮ≧（ｘ／ｋ）を満たす自然数）本の映像信号供給ラインから選択されたｘ／ｋ本の前記映像信号供給ラインに供給する第２の信号処理手段と、前記ｘ本の信号ラインを、重複することなく隣り合うｋ本の前記信号ラインに分割してなるｘ／ｋ個の信号ライン群のそれぞれから、所望の信号ラインを同一タイミングで１本ずつ順次選択し、この選択した前記信号ラインに、前記ｘ／ｋ本の映像信号供給ラインで供給される前記アナログ映像信号をサンプリングする信号ライン選択手段とを備え、前記データ配列変換手段が、複数の表示フォーマットに対応したアドレス情報をあらかじめ格納する外部メモリと、前記ｍビットのデジタル映像信号を一旦格納する内部メモリとを有し、前記外部メモリに格納されている前記複数の表示フォーマットに対応したアドレス情報の内、前記表示パネルの表示フォーマットに対応したアドレス情報に基づいて、前記内部メモリに格納されている前記ｍビットのデジタル映像信号を読み出すことによってデータ配列の変換を行うことを特徴とする。

本発明による表示装置の駆動方法は、列方向に配されたｘ（ｘは自然数）本の信号ラインと、行方向に配されたｙ（ｙは自然数）本のゲートラインとの交差部に、電気光学素子を含むｘ×ｙ個の画素が行列配置されてなる表示パネルを有する表示装置であって、ｍ（ｍは自然数）ビットのデジタル映像信号を前記表示パネルの表示フォーマットに準じたデータ配列に変換する第１のステップと、前記第１のステップで前記表示フォーマットに準じたデータ配列に変換された前記ｍビットのデジタル映像信号を、並列なｐ（ｐは自然数）相のアナログ映像信号に変換する第２のステップと、前記第１のステップで変換された前記ｐ相のアナログ映像信号をｘ／ｋ（ｋは自然数）相のアナログ映像信号に展開し、この展開したアナログ映像信号をＮ（ＮはＮ≧（ｘ／ｋ）を満たす自然数）本の映像信号供給ラインから選択されたｘ／ｋ本の前記映像信号供給ラインに供給する第３のステップと、前記ｘ本の信号ラインを、重複することなく隣り合うｋ本の前記信号ラインに分割してなるｘ／ｋ個の信号ライン群のそれぞれから、所望の信号ラインを同一タイミングで１本ずつ順次選択し、この選択した前記信号ラインに、前記ｘ／ｋ本の映像信号供給ラインで供給される前記アナログ映像信号をサンプリングする第３のステップとを含み、前記第１のステップでは、複数の表示フォーマットに対応したアドレス情報をあらかじめ外部メモリに格納しておき、前記ｍビットのデジタル映像信号を一旦内部メモリに格納する一方、前記外部メモリに格納されている前記複数の表示フォーマットに対応したアドレス情報の内、前記表示パネルの表示フォーマットに対応したアドレス情報に基づいて、前記内部メモリに格納されている前記ｍビットのデジタル映像信号を読み出すことによってデータ配列の変換を行うことを特徴とする。

本発明によれば、一度に書き込める画素数が、例えば１００個以上というように、従来方式の複数画素同時サンプリング方式と比較して大幅に増えることになり、十分な書き込み時間を確保することができるため、安定した書き込みを実現することが可能になるとともに、表示パネルモジュールを最も高精細な表示フォーマット、例えば、Ｆｕｌｌ ＨＤに対応するように設計しておくことで、アナログ映像信号の展開数の調整、サンプリングのタイミングなどを適宜、変更するといった簡便な調整のみで、どのような表示フォーマットの表示パネルにも柔軟に対応することができる。

また、複数の表示フォーマットに対応したアドレス情報をあらかじめ外部メモリに格納しておき、この外部メモリに格納されているアドレス情報を用いて、表示パネルの表示フォーマットに準じたデータ配列へ変換（並び替え）を行うことで、ＤＳＤのみでの制御となるため、回路構成を非常に簡素化することができるとともに、表示パネルでの回路変更にも柔軟に対応することができる。これにより、ロジックで構成する場合よりも、データ配列（並び替え）に必要な回路を大幅に簡素化することができ、ＳＶＧＡ〜Ｆｕｌ ＨＤの各表示フォーマットにも対応できるようになる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る表示装置、例えば高温ポリシリコンを用いた３板式プロジェクション型液晶表示装置の構成を示すブロック図である。

図１に示すように、本実施形態に係る３板式プロジェクション型液晶表示装置１は、赤色用の液晶パネル９Ｒ、緑色用の液晶パネル９Ｇ、青色用の液晶パネル９Ｇに加えて、外部から供給されるデジタル映像信号に所定の信号処理を施すＤＳＤ(Digital Signal Driver) ２と、液晶パネル９Ｒを駆動するプリドライバ（Pre Driver）３およびポストドライバ(Post Driver) ４と、液晶パネル９Ｇを駆動するプリドライバ５およびポストドライバ６と、液晶パネル９Ｂを駆動するプリドライバ７およびポストドライバ８とを備えた構成となっている。

液晶パネル９Ｒとポストドライバ４とは、図示しない垂直駆動回路等と共に液晶パネルモジュール１０Ｒとしてモジュール化されている。同様に、液晶パネル９Ｇとポストドライバ６とは、図示しない垂直駆動回路等と共に液晶パネルモジュール１０Ｇとしてモジュール化され、液晶パネル９Ｂとポストドライバ８とは、図示しない垂直駆動回路等と共に液晶パネルモジュール１０Ｂとしてモジュール化されている。

ＤＳＤ２は、ＤＳＤコア２ａと、データ並び替え部２ｂと、タイミングジェネレータ(Timing Generator;ＴＧ)２ｃとを有する構成となっている。

ＤＳＤコア２ａは、外部から供給されるＲＧＢの各デジタル映像信号に対して、ガンマ補正や、色むら補正などのデジタル信号処理を施す。ＲＧＢの各デジタル映像信号は、ｍ（ｍは自然数）ビット、例えば１２ビットのパラレルデータとして外部から供給される。この１２ビットという数値は、従来例に係る３板式プロジェクション液晶表示装置５０において、映像信号を１２ビットで扱っていたことに基づいたものであり、設計上流用したにすぎない値である。したがって、この値は１２ビットでなくてもよい。

データ並び替え部２ｂは、ＤＳＤコア２ａでデジタル信号処理されたＲＧＢの各デジタル映像信号を、ＳＶＧＡ、ＸＧＡ、ＷＸＧＡ、ＳＸＧＡ、ＳＸＧＡ＋、ＵＸＧＡ、Ｆｕｌｌ ＨＤといった各表示フォーマットに対応したデータ配列に変換（並び替え）する。また、ＳＶＧＡ〜Ｆｕｌｌ ＨＤのドットクロック４０〜１６２ＭＨｚの広帯域に対応するために１２ビットのデジタル映像信号としてパラレルで出力し、プリドライバ３，５，７に供給する。

これにより、プリドライバ３には、１２ビットのデジタル映像信号がデジタル映像信号Ｒ１，Ｒ２としてパラレルに供給され、プリドライバ５には、１２ビットのデジタル映像信号がデジタル映像信号Ｇ１，Ｇ２としてパラレルに供給され、プリドライバ７には、１２ビットのデジタル映像信号がデジタル映像信号Ｂ１，Ｂ２としてパラレルに入力されることになる。なお、データ並び替え部２ｂは本発明の特徴部分の一つであり、その詳細については後述する。

タイミングジェネレータ２ｃは、プリドライバ３，５，７に供給するタイミングパルスＳ２と、液晶パネルモジュール１０Ｒ，１０Ｇ，１０Ｂに供給するタイミングパルスＳ１とを生成する。プリドライバ３，５，７および液晶パネルモジュール１０Ｒ，１０Ｇ，１０Ｂは、このタイミングパルスＳ１又はＳ２に同期して制御される。

プリドライバ３，５，７は、ＤＳＤ２からパラレル入力されたデジタル映像信号を、それぞれ、映像信号に同期したタイミングパルスＳ２に基づいてｐ（ｐは自然数）相のアナログの映像信号に変換し、それぞれポストドライバ４，６，８に供給する。例えば、プリドライバ３，５，７は、ｐ＝１２として１２相のアナログ映像信号に変換する。なお、以下においては、プリドライバ３，５，７が、ＤＳＤ２から入力されたデジタル映像信号を１２相のアナログ映像信号に変換したものとして説明をする。

また、プリドライバ３，５，７は、それぞれ、液晶パネル９Ｒ，９Ｇ，９Ｂに供給するプリチャージ信号ＰＳＩＧおよびパネル共通ＤＣ電圧ＶＣＯＭも生成する。

次に、液晶パネルモジュール１０Ｒ，１０Ｇ，１０Ｂについて説明をする。各液晶パネルモジュール１０Ｒ，１０Ｇ，１０Ｂは、それぞれが備える液晶パネル９Ｒ，９Ｇ，９Ｂの出力波長領域が異なる以外、全て同じ構成となっているため、代表して液晶パネルモジュール１０Ｒについて説明をする。

図２に示すように、液晶パネルモジュール１０Ｒは、ポストドライバ４と、液晶パネル９Ｒと、垂直駆動回路１２Ａ，１２Ｂと、プリチャージ駆動回路１３と、信号ライン選択スイッチ群１４とを備えている。

ポストドライバ４は、映像信号に同期したタイミングパルスＳ１に基づいて、プリドライバ３から供給される１２相のアナログ映像信号を、ＳＶＧＡ、ＸＧＡ、ＷＸＧＡ、ＳＸＧＡ、ＳＸＧＡ＋、ＵＸＧＡ、Ｆｕｌｌ ＨＤといった各表示フォーマットに対応した出力数分の映像信号に展開し、Ｎ本（Ｎは自然数）の映像信号供給ラインＶＳＩＧ₁〜ＶＳＩＧ_Nおよび信号ライン選択スイッチ群１４を介して液晶パネル９Ｒに供給する。

ポストドライバ４における１２相のアナログ映像信号から、上述した各表示フォーマットに対応した出力数分の映像信号への展開処理は、当該３板式プロジェクション型液晶表示装置１において実行するサンプリング方式に基づく処理である。

３板式プロジェクション型液晶表示装置１のサンプリング方式は、まず、ポストドライバ４で展開された映像信号の出力数分だけ、液晶パネル９Ｒが備える後述する信号ラインを選択し、続いて、選択された信号ラインに対して展開した映像信号を、同一タイミングで１度に書き込むことを数回繰り返して、全ての信号ラインに対してサンプリングを行うといった方式である。以下、このサンプリング方式を信号ライン選択サンプリング方式と呼ぶ。

この信号ライン選択サンプリング方式に基づいて、ポストドライバ４によって展開される映像信号の数（展開数）は、液晶パネル９Ｒの表示フォーマットと、液晶パネル９Ｒの全ての信号ラインに映像信号を書き込む書き込み回数とによって相対的に決定されることになる。

例えば、液晶パネル９Ｒの表示フォーマットが画素数の高い、高精細な表示フォーマットであると、映像信号の展開数を増加させる必要がある。また、液晶パネル９Ｒの全ての信号ラインに映像信号を書き込む回数を減らすと、一度に映像信号を書き込む信号ラインを増やさなくてはいけないため映像信号の展開数も増加させる必要がある。この信号ライン選択サンプリング方式については、後で詳細に説明をする。

液晶パネル９Ｒは、行状に配線された複数のゲートライン（走査ライン）２１と、列状に配線された複数の信号ライン２２と、両ライン２１，２２が交差する箇所に行列状に２次元配置された画素２３とを備えている。

画素２３は、図３に示すように、画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２３１と、このＴＦＴ２３１のドレイン電極に画素電極が接続された液晶セル２３２と、ＴＦＴ２３１のドレイン電極に一方の電極が接続された保持容量２３３とで構成されている。ここで、液晶セル２３２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。ＴＦＴ２１１としては、移動度が高いポリシリコンＴＦＴが用いられる。

ＴＦＴ２３１は、ゲート電極がゲートライン２１に接続され、ソース電極が信号ライン２２に接続されている。また、例えば、液晶セル２３２の対向電極および保持容量２３３の他方の電極がコモンライン２４に対して各画素共通に接続されている。そして、液晶セル２３２の対向電極には、プリドライバ３で生成されるパネル共通ＤＣ電圧ＶＣＯＭが所定の対向電位として各画素共通に与えられる。

垂直駆動回路１２Ａ，１２Ｂは、画素２３が行列状に配列されてなる液晶パネル９Ｒに対して左右に分けて配置されており、各行に対応した出力端がゲートライン２１に接続され、接続された各ゲートライン２１を両側から線順次駆動し、液晶パネル９Ｒの各画素２３を行単位で選択する。

プリチャージ駆動回路１３は、映像信号の書き込みに先立って、あらかじめ、図示しないプリチャージラインを介して、プリドライバ３から供給されたプリチャージ信号ＰＳＩＧを、各信号ライン２２に印加してプリチャージを行う。このプリチャージは、各画素２３に対する映像信号の書き込みに先行する形で行われる。

信号ライン選択スイッチ群１４は、映像信号供給ラインＶＳＩＧ₁〜ＶＳＩＧ_Nを介してポストドライバ４から供給される映像信号を、信号ライン２２にサンプリングするための複数のスイッチからなる。この信号ライン選択スイッチ群１４が備える複数のスイッチは、ＤＳＤ２のタイミングジェネレータ２ｃから供給されるタイミングパルスＳ１に基づいて同一タイミングで切り替えられ、これを複数回繰り返すことで、液晶パネル９Ｒが備える全ての信号ライン２２に対して映像信号をサンプリングする。信号ライン２２にサンプリングされた映像信号は、垂直駆動回路１２Ａ，１２Ｂによって選択された行の画素２３に書き込まれる。

続いて、図４を用いて、信号ライン選択サンプリング方式を実施するにあたって、要求される液晶パネルモジュールの構成を、液晶パネルモジュール１０Ｒを例に採って詳細に説明をする。

図４に示すように、ポストドライバ４に接続されたＮ（Ｎは自然数）本の映像信号供給ラインＶＳＩＧ₁〜ＶＳＩＧ_Nは、それぞれ信号ライン選択スイッチ群１４が備えるスイッチＳＷ₁〜ＳＷ_Nを介して信号ライン２２に接続されている。スイッチＳＷ₁〜ＳＷ_Nは、信号ライン２２の重複することなく隣り合う６本の信号ライン２２に１つずつ設けられており、この６本の信号ライン２２を単位とする信号ライン群の中から、タイミングパルスＳ１が供給される毎に１本の信号ライン２２を選択することになる。

例えば、スイッチＳＷ₁では、最初のタイミングパルスＳ１によるタイミングで信号ライン群の左端にある信号ライン２２が選択され、次のタイミングで右隣にある信号ラインが選択され、順次、残り４本の信号ライン２２が選択されていくことになる。同様に、スイッチＳＷ₁以外のスイッチＳＷ₂〜ＳＷ_Nにおいても、６本の信号ライン群の左端から順にスイッチＳＷ１と同じタイミングで信号ライン２２が選択されていく。

上述したように、各スイッチＳＷ₁〜ＳＷ_Nは、タイミングパルスＳ１によって同時に動作し、それぞれ、１本の信号ライン２２を選択する。したがって、液晶パネル９Ｒが備える全ての信号ライン２２への書き込み回数は、スイッチＳＷ₁〜ＳＷ_Nによる信号ライン２２の選択回数、ここでは６回となる。

スイッチＳＷ₁〜ＳＷ_Nは、液晶パネル９Ｒが備える信号ライン２２に対して、上述したような６本単位で設けてもよいし、例えば、４本単位や、８本単位のように何本単位で設けてもよい。スイッチＳＷ₁〜ＳＷ_Nによる信号ライン２２の選択数を少なくし、設置するスイッチＳＷ₁〜ＳＷ_Nの数を増やすほど、一度にサンプリングできる信号ライン２２の数が多くなるため、信号ライン２２への書き込み時間を十分確保することができるようになる。

図５に、従来方式、つまり複数画素同時サンプリング方式による書き込み時間（６画素を同時サンプリングした場合に必要とされる書き込み時間）Ａに対する、信号ライン選択サンプリング方式において確保可能な書き込み時間Ｂの比を、信号ライン２２の選択数を１，２，４，６，８とした場合のそれぞれについて示す。

図５に示すように、信号ライン選択サンプリング方式では、スイッチＳＷ₁〜ＳＷ_Nによる信号ラインの選択数が少ないほど、従来方式より、多くの書き込み時間を確保できることが分かる。

信号ライン選択スイッチ群１４を構成するスイッチＳＷ₁〜ＳＷ_Nの数Ｎは、液晶パネル９Ｒが同一の表示フォーマットであれば信号ライン２２の選択数によって決定される。例えば、信号ライン２２の選択数が少なくなれば、必要となるスイッチＳＷ₁〜ＳＷ_Nの数は増加し、信号ライン２２の選択数が多くなれば、必要となるスイッチＳＷ₁〜ＳＷ_Nの数は減少することになる。

また、スイッチＳＷ₁〜ＳＷ_Nの数Ｎは、信号ライン２２の選択数が同一であれば液晶パネル９Ｒの表示フォーマットによって決定される。例えば、信号ライン２２の選択数を６本とすると、表示フォーマットがＷＸＧＡの液晶パネル９Ｒでは、行方向の画素数が１３８６個となることから信号ライン２２も１３８６本あり、１３８６／６＝２３１で、Ｎ＝２３１となる。同じく信号ライン２２の選択数を６本とし、表示フォーマットをＦｕｌｌ ＨＤとした場合には、１９２０／６＝３２０となり、Ｎ＝３２０となる。図６に、信号ライン２２の選択数を６本に固定した場合の、表示フォーマット毎に必要となるスイッチＳＷ₁〜ＳＷ_Nの数Ｎを示す。

ところで、図６に示すように、液晶パネル９Ｒの表示フォーマットが、ＳＶＧＡ、ＸＧＡ、ＳＸＧＡ、ＳＸＧＡ＋、ＵＸＧＡの場合、それぞれの信号ライン２２の数は、スイッチＳＷ₁〜ＳＷ_Nによる信号ライン２２の選択数を６とした場合、割り切れないことになる。

したがって、６本未満で、スイッチＳＷ₁〜ＳＷ_Nの選択数６に満たない信号ライン２２が生じてしまうが、この信号ライン２２に対してもスイッチＳＷを１つ割り当てる。例えば、ＳＶＧＡでは、８００／６＝１３３．３３・・・となるため、必要とするスイッチＳＷ₁〜ＳＷ_Nの数を１３４個として対応する。

このとき、液晶パネル９Ｒには、増加させた１個のスイッチＳＷ₁₃₄に対応させるため、ダミーの信号ライン２２とダミーの画素とを付加させる。ＳＶＧＡでは、スイッチＳＷ₁〜ＳＷ₁₃₃までで、１３３×６＝７９８本の信号ライン２２が対応しており、スイッチＳＷ₁₃₄により６本追加されるため、８０４本の信号ライン２２が必要となっている。ＳＶＧＡの表示フォーマットでは、８００本の信号ライン２２があるため、新たに４本のダミーの信号ライン２２が必要となる。

そこで、新たに追加する４本のダミーの信号ライン２２に対応してダミー画素数Ｄも行方向に４個だけ付加する。図６に示す水平画素数は、ダミー画素数Ｄを加味した水平画素数Ｈａである。他の表示フォーマット、ＸＧＡ、ＳＸＧＡ、ＳＸＧＡ＋、ＵＸＧＡに関しても全く同様に液晶パネル９Ｒにダミーの信号ライン２２と、ダミー画素とを追加して、図６に示すように水平画素数を水平画素数Ｈａとすることで、スイッチＳＷ₁〜ＳＷ_Nの数と整合性を取ることが可能となる。

続いて、映像信号供給ラインＶＳＩＧ₁〜ＶＳＩＧ_Nを介してポストドライバ４からスイッチＳＷ₁〜ＳＷ_Nに供給される映像信号について説明をする。ポストドライバ４から映像信号供給ラインＶＳＩＧ₁〜ＶＳＩＧ_Nを介してスイッチＳＷ₁〜ＳＷ_Nに供給される映像信号は、ポストドライバ４において、１２相のアナログ映像信号から展開された映像信号である。

上述したように、本実施形態に係る３板式プロジェクション型液晶表示装置１で実施される信号ライン選択サンプリング方式では、液晶パネル９Ｒの信号ライン２２に対してスイッチＳＷ₁〜ＳＷ_Nによる切り替え操作によって映像信号をサンプリングしている。したがって、スイッチＳＷ₁〜ＳＷ_Nの数だけ、ポストドライバ４から映像信号供給ラインＶＳＩＧ₁〜ＶＳＩＧ_Nを介して供給される映像信号も必要となる。

そこで、ポストドライバ４は、プリドライバ３から供給される１２相の映像信号を、液晶パネル９Ｒの表示フォーマットと、液晶パネル９Ｒが備える信号ライン２２への書き込み回数とによって決定されるスイッチＳＷ₁〜ＳＷ_Nの数だけ展開し、出力することになる。

図７に、スイッチＳＷ₁〜ＳＷ_Nによる信号ライン２２の選択数を６本とした場合の、表示フォーマット、ＳＶＧＡ、ＸＧＡ、ＷＸＧＡ、ＳＸＧＡ、ＳＸＧＡ＋、ＵＸＧＡ、Ｆｕｌｌ ＨＤ毎のポストドライバ４からの映像信号の出力数、つまり展開数を示す。このように、ポストドライバ４からの映像信号の展開数は、液晶パネル９Ｒの表示フォーマットと、スイッチＳＷ₁〜ＳＷ_Nの信号ライン２２の選択数とによって決定されることになる。

このことから、液晶パネル９Ｒの信号ライン２２の数をｘ本とし、スイッチＳＷ₁〜ＳＷ_N１個あたりの信号ライン２２の選択数をｋとすると、スイッチＳＷ₁〜ＳＷ_Nは、重複することなく隣り合ったｋ本の信号ラインからなるｘ／ｋ個の信号ライン群、各々に対して必要となるため、ポストドライバ４による展開数もｘ／ｋ相となる。

また、図７に示した総展開数とは、プリドライバ３からポストドライバ４に供給されるｐ相のアナログ映像信号、１相あたりの展開数を示したものである。例えば、ｐ＝１２とすると、Ｆｕｌｌ ＨＤにおいては、ポストドライバ４が、図８（ａ）に示すように１２相のアナログ映像信号をそれぞれ２７相のアナログ映像信号に展開することになる。

このとき、２７相に展開された映像信号は、合計１２×２７＝３２４本となるが、表示フォーマットがＦｕｌｌ ＨＤ、信号ライン２２の選択数が６本の場合に必要となるスイッチＳＷ₁〜ＳＷ_Nの数から、ポストドライバ４による出力数は３２０本となるため、４本の映像信号はダミー端子等に供給し、出力しないようにする。それ以外の３２０本の映像信号は、ポストドライバ４に接続されている３２０本の映像信号供給ラインＶＳＩＧ₁〜ＶＳＩＧ₃₂₀に供給されることになる。

同様に、液晶パネル９Ｒの表示フォーマットがＵＸＧＡ、ＳＸＧＡ＋、ＳＸＧＡ、ＷＸＧＡ、ＸＧＡ、ＳＶＧＡである場合、ポストドライバ４は、１２相の映像信号を、図７で示した総展開数で展開し、展開した映像信号を、図８（ｂ），（ｃ），（ｄ），（ｅ），（ｆ），（ｇ）に示すように、映像信号供給ラインＶＳＩＧ１〜ＶＳＩＧＮを間引くようにして出力する。

したがって、３板式プロジェクション型液晶表示装置１では、液晶パネルモジュール９Ｒのポストドライブ４の出力ピン数、さらに物理的に配線する映像信号供給ラインＶＳＩＧ₁〜ＶＳＩＧ_Nの本数Ｎ、信号ライン選択スイッチ群１４に用意するスイッチＳＷ₁〜ＳＷ_Nの数Ｎを、最も高精細な表示フォーマット、例えば、Ｆｕｌｌ ＨＤに対応するように設計しておくことにより、どのような表示フォーマットの液晶パネルを使用した場合でも、ポストドライバ４によってプリドライバ３から供給されるｐ相のアナログ映像信号の展開数を調整し、ＤＳＤ２によってタイミングパルスなどを適宜、変更するといった簡便な調整のみで柔軟に対応することができる。

また、ポストドライバ４で展開され、映像信号供給ラインＶＳＩＧ₁〜ＶＳＩＧ_Nに供給された映像信号は、信号ライン選択スイッチ群１４が有する各スイッチＳＷ₁〜ＳＷ_Nに供給され、タイミングパルスＳ１が供給される毎に、各スイッチＳＷ₁〜ＳＷ_Nが選択する信号ライン２２に供給され、垂直駆動回路１２Ａ，１２Ｂで選択されたゲートライン２１上の画素２３に書き込まれていくことになる。

例えば、スイッチＳＷ₁〜ＳＷ_Nの信号ライン２２の選択数が６本であるとすると、最初のタイミングで、図９（ａ）に示すように左端の画素から５画素間隔に配列されている画素に対して映像信号が同時に書き込まれ、続くタイミングでは、図９（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）に示すように右隣の画素に順次、映像信号が書き込まれていくことになる。

したがって、信号ライン選択サンプリング方式では、同じタイミングで書き込まれる画素が、隣り合っておらず常に所定の画素間隔を保っているため、例え、映像信号とタイミングパルスとの位相関係がずれた場合でも他の画素に影響を与えることがない。つまり、複数画素同時サンプリング方式のように、映像信号とタイミングパルスの位相関係がずれた場合に、本来書き込まれるはずの映像信号以外にも、映像信号が入り込んでしまうことで生ずるゴーストの発生要因を完全に除去することができる。

上述の説明では、プリドライバ３、ポストドライバ４、液晶パネル９Ｒを用いて説明をしたが、プリドライバ５，ポストドライバ６で駆動する液晶パネル９Ｇや、プリドライバ７、ポストドライバ８で駆動する液晶パネル９Ｂの場合も全く同様に信号ライン選択サンプリング方式が実行される。

このように、３板式プロジェクション型液晶表示装置１によって実行される信号ライン選択サンプリング方式では、従来技術として実施されている複数画素同時サンプリング方式に比べ、一度に書き込める画素数が、例えば、６個から１００個以上というように大幅に増加しており、倍以上の書き込み時間を確保することができるため、安定した書き込み動作を行うことができる。また、様々な表示フォーマットの液晶パネルに対して、ＩＣの変更などをすることなく同一のシステム構成で対応することができる。特に、高解像度のＳＸＧＡ＋、ＵＸＧＡ、Ｆｕｌｌ ＨＤにおいてはシステム構成を大幅に簡略化することができるようになる。

続いて、本発明の特徴部分の一つである、ＤＳＤ２内のデータ並び替え部２ｂの詳細について説明する。

図１０は、データ並び替え部２ｂの構成の一例を示すブロック図である。図１０に示すように、データ並び替え部２ｂは、デジタル映像データを一旦蓄えておくための内部メモリ３１と、この内部メモリ３１を制御するための制御信号を生成する制御信号生成部３２と、読み出し用のメモリ３３と、アドレス情報を格納する外部メモリ３４とを有する構成となっている。内部メモリ３１および外部メモリ３４は、使用するプロセスやデバイスによって異なる。

内部メモリ３１は、デジタル映像データの書き込み動作と読み出し動作とを交互に行うためにＲＧＢそれぞれ２つずつ設けられている。すなわち、Ｒ用に内部メモリ３１Ｒ１，３１Ｒ２が、Ｇ用に内部メモリ３１Ｇ１，３１Ｇ２が、Ｂ用に内部メモリ３１Ｂ１，３１Ｒ２がそれぞれ設けられている。そして、一方の内部メモリにデータを書き込んでいるときに、他方の内部メモリからデータを読み出し、次に一方の内部メモリからデータを読み出しているときに、他方の内部メモリにデータを書き込むという動作を繰り返して行うようにする。

制御信号生成部３２は、内部メモリ３１に供給する制御信号、例えば書き込みアドレス信号ｗａｄｄｒ、書き込みイネーブル信号ｗｅｎｂおよび読み出しイネーブル信号ｒｅｎｂと、読み出し用のメモリ３３に供給する制御信号、例えば読み出しイネーブル信号ｒｅｎｂおよび左右反転／通常駆動切替用信号ｒｇｔを生成する。

読み出し用のメモリ３３は、正像画像を表示するときに用いる通常駆動用のメモリと、鏡像画像を表示するときに用いる左右反転用のメモリとからなり、データの読み出し時に内部メモリ３１Ｒ１，３１Ｒ２，３１Ｇ１，３１Ｇ２，３１Ｂ１，３１Ｒ２に対してアドレス信号ｒａｄｄｒに供給する。

このアドレス信号ｒａｄｄｒの基になるアドレス情報は、外部メモリ３４に各表示フォーマットに対応したアドレス情報と、左右反転に対応したアドレス情報との２つの情報としてあらかじめ格納されている。そして、この外部メモリ３４に格納されているアドレス情報を読み出し用のメモリ３３に転送することで、常に外部メモリ３４のアドレス情報を適用する状態で内部メモリ３１からのデータの読み出しが行われる。

すなわち、本例に係るデータ並び替え部２ｂは、外部メモリ３４を用いたＬＵＴ（ルックアップテーブル）方式によるアドレス制御でのデータの並び替えを行う構成となっている。

上記構成のデータ並び替え部２ｂにおける一連の動作を説明するために、図１１を用いて説明する。なお、図１１には、図１０の構成を簡略化して示しており、図中、図１０と同等部分には同一符号を付して示している。

図１１に示すように、内部メモリ３１は、内部メモリ３１Ｒ１，３１Ｇ１，３１Ｂ１に相当するメモリ（ＲＡＭ１）３１１と、内部メモリ３１Ｒ２，３１Ｇ２，３１Ｂ２に相当するメモリ（ＲＡＭ２）３１２とから構成されている。読み出し用のメモリ３３は、正像画像を表示するときに用いる通常駆動用のアドレスメモリ３３１と、鏡像画像を表示するときに用いる左右反転用のアドレスメモリ３３２とから構成されている。

ここでは、説明のために、図１２に示すように、入力されるデジタル映像データが１８個入力で、信号ラインの選択数が３本選択とする。実際には、ＳＶＧＡ以上の表示フォーマットとなるため、信号ラインは８００本以上となる。

液晶パネル９Ｒ，９Ｇ，９Ｂでは、信号ラインの選択数が３本であるため、スイッチＳＷ₁〜ＳＷ_Nを１，２，３の順に開閉して画素２３に映像信号を書き込むことになる。このとき、スイッチＳＷ₁〜ＳＷ_Nの開閉方向は常に一定のため、通常駆動時には図１３に示す順番でデータを書き込む必要があり、左右反転時には図１４に示す順番でデータを書き込む必要がある。

データ並び替え部２ｂでは、この通常駆動時と左右反転時とのデータの並び替えが行われる。すなわち、データ並び替え部２ｂにおいて、入力されたデジタル映像データは、一旦内部メモリ３１に書き込まれる。この内部メモリ３１へのデータ書き込み時のタイミング関係を図１５に示す。

次に、各表示フォーマットおよび左右反転に対応して外部メモリ３４にあらかじめ格納されているアドレス情報の中から、液晶パネル９Ｒ，９Ｇ，９Ｂの表示フォーマットに対応したアドレス情報を、外部メモリ３４からデータ並び替え部２ｂ内の読み出し用のメモリ３３に転送し、当該メモリ３３に格納する。

このとき、液晶パネル９Ｒ，９Ｇ，９Ｂの表示フォーマットに対応した通常駆動用のアドレス情報が通常駆動用のメモリ３３１に、左右反転用のアドレス情報が左右反転用のメモリ３３２にそれぞれ格納される。このメモリ３３１／３３２に格納されたアドレス情報が読み出し時のアドレスとなる。内部メモリ３１からのデータ読み出し時のタイミング関係を図１６に示す。

読み出し時には、読み出し用のメモリ３３（３３１／３３２）を順次参照することで、データ並び替えに必要なアドレスデータを読み出し用のメモリ３３から読み出し、当該アドレスデータに対応したアドレス位置に格納されている映像データを内部メモリ３１１，３１２から読み出して出力することになる。

左右反転の場合には、制御信号生成部３２から左右反転／通常駆動切替用信号ｒｇｔが出力され、読み出し用のメモリ３３（３３１／３３２）に供給されることで、データ並び替えに必要なアドレスデータを参照するメモリ３３を、図１７に示すように、通常駆動用のメモリ３３１から左右反転用のメモリ３３２に変更することで簡単に対応することができる。

また、図１８に示すように、液晶パネル９Ｒ，９Ｇ，９ＢでのスイッチＳＷ₁〜ＳＷ_Nの開閉順が（１→２→３）から（２→１→３）に変更されることによって書き込み順が変更される場合、外部メモリ３４にあらかじめ格納するスイッチＳＷ₁〜ＳＷ_Nの開閉順に対応したアドレス情報を図１９に示すように変更することで簡単に対応が可能になる。これにより、外部メモリ３４のアドレス情報を任意に設定（変更）するだけで、液晶パネル９Ｒ，９Ｇ，９Ｂの内部構成にも柔軟に対応することができる。

上述したように、信号ライン選択サンプリング方式を採用する３板式プロジェクション型液晶表示装置１において、データ並び替え部２ｂでの映像データの並び替えを、外部メモリ３４を用いたＬＵＴ方式によるアドレス制御によって行うようにしたことで、ＤＳＤ２のみでの制御となるため、回路構成を非常に簡素化することができるとともに、各表示フォーマットに対応した通常駆動、左右反転駆動のアドレス情報を外部メモリ３４にあらかじめ格納しておくことで、液晶パネル９Ｒ，９Ｇ，９Ｂでの回路変更にも柔軟に対応することができる。これにより、ロジックで構成する場合よりも、データ配列（並び替え）に必要な回路を大幅に簡素化することができ、ＳＶＧＡ〜Ｆｕｌ ＨＤの各表示フォーマットと左右反転に対応できるとともに、どのような書込み順にも対応できる。

すなわち、特に信号ライン選択サンプリング方式では、１ラインの各画素に対するデータの書き込みが順番に行われるのではなく、飛び飛びに行われることから、表示フォーマットの変更に対してロジックの変更で対応する構成を採るものとすると、左右反転にも対応する必要があるため回路規模が膨大なものになる。これに対して、外部メモリ３４を用いたＬＵＴ方式によるアドレス制御によってデータの並び替えを行う構成を採ることで、各表示フォーマットや左右反転に対応した回路構成を採る必要がないため、データ並び替えに必要な回路を大幅に簡素化できるとともに、外部メモリ３４のアドレス情報を変更するだけで済むことになる。

しかも、従来技術の場合には、ＬＣＤドライバと液晶パネルとを同時に制御して左右反転表示に対応することになることから、ＤＳＤに対して外部からアドレス変更のための制御信号を入力する端子ピンを必要とし、また３板式プロジェクション型液晶表示装置にあっては、液晶パネル９Ｒ，９Ｇ，９Ｂを通過した光を合成するダイクロイックプリズムに対して、当該プリズムを透過する側の光路に配されるパネルと、反射する側の光路に配されるパネルとでは走査方向が逆であることから、ＤＳＤに対してアドレス変更のための制御信号を２系統入力する必要があるため計２個の端子ピンが必要となる。これに対して、外部メモリ３４を用いたＬＵＴ方式によるアドレス制御によってデータの並び替えを行う構成を採ることで、アドレス変更のための制御信号をＤＳＤ２に与える必要がないため、計２個の端子ピンが不要になるという利点もある。

なお、上記実施形態では、外部メモリ３４には、複数の表示フォーマット毎に、各表示フォーマットに対応した通常駆動のアドレス情報と左右反転駆動のアドレス情報とをあらかじめ格納しておくとしたが、各表示フォーマットに対応した通常駆動のアドレス情報のみを格納しておくようにしても、左右反転駆動には対応できないが、外部メモリ３４を用いたＬＵＴ方式によるアドレス制御によってデータの並び替えを行うことで、それ相応の作用効果を得ることができる。

また、上記実施形態では、
画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限定されるものではなく、電気光学素子を含む画素が行列状に２次元配置されてなる表示装置全般に適用することが可能である。例えば、３板式プロジェクション型の液晶表示装置以外にも、２板式プロジェクション型の液晶表示装置、単板式プロジェクション型の液晶表示装置、カムコーダーに使用されるビュウファインダー（ＶＦ）にも適用可能である。さらには、画素の電気光学素子として有機ＥＬ(electro luminescence) 素子を用いた有機ＥＬ表示装置にも適用可能である。

本発明の一実施形態に係る３板式プロジェクション型液晶表示装置の構成を示すブロック図である。 表示パネルモジュールの構成を示すブロック図である。 画素の構成の一例を示す回路図である。 表示パネルモジュールの詳細な説明図である。 従来方式による映像信号の書き込み時間と、本信号ライン選択方式において確保可能な書き込み時間との比を示した図である。 各表示フォーマットに必要となるスイッチ数Ｎを示した図である。 ポストドライブによる映像信号の展開数について説明するための図である。 ポストドライブによって映像信号が展開される様子を表示フォーマット毎に示した図である。 信号ライン選択サンプリング方式にて画素に映像信号を書き込んだ様子を示した図である。 データ並び替え部の構成の一例を示すブロック図である。 データ並び替え部の構成を簡略化して示したブロック図である。 デジタル映像データが１８個入力で、信号ラインの選択数が３本選択の場合について説明するための図である。 通常駆動時にデータを書き込む順番を示す図である。 左右反転時にデータを書き込む順番を示す図である。 内部メモリへのデータ書き込み時のタイミング関係を示すタイミングチャートである。 内部メモリからのデータ読み出し時のタイミング関係を示すタイミングチャートである。 左右反転の場合に通常駆動用のメモリから左右反転用のメモリに変更する様子を示す図である。 液晶パネルのスイッチの開閉順が変更された場合の様子を示す図である。 スイッチの開閉順の変更に対応したアドレス情報の変更について説明する図である。 従来技術として示す複数画素同時サンプリング方式を適用した３板式プロジェクション型液晶表示装置の構成を示すブロック図である。 複数画素同時サンプリング方式について説明するための図である。 従来技術の課題を説明するための図である。

符号の説明

１…３板式プロジェクション型液晶表示装置、２…ＤＳＤ（Digital Signal Driver）、２ａ…ＤＳＤコア、２ｂ…データ並び替え部、２ｃ…タイミングジェネレータ（ＴＧ）、３，５，６…プリドライバ、４，６，８…ポストドライバ、９Ｒ，９Ｇ，９Ｂ…液晶パネル、１０Ｒ，１０Ｇ，１０Ｂ…液晶パネルモジュール、１４…信号ライン選択スイッチ群、２１…ゲートライン、２２…信号ライン、２３…画素、ＳＷ₁〜ＳＷ_N…スイッチ

Claims (4)

1. 列方向に配されたｘ（ｘは自然数）本の信号ラインと、行方向に配されたｙ（ｙは自然数）本のゲートラインとの交差部に、電気光学素子を含むｘ×ｙ個の画素が行列配置されてなる表示パネルを有する表示装置であって、
   ｍ（ｍは自然数）ビットのデジタル映像信号を前記表示パネルの表示フォーマットに準じたデータ配列に変換するデータ配列変換手段と、
   前記データ配列変換手段によって前記表示フォーマットに準じたデータ配列に変換された前記ｍビットのデジタル映像信号を、並列なｐ（ｐは自然数）相のアナログ映像信号に変換する第１の信号処理手段と、
   前記第１の信号処理手段によって変換された前記ｐ相のアナログ映像信号をｘ／ｋ（ｋは自然数）相のアナログ映像信号に展開し、この展開したアナログ映像信号をＮ（ＮはＮ≧（ｘ／ｋ）を満たす自然数）本の映像信号供給ラインから選択されたｘ／ｋ本の前記映像信号供給ラインに供給する第２の信号処理手段と、
   前記ｘ本の信号ラインを、重複することなく隣り合うｋ本の前記信号ラインに分割してなるｘ／ｋ個の信号ライン群のそれぞれから、所望の信号ラインを同一タイミングで１本ずつ順次選択し、この選択した前記信号ラインに、前記ｘ／ｋ本の映像信号供給ラインで供給される前記アナログ映像信号をサンプリングする信号ライン選択手段とを備え、
   前記データ配列変換手段は、
   複数の表示フォーマットに対応したアドレス情報をあらかじめ格納する外部メモリと、
   前記ｍビットのデジタル映像信号を一旦格納する内部メモリとを有し、
   前記外部メモリに格納されている前記複数の表示フォーマットに対応したアドレス情報の内、前記表示パネルの表示フォーマットに対応したアドレス情報に基づいて、前記内部メモリに格納されている前記ｍビットのデジタル映像信号を読み出すことによってデータ配列の変換を行う
   ことを特徴とする表示装置。
2. 前記外部メモリには、前記複数の表示フォーマット毎に、正像表示時の通常駆動に用いるアドレス情報と鏡像表示時の左右反転駆動に用いるアドレス情報とが格納されている
   ことを特徴とする請求項１記載の表示装置。
3. 列方向に配されたｘ（ｘは自然数）本の信号ラインと、行方向に配されたｙ（ｙは自然数）本のゲートラインとの交差部に、電気光学素子を含むｘ×ｙ個の画素が行列配置されてなる表示パネルを有する表示装置であって、
   ｍ（ｍは自然数）ビットのデジタル映像信号を前記表示パネルの表示フォーマットに準じたデータ配列に変換する第１のステップと、
   前記第１のステップで前記表示フォーマットに準じたデータ配列に変換された前記ｍビットのデジタル映像信号を、並列なｐ（ｐは自然数）相のアナログ映像信号に変換する第２のステップと、
   前記第１のステップで変換された前記ｐ相のアナログ映像信号をｘ／ｋ（ｋは自然数）相のアナログ映像信号に展開し、この展開したアナログ映像信号をＮ（ＮはＮ≧（ｘ／ｋ）を満たす自然数）本の映像信号供給ラインから選択されたｘ／ｋ本の前記映像信号供給ラインに供給する第３のステップと、
   前記ｘ本の信号ラインを、重複することなく隣り合うｋ本の前記信号ラインに分割してなるｘ／ｋ個の信号ライン群のそれぞれから、所望の信号ラインを同一タイミングで１本ずつ順次選択し、この選択した前記信号ラインに、前記ｘ／ｋ本の映像信号供給ラインで供給される前記アナログ映像信号をサンプリングする第３のステップとを含み、
   前記第１のステップでは、
   複数の表示フォーマットに対応したアドレス情報をあらかじめ外部メモリに格納しておき、前記ｍビットのデジタル映像信号を一旦内部メモリに格納する一方、前記外部メモリに格納されている前記複数の表示フォーマットに対応したアドレス情報の内、前記表示パネルの表示フォーマットに対応したアドレス情報に基づいて、前記内部メモリに格納されている前記ｍビットのデジタル映像信号を読み出すことによってデータ配列の変換を行う
   ことを特徴とする表示装置の駆動方法。
4. 前記外部メモリには、前記複数の表示フォーマット毎に、正像表示時の通常駆動に用いるアドレス情報と鏡像表示時の左右反転駆動に用いるアドレス情報とが格納されている
   ことを特徴とする請求項３記載の表示装置の駆動方法。
   

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