JP2005309326A - 液晶表示装置 - Google Patents

Abstract

【課題】 従来は、前フレームと現フレームの差情報を得るための比較動作及び補正データ生成と、サブフィールド展開シーケンスが個別に行われるため、これらに必要なメモリ回路及びその制御手段、データ演算手段の規模が大きく、制御も煩雑なものとなる。
【解決手段】 フレームレート変換手段は、フレームメモリ２１、２２と、フレームメモリ２１、２２に第１及び第２の映像信号データを互いに独立して書き込んだ後、互いに独立して書込み時のレートとは異なるレートで複数回並列に読み出すタイミング制御回路２３と、フレームメモリ２１、２２から並列に読み出されたレート変換された第１及び第２の映像信号データの一方を現フレームデータとして、かつ、他方を前フレームデータとして受け、これらのフレームデータの信号レベルに差分を生じたときに、変化を強調する処理を施した補正処理映像データを生成する動画補正処理データ変換部２４とからなる。
【選択図】 図１

Description

本発明は液晶表示装置に係り、特に投射型液晶ディスプレイ等に好適なアクティブマトリクス型液晶表示装置に関する。

近年、コンピュータ、通信、放送、情報記録メディア等の技術進展と並行して、これらの映像情報を大画面・高精細に表示するディスプレイへの要望が高まっている。これを実現するものとして、アクティブマトリクス型液晶表示装置が実用化されている。

図１２はこのアクティブマトリクス型液晶表示装置の一例の基本構成図を示す。同図において、複数の列信号電極（Ｄ１、Ｄ２、・・・、Ｄk）及び複数の行走査電極（Ｇ１、Ｇ２、・・・、Ｇm）が互いに直交する方向に形成され、それらの各交差部には表示画素ＰＩＸが形成されている。すなわち、複数の表示画素ＰＩＸはｍ行ｋ列の二次元マトリクス状に配列されている。

列信号電極駆動回路１は水平シフトレジスタ２及びスイッチ回路群ＳＷより構成されている。水平シフトレジスタ２の各出力段はスイッチ回路群ＳＷの各制御端子に接続され、スイッチ回路群ＳＷの各スイッチ入力側端子は表示信号ＳＩＧ入力端子に共通接続され、スイッチ回路群ＳＷの各スイッチ出力側端子は列信号電極（Ｄ１、Ｄ２、・・・、Ｄk）の各々に別々に接続されている。すなわち、列信号電極がｋ個あれば、スイッチ回路群ＳＷはｋ個のスイッチ回路からなる。

水平シフトレジスタ２は、図示しない駆動タイミング生成回路より水平スタート信号ＨＳＴと水平クロック信号ＨＣＫが供給され、水平シフトレジスタ２の各出力段よりスイッチ回路群ＳＷの各制御端子に対し、順次オンパルスを送出し、スイッチ回路群ＳＷの各スイッチ回路を順次オン状態とすることにより、表示信号入力線からの表示信号ＳＩＧを対応する列信号電極Ｄに順次サンプリングする。

行走査電極駆動回路３はシフトレジスタ回路で構成され、そのシフトレジスタ回路の各出力段が列信号電極（Ｄ１、Ｄ２、・・・、Ｄk）の各々に１対１に対応して接続されている。行走査電極駆動回路３を構成するシフトレジスタ回路には、駆動タイミング生成回路（図示せず）より垂直スタート信号ＶＳＴ及び垂直クロック信号ＶＣＫが供給され、対応する行走査電極Ｇに対して順次行選択パルスを送出することにより、各行の複数の表示画素ＰＩＸが１行ずつ順次選択される。

列信号電極Ｄ（すなわち、Ｄ１、Ｄ２、・・・、Ｄk）と行走査電極Ｇ（すなわち、Ｇ１、Ｇ２、・・・、Ｇm）の各交差部には表示画素ＰＩＸが配置されている。この表示画素ＰＩＸのそれぞれは、図１３に示すように、スイッチングトランジスタＴｒと、補助容量Ｃｓと、（図示しない）表示画素電極と、液晶表示体ＬＣＭとで構成されている。行走査電極Ｇの行選択パルスが供給されると、対応する行の表示画素のスイッチングトランジスタＴｒがオンとなり、列信号電極Ｄにサンプリングした表示信号がスイッチングトランジスタＴｒを介して補助容量Ｃｓに蓄積されると共に、液晶表示体ＬＣＭに供給されてこれを駆動する。補助容量ＣｓはスイッチングトランジスタＴｒがオフの期間での液晶駆動電圧を保持し、高デューティ駆動を実現する目的で構成される。

図１４はアクティブマトリクスパネルの駆動部の一例の構成図を示す。同図に示すように、駆動部は１フレーム分の映像データを蓄積可能なフレームメモリ５、極性反転回路６、Ｄ／Ａ変換器７、アナログ処理部８、タイミング制御回路９及びパネル駆動タイミング生成回路１０の各ブロックで構成される。

以下、図１４をもとに液晶表示装置の駆動部の構成と動作について説明する。入力映像データＤｉｎは、フレームメモリ５に供給される。フレームメモリ５は、映像データの書き込みと読み出しを独立制御可能な構成で、例えば一般的なＦＩＦＯ（First-In First-Out）メモリを適用することができる。

タイミング制御回路９は入力側データ、及び同期信号Ｈ、Ｖに同期した書き込みクロック信号ＷＣＫ、書き込み制御信号ＷＴ−ＣＴＬ（ＦＩＦＯメモリでは、ＷＥ、ＲＳＴＷ信号がこれに相当する）をフレームメモリ５に供給する。その結果、１フレーム分の映像データがフレームメモリ５に記憶、蓄積される。

一方、タイミング制御回路９からは、同時にフレームメモリ５に対して、読み出しの基準クロックＲＣＫ、読み出し制御信号ＲＤ−ＣＴＬ（ＦＩＦＯメモリでは、ＲＥ、ＲＳＴＲ信号がこれに相当する）が供給される。フレームメモリ５の読み出し動作は書き込み動作に対し、例えば２倍速のレートに設定され、この場合、フレームメモリ５に蓄積した１フレームの映像データが各々２回ずつ読み出される。

フレームメモリ５から２倍速レートで読み出された映像データは、極性反転回路６で１垂直走査期間毎に極性反転された後、Ｄ／Ａ変換器７でアナログ信号に変換される。アナログ処理部８は、Ｄ／Ａ変換器７から出力されたアナログ映像信号を、液晶パネル１１の表示特性に応じて、黒レベル設定や増幅等の処理を行い、駆動用映像信号（表示信号）ＳＩＧとして液晶パネル１１に入力する。

一方、駆動タイミングパルス生成回路１０は、フレームメモリ５の読み出し制御と同期して液晶パネル１１のアドレス動作に必要なタイミングパルス信号（すなわち、前述したＨＳＴ、ＨＣＫ、ＶＳＴ、ＶＣＫ）を生成して液晶パネル１１に供給する。

図１５（ａ）、（ｂ）は入力映像データＤｉｎと液晶パネル１１に入力する駆動用映像信号（表示信号）ＳＩＧの動作タイミング模式図を示す。液晶パネル１１は信頼性低下、焼き付き防止の必要から交流電圧で駆動する必要があり、図１５（ｂ）に示すように一定周期毎に極性反転した表示信号を入力する必要がある。そのため、液晶の電圧応答のバランスが正極性電圧と負極性電圧で非対称な場合、明るさのちらつき（フリッカー）として感知されてしまう。

フリッカーの低減手段としては、表示信号電圧の極性反転をライン毎、ドット毎に行い、フリッカーを視覚的に平均化する駆動方法があるが、液晶パネル１１の画素が高密度化、微細化した場合、ライン反転、ドット反転駆動では、画素間電位差の影響により表示コントラストが大きく劣化する問題がある。

これに対し、図１２〜図１４で説明した従来の液晶表示装置の構成例と駆動方法では、１垂直走査期間分の入力映像データをフレームメモリ５に蓄積し、２倍速フレーム信号に変換し、２倍速フレーム信号に対して垂直走査期間毎の極性反転を行うため、交流駆動によるフリッカーを視覚的に感知されない周波数に変換することができる。この駆動方法は、特に高密度画素を特徴とした反射型液晶表示パネル（ＬＣＯＳ＝Liquid Crystal On Silicon）の駆動方式として広く採用されている方式である。

以上、アクティブマトリクス型液晶表示装置の基本的な構成及び動作について説明した。液晶表示装置は大画面・高画質を実現するディスプレイ方式として優れた特徴を有する。しかしながら、その課題として、液晶の応答速度に起因する動画での解像度劣化の問題がある。

液晶パネルの応答速度、すなわち動画特性改善のアプローチとしては、液晶部の厚さを必要な光変調効果を維持できる範囲でできるだけ小さくすることで、液晶パネルそのものの応答速度を向上する方法がある。しかしながら、液晶部の厚さを小さくすると、均一な液晶セル厚を確保することがより困難となり、液晶パネルの生産性低下が避けられない。また、液晶材料の選択には光変調効果のパラメータ（屈折率、誘電率等）以外に信頼性への配慮等が必要であり、その選択肢は必ずしも広くない。

これに対し、特に液晶の応答特性が中間輝度間での遷移で顕著に低下することに着目し、駆動信号に信号処理を適用することで、動画応答特性を向上する方法が提案されている（例えば、特許文献１及び非特許文献１参照）。図１６は従来の液晶表示装置の動画応答補正処理ブロックの一例のブロック図を示す。同図に示すように、動画応答補正処理ブロックは、入力映像データを１フレーム分蓄積し遅延させるフレームメモリ１３と、フレームメモリ１３から読み出した前フレームの映像データＳ_ｎ−１及び現フレームの映像データＳ_ｎの両方を参照し、補正データＳ_ｎ’を生成する動画補正処理（データ変換）部１４より構成される。

図１７及び図１８は、図１６に示した液晶表示装置の動画応答補正処理ブロックの補正処理動作に関して、その概要を表す模式図である。図１７は表示輝度変化が暗→明に立ち上がる場合を、図１８は表示輝度変化が明→暗に立ち下がる場合を図示している。

図１７（ａ）、図１８（ａ）に示すように、表示信号のレベルが前フレームの信号レベルＳ_ｎ−１から現フレームの信号レベルＳ_ｎに変化するとき、動画応答補正処理を適用しない条件では、図１７（ｂ）、図１８（ｂ）に破線Ａで示すように、液晶が変化毎前の輝度レベルＩ_ｎ−１から、目標とする輝度レベルＩ_ｎに到達するまでに比較的長い応答時間を必要とし、これに起因して動画像のぼけが感知される。

一方、動画応答補正処理では、前フレームの信号レベルＳ_ｎ−１と現フレーム信号レベルＳ_ｎの２つの情報から、現フレームに対する補正データＳ_ｎ’を決定する。すなわち、前フレーム信号Ｓ_ｎ−１と現フレーム信号Ｓ_ｎ間に変化があった場合には、図１７（ａ）、図１８（ａ）に示すように、その変化をより強調する方向の補正信号Ｓ_ｎ’を生成し、現フレーム信号Ｓ_ｎのかわりに補正信号Ｓ_ｎ’を現フレーム信号とする。

この補正処理によって、液晶の応答特性は図１７（ｂ）、図１８（ｂ）に例えばＢで示すように改善され、液晶を１フレーム期間中に目標輝度レベルＩ_ｎにまで応答させることができる。なお、補正データの生成手段としては、例えば前フレーム信号（データ）Ｓ_ｎ−１と前フレーム信号（データ）Ｓ_ｎをアドレスとして参照し、第３のデータＳ_ｎ’を読み出すルックアップテーブルメモリを用いることができる。また、より簡略化した方法としては下式で示すように、フレーム信号間の差分（Ｓ_ｎ−Ｓ_ｎ−１）に係数Ｋを乗算し、現フレーム信号Ｓ_ｎに加算する処理によっても補正効果を得ることができる。

Ｓ_ｎ’＝Ｓ_ｎ＋Ｋ・（Ｓ_ｎ−Ｓ_ｎ−１）
ところで、以上述べた従来技術による液晶表示装置においては、動画特性向上を目的とした信号処理を適用する上で、以下の課題があった。

第１に、前フレームと現フレームの２つのフレーム情報が必要となるため、画像データを１フレーム分蓄積、遅延させる専用のフレームメモリ、及びその制御手段を備えることが原則であり、回路規模やコストの増大、メモリ制御の煩雑さが問題となる。特に、反射型液晶表示装置等では動画補正の有無によらず、フリッカーの無い交流駆動を実現する目的でフレームレート変換メモリを用いており、動画補正処理を適用する上ではフレームレート変換メモリの他に、前後フレーム間データ比較用のメモリを追加する必要があり、これらのメモリ群の構成及び制御を統合して簡素に実現することが望まれている。

第２に、従来技術文献に開示されている液晶表示装置の動画特性補償においては、補償信号を映像の１フレーム期間を基本単位として液晶パネルに供給するため、十分な応答速度を得るために補正量を大きくしていくと、１フレーム期間中に液晶応答レベルが本来の目標輝度レベルに対して過応答となり、動画像の変化部（エッジ）に輝度が逆転した偽輪郭が発生し、表示品位を損ねることが問題となる。

図１７（ｂ）及び図１８（ｂ）において、液晶応答Ｃは動画応答補償が過補償となった場合の特性を示している。これらの例では、液晶の表示輝度が目標値に対してオーバーシュー卜しているため、これら過補正の状態では、図１９に下段で示したように動画部のエッジに輝度反転が発生し、表示品位が損なわれる。上記課題に対しては、１フレーム信号を複数のサブフィールドに分解し、サブフィールド単位で動画補正の演算処理を制御することで解決する方法が提案されている（例えば、特許文献２参照）。

特開２００２−１３１７２１号公報 特開２００３−２４１７２１号公報 R.I.マッカートニー（R.I.McCartney）著,「A Liquid Crystal Display Response Time Compensation Feature Integrated into an LCD Panel Timing Controller」,（米国）,SID03 DIGEST 48.3,p.1350-1353

しかしながら、上記の特許文献２記載の方法では、前フレームと現フレームの差情報を得るための比較動作及び補正データ生成と、サブフィールド展開シーケンスが個別に行われるため、これらに必要なメモリ回路及びその制御手段、データ演算手段の規模が大きく、それらの制御も煩雑なものとなる。

また、フレームレート変換等、フレームメモリを用いた他の信号処理と併用する場合、複数のフレームメモリを個別に制御する方法には無駄が多く、これらを統合する構成及び駆動制御方法が望まれている。

本発明は以上の点に鑑みなされたもので、メモリ構成や制御手段を煩雑化せずに動画特性を向上する補正処理が可能な液晶表示装置を提供することを目的とする。

また、本発明の他の目的は、動画過補正の問題に対して、より良い特性が得られる補正を行い得る液晶表示装置を提供することにある。

更に、本発明の他の目的は、動画補正に必要とするフレームメモリの容量を削減し得る液晶表示装置を提供することにある。

上記目的を達成するため、第１の発明の液晶表示装置は、表示する映像信号に対応する映像信号データの垂直走査レートをフレームレート変換手段により変換し、フレームレート変換後の映像信号データをアナログ映像信号に変換し、かつ、その極性を垂直走査期間毎に反転してから液晶パネルに供給して表示させる液晶表示装置であって、フレームレート変換手段は、連続する２つの第１及び第２のフレーム期間に対応する各垂直走査期間の第１及び第２の映像信号データを互いに独立して蓄積し、互いに独立して読み出す第１及び第２のメモリ手段と、第１及び第２のメモリ手段に別々に第１及び第２の映像信号データを互いに独立して書き込んだ後、互いに独立して書込み時のレートとは異なるレートで複数回並列に読み出す書込み／読み出し手段と、第１及び第２のメモリ手段から並列に読み出されたレート変換された第１及び第２の映像信号データの一方を現フレームデータとして、かつ、他方を前フレームデータとして受け、これらのフレームデータの信号レベルに差分を生じたときに、変化を強調する処理を施した補正処理映像データを生成する補正処理変換手段とを有し、補正処理映像データをアナログ映像信号に変換し、かつ、その極性を垂直走査期間毎に反転してから液晶パネルに供給して表示させることを特徴とする。

この発明は、第１及び第２のメモリ手段を用いて、フレーム反転駆動におけるフリッカレス駆動に必要なフレーム倍速処理と、動画応答補償の差分情報を得ることができる。また、前フレームデータと現フレームデータが、倍速フレームの各サイクルについて同時並列的に得られるため、倍速フレームでフレーム間データ比較が可能である。

また、上記の目的を達成するため、第２の発明の液晶表示装置は、表示する映像信号に対応する映像信号データの垂直走査レートをフレームレート変換手段により変換し、フレームレート変換後の映像信号データをアナログ映像信号に変換し、かつ、その極性を垂直走査期間毎に反転してから液晶パネルに供給して表示させる液晶表示装置であって、フレームレート変換手段は、偶数ラインデータと奇数ラインデータを互いに独立して蓄積し、互いに独立して読み出す第１及び第２のメモリ手段と、連続する２つの第１及び第２のフレーム期間に対応する各垂直走査期間の第１及び第２の映像信号データのうち、一方の映像信号データの偶数ラインデータと他方の映像信号データの奇数ラインデータを第１及び第２のメモリ手段に別々に互いに独立して書き込んだ後、互いに独立して書込み時のレートとは異なるレートで複数回並列に読み出す書込み／読み出し手段と、第１及び第２のメモリ手段から並列に読み出されたレート変換された偶数ラインデータと奇数ラインデータの一方を現フィールドデータとし、かつ、他方を前フィールドデータとして受け、これら異なるフィールドに対応した２つのデータから、信号レベルに差分を生じたときに、変化を強調する処理を施した補正処理映像データを生成する補正処理変換手段とを有し、補正処理映像データをアナログ映像信号に変換し、かつ、その極性を垂直走査期間毎に反転してから液晶パネルに供給して表示させることを特徴とする。

この発明では、第１及び第２のメモリ手段を用いて、順次走査信号をインターレース化して表示データのフレームレート変換及び、前、現フレームデータ比較による動画補正処理を同時に実現することができる。また、必要なメモリ容量を第１の発明に比し１／２に削減できる。

本発明によれば、第１及び第２のメモリ手段を用いて、フレーム反転駆動におけるフリッカレス駆動に必要なフレーム倍速処理と、動画応答補償の差分情報を得ることができるため、メモリ構成や制御手段を煩雑化せずに、フレームレート変換後のデータを単位として高精度な液晶表示装置の動画特性を向上する補正処理ができる。また、動画応答補償処理をフレームレート変換メモリの出力で行う構成を採用しているため、補正の時間単位を短くでき、より効果的な動画応答補正が実現できる。

また、本発明によれば、前フレームデータと現フレームデータが、倍速フレームの各サイクルについて同時並列的に得られるため、倍速フレームでフレーム間データ比較が可能であるため、従来の液晶表示装置における動画過補正の問題に対して、より良い特性が得られる。

更に、本発明によれば、第１及び第２のメモリ手段を用いて、順次走査信号をインターレース化して表示データのフレームレート変換及び、前、現フレームデータ比較による動画補正処理を同時に実現することができる。また、必要なメモリ容量を第１の発明に比し１／２に削減できる。

次に、本発明を実施するための最良の形態について図面と共に説明する。図１は本発明になる液晶表示装置の第１の実施の形態のブロック図を示す。入力映像データＤｉｎは、フレームメモリブロック２０を構成する第１のフレームメモリ２１と第２のフレームメモリ２２にそれぞれ供給される。これら２つのフレームメモリ２１及び２２には、タイミング制御回路２３から個別にメモリ制御信号線群（ＷＴ−ＣＴＬ１、ＲＤ−ＣＴＬ１）と（ＷＴ−ＣＴＬ２、ＲＤ−ＣＴＬ２）が供給され、互いに書き込みと読み出しの制御を独立して制御可能な構成とされている。

また、フレームメモリ２１及び２２はそれぞれ映像データの書き込みと読み出しを独立制御可能な構成で、これには例えば一般的なＦＩＦＯ（First-In First-Out）メモリを適用できる。２つのフレームメモリ２１及び２２の出力データバスは、動画補正処理データ変換部２４に共通接続されている。動画補正処理データ変換部２４は、フレームメモリ２１及び２２の双方の読み出し映像データを入力とし、これらの読み出し映像データから動画補正処理された表示データを生成し出力する。

動画補正処理データ変換部２４から出力された表示データは、極性反転回路２５で１垂直走査期間毎に極性反転された後、Ｄ／Ａ変換器２６でアナログ信号に変換される。アナログ処理部２７は、Ｄ／Ａ変換器２６から出力されたアナログ映像信号を、液晶パネル２９の表示特性に応じて、黒レベル設定や増幅等の処理を行い、駆動用映像信号（表示信号）ＳＩＧとして液晶パネル２９に入力する。

なお、液晶パネル２９は従来と同様の構成であり、図１３に示したスイッチングトランジスタＴｒのようなスイッチング素子と表示電極を含む単位画素を、二次元マトリクス状に複数配列した駆動回路基板と、共通電極を形成した透光性基板と、前記駆動回路基板と透光性其板との間に挟持された液晶とを備えた構成である。

一方、タイミング制御回路２３は入力側データ、及び同期信号Ｈ、Ｖに同期した書き込みクロック信号ＷＣＥ、書き込み制御信号ＷＴ−ＣＴＬ１、ＷＴ−ＣＴＬ２（ＦＩＦＯメモリでは、ＷＥ、ＲＳＴＷ信号がこれに相当する）をフレームメモリ２１及び２２に供給する。このメモリ書き込み動作は、２つのフレームメモリ２１及び２２に対し、入力フレーム期間毎に相補的になるように制御する。すなわち、入力の第１フレーム期間の映像データはフレームメモリ２１に書き込み、第２フレームの映像データはフレームメモリ２２に書き込み、以下、それを交互に繰り返す。

一方、フレームメモリ２１及び２２の読み出しは、例えば書き込みの２倍のレートで行い、フレームメモリ２１及びフレームメモリ２２の各々は書き込みデータを２倍速信号にフレームレート変換して読み出すフレームレート変換メモリとして機能する。これら２つのフレームメモリ２１及び２２の読み出し動作は、タイミング制御回路２３からの制御信号ＲＤ−ＣＴＬ１、ＲＤ−ＣＴＬ２（ＦＩＦＯメモリでは、ＲＥ、ＲＳＴＲ信号がこれに相当する）によって制御され、２つのフレームメモリ２１及び２２の出力データバスには２つのフレームメモリ２１及び２２の読み出し映像データが並列的に出力される。

駆動タイミングパルス生成回路２８は、フレームメモリ２１及び２２の読み出し制御と同期して、液晶パネル２９のアドレス動作に必要なタイミングパルス信号（ＨＳＴ，ＨＣＫ、ＶＳＴ、ＶＣＫ）を生成して液晶パネル２９に供給する。

次に、本実施の形態における２つのフレームメモリ２１及び２２の書き込み、読み出し動作について、図２のタイミング模式図を参照して更に詳細に説明する。フレームＦ_n-1の映像データ入力期間はメモリ制御信号ＷＴ−ＣＴＬ１による書き込み制御がアクティブとなり、この期間の入力映像データＤｉｎは第１のフレームメモリ２１に図２（ａ）に模式的に示すように書き込まれる。この間、第２のフレームメモリ２２の書き込み動作は図２（ｃ）に模式的に示すように休止し、同図（ｄ）に示すように、前フレームで既に書き込んだＦ_n-2のデータの読み出しのみを行う。

第１のフレームメモリ２１では、フレームＦ_n-1の映像データ書き込みが入力フレーム期間の半ばに達した時点で、図２（ｂ）に模式的に示すように、制御信号ＲＤ−ＣＴＬ１により読み出しを開始し、フレームＦ_n-1の映像データが２倍レートで読み出される。このフレームＦ_n-1の映像データの読み出しは、第１のフレームメモリ２１の記憶映像データがフレームＦ_n+1に更新されるまで、図２（ｂ）にＡ1、Ｂ1、Ｃ1、Ｄ1で表すように４回繰り返される。

同様に、次のフレームＦ_ｎの映像データ入力期間は、メモリ制御信号ＷＴ−ＣＴＬ２による書き込み制御がアクティブとなり、この期間の入力映像データＤｉｎは図２（ｃ）に模式的に示すように、第２のフレームメモリ２２に書き込まれる。この間、第１のフレームメモリ２１の書き込み動作は図２（ａ）に模式的に示すように休止し、前フレームで既に書き込んだＦ_n-1の映像データの読み出しのみを行う。

第２のフレームメモリ２２では、フレームＦ_ｎの映像データ書き込みが入力フレーム期間の半ばに達した時点で、図２（ｄ）に模式的に示すように制御信号ＲＤ−ＣＴＬ２により読み出しを開始し、フレームＦ_ｎの映像データが２倍レートで読み出される。このフレームＦ_ｎの読み出しは第２のフレームメモリ２２の記憶映像データがフレームＦ_n+2に更新されるまで、図２（ｄ）にＡ2、Ｂ2、Ｃ2、Ｄ2で表すように４回繰り返される。

ここで、図２（ｄ）に模式的に示す第２のフレームメモリ２２によるフレームＦ_ｎの映像データ読み出し期間に着目すると、４回の読み出しサイクルのうちＡ2、Ｂ2で示す前半期間では、図２（ｂ）に模式的に示すように、第１のフレームメモリ２１によるフレームＦ_n-1の映像データの後半期間Ｃ1，Ｄ1の読み出しが同時並列的に行われている。

図１の動画補正処理データ変換部２４は、第２のフレームメモリ２２によるフレームＦ_ｎの前半期間Ａ2、Ｂ2の読み出し映像データを現フレームデータ、第１のフレームメモリ２１による後半期間Ｃ1、Ｄ1のフレームＦ_n-1の読み出し映像データを前フレームデータとして、これら異なるフレームに対応した２つの映像データから、信号レベルに差分を生じた（＝動きがあった）映像データの組み合わせに対して、変化を強調する処理を実施した映像データを生成し、後段の極性反転回路２５に表示データとして送出する。

第２のフレームメモリ２２によるＦ_ｎの読み出しの後半期間Ｃ2、Ｄ2では、今度はフレームＦ_n+1に対する前フレームデータとして動画補正処理データ変換部２４に利用される。このときの現フレームデータは、第１のフレームメモリ２１による前半期間のフレームＦ_n+1の読み出し映像データである。

以上の動作を繰り返すことによって、表示データのフレームレート変換及び、前、現フレームデータ比較による動画補正処理を同時に実現することができる。これにより、本実施の形態によれば、フレーム反転駆動におけるフリッカレス駆動に必要なフレーム倍速処理と動画応答補償処理を統合されたメモリ構成及び制御で実現することができる。

次に、本実施の形態における動画補正処理動作について、図３、図４及び図５の模式図と共に説明する。図３〜図５はいずれも第ｎ−１フレームから第ｎフレームについて、表示データに変化が発生した表示部分における補正処理の概要を示しており、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）は、それぞれ液晶表示輝度が低輝度から高輝度に変化する場合を、図３（ｃ）、（ｄ）、図４（ｃ）、（ｄ）及び図５（ｃ）、（ｄ）は、それぞれ液晶表示輝度が高輝度から低輝度に変化する場合に対応している。なお、ここでは液晶駆動信号電圧振幅が小さい側で黒表示となる「ノーマリーブラックモード動作を想定しているが、信号電圧振幅と表示輝度の関係が逆転する「ノーマリーホワイト」であってもその基本は共通である。

図３は２倍速フレーム変換した第ｎ−１フレームと第ｎフレームのメモリ読み出し映像データから変換した補正映像データＳ_ｎ’による動画強調処理を極性反転した２倍速フレームＦ_ｎ１とＦ_ｎ２の垂直走査期間２回にわたって適用する例を示す図である。液晶の応答は基本的には電圧極性依存性がないため、図３の補正動作では、１フレーム分の情報表示期間にわたって補正信号が印加される。

図４は２倍速フレーム変換した第ｎ−１フレームと第ｎフレームのメモリ読み出し映像データから変換した補正データＳ_ｎ’は２倍速フレームＦ_ｎ１の垂直走査期間１回のみに適用し、２倍速フレームＦ_ｎ２では表示データとして、第ｎフレームの映像データそのものを適用する例を示す図である。

本例によれば、駆動信号電圧が２倍速変換の前半、すなわち１フレーム分の情報表示期間の１／２の期間に限定して強調処理される。そのため、データ変換における強調処理の程度を強めに設定しても従来例で述べた過補償による輝度反転エッジが発生しにくい点に加え、１フレーム表示時間より短い時間で液晶が目標とする輝度に達するように動画補正を行うことが可能となる。

図５は２倍速フレーム変換した第ｎ−１フレームと第ｎフレームのメモリ読み出し映像データから変換した補正データＳ_ｎ’１は第１の２倍速フレームＦ_ｎ１の垂直走査期間の１回目に適用し、第２の２倍速フレームＦ_ｎ２では、第ｎ−１フレームと第ｎフレームのメモリ読み出し映像データから変換した補正データＳ_ｎ’２を適用する例を示す図である。すなわち、この図５の例では、２倍速フレームＦ_ｎ１とＦ_ｎ２の各々の垂直走査期間に対して別の動画処理データを与える。

本発明の第１の実施の形態によれば、前フレームと現フレームの映像データが、２倍速フレームの各サイクルについて同時並列的に得られるため、各２倍速フレームでフレーム間データ比較が可能なため、２倍速フレーム毎に異なった処理を適用できる。図５では、２倍速フレーム前半のＦ_ｎ１で液晶の応答が目標レベルを上回る程度に過補償とし、後半のＦ_ｎ２で前半の過補償の影響を打ち消すように、定常状態では目標値を下回るような逆補償データを与えている。このような処理によって、更に液晶の応答を高速化すると共に、過補償による反転エッジ発生を抑えた応答補償が可能となる。

図５で説明した補正動作では、２倍速フレームＦ_ｎ１とＦ_ｎ２の各々の垂直走査期間に対して別の動画処理データを与える。これを可能とする動画補正処理用データ変換部２４の構成の各例について図６及び図７のブロック図と共に説明する。

図６は動画補正処理用データ変換部の第１の実施の形態のブロック図を示す。図６に示す第１の実施の形態の動画補正処理用データ変換部２４ａは、フレームメモリ２１及び２２から供給される映像データＳ_ｎ−１とＳ_ｎをそれぞれ２入力とする２つのルックアップテーブル（ＬＵＴ）２４１、２４２には各々異なる変換データテーブルが記録されている。

ＬＵＴ２４１及び２４２の各々から出力された変換データは、データセレクタ（ＭＵＸ）２４３に入力され、ここで選択信号ＳＥＬによってこれら２つの変換データのどちらか一方が選択して出力される。選択信号ＳＥＬによるデータ切り換えを、２倍速フレームＦ_ｎ１とＦ_ｎ２について行うことで、２倍速フレームを単位としたデータ変換の切り換えを実現することができる。

図７は動画補正処理用データ変換部の第２の実施の形態のブロック図を示す。図７に示す第２の実施の形態の動画補正処理用データ変換部２４ｂは、フレームメモリ２１、２２から供給されるデータＳ_ｎ−１とＳ_ｎの差分を求める引算器２４５を備え、引算器２４５により得られた差分情報に対し所定の係数Ｋを乗算器２４６で乗算し、その乗算結果を加算器２４７で元データＳ_ｎと加算する処理を行う。制御信号ＳＥＬは２倍速フレーム毎に乗算器２４６の乗算係数を異なった値となるような切り換え制御を行う。

以上説明したように、本発明の第１の実施の形態によれば、フレーム反転駆動におけるフリッカレス駆動に必要なフレーム倍速処理と、動画応答補償処理を統合されたメモリ構成及び簡易なメモリ制御で実現することができる。また、動画応答補償処理をフレームレート変換メモリの出力で行う構成を採用しているため、補正の時間単位を短くでき、より効果的な動画応答補正が実現できる。

次に、本発明になる液晶表示装置の第２の実施の形態について説明する。図８は本発明になる液晶表示装置の第２の実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図８において、入力映像データＤｉｎは、フレームメモリブロック３０を構成する、それぞれ１画面分の表示データ容量の１／２の容量を有する２つの１／２フレームメモリ３１及び３２に供給される。これら２つの１／２フレームメモリ３１及び３２には、タイミング制御回路３３から個別にメモリ制御信号線群（ＷＴ−ＣＴＬ１、ＲＤ−ＣＴＬ１）と（ＷＴ−ＣＴＬ２、ＲＤ−ＣＴＬ２）が供給され、互いに書き込みと読み出しの制御を独立して制御可能な構成とされている。

また、１／２フレームメモリ３１及び３２はそれぞれ映像データの書き込みと読み出しを独立制御可能な構成で、これには例えば一般的なＦＩＦＯ（First-In First-Out）メモリを適用できる。２つの１／２フレームメモリ３１及び３２の出力データバスは、動画補正処理データ変換部３５に共通接続されると共に、データ合成回路３４に共通接続されている。

本実施の形態の特徴は、メモリブロック３０を１画面分の表示データ容量の１／２の容量を有する、２つの１／２フレームメモリ３１及び３２で構成した点にある。一般に、ＮＴＳＣ、ＨＤＴＶに代表されるテレビジョン信号規格は、飛び越し走査（インターレース）形態であり、これらのテレビジョン信号における動画表示の実質的な単位は全フレーム走査線情報の内の奇数ラインで構成された奇数フィールド、または偶数ラインのみで構成された偶数フィールドとなる。

これにより、入力映像データＤｉｎとしてインターレース方式のテレビジョン信号を想定した場合、本実施の形態のように２つの１／２フレームメモリ３１及び３２各々の容量を１／２フレーム（すなわち、１フィールド）として各フィールド入力に対して第１の実施の形態と同様のメモリ制御及び処理を行うことにより、第１の実施の形態とほぼ同様の効果を実現できる。更に、第２の実施の形態においては、入力映像データＤｉｎとして順次走査（プログレッシブ）信号入力に対応することを特徴とする。

次に、本実施の形態における２つの１／２フレームメモリ３１及び３２の書き込み、読み出し動作について、図９のタイミング模式図を参照して更に詳細に説明する。入力映像データＤｉｎは順次走査信号（プログレッシブ信号）であるものとする。フレームＦ_n-1の映像データ入力期間はメモリ制御信号ＷＴ−ＣＴＬ１による書き込み制御がアクティブとなり、この期間の入力映像データＤｉｎは図９（ａ）に模式的に示すように、偶数（ＥＶＥＮ）ラインのみを選択的に（奇数ライン期間のデータを間引いて）第１の１／２フレームメモリ３１（第１ブロック）に書き込むように制御する。この間、第２の１／２フレームメモリ３２（第２ブロック）の書き込み動作は図９（ｃ）に模式的に示すように休止し、同図（ｄ）に示すように、前フレームで既に書き込んだ奇数ラインデータからなるＦ_n-2の映像データの読み出しのみを行う。

第１の１／２フレームメモリ３１では、フレームＦ_n-1の偶数ラインデータ書き込みが入力フレーム期間の半ばに達した時点で、図９（ｂ）に模式的に示すように、制御信号ＲＤ−ＣＴＬ１により読み出しを開始し、フレームＦ_n-1の偶数ラインデータが２倍レートで読み出される。このフレームＦ_n-1の読み出しは第１の１／２フレームメモリ３１の記憶映像データがフレームＦ_n+1の偶数ラインデータに更新されるまで、図９（ｂ）にＡ1、Ｂ1、Ｃ1、Ｄ1で模式的に示すように４回繰り返される。

同様に、次のフレームＦ_ｎの映像データ入力期間は、メモリ制御信号ＷＴ−ＣＴＬ２による書き込み制御をアクティブとし、この期間の入力映像データＤｉｎは奇数（ＯＤＤ）ラインのみを選択的に（偶数ライン期間のデータを間引いて）第２の１／２フレームメモリ３２に、図９（ｃ）に模式的に示すように書き込む制御を行う。この間、第１の１／２フレームメモリ３１の書き込み動作は図９（ａ）に示すように休止し、前フレームで既に書き込んだＦ_n-1の偶数ラインデータの読み出しのみを行う。

第２の１／２フレームメモリ３２では、フレームＦ_ｎの奇数ラインデータの書き込みが入力フレーム期間の半ばに達した時点で、図９（ｄ）に模式的に示すように制御信号ＲＤ−ＣＴＬ２により読み出しを開始し、記憶されているフレームＦ_ｎの奇数ラインデータが２倍レートで読み出される。このフレームＦ_ｎの読み出しは第２のフレームメモリ３２の記憶データがフレームＦ_n+2の奇数ラインデータに更新されるまで、図９（ｄ）にＡ2、Ｂ2、Ｃ2、Ｄ2で模式的に示すように４回繰り返される。

ここで、第２の１／２フレームメモリ３２によるフレームＦ_ｎの奇数ラインデータの読み出し期間に着目すると、奇数ラインデータ４回の読み出しサイクルのうち、図９（ｄ）に模式的に示す前半期間Ａ2、Ｂ2では、第１の１／２フレームメモリ３１によるフレームＦ_n-1の偶数ラインデータ４回の読み出しサイクルのうち、同図（ｂ）に模式的に示す後半期間Ｃ1、Ｄ１の読み出しが同時並列的に行われている。

図８に示す動画補正処理データ変換部３５では、１／２フレームメモリ３２による前半期間Ａ2、Ｂ2におけるフレームＦ_ｎの奇数ライン読み出しデータを現フィールドデータとし、かつ、１／２フレームメモリ３１による後半期間Ｃ1、Ｄ１におけるフレームＦ_n-1の偶数ライン読み出しデータを前フィールドデータとして、これら異なるフィールドに対応した２つのデータから、信号レベルに差分を生じた（＝動きがあった）データの組み合わせに対して、変化を強調する処理を施したデータを生成し、後段の処理ブロックに表示データとして送出する。

以上の動作を繰り返すことによって、順次走査信号をインターレース化して表示データのフレームレート変換及び、前、現フレームデータ比較による動画補正処理を同時に実現する。本実施の形態によれば、フレーム反転駆動におけるフリッカレス駆動に必要なフレーム２倍速処理と動画応答補償処理を統合されたメモリ構成及び制御で実現することができ、必要なメモリ容量を第１の実施の形態に比し１／２に削減できる。

次に、本実施の形態に対応した液晶表示パネルのアドレス方式例について図１０と共に説明する。インターレース化された表示信号をフレーム相当のライン数を有する液晶パネルで良好に表示する手段として、図１０に示す「２ライン組違い駆動」がある。

この表示手段では、奇数行に対応した表示信号入力１、３、５、７、・・・に対し、水平走査期間毎の液晶パネルの垂直走査行選択を（Ｌ１，Ｌ２）、（Ｌ３，Ｌ４）、（Ｌ５，Ｌ６）、・・・の形態で２ライン同時に行う。次に、偶数行に対応した表示信号入力２、４、６、８、・・・に対し、水平走査期間毎の液晶パネルの垂直走査行選択を（Ｌ２，Ｌ３）、（Ｌ４，Ｌ５）、（Ｌ６，Ｌ７）、・・・の形態で、奇数ライン走査時と１ラインずれた２ラインの組み合わせで同時に行う。

この表示手段では、順次走査に対して垂直解像度がやや劣化傾向となるが、インターレース信号を良好に表示できる。上記の第２の実施の形態においては、液晶パネル駆動として、順次駆動と２ライン組違い駆動の両方の駆動モードに対応可能な液晶パネルを用いることが望ましい。

第２の実施の形態の構成においては、図９等と共に説明した動画処理を適用せず、順次走査信号のままフレームレート変換（フレーム２倍速処理）のみを行うように動作を切り換えることが可能である。図１１は順次走査信号のままフレームレート変換のみを行うときの動作模式図である。以下に図１１の駆動方法におけるメモリ制御及び動作について説明する。

フレームＦｎの映像データ入力期間ではメモリ制御信号ＷＴ−ＣＴＬ１とＷＴ−ＣＴＬ２による書き込み制御を共にアクティブとし、第１ブロックである１／２フレームメモリ３１に対しては、図１１（ａ）に模式的に示すように偶数（ＥＶＥＮ）ラインデータを書き込むように制御し、かつ、第２ブロックである１／２フレームメモリ３２に対しては、同図（ｃ）に模式的に示すように奇数（ＯＤＤ）ラインデータを書き込むように制御する。これにより、順次走査信号の走査線データを間引くことなく、２つの１／２フレームメモリ３１及び３２にフレームＦｎの映像データを書き込むことができる。

映像データの読み出しは入力の２倍レートで、２つの１／２フレームメモリ３１及び３２について同時並列的に行われ、図１１（ｄ）にＡ４、Ｂ４で模式的に示すように、フレームＦｎの奇数行映像データは第２ブロックの１／２フレームメモリ３２から、また、同図（ｂ）にＡ３、Ｂ３で模式的に示すように、偶数行映像データは第１ブロックの１／２フレームメモリ３１から、各々フレームレート変換されて２回出力される。

再び図８に戻って説明するに、データ合成回路３４は、上記２つの１／２フレームメモリ３１及び３２から読み出された奇数ラインと偶数ラインの各映像データを入力として受け、２倍速化された順次走査信号に再合成する。この場合の表示信号は液晶パネル１１を２ライン組違い駆動ではなく、順次走査駆動として表示する。これにより、静止画の垂直解像度低下がない表示特性が得られる。

この第２の実施の形態では、順次走査信号を図９と共に説明したインターレース化してフレーム倍速処理と動画補償処理を共に実施する第１のモードと、図１１と共に説明した順次走査信号のままフレーム２倍速処理のみを行う第２のモードを選択的に切り換えることが可能である。図８の制御信号ＭＯＤＥはこれらの２つのモード選択に必要なメモリ制御タイミングと出力データの切り換えを行うためのものである。

すなわち、制御信号ＭＯＤＥにより、上記の第１のモードでは、動画補正処理データ変換部３５から取り出された表示信号を選択するようにデータセレクタ３６が切り替えられ、上記の第２のモードでは、データ合成回路３４から取り出された表示信号を選択するようにデータセレクタ３６が切り替えられる。データセレクタ３６により選択された表示信号は極性反転回路２５に供給され、以降、第１の実施の形態と同様の処理が行われて液晶パネル２９に供給されて表示される。

以上述べたように、この第２の実施の形態では、フレームレート変換及び動画補正に必要なメモリ容量を１／２に削減することができる。また、動画特性のウェイトが高い映像については、動画処理を適用してインターレース表示する上記の第１のモード（動画処理補正モード）を選択し、静止画解像度を優先したい場合には、動画処理を適用せずプログレッシブ表示する上記の第２のモード（順次走査モード）を選択する切り換えが可能である。これら２つの動作モードは表示映像に対して適宜選択できるものとする。

本実施の形態によれば、第２のモードしか有さない既存の液晶表示装置における倍速変換メモリの構造、容量をそのまま利用し、動画補正処理に応用するインターレース（組み違い）表示を、多少の変更で可能であるという特長がある。

なお、本発明は以上の実施の形態に限定されるものではなく、例えば、第２の実施の形態では２つのモードを切り替えるように説明したが、どちらか一方のモードのみを備えた構成であってもよいことは勿論である。

本発明の液晶表示装置の第１の実施の形態のブロック図である。 図１中のフレームメモリの動作及びその制御説明用模式図である。 図１の動画補正処理の第１の例の説明図である。 図１の動画補正処理の第２の例の説明図である。 図１の動画補正処理の第３の例の説明図である。 図１中の動画補正処理部の第１の例のブロック図である。 図１中の動画補正処理部の第２の例のブロック図である。 本発明の液晶表示装置の第２の実施の形態のブロック図である。 図８中の１／２フレームメモリの第１のモードの動作及びその制御説明用模式図である。 液晶パネルの駆動方法の一例を説明する図である。 図８中の１／２フレームメモリの第２のモードの動作及びその制御説明用模式図である。 従来の液晶表示装置の液晶パネルの一例の構成図である。 従来の液晶表示装置の画素回路の一例の回路図である。 従来の液晶表示装置の駆動制御部の一例のブロック図である。 従来の液晶表示装置の入力信号と表示信号の模式図である。 従来の液晶表示装置の動画補正処理ブロックの一例のブロック図である。 従来の液晶表示装置の動画補正動作の一例の説明図である。 従来の液晶表示装置の動画補正動作の他の例の説明図である。 従来の液晶表示装置の動画補正動作の課題説明図である。

符号の説明

２０、３０ メモリブロック
２１、２２ フレームメモリ
２３、３３ タイミング制御回路
２４、２４ａ、２４ｂ、３５ 動画補正処理データ変換部
２５ 極性反転回路
２６ Ｄ／Ａ変換器
２７ アナログ処理部
２８ 駆動タイミングパルス生成回路
２９ 液晶パネル
３１、３２ １／２フレームメモリ
３４ データ合成回路
３６ データセレクタ
２４１、２４２ ルックアップテーブル（ＬＵＴ）
２４３ データセレクタ（ＭＵＸ）
２４５ 引算器
２４６ 乗算器
２４７ 加算器

Claims (2)

1. 表示する映像信号に対応する映像信号データの垂直走査レートをフレームレート変換手段により変換し、フレームレート変換後の映像信号データをアナログ映像信号に変換し、かつ、その極性を垂直走査期間毎に反転してから液晶パネルに供給して表示させる液晶表示装置であって、
   前記フレームレート変換手段は、
   連続する２つの第１及び第２のフレーム期間に対応する各垂直走査期間の第１及び第２の映像信号データを互いに独立して蓄積し、互いに独立して読み出す第１及び第２のメモリ手段と、
   前記第１及び第２のメモリ手段に別々に前記第１及び第２の映像信号データを互いに独立して書き込んだ後、互いに独立して書込み時のレートとは異なるレートで複数回並列に読み出す書込み／読み出し手段と、
   前記第１及び第２のメモリ手段から並列に読み出されたレート変換された第１及び第２の映像信号データの一方を現フレームデータとして、かつ、他方を前フレームデータとして受け、これらのフレームデータの信号レベルに差分を生じたときに、変化を強調する処理を施した補正処理映像データを生成する補正処理変換手段と
   を有し、前記補正処理映像データをアナログ映像信号に変換し、かつ、その極性を垂直走査期間毎に反転してから前記液晶パネルに供給して表示させることを特徴とする液晶表示装置。
2. 表示する映像信号に対応する映像信号データの垂直走査レートをフレームレート変換手段により変換し、フレームレート変換後の映像信号データをアナログ映像信号に変換し、かつ、その極性を垂直走査期間毎に反転してから液晶パネルに供給して表示させる液晶表示装置であって、
   前記フレームレート変換手段は、
   偶数ラインデータと奇数ラインデータを互いに独立して蓄積し、互いに独立して読み出す第１及び第２のメモリ手段と、
   連続する２つの第１及び第２のフレーム期間に対応する各垂直走査期間の第１及び第２の映像信号データのうち、一方の映像信号データの偶数ラインデータと他方の映像信号データの奇数ラインデータを前記第１及び第２のメモリ手段に別々に互いに独立して書き込んだ後、互いに独立して書込み時のレートとは異なるレートで複数回並列に読み出す書込み／読み出し手段と、
   前記第１及び第２のメモリ手段から並列に読み出されたレート変換された前記偶数ラインデータと前記奇数ラインデータの一方を現フィールドデータとし、かつ、他方を前フィールドデータとして受け、これら異なるフィールドに対応した２つのデータから、信号レベルに差分を生じたときに、変化を強調する処理を施した補正処理映像データを生成する補正処理変換手段と
   を有し、前記補正処理映像データをアナログ映像信号に変換し、かつ、その極性を垂直走査期間毎に反転してから前記液晶パネルに供給して表示させることを特徴とする液晶表示装置。
   
   

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