JPH10294926A

JPH10294926A - テレビジョン受信機

Info

Publication number: JPH10294926A
Application number: JP9102941A
Authority: JP
Inventors: Yasutaka Tsuru; 康隆都留; Masahito Sugiyama; 雅人杉山; Yasuhei Nakama; 泰平中間; Mitsuo Nakajima; 満雄中嶋; Kentaro Teranishi; 謙太郎寺西; Hatsuji Kimura; 初司木村; Haruki Takada; 春樹高田; Kazuo Ishikura; 和夫石倉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-04-21
Filing date: 1997-04-21
Publication date: 1998-11-04

Abstract

(57)【要約】【課題】２ライン分の画素を記憶可能なメモリ容量で、
フィールド内補間走査線変換回路を実現する。【解決手段】２ライン分の画素を記憶可能なリードライ
ト非同期メモリと、その後段に加算平均手段、１リード
サイクル遅延手段、データ保持手段を設け、該メモリに
記憶させたデータを、書込みデータレートの４倍のレー
トで読みだした後に、読みだしデータに対し演算処理を
おこないフィールド内補間信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン受信
機に係り、飛び越し走査テレビジョン信号から、順次走
査信号に変換する回路を備えてテレビジョン受信機に関
するものである。

【０００２】

【従来の技術】現在、日本、アメリカでのテレビジョン
信号としてＮＴＳＣ方式を採用しており、この方式で
は、フィールド毎に互いに隙間を走査する飛び越し走査
（インタレース走査）を行っている。図２は飛び越し走
査のイメージ図である。実線を現在のフィールドでの走
査線とすると、破線は１フィールド前または１フィール
ド後の走査線を示す。

【０００３】最近、テレビジョン受信機は、テレビジョ
ン信号の受信・表示に留まらず、パーソナルコンピュー
タからの信号入力にも対応する情報機器としての機能が
要求されてきている。この場合に、課題となるのが信号
形式の違いに対する整合方法である。テレビジョン信号
は、前述したように飛び越し走査の信号であるが、パー
ソナルコンピュータからの信号はフィールド毎に同じ走
査線を走査する順次走査（ノンインタレース走査、また
はプログレッシブ走査ともいう）信号である。この課題
への対処方法として、一般的に飛び越し走査信号を順次
走査信号に変換するという方法を採用している。これ
は、順次走査信号を飛び越し走査信号に変換すると映像
がちらつくという問題を避けるためである。

【０００４】飛び越し走査信号を順次走査信号に変換す
る方法の一つとして、フィールド内補間処理がある。図
３はフィールド内補間処理のイメージ図である。実線上
にある（ａ０）〜（ａ３）、（ｂ０）〜（ｂ３）、（ｃ
０）〜（ｃ３）は、現フィールド走査線上の飛び越し走
査信号の画素を示している。フィールド内補間処理で
は、飛び越し走査信号の隙間の走査線上の信号として、
その上下の飛び越し走査信号の画素の平均値を用いる。
たとえば、図３の走査線（ａ０）〜（ａ３）と、走査線
（ｂ０）〜（ｂ３）との隙間の走査線（破線で示した部
分）上の信号として（ａ０＋ｂ０）／２〜（ａ３＋ｂ
３）／２をフィールド内補間信号として生成する。

【０００５】これらの信号を用いて順次走査へ変換する
には、まず（ａ０）〜（ａ３）を走査し、次のラインが
（ａ０＋ｂ０）／２〜（ａ３＋ｂ３）／２、次のライン
が（ｂ０）〜（ｂ３）、その次のラインが（ｂ０＋ｃ
０）／２〜（ｂ３＋ｃ３）／２、その次のラインが（ｃ
０）〜（ｃ３）のように走査する。

【０００６】飛び越し走査信号をフィールド内補間処理
を用いて順次走査信号に変換する、従来の走査線変換回
路を図５に示す。５０１は飛び越し走査信号入力端子、
５１７は飛び越し走査信号、５０２は１ライン遅延用メ
モリ、５０３はフィールド内補間信号生成用演算手段、
５０４は１ライン遅延飛び越し走査信号（以下、実信号
と記す）、５０５はフィールド内補間信号（以下、補間
信号と記す）、５０６は実信号のデータレート変換及び
遅延を行うリード・ライト非同期の実信号用倍速メモ
リ、５０７は補間信号のデータレート変換及び遅延を行
うリード・ライト非同期の補間信号用倍速メモリ、５０
８は５０６のメモリでデータレート変換及び遅延した倍
速実信号、５０９は５０７のメモリでデータレート変換
及び遅延した倍速補間信号、５１０はセレクタ、５１１
は順次走査信号出力端子、５１２はセレクタ制御信号、
５１３はメモリ５０６の実信号ライトアドレス設定、５
１４はメモリ５０６の実信号リードアドレス設定、５１
５はメモリ５０７の補間信号ライトアドレス設定、５１
６はメモリ５０７の補間信号リードアドレス設定であ
る。図６はフィールド内補間処理のタイミングチャート
である。この図では、１ラインのデータ数を４つ（０〜
３）として示したものである。図６内の５０１〜５１６
は、図５内の各信号を示している。横方向が時間軸に対
応しており、右に行く程時間が進んでいる。

【０００７】まず、図５の５０１から入力された飛び越
し走査信号５１７は、フィールド内補間信号生成用演算
手段５０３及び１ライン遅延用メモリ５０２に導かれ
る。１ライン遅延用メモリ５０２は、飛び越し走査信号
５１７を丁度１ライン遅延した実信号５０４を生成する
（図６の５０４）。フィールド内補間信号生成用演算手
段５０３は、飛び越し走査信号５１７と前記実信号５０
４との平均値を求め補間信号５０５とする（図６の５０
５）。実信号５０４は実信号用倍速メモリ５０６のライ
トデータとして、ライトアドレス設定５１３で設定され
るアドレスに書き込まれる。たとえば図６の５０４の
（ａ０）はアドレス０に書き込まれ、（ａ１）はアドレ
ス１に書き込まれる。実信号用倍速メモリ５０６に書き
込まれた実信号５０４は、リードアドレス設定５１４で
設定されるリードアドレスから倍速実信号５０８として
読みだされる（図６の５０８）。例えば、リードアドレ
スを０に設定した時には、既にアドレス０に書き込まれ
た前記実信号（ａ０）が読みだされる（図６の５０８と
５１４の関係）。

【０００８】補間信号５０５は、は補間信号用倍速メモ
リ５０７のライトデータとして、ライトアドレス設定５
１５で設定されるアドレスに書き込まれる。補間信号用
倍速メモリ５０７に書き込まれた実信号５０５は、リー
ドアドレス設定５１６で設定されるリードアドレスから
倍速補間信号５０９として読みだされる（図６の５０
９）。

【０００９】前記倍速実信号５０８、前記倍速補間信号
５０９は、セレクタ５１０に導かれ、セレクタ制御信号
５１２によって切換えられることにより順次走査信号に
変換される。セレクタ制御信号と順次走査信号の関係を
図７のタイミングチャート内の５１２、５１１に示す。

【００１０】図７では、セレクタ制御信号がハイレベル
のとき倍速補間信号５０９を通し、ローレベルのとき、
倍速実信号５０８を通すシステムにしてある。以上の動
作により、図３に示す走査線構造を生成することができ
る。

【００１１】

【発明が解決しようとする課題】前記従来例の構成で
は、１ライン分の画素を記憶できるメモリを３つ、つま
り３ライン分の画素を記憶するメモリ容量が必要であ
る。現在では、ラインメモリのＬＳＩ内蔵化が一般的に
なってきているが、ＬＳＩ内のメモリ容量の増加は、Ｌ
ＳＩチップ面積を増大させ、結果としてＬＳＩのコスト
アップにつながる。

【００１２】したがって、ＬＳＩのコストダウンを図る
ために、メモリ容量を極力少なくすることが必要であ
る。

【００１３】本発明の目的は、メモリ容量を低減しつつ
飛び越し走査信号から順次走査信号に変換可能な走査線
変換回路をを備えたテレビジョン受信機提供することに
ある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、飛び越し走査（インタレース走査）信号
から、順次走査（ノンインタレース走査、プログレッシ
ブ走査）信号に変換する走査線変換回路を備えたテレビ
ジョン受信機において、前記走査線変換回路を、前記飛
び越し走査信号の２ライン分の画素データを記憶可能な
倍速メモリと、該倍速メモリに記憶されたデータを前記
飛び越し走査信号のデータレートの４倍で読み出すリー
ドアドレス設定手段と、該メモリアドレス設定手段のよ
り読み出された前記倍速メモリからの出力データを１リ
ードサイクル分遅延させる遅延手段と、前記倍速メモリ
からの出力データと前記遅延手段により遅延された出力
データとを加算平均する加算平均手段と、該加算平均手
段により得られたデータを１リードサイクルおきに２リ
ードサイクル期間保持して順次走査信号を出力する保持
手段とにより構成したことを特徴とするものである。

【００１５】かかる構成により、２ライン分の画素を記
憶できるメモリ容量で、フィールド内補間走査線変換処
理を実現できる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。

【００１７】図１は本発明によるフィールド内補間走査
線変換回路の一実施形態を示すブロック図であって、１
０１は飛び越し走査信号入力端子、１０２は飛び越し走
査信号、１０３は飛び越し走査信号のデータレート変換
及び遅延を行うリード・ライト非同期の倍速メモリ、１
０４はメモリ出力信号、１０５は遅延手段、１０６は１
リードサイクル遅延された遅延信号、１０７は加算平均
手段、１０８はデータ保持手段、１０９は順次走査信
号、１１０は順次走査信号出力手段、１１１はライトア
ドレス設定手段、１１２はリードアドレス設定手段であ
る。

【００１８】同図において、飛び越し走査信号入力手段
１０１から入力された飛び越し走査信号１０２は、倍速
メモリ１０３へ導かれる。倍速メモリ１０３はライトア
ドレス設定手段１１１により設定されるアドレスに飛び
越し走査信号１０２を書き込む。倍速メモリ１０３はリ
ードアドレス設定手段１１２により設定されるアドレス
からデータを読みだしメモリ出力信号１０４とする。メ
モリ出力信号１０４のデータレートは、飛び越し走査信
号１０２のデータレートの４倍とする。メモリ出力信号
は遅延手段１０５及び加算平均手段１０７に導かれる。
遅延手段１０５はメモリ出力信号１０４を１リードサイ
クル分遅延させ遅延信号１０６とする。加算平均手段１
０７は、メモリ出力信号１０４と遅延信号１０６との加
算平均値を算出し、データ保持手段１０８へ導く。デー
タ保持手段１０８は加算平均値のうち１リードサイクル
おきにデータを取り込み２リードサイクル期間データを
保持する。データ保持手段１０８の出力は順次走査信号
１０９として順次走査信号出力手段１１０より出力され
る。

【００１９】以上の動作を図４のタイミングチャートで
説明する。ここでは従来例での説明と同様に、１ライン
の画素数を４（０〜３）とする。１０２は図５の飛び越
し走査信号１０２に対応する。またライトデータの（ａ
０）〜（ａ３）、（ｂ０）〜（ｂ３）、（ｃ０）〜（ｃ
３）は、図２の画素データを表している。倍速メモリは
２ライン分の画素を記憶できる容量をもつため、アドレ
スは０〜７までとなる。ライトアドレス３から４の間の
ように、データが空になっている部分は走査線の帰線期
間（ブランキング期間）であり映像信号の画素データは
存在しない。まず、（ａ０）から（ａ３）をライトアド
レス設定１１１に従ってアドレス０〜３に書き込む。次
ラインデータ（ｂ０）から（ｂ３）をライトアドレス設
定１１１に従ってアドレス４〜７に書き込みながら、リ
ード側では実ラインデータ生成用リード動作としてリー
ドアドレス設定１１２を、０、０、１、１、２、２、
３、３と設定してそのアドレス内のデータを読みだす。
読みだされたデータは、（ａ０）、（ａ０）、（ａ
１）、（ａ１）、（ａ２）、（ａ２）、（ａ３）、（ａ
３）、となる。その次に補間ラインデータ生成用リード
動作として、リードアドレス設定１１２を、０、４、
１、５、２、６、３、７と設定してそのアドレス内のデ
ータを読みだす。このように読みだされたデータは、図
４の１０４のように（ａ０）、（ｂ０）、（ａ１）、
（ｂ１）、（ａ２）、（ｂ２）、（ａ３）、（ｂ３）、
となり、図２でのある画素とその丁度１ライン前の画素
同士が連続する。このようにリードアドレスがライトア
ドレスを追い越さず且つ、ある画素とその丁度１ライン
前の画素同士を連続して読みだすというリードアドレス
の設定は、２ライン分の画素を記憶できる容量をもつこ
とにより可能となっている。

【００２０】このように読みだされたメモリ出力信号１
０４は、遅延手段１０５で遅延された遅延信号１０６と
加算平均される。実ラインデータ生成用リード動作時に
は、加算平均手段の出力は、（ａ０）、（（ａ０）＋
（ａ１））／２、（ａ１）、（（ａ１）＋（ａ２））／
２、（ａ２）、（（ａ２）＋（ａ３））／２、（ａ
３）、となる。データ保持手段は、前記加算平均手段の
出力から、（ａ０）、（ａ１）、（ａ２）、（ａ３）の
タイミングで１リードサイクルおきにデータを取り込
む。また補間ラインデータ生成用リード動作時には、加
算平均手段の出力は、（（ａ０）＋（ｂ０））／２、
（（ｂ０）＋（ａ１））／２、（（ａ１）＋（ｂ１））
／２、（（ｂ１）＋（ａ２））／２、、（（ａ２）＋
（ｂ２））／２、（（ｂ２）＋（ａ３））／２、（（ａ
３）＋（ｂ３））／２、となる。データ保持手段は、前
記加算平均手段の出力から、（（ａ０）＋（ｂ０））／
２、（（ａ１）＋（ｂ１））／２、（（ａ２）＋（ｂ
２））／２、（（ａ３）＋（ｂ３））／２、のタイミン
グで１リードサイクルおきにデータを取り込む。この結
果、図４の１０９に示す順次走査信号が生成される。

【００２１】

【発明の効果】以上説明したように、本発明によると２
ライン分の画素を記憶できるメモリ容量で、フィールド
内補間走査線変換処理を実現することができるため、従
来より回路規模を低減することが可能である。

【図面の簡単な説明】

【図１】本発明による走査線変換回路の一実施例を示す
ブロック図

【図２】飛び越し走査信号の説明図

【図３】フィールド内補間順次走査信号の説明図

【図４】図１に示した本発明に係る走査線変換回路の一
実施例の動作を説明するタイミングチャート

【図５】従来のフィールド内補間走査線変換回路の一例
を示すブロック図

【図６】従来のフィールド内補間走査線変換回路の動作
説明用タイミングチャート

【図７】従来のフィールド内補間走査線変換回路の動作
説明用タイミングチャート

【符号の説明】

１０１飛び越し走査信号入力端子１０２飛び越し走査信号１０３倍速メモリ１０４メモリ出力信号１０５遅延手段１０６１リードサイクル遅延された遅延信号１０７加算平均手段１０８データ保持手段１０９順次走査信号１１０順次走査信号出力手段１１１ライトアドレス設定手段１１２リードアドレス設定手段５０１飛び越し走査信号入力端子５１７飛び越し走査信号５０２１ライン遅延用メモリ５０３フィールド内補間信号生成用演算手段５０４１ライン遅延飛び越し走査信号５０５フィールド内補間信号５０６実信号用倍速メモリ５０７補間信号用倍速メモリ５０８倍速実信号５０９倍速補間信号５１０セレクタ５１１順次走査信号出力端子５１２セレクタ制御信号５１３メモリ５０６の実信号ライトアドレス設定手段５１４メモリ５０６の実信号リードアドレス設定手段５１５メモリ５０７の補間信号ライトアドレス設定手
段５１６メモリ５０７の補間信号リードアドレス設定手
段

───────────────────────────────────────────────────── フロントページの続き (72)発明者中間泰平神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マルチメディアシステム開発本部内 (72)発明者中嶋満雄神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マルチメディアシステム開発本部内 (72)発明者寺西謙太郎神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マルチメディアシステム開発本部内 (72)発明者木村初司神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マルチメディアシステム開発本部内 (72)発明者高田春樹神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所映像情報メディア事業部内 (72)発明者石倉和夫東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】飛び越し走査（インタレース走査）信号か
ら、順次走査（ノンインタレース走査、プログレッシブ
走査）信号に変換する走査線変換回路を備えたテレビジ
ョン受信機において、前記走査線変換回路は、前記飛び越し走査信号の２ライ
ン分の画素データを記憶可能な倍速メモリと、該倍速メ
モリに記憶されたデータを前記飛び越し走査信号のデー
タレートの４倍で読み出すリードアドレス設定手段と、
該メモリアドレス設定手段のより読み出された前記倍速
メモリからの出力データを１リードサイクル分遅延させ
る遅延手段と、前記倍速メモリからの出力データと前記
遅延手段により遅延された出力データとを加算平均する
加算平均手段と、該加算平均手段により得られたデータ
を１リードサイクルおきに２リードサイクル期間保持し
て順次走査信号を出力する保持手段を有することを特徴
とするテレビジョン受信機。