KR0123919B1 - 엔코더의 플리커 감소장치 - Google Patents

엔코더의 플리커 감소장치

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KR0123919B1 KR1019940002810A KR19940002810A KR0123919B1 KR 0123919 B1 KR0123919 B1 KR 0123919B1 KR 1019940002810 A KR1019940002810 A KR 1019940002810A KR 19940002810 A KR19940002810 A KR 19940002810A KR 0123919 B1 KR0123919 B1 KR 0123919B1
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Abstract

본원 발명은 플리커를 감소시키는 엔코더의 플리커 감소장치에 관한 것으로서, 그래픽 제어기와, 상기 그래픽 제어기의 출력신호를 저장하는 라인 스토어부와, 상기 라인 스토어부의 출력신호를 받아 2개의 픽셀라인을 선택하는 멀티플렉서부와, 상기 멀티플렉서부의 출력신호를 받아 합신호를 출력하는 디지탈 가산기와, 상기 디지탈 가산기의 출력신호를 받아 평균값을 구하여 디지탈 엔코더로 출력하는 시프트부와, 상기 그래픽 제어기의 논-인터레이스 동기 출력신호를 받아 동기를 인터레이스 동기신호로 변환시키는 동기신호 변환장치와, 상기 동기신호 변환장치의 출력신호에 따라 상기 라인 스토어부 및 상기 멀티플렉서부에 제어신호를 출력하는 제어신호 발생로직부와, 상기 제어신호 발생로직부 및 상기 시프트부에 일정한 클럭펄스를 입력시키는 오실레이터로 구성되어, 이웃하는 두개의 픽셀 라인의 평균값을 디지탈 상태에서 구함으로서 화질의 저하를 방지하고, 논-인터레이스드 그래픽을 인터레이스드 주사방법을 채용하는 NTSC 또는 PAL등의 형태로 바꾸어 텔레비젼을 통해 컴퓨터의 화면을 디스플레이 할때 발생되는 플리커 현상을 현저히 감소시키는 잇점이 있는 동시에 라인 스토어의 기능을 특수한 메모리가 아닌 범용의 FiFo 메모리를 사용함으로서 단가를 줄일 수 있는 잇점이 있다.

Description

엔코더의 플리커 감소장치
제1도는 종래 기술에 의한 엔코더(encoder)의 플리커(flicker)감소장치의 블럭도.
제2도는 본원 발명에 의한 엔코더의 플리커 감소장치의 블럭도.
제3도는 본원 발명에 의한 엔코더의 플리커 감소장치의 라인 스토어(line store)부 세부 구성도.
제4도는 본원 발명에 의한 엔코더의 플리커 감소장치의 멀티플렉서(multiplexer)부 세부 구성도.
제5도는 본원 발명에 의한 엔코더의 플리커 감소장치의 제어신호 발생로직부 세부 구성도.
제6도는 본원 발명에 의한 엔코더의 플리커 감소장치의 가산기(adder) 및 시프트부(shifter) 세부 구성도.
제7도는 본원 발명에 의한 엔코더의 플리커 감소장치의 제어신호 발생로직부 카운터의 상태 천이도.
제8도는 본원 발명에 의한 엔코더의 플리커 감소장치의 라인 스토어부 동작 상태도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 그래픽 제어기 20 : 라인 스토어부
30 : 멀티플렉서부 40 : 디지탈 가산기
50 : 시프트부 60 : 디지탈 엔코더
70 : 동기신호 변환장치 80 : 제어신호 발생로직부
82 : 카운터 84 : 팔(PAL)
90 : 오실레이터 L1 ~ L6 : 래치
B1 ~ B6 : 3-상태 버퍼
본원 발명은 엔코더에 관한 것으로서, 특히 플리커를 감소시키는 엔코더의 플리커 감소장치에 관한 것이다.
통상적으로 엔코더에서 발생하는 플리커 현상은 RGB 엔코더가 논-인터레이스(Non-interlace) 주사방식에서 인터레이스(interlace) 주사방식으로 변화하기 때문에 나타난다.
상기한 플리커 현상은 엔코딩 이전에 논-인터레이스 프레임 화면에서 가로로 그려진 그래픽 라인이 하나의 픽셀열로 구성되어 있고 주사선 주위의 배경색과의 색차가 심할 경우, 예를 들어 배경색이 흰색이고 그려진 라인이 검은색일 경우 가장 뚜렷하게 나타난다. 즉, 상기의 주사선이 논-인터레이스 프레임에서는 통상 초당 60회 반복해서 주사가 되지만 엔코딩 이후의 인터레이스 프레임에서는 상기 속도의 1/2인 초당 30회 반복하고, 짝수와 홀수 필드로 분리되어 주사되기 때문에 위아래 방향으로 플리커 현상이 발생한다.
종래 기술에 의한 엔코더의 플리커 감소장치는 상기한 플리커 현상을 줄이기 위하여 제1도에 도시된 바와 같이 픽셀 신호를 출력하는 그래픽 제어기(1)와, 상기 그래픽 제어기(1)의 출력신호를 입력받는 제1라인 스토어(2) 및 제2라인 스토어(3)와, 상기 제1라인 스토어(2) 및 제2라인 스토어(3)의 출력신호를 각각 입력으로 하여 아날로그 신호로 변화시키는 제1디지탈/아날로그 변환기(4) 및 제2디지탈/아날로그 변환기(5)와, 상기 제1디지탈/아날로그 변환기(4) 및 제2디지탈/아날로그 변환기(5)의 출력신호를 합하는 아날로그 가산기(6)와, 상기 아날로그 가산기(6)의 결과를 2로 나누어 평균값을 출력하는 디바이더(7)와 상기 디바이더(7)의 출력신호를 엔코딩하는 아날로그 엔코더(8)로 구성된다.
상기와 같이 구성된 종래의 엔코더의 플리커 감소 장치는 먼저 그래픽 제어기(1)에서 픽셀 신호가 출력되면 상기 제1라인 스토어(2) 및 제2라인 스토어(3)는 이웃하는 상하 픽셀 라인의 신호를 제1디지탈/아날로그 변환기(4)와 제2디지탈 /아날로그 변환기(5)에 입력시켜 아날로그 신호로 변환시킨다. 그 후, 상기 출력된 두개의 아날로그 신호를 아날로그 가산기(6)에서 합하고 그 결과를 디바이더(7)에서 2로 나누어 평균값을 구하고, 상기 평균값을 아날로그 엔코더(8)에서 엔코딩하므로서 이웃하는 주사선의 색상차를 감소시킨다.
상기와 같이 구성되고 동작하는 종래의 엔코더의 플리커 감소장치는 처리과정이 아날로그 신호 상태에서 이루어지기 때문에 외부의 노이즈가 침투할 가능성이 높아져 신호의 품질이 좋지 못하게 되는 문제점이 있었다.
본원 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 이웃하는 두개의 픽셀 라인의 평균값을 디지탈 신호 상태에서 처리하는 디지탈 신호처리방식을 이용하므로서 외부의 노이즈가 침투하지 못하는 동시에 플리커를 감소시켜 신호의 질을 높일 수 있도록 하는 엔코더의 플리커 감소장치를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본원 발명에 의한 엔코더의 플리커 감소장치는 논-인터레이스 픽셀신호를 출력하는 그래픽 제어기와, 상기 그래픽 제어기의 출력신호중, 하나의 주사선 분량의 픽셀열을 저장하는 라인 스토어부와, 상기 라인 스토어부의 출력신호를 받아 2개의 픽셀라인을 선택하는 멀티플렉서부와, 상기 멀티플렉서부의 출력신호를 받아 합신호를 출력하는 디지탈 가산기와, 상기 디지탈 가산기의 출력신호를 받아 평균값을 구하여 디지탈 엔코더로 출력하는 시프트부와, 상기 그래픽 제어기의 논-인터레이스 동기 출력신호를 받아 인터레이스로 동기를 변환시키는 동기신호 변환장치와, 상기 동기신호 변환장치의 출력신호에 따라 상기 라인 스토어부 및 상기 멀티플렉서부에 제어신호를 출력하는 제어신호 발생로직부와, 상기 제어신호 발생로직부 및 상기 시프트부에 일정한 클럭펄스를 입력시키는 오실레이터로 구성된다.
이하, 첨부한 도면을 참조하여 본원 발명의 일실시예를 상세히 설명한다.
제2도에 도시된 바와 같이 논-인터레이스 픽셀신호를 출력하는 그래픽 제어기(10)와, 상기 그래픽 제어기(10)의 출력신호중 짝수번째 라인만을 선택하여 저장하는 라인 스토어부(20)와, 상기 라인 스토어부(20)의 출력신호를 받아 2개의 픽셀 라인을 선택하는 멀티플렉서부(30)와, 상기 멀티플렉서부(30)의 출력신호를 받아 합신호를 출력하는 디지탈 가산기(40)와, 상기 디지탈 가산기(40)의 출력신호를 받아 평균값을 구하여 디지탈 엔코더(60)로 출력하는 시프트부(50)와, 상기 그래픽 제어기(10)의 출력신호를 받아 동기를 변환시키는 동기신호 변환장치(70)와, 상기 동기신호 변환장치(70)의 출력신호에 따라 상기 라인 스토어부(20) 및 상기 멀티플렉서부(30)에 제어신호를 출력하는 제어신호 발생로직부(80)와, 상기 제어신호 발생로직부(80) 및 상기 시프트부(50)에 일정한 클럭펄스를 입력시키는 오실레이터(90)로 구성된다.
상기의 라인 스토어부(20)는 제3도에 도시된 바와 같이 3개의 n비트 범용 FiFo 메모리(이하 FiFo라 한다)로 구성되고, 상기의 멀티플렉서부(30)는 제4도에 도시된 바와 같이 래치(L1~L6)와 상기 래치(L1~L6)의 신호를 받는 3-상태 버퍼(B1~B6)로 구성되어 현재 주사될 픽셀 라인(Multiplexed Current Pixel line:이하 MCP라 한다.)과 이전에 주사된 픽셀 라인(Multiplexed Previous Pixel line:이하 MPP라 한다.)을 출력하는 각각 n비트인 3입력 2출력 멀티플렉서이고, 상기의 제어신호 발생로직부(80)는 논-인터레이스 수평 동기신호(/NHS신호)와 논-인터레이스 수직동기신호(/NVS신호)를 입력받는 상기 동기신호 변환장치(70)에서 출력되는 수평동기신호(이하 /HS신호라 한다.)와 수직동기신호(이하 /VS신호라 한다.)를 입력신호로 하는 카운터(82)와 상기 카운터(82)의 출력신호를 입력으로 하여 각각의 제어신호를 출력하는 팔(PAL)(84)로 구성된다.
제8도에 도시된 10~ 16는논-인터레이스 픽셀신호중에서 선택된 짝수번째의 픽셀라인들이며, 본원 발명에 사용된 라인 스토어부(20)의 각 FiFo는 스캔 라인 하나에 해당하는 픽셀의 갯수만큼 저장할 수 있으며 선택된 라인의 데이타가 3개의 FiFo 중에 2개에 기록된다.
상기와 같이 구성되는 본원 발명은 그래픽 제어기(10)로부터 출력되는 논-인터레이스 출력신호중에서 짝수번째의 라인 만을 선택하며 n비트의 라인 스토어부(20)에 픽셀 클럭(pixel clock : 이하 PCLK라 한다.)의 속도로 기록한다.
상기 라인 스토어부(20)의 FiFo로부터 픽셀 데이타가 출력되는 속도는 라인록 클럭(line lock clock : 이하 LCLK라 한다.)의 주파수와 같으며 상기 LCLK는 인터레이스 픽셀 프레임의 픽셀 클럭에 해당한다.
상기 FiFo로부터 출력될 수 있는 픽셀은 3개의 스캔 라인 분량에 해당하며, 상기 FiFo에서 출력된 픽셀은 멀티플렉서부(30)에 의해 2개의 라인이 선택된다. 상기 선택된 두 라인은 서로 이웃하는 두 라인으로써 MCP와 MPP이다. 이때 라인 스토어부(20) 즉, 3개의 FiFo에 대한 픽셀 데이타의 입출력 제어 및 멀티플렉서부(30)의 제어는 제어신호 발생로직부(80)에서 출력되는 신호에 의해 제어된다.
상기 제어신호 발생로직부(80)에서 출력되는 신호와 그 신호의 의미를 설명하면 다음과 같다.
상기의 출력된 MCP와 MPP는 디지탈 가산기(40)에 입력되어 합의 결과로 발생되는 캐리(carry)와 n비트의 픽셀 데이타(added pixel : 이하 AP라 한다.)로 출력된다. 상기 AP 출력신호는 시프트부(50)에 입력되어 캐리비트와 함께 n+1개의 비트로 이루어지는 픽셀이 최하위비트 방향으로 1비트씩 시프트됨으로서 상기 디지탈 AP의 값에 대해 1/2에 해당하는 값을 갖는 픽셀 데이타(interlaced pixel : 이하 IP라 한다.)로 출력되어 디지탈 엔코더(60)로 입력된다.
제8도에 도시된 바와 같이 10는Fc, Fa에 기록되고, 동시에 Fc에 저장되는 픽셀들이 읽혀진다. 11은 F/b, Fc에 기록된다. 이때 Fc는 이전에 10가 기록되었기 때문에 11이 시작하기 전에 즉,/HS가 로우인 휴지시간 (blank time)동안 리세트 하여 FiFo 내부의 포인터를 0점으로 이동시키며 FiFo의 플레그인 풀(full) 신호를 인액티브시키며, 엠프티(empty)를 액티브시켜 11을 기록할 준비를 한다.
상기와 같이 두개의 FiFo, 즉 Fb와 Fc에 기록된 11은 Fb로 읽혀지고, 이전 스캔 타임(scan time) 기간중에 10가 기록된 Fa로부터 10가 읽혀져 멀티플렉서부(30)를 거치면 10는MPP가 되고, 11은 MCP가 된다. 이때 라인의 구별은 제어신호 발생로직부(80)에 있는 카운터(82)의 출력인 Q1및 Q0의 값으로 구분한다.
FiFo에 라인을 기록/판독하는 것은 제8도에 도시된 바와 같이 /VS가 인액티브되는 시점부터 시작하여 /VS가 하이에서 로우상태가 되는 시점까지 계속되며 제5도에 도시된 카운터(82)는 /VS가 액티브하는 동안에는 초기상태(SI: count value=11)에 머물러 있다가 /VS가 하이가 되면 카운트를 시작하여 /HS가 상승할때마다 클럭킹되어 제7도에 도시된 바와 같이 S0→S1→S2→S0의 순서로 상태가 천이된다.
상기의 제어신호 발생로직부(80)에서는 /HS 및 /VS의 상태와 카운터가 출력하는 Q1,Q0의 상태를 디코딩하여 FiFo의 제어신호와 멀티플렉서부(30)의 제어신호들을 만들어낸다.
FiFo로부터 출력되는 픽셀들은 제어신호 발생로직부(80)에서 출력하는 FaR, FbR, FcR에 의해 3개의 FiFo중에서 적당한 시점에 따라 2개의 라인이 출력되기 때문에 이들의 정렬이 필요하다. 상기 픽셀 라인의 정렬은 aPSel, bCSel, bPSel, cCSel, cPSel, aCSel에 의해 3-상태 버퍼의 입력에 대한 출력을 제어하므로서 이루어진다. 상기의 신호들은 제5도에 도시된 팔(PAL)(84)에서 발생한다.
상기 출력되는 신호들은 이미 상술한 바와 같이 카운터(82)의 출력인 Q1, Q0와 /HS, /VS의 상태를 디코딩하여 만들어지는데, 그 로직의 불 대수식(Boolean Equation)은 다음과 같다.
제6도에 도시된 디지탈 가산기 및 시프트부의 동작을 설명하면 다음과 같다.
디지탈 가산기에 입력되는 MPP와 MCP는 합의 결과로 캐리와 n비트의 픽셀 데이타 AP가 만들어진다. 상기 캐리 및 AP는 다시 래치 L7에 입력되고 출력으로서 래치의 Qn+1~Q0의 (n+1)개 비트로 출력되는데, 2진 데이타를 2로 나누는 연산은 하위비트 방향으로 1비트씩 시프트하는 것과 같기 때문에 래치 L7의 출력중에서 Q0로부터의 출력은 N/C(Not Connection)상태로 두고, Qn+1~Q1까지의 n비트를 디지탈 엔코더(60)에 입력시킬 n비트의 IP픽셀 데이타로 선택한다. 결국 디지탈 가산기(40)와 시프트부(50)는 현재 주사될 픽셀 데이타(MCP)와 이전에 주사된 픽셀 데이타(MPP)의 평균값을 산출하는 기능을 갖는다.
상기와 같이 구성되고 동작하는 본원 발명은 이웃하는 두개의 픽셀 라인의 평균값을 디지탈 상태에서 구함으로서 화질의 저하를 방지할 수 있는 잇점이 있는 동시에 논-인터레이스드 그래픽을 인터레이스드 주사방법을 채용하는 NTSC 또는 PAL등의 형태로 바꾸어 텔레비젼을 통해 컴퓨터의 화면을 디스플레이할때 발생되는 플리커 현상을 현저히 감소시키는 잇점이 있다.
또한 라인 스토어의 기능을 특수한 메모리가 아닌 범용의 FiFo 메모리를 사용함으로서 단가를 줄일 수 있는 잇점이 있다.

Claims (4)

  1. 논-인터레이스 픽셀신호를 출력하는 그래픽 제어기와, 상기 그래픽 제어기의 출력신호중 짝수번째 라인만을 선택하여 저장하는 3개의 FIFO메모리로 구성된 라인스토어부와, 상기 라인 스토어부의 출력신호를 받아 2개의 픽셀 라인을 선택하는 멀티플렉서부와, 상기 멀티플렉서부의 출력신호를 받아 합신호를 출력하는 디지털 가산기와, 상기 디지털 가산기의 출력신호를 받아 평균값을 구하여 디지털 엔코더로 출력하는 쉬프트부와, 상기 그래픽 제어기의 논-인터레이스 동기 출력신호를 받아 인터레이스 동기신호로 변환시키는 동기신호 변환장치와, 상기 동기신호 변환장치의 출력신호에 따라 상기 라인 스토어부 및 상기 멀티플렉서부에 제어신호를 출력하는 제어신호 발생로직부와, 상기 제어신호 발생로직부 및 상기 쉬프트부에 일정한 클록펄스를 입력시키는 오실레이터로 구성되는 것을 특징으로 하는 엔코더의 플리커 감소장치.
  2. 제1항에 있어서, 상기 디지털 가산기 및 쉬프트부는 상기 멀티플렉서로부터 이웃하는 두개의 픽셀 라인의 신호를 받아 합신호를 출력하는 가산기와, 상기 가산기의 출력신호를 입력받아 평균값을 구하여 출력하는 쉬프트부로 구성되어 디지털 신호 상태로 평균값을 구하는 것을 특징으로 하는 엔코더의 플리커 감소장치.
  3. 제1항에 있어서, 상기 멀티플렉서부는 6개의 래치 및 상기 6개의 래치에 대응하는 6개의 3-상태 버퍼로 구성되고, 상기 제어신호 발생로직부에서 출력되는 신호에 의해 제어되는 것을 특징으로 하는 엔코더의 플리커 감소장치.
  4. 제3항에 있어서, 상기 제어신호 발생로직부는 수평동기신호(/HS신호)와 수직동기신호(/VS신호)를 입력신호로 하는 카운터와, 상기 카운터의 출력신호를 입력으로 하여 각각의 제어신호를 출력하는 팔(PAL)로 구성되고, 상기 카운터는 수직동기신호가 로우인 동안에는 초기상태(count value=11)에 머물러 있다가 수직동기신호가 하이가 되는 시점부터 카운트를 시작하여 수직동기신호가 하이에서 로우상태가 되는 시점까지 수평동기신호가 상승할때마다 클록킹되어 카운트값이 00→01→10→00의 순서로 천이되는 것을 특징으로 하는 엔코더의 플리커 감소장치.
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