KR950009661B1 - 화상 시스템의 주사속도 변환회로 - Google Patents

화상 시스템의 주사속도 변환회로 Download PDF

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Abstract

내용 없음.

Description

화상 시스템의 주사속도 변환회로
제1도는 종래 화상 시스템의 영상처리 회로 블럭도.
제2도는 본 발명 화상 시스템의 주사속도 변환회로 블럭도.
제3도는 제2도에 있어서, 역다중화기의 상세 회로도.
제4도는 제3도에 있어서, 역다중화시 각부의 파형도.
제5도는 제2도에 있어서, 역다중화 제어부의 상세 회로도.
제6도는 본 발명에 따른 메모리 스캔의 설명도.
제7도는 제6도에 있어서, 메모리 스캔시 파형도.
제8도는 제2도에 있어서, 메모리 제어부의 일부 회로도.
제9도는 제8도에 있어서, 각부의 신호 파형도.
제10도는 제2도에 있어서, 메모리 제어부의 일부 블럭도.
제11도는 제8도 또는 제10도에 있어서, 메모리 제어시 상태 천이도.
제12도는 제2도에 있어서, 메모리 제어부의 일부 블럭도.
제13도는 제2도에 있어서, 페이지 모드의 라이트시 파형도.
제14도는 제2도에 있어서, 메모리 데이타 쉬프트시 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 그래픽스 제어부 2 : 프레임 버퍼
3 : 디지탈-아날로그 변환기 4 : 엔코더
5 : 클럭멀티플렉서 10 : 룩업 테이블
20 : 역다중화기 30 : 역다중화 제어부
40 : 메모리 50 : 메모리 제어부
51 : 프레임 스위칭부 52 : 어드레스 다중화기
53 : 어드레스 발생기 54 : 제어신호 발생기
55 : 라이트신호 발생부 56 : 클럭 발생부
60 : 동기신호 발생부 70 : 다중화기
본 발명은 디지탈 알지비(RGB) 엔코더에 관한 것으로 특히, 화상 시스템에서 논-인터레이스 모드(Non-Interlaced Mode)로 입력되는 픽셀스트림을 인터레이스 모드(Interlaced Mode)의 데이타로 변환할때 시스템 프로그램을 변경함이 없이 하드웨어적으로 처리하여 스캔 레이트(Scan Rate)를 변환시키는 화상 시스템의 주사속도 변환회로에 관한 것이다.
제1도는 종래 화상 시스템의 영상처리 회로의 블럭도로서 이에 도시된 바와같이, 화상처리를 위한 제어 신호 및 데이타를 출력하는 그래픽스 제어부(1)와, 이 그래픽스 제어부(1)의 출력(ct1), (Date), (Addr)을 입력받아 화상정보를 저장하는 프레임 버퍼(2)와, 클럭(PCLK)(LLC)중 한 신호를 선택 출력하는 멀티플렉서(5)와, 이 멀티플렉서(5)의 출력에 따라 상기 프레임 버퍼(2)의 픽셀데이타(Pd)를 아날로그 신호로 변환하는 디지탈-아날로그 변환부(3)와, 상기 스래픽스 제어부(1)의 동기신호(Syn)에 따라 상기 디지탈-아날로그 변환부(3)의 출력(ARGB)을 부호화하여 아날로그인 복합영상신호(NTSC)를 출력하는 엔코더(4)로 구성된 것으로, 이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
화상처리를 제어하는 그래픽스 제어부(1)가 논 인터레이스(Non-Interlaced)모드에서 인터레이스(Interlaced)모드로 변환된 후 제어신호(ct1), 화상데이타(D) 및 어드레스(Addr)를 출력하면 프레임버퍼(2)는 상기 제어신호(ct1)에 따라 어드레스(Addr)에 화상데이타(D)를 저장한 후 픽셀데이타(Pd)를 디지탈-아날로그 변환부(3)에 출력한다.
이때, 프레임 버퍼(2)는 인터레이스 모드에 따라 기수(odd) 필드와 우수(even) 필드로 구분된 픽셀데이타(Pd)를 출력하며 멀티플렉서(5)는 클럭(PCLK)(LLC)중 엔티에스씨(NTSC)신호에 사용되는 도트클럭(Dot Clook)인 클럭(LLC : Line Locked Clook)을 선택하여 출력하게 된다.
이에따라, 디지탈-아날로그 변환부(3)가 멀티플렉서(5)의 출력클럭(LLC)의 속도로 프레임 버퍼(2)의 출력(Pd)을 아날로그 신호(ARGB)로 변환하여 출력함에 따라 그래픽스 제어부(1)의 인터레이스 모드로 변환된 동기신호(Syn)를 입력받은 엔코더(4)는 상기 아날로그 신호(ARGB)를 부호화하여 아날로그인 복합영상 신호(NTSC)를 출력한다.
그러나, 이와같은 종래 회로는 신호를 부호화하기전에 그래픽스 제어기에서 브라운관(CRT) 제어를 담당하는 레지스터의 값을 변경해야 함으로 컴퓨터 모니터와 티브이를 동시에 재현하는 것이 불가능하고 아날로그 처리 방식의 부호화를 수행함으로써 최종 출력인 아날로그 복합영상신호(NTSC)에 의한 화상의 질이 저하될 뿐 아니라 외부 노이즈에 영향을 받는 문제점이 있었다.
본 발명은 이러한 종래의 문제점을 해결하기 위하여 프로그램 처리없이 하드웨어적으로 설계한 디지탈 방식의 엔코더를 적용함으로써 논 인터레이스 모드(Non-Interlaced Mode)로 입력되는 픽셀데이타를 인터레이스 모드(Interlaced Mode)로 변환하여 컴퓨터 모니터와 티브이를 동시에 표시하거나 컴퓨터 모니터에 표시되는 화상을 직접 녹화할 수 있는 화상 시스템의 주사속도 변환회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명 화상 시스템의 주사속도 변환회로의 블럭도로서 이에 도시한 바와같이, 클럭(PCLK)에 따라 8비트 픽셀데이타(Vp[0 : 7])를 입력받아 16비트 픽셀데이타(P[0 : 15])를 출력하는 룩업 테이블(10)과, 클럭(PCLK)과 소거신호()을 입력받아 역다중화를 위한 제어신호()를 출력하는 역다중화제어부(30)와, 이 역다중화 제어부(30)의 출력(OE)에 인에이블되어 클럭(PCLK)에 따라 상기 룩업 테이블(10)의출력(P[0 : 15])을 입력받아 순행(Non-Interlaced)화된 32비트 픽셀스트림(Dp[0 : 31])으로 역다중화하는 역다중화기(Demultiplexer)(2)와, 브이지지에이(VGA)의 동기신호()()()와 동기신호 발생부(60)의 출력()()()을 입력받아 다중화 어드레스(MA) 및 제어신호(W)()()()()()를 출력하는 메모리 제어부(50)와 이 메모리 제어부(50)의 출력에 따라 상기 역다중화기(20)의 출력(Dp[0 : 31])을 격행시켜 32비트 픽셀스트림(Sp[0 : 31])을 출력하는 메모리(40)와, 상기 메모리제어부(50)의 출력(SCLK)에 따라 상기 메모리(40)의 출력(Sp[0 : 31])을 다중화하여 16비트 픽셀데이타(Mp[0 : 15])를 출력하는 다중화기(70)로 구성한 것으로, 상기 메모리(40)는 불휘발성 램(Volatile RAM)이다.
상기 역다중화기(20)는 제3도에 도시한 바와같이, 디플립플롭과 버퍼(DFF1,B1)(DFF2, B2)로 각기 구성된 래치(L1)(L2)를 병렬로 접속하여 구성한다.
상기, 역다중화 제어부(30)는 제5도는 도시한 바와같이, 반전출력()이 입력(D)에 접속된 디플립플롭(DFF3)에 소거신호()와 클럭(PCLK)을 접속하고 이 디플립플롭(DFF3)의 반전출력()을 인버터(IN1)에 접속하며 상기 디플립플롭(DFF3)의 비반전출력(Q)과 상기 인버터(IN1)의 출력()을 낸드 게이트(NA1)의 양입력에 접속하여 구성한다.
상기 메모리 제어부(50)는 제8도, 제10도, 제12도에 도시한 바와같이, 제어신호()()()()()를 발생시키는 제어신호발생부(54)와, 동기신호()()를 입력받아 픽셀데이타를 격행시키기 위한 신호(BSEL)(HCNT)(oddw)(evenw)를 출력하는 프레임 스위칭부(51)와, 이 프레임 스위칭부(51)의 출력(BSEL)에 따라 어드레스 발생기(53)의 출력(A)을 입력받아 다중화된 어드레스(MA)를 출력하는 어드레스 다중화기(52)와, 상기 제어신호 발생부(54)의 라이트 인에이블신호()를 출력하는 라이트신호 발생부(55)와, 소거신호() 및 클럭(PCLK)을 입력받아 동기 클럭(SCLK)을 출력시키는 클럭 발생부(56)로 구성한다.
프레임 스위칭부(51)는 동기신호()()가 각기 입력된 인버터(IN2)(IN3)의 출력을 반전출력(Q)이 입력(D)에 접속된 디플립플롭(DFF4)(DFF5)의 클럭(CK)에 각기 접속하고 상기 디플립플롭(DFF4)(DFF5)의 출력(Q)을 각기 제어신호(BSEL)(HCNT)로 함과 동시에 제어신호(evenw)를 출력하는 앤드게이트(AN2)의 입력에 접속하며 상기 출력(Q)을 인버터(IN4)(IN5)를 통해 제어신호(oddw)를 출력하는 앤드게이트(AN1)의 입력에 접속하여 구성한다.
라이트신호 발생부(55)는 라이트 인에이블신호()를 인버터(IN4)를 통해 일측에 제어신호(oddw)(evenw)가 각기 접속된 앤드게이트(AN4)(AN5)의 타측에 공통접속하고 상기 앤드게이트(AN4)(AN5)의 출력을 입력으로 하는 노아게이트(NOR1)에서 라이트신호(W)가 출력하게구성한다.
클럭 발생부(56)는 소거신호()가 인버터(IN6)를 통해 일측에 접속된 앤드게이트(AN3)의 타측에 클럭(PCLKL)을 접속하여 동기클럭(SCLK)이 출력하게구성한다.
본 발명의 회로는 브이지에이(VGA)의 640×480 그래픽 모드의 화상을 부호화하기 위한 실시예이다.
이와같이 구성한 본 발명 화상 시스템의 주사속도 변화회로의 작용효과를 제4도 역다중화시 각부의 파형도, 제6도 메모리 스캔에 따른 설명도, 제7도는 메모리 스캔시 파형도, 제9도 프레임 데이타 스위칭시 파형도, 제11도 메모리 제어시 상태도 제13도 페이지 모드의 라이트 파형도 및 제14도 메모리의 데이트 쉬프트시 파형도를 참조하여 상세히 설명하면 다음과 같다.
클럭(PCLK)에 따라 8비트의 픽셀데이타(Vp[0 : 7])를 입력받은 룩업 테이블(10)에서 16비트의 픽셀데이타(P[0 : 15])가 출력함에 따라 역다중화기(Demultiplexer)(20)는 32비트로 확장한 픽셀데이타(Dp[0 : 31])를 메모리(40)에 출력하게 된다.
이때, 클럭(PCLK)과 소거신호()를 입력받은 역다중화 제어부(30)는 제4a도에 도시한 바와같은 클럭(PCLK)이 디플립플롭(DFF3)의 클럭단자(CK)에 2분주되어 비반전출력(Q)에서 제4c도에 도시한 바와같은 제어신호(PCLKH)가 출력됨과 동시에 반전출력()에서 제4b도에 도시한 바와같은 제어신호(PCLKL)가 출력되어 역다중화기(20)에 입력된다.
그리고, 디플립플롭(DFF3)의 출력(PCLKL)은 인버터(IN1)에서 반전된후 일측에 제어신호(PCLKH)가 입력된 낸드게이트(NA1)의 타측에 입력되고 이에따라 상기 낸드게이트(NA1)에서 제어신호()가 역다중화기(20)에 출력하게 된다.
따라서, 역다중화기(20)는 룩업 테이블(10)에서 출력된 제4d도에 도시한 바와같은 픽셀데이타(P[0 : 15])가 래치(L1)(L2)에 입력되면 상기 래치(L1)에서 역다중화 제어부(30)의 출력(PCLKL)이 클럭단자(CK)에 입력된 디플립플롭(DFF1)이 제4e도에 도시한 바와같은 데이타(Q[0 : 15])를 출력하고 상기 래치(L2)에서 상기 역다중화 제어부(30)의 출력(PCLKH)이 클럭단자(CK)에 입력된 디플립플롭(DFF2)이 제4f도에 도시한 바와같은 데이타(Q[16 : 31])를 출력하는데 상기 역다중화 제어부(30)에서 제4h도에 도시한 바와같은 제어신호(“OE”)가 저전위로 인에이블 될때 상기 래치(L1)(L2)의 버퍼(B1)(B2)가 인에이블되어 상기 역다중화기(20)는 제4g도에 도시한 바와같은 확장된 32비트의 픽셀데이타(Dp[0 : 31])가 메모리(4)에 출력하게 된다.
그런데, 브이지에이(VGA)에서 출력되는 픽셀클럭(PCLK)의 속도로 입력되는 16비트의 픽셀데이타(P[0 : 15])를 32비트의 데이타(Dp[0 : 31])로 확장하는 이유는 16비트 상태의 픽셀데이타(P[0 : 15])의 속도가 너무 빨라 메모리(40)가 실시간에 저장하기 힘들기 때문으로 브이지에이(VGA) 640×480 그래픽 모드의 픽셀클럭(PCLK)은 25.175MHZ의 주파수로서 주기가 대략 39.7nesc 정도가 된다.
즉, 메모리(40)는 페이지모드(page Mode)에서 제13도에 도시한 바와같이 열어드레스를 래치시키는 카스신호(: Column Address Strobe)의 주기(Tw)가 100nSec의 액세스 속도인 경우 최소 60nSec이어야 함으로 픽셀데이타(P[0 : 15])의 데이타는 빠짐없이 라이트(Write)할 수 없다. 따라서, 픽셀데이타(P[0 : 15])를 32비트로 확장하면 2개의 픽셀데이타가 동시에 메모리(40)에 입력되고 이때의 스트림(stream)속도는 약 79.4nSec가 되어 데이타를 라이트(Write)하기에 충분한 시간을 확보할 수 있다.
이때, 메모리(40)는 메모리 제어부(40)의 제어에 따라 역다중화기(20)의 출력(Dp[0 : 31])을 입력받아 제6a도에 도시한 바와같이 순행프레임(Non-Interlaced Frame)인 제1프레임으로부터 격행모드(Interlaced Mode)의 오드 라인(odd line)에 해당하는 데이타만을 오드뱅크(odd Bank)에 저장하고 제2프레임에서는 격행모드의 이븐 라인(even line)에 해당하는 데이타만을 이븐 뱅크(even bank)에 저장하며 이후 홀수번째 프레임은 상기 제1프레임과 같이 오드 라인의 데이타를 저장하고 짝수번째 프레임은 상기 제2프레임과 같이 이븐 라인의 데이타만을 저장한다.
그리고, 홀수번째 프레임과 짝수번째 프레임의 구분을 제8도에 도시한 메모리 제어부(50)의 프레임 스위칭부(51)에 브이지에이(VGA)의 수직동기신호()가 입력함에 따라 생성된 제어신호(BSEL)의 값에 의해 판별되고 각 프레임의 오드 라인과 이븐 라인은 브이지에이(VGA)의 수평동기신호()가 입력함에 따라 생성된 제어신호(HCNT)의 값에 의해 판별된다.
즉, 제9a도에 도시한 바와같은 수직동기신호()가 인버터(IN2)를 통해 클럭단자(CK)에 입력된 디플립플롭(DFF4)은 반전출력()이 입력(D)에 궤환됨에 따라 제9도b에 도시한 바와같이 2분주된 제어신호(BSEL)를 발생시키는데 상기 제어신호(BSEL)가 고전위인 로직“1”인 상태이면 제2프레임으로 판별하고 저전위인 로직 “0”상태이면 제1프레임으로 판별한다.
또한, 제9c도에 도시한 바와같은 수평동기신호()가 인버터(IN3)를 통해 클럭단자(CK)에 입력된 디플립플롭(DFF5)은 반전출력()이 입력(D)에 궤환됨에 따라 제9d도에 도시한 바와같이 2분조된 제어신호(HCNT)를 발생시키는데 상기 제어신호(HCNT)가 고전위인 로직 “1”상태이면 이븐 라인(even line)으로 판별하고 저전위인 로직 “0”상태이면 오드 라인(odd line)으로 판별한다.
그리고, 프레임 스위칭부(51)는 제9b도, d도에 도시한 바와같은 디플립플롭(DFF4)(DFF5)의 출력(BSEL)(HCNT)을 앤드게이트(AN2)에 입력시킴과 아울러 인버터(IN4)(IN5)를 통해 앤드게이트(AN1)에 입력시켜 상기 앤드게이트(AN1)에서 오드 라인 라이트 사이클(odd line Write Cycle)을 구분하기 위한 제어신호(oddw)를 발생시키고 상기 앤드게이트(AN2)에서 이븐 라인 라이트 사이클(even line write cycle)을 구분하기 위한 제어신호(evenw)를 발생시킨 후 라이트신호 발생부(55)에 출력하게 된다.
한편, 제10도에서 어드레스 발생기(53)가 어드레스(Add)를 발생시킴에 따라 프레임 스위칭부(51)의 제어신호(BSEL)를 입력받은 어드레스 다중화기(52)는 최상위 비트에 상기 제어신호(BSEL)가 위치한 어드레스(MA)를 메모리(40)에 출력하는데 이는 상기 메모리(40)의 기본 메모리 셀 구조가 디램(DRAM)과 같기 때문이다.
이때, 제어신호 발생부(54)는 현재 사이클이 메모리 라이트 사이클(Memory write cycle)임을 표시하는 라이트 인에이블신호()를 라이트신호 발생부(55)에 출력함과 아울러 하강에지에서 어드레스 다중화기(52)의 어드레스(MA)중 열어드레스를 상기 메모리(40) 내부에 래치시키기 위한 라스신호(: Row Address Strobe) 상기 어드레스(MA)중 열 어드레스를 상기 메모리(40)내부에 래치시키기 위한 카스신호(: Column Address Strobe) 및 상기 메모리(40)의 병렬 데이타 포트로 데이타(DATA)를 출력하거나 쉬프트 레지스터 사이클(Memory-to-shift Register cycle)임을 표시하기 위한 신호(TRQF)를 상기 메모리(40)에 출력하게 된다.
이에따라, 라이트신호 발생부(5)는 제어신호 발생부(54)의 라이트 인에이블신호()를 인버터(IN4)에서 반전시켜 앤드게이트(AN4)(AN5)의 타측입력에 각기 접속하여 그 앤드게이트(AN4)(AN5)의 출력을 입력으로 하는 노아게이트(NOR1)에서 라이트신호()를 발생시킨후 메모리(40)에 출력하는데 상기 라이트 신호()에 따라 라이트 사이클 중에서 모드 라인 라이트 사이클(odd line write cycle)과 이븐 라인 라이트 사이클(even line write cycle)이 구분되어 진다.
그리고, 동기신호 발생부(60)는 격행된 동기신호(interlace Syne)인 수평동기신호(: Interlaced Horizontal Sync), 수직동기신호(: Interlaced Vertical Syne)와 소거신호()를 메모리제어부(50)에 출력하는데 클럭 발생부(56)는 상기 소거신호()를 인버터(IN6)에서 반전시킨후 앤드게이트(AN3)의 일측입력에 접속함과 아울러 타측입력에 역다중화 제어부(30)의 제어신호(PCLKL)를 접속하여 상기 앤드게이트(AN3)에서 발생된 클럭(SCLK)이 메모리(40)와 다중화기(70)에 출력하게 된다.
이때, 메모리 제어부(50)의 제어를 받는 메모리(40)는 고저위인 클럭(SCLK)이 입력되면 픽셀데이타(Sp[0 : 15])를 출력하고 저전위인 클럭(SCLK)이 입력되면 픽셀데이타(Sp[16 : 31])를 출력하여 다중화기(70)에서 16비트인 픽셀데이타(Mp[0 : 15])가 출력되도록 하는데 이는 룩업 테이블(10)의 출력(P[0 : 15])인 알지비 픽셀데이타(RGB Picel Data)가 R : G : B=5 : 6 : 5인 16비트 포멧이였기 때문에 이상태로 전환하기 위한 것이다.
한편, 메모리(40)가 역다중화기(20)의 출력(Dp[0:31])을 입력받아 메모리 제어부(50)의 제어에 따라 메모리 라이트 사이클(Memory Write Cycle)과 쉬프트 레지스터 트랜스퍼 사이클(Memory-to-shift Register transfer cycle)을 구분하기 위해 동작상태도가 있어야 하는데 이는 제11도에 도시한 바와같다.
여기서, 동작상태를 표시하기 위한 상태함수(C0)(C1)를 표시하는 식은 다음과 같다.
CO=(BSEL=0) & (HCNT=0) & (=1) # (BSEL=1) & (HCNT=1) & (=1)
C1=(BSEL=0) & (=0) # (BSEL=1) & (=0)
이때, 상태(S0)에서 시작신호()이면 부호화하기 위한 인에이블상태를 의미하고 상태함수(C0)이면 상태(S1)로 천이하여 그 상태(S1)에서 상태함수(C1)이면 상태(S2)은 천이하고 천이한 상태(S2)에서 상태함수(C0)이면 다시 상태(S1)으로 천이하며 상기 상태(S1)(2)에서 시작신호()이면 상기 상태(S0)로 천이한다.
이에따라, 프레임 스위칭부(51)의 제어신호(BSEL)레벨상태에서 제7도에 도시한 바와같이 동기신호 발생부(60)의 출력()(), 프레임 스위칭부(51)의 출력(HCNT) 및 브이지에이(VGA)의 동기신호()에 따라 메모리(40)는 제6도에 도시한 바와같이 픽셀데이타를 저장하는데 제7도의 파형도에 표시된 파형의 첨자에서 “0”는 오드 라인(odd line), “P”는 부호화되기 이전에 메모리(40)에 저장된 디폴트값 “t”는 전송사이클시 데이타, “S”는 직렬데이타 출력 또는 스캔을 의미한다.
그리고, 첨자중에서 앞의 숫자는 순시 주사 프레임번호(Non-Interlaced frane number), 뒤의 숫자는 라인넘버(line number)를 의미하고 “W”는 라이트 사이클을 뜻한다.
따라서, e11W는 순시주사(Non-Interlace)의 첫 프레임에서 첫번째 이븐 라인(even line)을 메모리(40)에 라이트한다는 의미이고 eD2t는 상기 메모리(40)의 메모리셀에 초기값(default)으로 저장된 두번째 이븐 라인에 해당한다는 데이타를 레지스터에 쉬프트 한다는 의미이며 eD2S는 쉬프트 레지스터에 전송된 데이타를 클럭(SCLK)의 속도로서 이때의 상기 메모리(40)에 입력되는 메모리 제어부(50)의 파형도는 제13도 및 제14도에 도시한 바와같다.
상기에서 상세히 설명한 바와같이 본 발명 티브이 시스템의 주사속도 변환회로는 그래픽 제어기의 레지스터값을 변경함이 없이 순행 픽셀스트림(Non-interlaced Pixet Stream)을 격행 픽셀스트림(Interlaced Pixat Stream)으로 변경함으로 컴퓨터 시스템의 모니터와 티브이에 동시에 표현가능하고 브이씨알 테이프에 녹화시 현재 녹화되는 화면상태를 점검할 수 있으며 디지탈 알지비 픽셀신호(Digital RGB Picel Signal)을 사용할 수 있어 잡음의 큰 간섭없이 화질을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 클럭(PCLK)에 따라 픽셀데이타(Vp[0 : 7])를 입력받아 확장된 16비트 픽셀데이타(P[0:15])를 출력하는 룩업 테이블(10)과, 클럭(PCLK)과 소거신호()를 입력받아 역다중화를 위한 제어신호()(PCLKH)(PCLKL)를 출력하는 역다중화 제어부(30)와, 이 역다중화 제어부(30)의 출력()에 인에이블되어 상기 클럭(PCLKH)(PCLKL)에 따라 상기 룩업 테이블(10)의 출력(P[0:15])을 순행화된 픽셀스트림(Dp[0 : 31])으로 역다중화하는 역다중화기(20)와, 격행주사를 위한 동기신호()()와 소거신호()를 출력하는 동기신호 발생부(60)와, 상기 역다중화기(20)의 출력(Dp[0 : 31])을 격행시켜 저장하고 32비트의 픽셀스트림(Sp[0 : 31])을 출력하는 메모리(40)와, 상기 동기신호 발생부(60)의 출력()()()과 브이지에이(VGA)의 동기신호()() 및 소거신호()를 입력받아 상기 메모리(40)의 동작을 제어하는 메모리 제어부(50)와, 이 메모리 제어부(50)의 클럭(SCLK)에 따라 상기 메모리(40)의 출력(Sp[0 : 31])을 다중화하여 픽셀데이타(Mp[0 : 15])를 출력하는 다중화기(70)로 구성한 것을 특징으로 하는 화상 시스템의 주사속도 변환회로.
  2. 제1항에 있어서, 역다중화기(20)는 역다중화 제어부(30)의 출력()에 인에이블되어 각 클럭(PCLKL)(PCLKH)에 따라 룩업 테이블(10)의 출력(P[0 : 15])을 래치시키는 래치(L1)(L2)로 구성한 것을 특징으로 하는 화상 시스템의 주사속도 변환회로.
  3. 제2항에 있어서, 래치(L1)는 룩업 테이블(10)의 출력(P[0 : 15])을 클럭(PCLKL)에 따라 래치시키는 플립플롭(DFF1)과, 이 플립플롭(DFF1)의 출력(Q[0 : 15])을 제어신호()에 따라 완충증폭하는 버퍼(B1)로 구성하고 래치(L2)는 클럭(PCLKH)과 제어신호()가 접속되는 플립플롭(DFF2)과 버퍼(B2)로 상기 래치(L1)와 동일하게 구성하여 데이타(Q[16 : 31])가 출력하도록 구성한 것을 특징으로 하는 화상 시스템의 주사속도 변환회로.
  4. 제1항에 있어서, 역다중화 제어부(30)는 소거신호()에 크리어 되고 클럭(PCLK)에 따라 비반전, 반전단자(Q)()로 클럭(PCLKH)(PCLKL)을 출력하는 플립플롭(DFF3)과, 이 플립플롭(DFF3)의 반전출력()을 반전시키는 인버터(IN1)와, 이 인버터(IN1)의 출력(PCLKL)과 상기 플립플롭(DFF3)의 출력(PCLKH)을 낸딩하여 제어신호(OE)를 출력하는 낸드게이트(NA1)로 구성한 것을 특징으로 하는 화상 시스템의 주사속도 변환회로.
  5. 제1항에 있어서, 메모리 제어부(50)는 메모리(40)에 격행주사를 위한 제어신호를 발생시키는 제어신호 발생부(54)와, 동기신호()()를 입력받아 픽셀데이타를 격행시키기 위한 신호(BSEL)(HCNT)(oddw)(evenw)를 출력하는 프레임 스위칭부(51)와, 이 프레임 스위칭부(51)의 출력(BSEL)과 어드레스 발생기(53)의 출력(A)을 다중화하여 어드레스(MA)를 출력하는 어드레스 다중화기(52)와, 상기 제어신호 발생부(54)의 라이트 인에이블신호() 및 프레임스위칭부(51)의 출력(oddw)(wvenw)을 입력받아 라이트신호()를 출력하는 라이트신호 발생부(55)와 동기신호 발생부(60)의 소거신호()와 브이지에이(VGA)의 클럭(PCLK)을 논리조합하여 동기클럭(SCLK)을 발생시키는 클럭 발생부(56)로 구성한 것을 특징으로 하는 화상 시스템의 주사속도 변환회로.
  6. 제5항에 있어서, 프레임 스위칭부(51)는 동기신호()를 반전시키는 인버터(IN2)의 출력을 클럭으로 하여 제어신호(BSEL)을 출력하는 플립플롭(DFF4)과, 동기신호()를 반전시키는 인버터(IN3)의 출력을 클럭으로 하여 제어신호(HCNT)를 출력하는 플립플롭(DFF5)과, 상기 플립플롭(DFF4)(DFF5)의 출력(BSEL)(HCNT)을 앤딩하여 제어신호(evenw)를 출력하는 앤드게이트(AN2)와, 상기 플립플롭(DFF4)(DFF5)의 출력(BSEL)(HCNT)을 각기 반전시키는 인버터(IN4)(IN5)의 출력은 앤딩하여 제어신호(oddw)를 출력하는 앤드게이트(AN1)로 구성한 것을 특징으로 하는 화상 시스템의 주사속도 변환회로.
  7. 제5항에 있어서, 라이트신호 발생부(55)는 제어신호 발생부(54)의 출력()를 반전시키는 인버터(IN4)의 출력과 제어신호(oddw)(evenw)를 각기 앤딩하는 앤드게이트(AN4)(AN5)와, 이 앤드게이트(AN4)(AN5)의 출력을 노아링하여 라이트신호()를 출력하는 노아게이트(NOR1)로 구성한 것을 특징으로 하는 화상 시스템의 주사속도 변환회로.
  8. 제5항에 있어서, 클럭 발생부(56)는 소거신호()를 반전시키는 인버터(IN6)의 출력과 클럭(PCLKL)을 앤딩하여 동기클럭(SCLK)을 발생시키는 앤드게이트(AN3)로 구성한 것을 특징으로 하는 화상 시스템의 주사속도 변환회로.
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