JP4203162B2 - 画像処理回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、表示画面を構成する画素数を補間処理によって増やすことにより解像度を上げる画像処理回路に関する。
【０００２】
【従来の技術】
一般に、テレビジョン画像の品質を向上させる手法として、走査線の数を増やすとともに水平画素の数を増やす方法がある。例えば、現行のＮＴＳＣ方式のビデオ信号は、２：１のインターレス走査を行っているため、垂直解像度は３００本程度となる。一般のテレビジョン受像機で用いられているＣＲＴの走査線は５２５本であり、インターレス走査によって解像度が低下しており、フィールドバッファを用いたフィールド補間によって垂直方向の画素数を増やして走査をノン・インターレス化することにより、垂直方向の解像度を上げる手法が知られている。
【０００３】
また、高品位テレビジョン受像機に用いられているＣＲＴには、垂直画素数が通常のテレビジョン受像機のＣＲＴに比べて２倍程度に設定されたものがあり、走査線方向の画素数を補間によって２倍に増やすことにより、水平方向の解像度を上げる手法が知られている。
【０００４】
【発明が解決しようとする課題】
ところで、上述したようにテレビジョン画像の品質を上げるために垂直画素数を増やす場合には、補間のために容量が大きなフィールドバッファが必要になり、回路規模が大きくなるという問題がある。特に、水平方向の補間処理と垂直方向の補間処理とを短時間内に、例えば１画面分の処理を１／６０秒以内に行う必要があり、プロセッサ等による演算処理を行わずに、簡単な構成のハードウエアによって高速に水平方向と垂直方向の補間処理を行うことができる画像処理回路が望まれている。
【０００５】
本発明は、このような点に鑑みて創作されたものであり、その目的は、処理の高速化が可能であり、簡単な回路構成によって水平解像度と垂直解像度を上げることができる画像処理回路を提供することにある。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の画像処理回路では、サンプリング周波数がライン周波数の整数倍の画像において、着目画素を挟んで斜め方向の最近接位置に配置された２つの近接画素を結ぶ直線上の補間画素の画素値を、着目画素および２つの近接画素の各画素値の平均として求めており、補間処理を行うために３つの画素値のみを用い、しかも簡単な平均値算出によって補間画素の画素値を求めることができる。したがって、処理の高速化が可能であり、回路構成を簡略化することができる。特に、各補間画素の補間位置を着目画素から各近接画素までの距離の１／４の位置に設定して着目画素の周辺に４つの補間画素を生成し、着目画素および近接画素の代わりに補間画素を用いることにより、原画像の水平および垂直方向の各画素数を２倍にすることが望ましい。
【０００７】
また、着目画素の画素値をａ、その周辺に位置する４つの近接画素の画素データを周回方向に沿って順番にｂ、ｃ、ｄ、ｅとしたときに、４つの補間画素の画素値ａ０、ａ１、ａ２、ａ３は、
ａ０＝（８ａ＋ｂ−ｅ）／８、
ａ１＝（８ａ＋ｃ−ｄ）／８、
ａ２＝（８ａ＋ｄ−ｃ）／８、
ａ３＝（８ａ＋ｅ−ｂ）／８、
によって求めることができる。着目画素を挟んで直線上に配置された３つの画素の画素値を用いて、補間位置までの距離を考慮に入れた上で単純な平均化処理を行うことにより各補間画素の画素値を求めることができるが、着目画素から各近接画素までの距離の１／４の位置に補間画素を配置した場合には、上述した比較的単純な式によって補間画素の画素値を計算することができ、回路化する場合であっても構成の簡略化、処理の高速化が可能になる。
【０００８】
また、補間画素の画素データを、同じ配列順序を維持しながら、実際に走査する走査線に沿った順番に並べ替える走査変換部を備えることが好ましい。上述した補間処理によって、縦横２倍の画素数を有する補間後の画像が得られているため、この補間画素の画素データを配列を変えずに走査線に沿った順番に並べ替えることにより、容易に水平および垂直方向の解像度が２倍となる表示画像を得ることができる。
【０００９】
【発明の実施の形態】
以下、本発明の走査変換方式を適用した一実施形態の画像処理装置について、図面を参照しながら説明する。
【００１０】
例えばＮＴＳＣ方式においては、サンプリング周波数が１４．３１８ＭＨｚのときに、水平１ライン期間である約６３μｓは９１０クロックとなって割り切れるので、各画素は、垂直方向に規則的に沿って並んで配置される。
【００１１】
図１は、原画像を構成する各画素の配置と本実施形態における補間処理によって得られる補間画素との関係を示す図である。「●」で示された点が垂直方向と水平方向に規則正しく配置された原画像の画素を示しており、「○」で示された点が直目画素の周辺で補間処理によって得られた補間画素を示している。図１に示す着目画素Ｐの周囲であって対角線上に配置された４つの補間画素Ｑ０、Ｑ１、Ｑ２、Ｑ３のそれぞれは、対角線上に一列に並んで配置される画素の画素値に基づいて計算される。例えば図１に示した補間画素Ｑ０の画素値ａ０を求める場合には、この補間画素Ｑ０を含む対角線上に配置された着目画素Ｐとその最近接位置にある近接画素Ｐ０、Ｐ３の各画素値ａ、ｂ、ｅが用いられる。
【００１２】
図２は、本実施形態における補間処理の内容を説明するための図である。図２において、着目画素Ｐと対角線上の画素Ｐ０とを結ぶ線上の４分の１の位置に補間画素Ｑ０の位置が設定される。この位置に対応する補間画素Ｑ０の画素値ａ０′を画素Ｐと画素Ｐ０の各画素値ａ、ｂのみを用いた単純平均によって計算すると、
ａ０′＝ａ＋（ｂ−ａ）／４ …（１）
となる。同様に、この位置に対応する補間画素Ｑ０の画素値ａ０″を画素Ｐと画素Ｐ３の各画素値ａ、ｅのみを用いて単純平均によって計算すると、

となる。したがって、（１）式によって計算された画素値ａ０′と（２）式によって計算された画素値ａ０″とを加算することにより、３つの画素Ｐ、Ｐ０、Ｐ３の各画素値ａ、ｂ、ｅに基づいて補間画素Ｑ０の画素値ａ０が以下のようにして計算される。
【００１３】

同様にして、他の３つの補間画素Ｑ１、Ｑ２、Ｑ３の各画素値ａ１、ａ２、ａ３が以下のようにして計算される。
【００１４】
ａ１＝（８ａ＋ｃ−ｄ）／８ …（４）
ａ２＝（８ａ−ｃ＋ｄ）／８ …（５）
ａ３＝（８ａ−ｂ＋ｅ）／８ …（６）
図３は、本実施形態の画像処理回路に含まれる補間処理部の構成を示す図である。図３に示す補間処理部１００は、６つのＤ型フリップフロップ１０〜１４、５４と、４つの加算器２０〜２３と、４つの減算器３０〜３３と、２つのラインメモリ５０、５２と、８倍の乗算器４０とを含んで構成されている。
【００１５】
上述したように、ＮＴＳＣ方式においては、水平１ラインに９１０クロックが対応しており、９１０個の画素によって水平１ラインが構成されているものとする。
【００１６】
１４．３１８ＭＨｚのサンプリング周波数に対応したクロック信号ＣＫ１に同期して補間処理部１００に入力される各画素データは、３つのＤ型フリップフロップ１０、１１、１２と、２つのラインメモリ５０、５２と、２つのＤ型フリップフロップ１３、１４に順に入力され、保持される。２つのラインメモリ５０、５２のそれぞれは、１水平ラインに対応する画素データの数よりも１画素分少ない容量を有している。例えば各画素に対応して１バイトの画素データが入力されるものとすると、９１０−１＝９０９バイトの容量を有するシフトレジスタによって構成されている。また、各Ｄ型フリップフロップ１０〜１４は、入力される１画素分の画素データを保持する。
【００１７】
図１に示した３本の水平ラインに沿った画素データが順に入力されて、画素Ｐ３に対応した画素データ（画素値ｅ）がＤ型フリップフロップ１０から出力される場合を考えると、２画素分遅れて入力された画素Ｐ２の画素データ（画素値ｄ）がＤ型フリップフロップ１２から、（９１０＋１）画素分遅れて入力された画素Ｐの画素データ（画素値ａ）がラインメモリ５０から、（９１０×２）画素分遅れて入力された画素Ｐ１の画素データ（画素値ｃ）がＤ型フリップフロップ１２から、（９１０×２＋２）画素分遅れて入力された画素Ｐ０の画素データ（画素値ｂ）がＤ型フリップフロップ１０からそれぞれ出力される。
【００１８】
したがって、加算器２０と減算器３０とを組み合わせることによって、ラインメモリ５０の出力値を８倍した値（８ａ）とＤ型フリップフロップ１４の出力値（ｂ）とを加算した結果からＤ型フリップフロップ１０の出力値（ｅ）を減算することにより、上述した（３）式に示した補間画素Ｑ０の画素値ａ０が得られる。
【００１９】
同様に、加算器２１と減算器３１とを組み合わせることによって、ラインメモリ５０の出力値を８倍した値（８ａ）とラインメモリ５２の出力値（ｃ）とを加算した結果からＤ型フリップフロップ１２の出力値（ｄ）を減算することにより、上述した（４）式に示した補間画素Ｑ１の画素値ａ１が得られる。加算器２２と減算器３２とを組み合わせることによって、ラインメモリ５０の出力値を８倍した値（８ａ）とＤ型フリップフロップ１２の出力値（ｄ）とを加算した結果からラインメモリ５２の出力値（ｃ）を減算することにより、上述した（５）式に示した補間画素Ｑ２の画素値ａ２が得られる。加算器２３と減算器３３とを組み合わせることによって、ラインメモリ５０の出力値を８倍した値（８ａ）とＤ型フリップフロップ１０の出力値（ｅ）とを加算した結果からＤ型フリップフロップ１４の出力値（ｂ）を減算することにより、上述した（６）式に示した補間画素Ｑ３の画素値ａ３が得られる。
【００２０】
このようにして、４つの減算器３０〜３３のそれぞれから、４つの補間画素Ｑ０〜Ｑ３のそれぞれに対応する補間値ａ０、ａ１、ａ２、ａ３が出力され、これらの値がＤ型フリップフロップ５４に一旦保持された後に、補間処理部１００による４つの補間結果として出力される。
【００２１】
図４は、図３に示した補間処理部１００による補間結果である各画素データを走査ラインに沿って並べ替える走査変換部の構成を示す図である。図４に示した走査変換部２００は、６つのアンド回路６０〜６５、３つのオア回路７０〜７２、反転出力端子と非反転出力端子とを有する２つのバッファ８０、８１、Ｄ型フリップフロップ８３、２つのラインメモリ９０、９１、デジタル−アナログ（Ｄ／Ａ）変換器９２、ローパスフィルタ（ＬＰＦ）９３を含んで構成されている。
【００２２】
２つのアンド回路６０、６１、オア回路７０およびバッファ８０によってセレクタ１１０が構成されている。このセレクタ１１０は、同一水平ライン上に配置された補間画素Ｑ０、Ｑ１の各画素データ（画素値ａ０、ａ１）が並行して入力されると、この２つの画素データを順番に交互に出力する。ラインメモリ９０は、セレクタ１１０から出力される画素データをライトクロック信号ＷＣＫに同期して順に取り込んで保持する。このラインメモリ９０のライトクロック信号ＷＣＫとしては、１４．３１８ＭＨｚのサンプリング周波数の２倍の周波数（２８．６３６ＭＨｚ）を有するクロック信号ＣＫ２が用いられる。
【００２３】
同様に、２つのアンド回路６２、６３、オア回路７１およびバッファ８１によってセレクタ１２０が構成されている。このセレクタ１２０は、同一水平ライン上に配置された補間画素Ｑ２、Ｑ３の各画素データ（画素値ａ２、ａ３）が並行して入力されると、この２つの画素データを順番に交互に出力する。ラインメモリ９１は、セレクタ１２０から出力される画素データをライトクロック信号ＷＣＫに同期して順に取り込んで保持する。このラインメモリ９１のライトクロック信号ＷＣＫとしては、ラインメモリ９１と同様に、１４．３１８ＭＨｚのサンプリング周波数の２倍の周波数を有するクロック信号ＣＫ２が用いられる。
【００２４】
Ｄ型フリップフロップ８３は、クロック端子に入力された水平同期信号Ｈ２が立ち上がる毎に出力端子Ｑおよびその反転出力端子から出力される信号の論理を反転させる。この水平同期信号Ｈ２は、各フィールドに対応した水平同期信号Ｈ１の２倍の周波数を有しており（例えば水平同期信号Ｈ１の周波数を１５．７５ｋＨｚとすると水平同期信号Ｈ２の周波数は３１．５ｋＨｚとなる）、水平同期信号Ｈ２の１周期毎にクロック信号ＣＫ３をリードクロック信号ＲＣＫとして使用するラインメモリ９０、９１が切り替えられる。例えば、Ｄ型フリップフロップ８３の出力端子Ｑから出力される信号がハイレベルのときに、アンド回路６４の一方の入力端子に入力されているクロック信号ＣＫ３がラインメモリ９０に、リードクロック信号ＲＣＫとして入力される。反対に、Ｄ型フリップフロップ８３の反転出力端子から出力される信号がハイレベルのときに、アンド回路６５の一方の入力端子に入力されているクロック信号ＣＫ３がラインメモリ９１に、リードクロック信号ＲＣＫとして入力される。
【００２５】
ところで、ラインメモリ９０、９１にリードクロック信号ＲＣＫとして入力されるクロック信号ＣＫ３は、ラインメモリ９０、９１にライトクロック信号ＷＣＫとして入力されるクロック信号ＣＫ２の倍の周波数を有している。これらのラインメモリ９０、９１のそれぞれは、リードクロック信号ＲＣＫに同期して読み出しアドレスを一つずつ進めるとともに、ライトクロック信号ＷＣＫに同期して書き込みアドレスを一つずつ進めることによって画素データの読み書きが行われる。
【００２６】
例えば、一方のラインメモリ９０は９１０バイトの容量を、他方のラインメモリ９１は９１０×２の容量をそれぞれ有しており、セレクタ１１０、１２０のそれぞれから９１０個分の補間画素の画素データが出力されてラインメモリ９０、９１のそれぞれに格納されているものとする。このような状態において、ラインメモリ９０に対してライトクロック信号ＷＣＫとしてクロック信号ＣＫ３の入力が開始される。このクロック信号ＣＫ３に同期してラインメモリ９０から画素データが格納順に読み出されるが、同時にクロック信号ＣＫ２に同期した画素データの書き込みも行われているため、（９１０×２）個の画素データを読み出したときにラインメモリ９０に格納された読み出し前の画素データがなくなる。この（９１０×２）個の画素データは、補間画素の水平１ライン分の画素データに相当する。また、このとき他方のラインメモリ９１は、ラインメモリ９０からの画素データの読み出しが開始されてから、画素データの書き込みのみが行われているため、９１０個の画素データがさらに追加して書き込まれ、（９１０×２）バイトの容量に空きがない状態にある。
【００２７】
このタイミングで、クロック信号ＣＫ３の入力先がラインメモリ９０からラインメモリ９１に切り替わる。以後、ラインメモリ９１から（９１０×２）個の画素データを読み出すと、ラインメモリ９１に格納されている読み出し前の画素データの容量は９１０バイトになり、ラインメモリ９０に格納されている読み出し前の画素データの容量も９１０バイトに復帰する。その後、再びクロック信号ＣＫ３の入力先がラインメモリ９０に切り替わる。
【００２８】
このようにして、（９１０×２）個の１ライン分の補間画素の画素データがラインメモリ９０、９１から交互に読み出され、オア回路７２を介してＤ／Ａ変換器９２に入力される。そして、アナログのビデオ信号に変換された後に、ローパスフィルタ９３を介して走査変換部２００から出力される。
【００２９】
このように、上述した走査変換部２００を用いることにより、補間処理部１００から出力される１ライン分の補間画素のデータが出力される間に、補間画素Ｑ０、Ｑ１の画素データが交互に並んだ奇数ライン（あるいは偶数ライン）の画素データと、補間画素Ｑ２、Ｑ３の画素データが交互に並んだ偶数ライン（あるいは奇数ライン）の画素データとが順番に出力される。したがって、１ライン分の画素データに対応して、補間画素の画素データが２ライン分生成され、しかも各ラインを構成する画素数も２倍となることから、水平および垂直方向のそれぞれの解像度を２倍にした画像表示が可能になる。
【図面の簡単な説明】
【図１】 原画像を構成する各画素の配置と本実施形態における補間処理によって得られる補間画素との関係を示す図である。
【図２】本実施形態における補間処理の内容を説明するための図である。
【図３】本実施形態の画像処理回路に含まれる補間処理部の構成を示す図である。
【図４】図３に示した補間処理部による補間結果である各画素データを走査ラインに沿って並べ替える走査変換部の構成を示す図である。
【符号の説明】
１０、１１、１２、１３、１４、５４、８３ Ｄ型フリップフロップ
２０、２１、２２、２３ 加算器
３０、３１、３２、３３ 減算器
４０ 乗算器
５０、５２、９０、９１ ラインメモリ
６０、６１、６２、６３、６４、６５ アンド回路
７０、７１、７２ オア回路
８０、８１ バッファ
９２ Ｄ／Ａ（デジタル−アナログ）変換器
９３ ＬＰＦ（ローパスフィルタ）
１００ 補間処理部
２００ 走査変換部

Claims (3)

1. サンプリング周波数がライン周波数の整数倍の画像において、着目画素を挟んで斜め方向の最近接位置に配置された２つの近接画素を結ぶ直線上の補間画素の画素値を、前記着目画素および２つの前記近接画素の各画素値の平均として求める補間処理部を備える画像処理回路であって、
   前記補間画素の補間位置は、前記着目画素から前記近接画素までの距離の１／４の位置に設定されており、
   前記着目画素の周辺に４つの前記補間画素を生成し、前記着目画素および前記近接画素の代わりに前記補間画素を用いることにより、原画像の水平および垂直方向の各画素数を２倍にすることを特徴とする画像処理回路。
2. 請求項１において、
   前記着目画素の画素値をａ、その周辺に位置する４つの前記近接画素の画素データを周回方向に沿って順番にｂ、ｃ、ｄ、ｅとしたときに、４つの前記補間画素の画素値ａ０、ａ１、ａ２、ａ３は、
   ａ０＝（８ａ＋ｂ−ｅ）／８、
   ａ１＝（８ａ＋ｃ−ｄ）／８、
   ａ２＝（８ａ＋ｄ−ｃ）／８、
   ａ３＝（８ａ＋ｅ−ｂ）／８、
   となることを特徴とする画像処理回路。
3. 請求項１または２において、
   ４つの前記補間画素の画素データを、同じ配列順序を維持しながら、実際に走査する走査線に沿った順番に並べ替える走査変換部を備えることを特徴とする画像処理回路。

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