CN101868948B - 时钟控制电路以及发送机 - Google Patents

时钟控制电路以及发送机 Download PDF

Info

Publication number
CN101868948B
CN101868948B CN2009801010811A CN200980101081A CN101868948B CN 101868948 B CN101868948 B CN 101868948B CN 2009801010811 A CN2009801010811 A CN 2009801010811A CN 200980101081 A CN200980101081 A CN 200980101081A CN 101868948 B CN101868948 B CN 101868948B
Authority
CN
China
Prior art keywords
clock
generation portion
circuit
data signal
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009801010811A
Other languages
English (en)
Other versions
CN101868948A (zh
Inventor
秋田浩伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THine Electronics Inc
Original Assignee
THine Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THine Electronics Inc filed Critical THine Electronics Inc
Publication of CN101868948A publication Critical patent/CN101868948A/zh
Application granted granted Critical
Publication of CN101868948B publication Critical patent/CN101868948B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B15/00—Suppression or limitation of noise or interference
    • H04B15/02—Reducing interference from electric apparatus by means located at or near the interfering apparatus
    • H04B15/04—Reducing interference from electric apparatus by means located at or near the interfering apparatus the interference being caused by substantially sinusoidal oscillations, e.g. in a receiver or in a tape-recorder
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B2215/00—Reducing interference at the transmission system level
    • H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
    • H04B2215/067—Reduction of clock or synthesizer reference frequency harmonics by modulation dispersion

Abstract

发送机(1)具有时钟生成部(4)、FIFO部(6)以及串行信号生成部(7)。时钟生成部(4)通过扩频来调制基准时钟(CKref)，生成调制度大的第1时钟(CK1)、和调制度小的第2时钟(CK2)。FIFO部(6)输入从时钟生成部(4)输出到数据生成部(2)并从该数据生成部(2)输出的第1时钟(CK1)、在数据生成部(2)中与第1时钟(CK1)同步输出的并行数据信号、以及从时钟生成部(4)输出的第2时钟(CK2)，使并行数据信号(Pdata)与第2时钟(CK2)同步进行输出。串行信号生成部(7)将并行数据信号(PRdata)转换为串行数据信号(Sdata)后进行输出。

Description

时钟控制电路以及发送机
技术领域
本发明涉及时钟控制电路以及具有该时钟控制电路的发送机。 
背景技术
一直以来，公知有使用了高速串行传输的通信系统。在一般的通信系统中，从数据生成部向发送机输出并行数据信号，在发送机中将并行数据信号转换为串行数据信号并送出到高速串行传输线。此时，从数据生成部与并行数据信号同步地发送发送机的工作时钟。该工作时钟是在时钟生成部中通过扩频(Spread Spectrum：SS)对基准时钟频率进行调制后输出到数据生成部的时钟。例如，在非专利文献1中记载了这样的通信系统。 
这里，关于上述工作时钟，扩频造成的频率调制度越大，对EMI(Electro Magnetic Interference：电磁干扰)的降低越有效。由此，为了实现通信系统中的EMI降低，希望增大时钟生成部所生成的时钟的调制度。 
非专利文献1：“1-channelSerial ATA PHY”、[online]、AtmelCorporation、2003年1月、[2009年1月21日检索]、インタ一ネツト<http://www.dzjsw.com/jcdl/a/AT78C5091.pdf> 
在高速串行传输路径中，通过在串行数据信号中嵌入时钟的称作嵌入式时钟(Embedded Clock)的传输方式，来实现数据速率的提升。在通常的数据通信中，通过扩频实现EMI的降低。但是，在嵌入式时钟的高速串行传输中，由于其特性的缘故，不能提高调制度。因此，在上述现有结构中，与串行数据信号同步的时钟和与并行数据信号同步的时钟相同，所以还不得不减小与数据生成部和发送机之间的配线部分或其它电路块的数据同步的时钟的调制度，从而具有从这些部分产生较大的EMI的问题。 
因此，为了解决上述问题，考虑了在例如数据生成部与发送机之间使并行数据信号与调制度高的时钟同步，但这样会产生电路规模变大并且发送机侧的功耗变大的新问题。 
发明内容
本发明是为了解决上述问题而完成的，其目的在于提供一种能够以简单结构实现EMI降低的时钟控制电路以及具有该时钟控制电路的发送机。 
本发明的时钟控制电路的特征在于具有：时钟生成部，其通过对基准时钟的频率进行扩频来生成调制度大的第1时钟、和调制度比该第1时钟小的第2时钟，并输出所生成的第1时钟和第2时钟；以及FIFO部，其输入从时钟生成部输出到外部电路并从该外部电路输出的第1时钟、在外部电路中与第1时钟同步输出的并行数据信号、以及从时钟生成部输出的第2时钟，并将并行数据信号与第2时钟同步输出。 
在该时钟控制电路中，通过对相同基准时钟频率进行扩频，在时钟生成部中生成调制度大的第1时钟和调制度小的第2时钟，并输出到FIFO部。此时，第1时钟被输出到外部电路，在该外部电路中与并行数据信号同步后，输出到FIFO部。此外，在FIFO部中，替代与并行数据信号同步的第1时钟，使该并行数据信号与第2时钟同步输出。由此，可以在传输并行数据信号时，与调制度大的时钟同步，而在将该并行数据信号转换为串行数据信号进行高速串行传输时，与调制度小的时钟同步。由此，能够实现传输并行数据信号的例如外部电路(数据生成部)和发送机之间的配线部分或其它电路块中的大幅EMI降低。此外，在外部电路与发送机之间不需要用于使并行数据信号与调制度高的时钟同步的电路，因此能够成为简单的结构。 
此外，优选时钟生成部配置在比外部电路靠近FIFO部的位置上。此时，连接时钟生成部和FIFO部的传输路径(传输线)较短，因此能够降低将调制度小的第2时钟从时钟生成部传输到FIFO部时的EMI。此时，即使外部电路存在于远离时钟生成部的位置上，也因为第1时钟的调制度较大而能够实现EMI的降低。 
此外，优选时钟生成部具有生成第1时钟的第1时钟生成部、和生成第2时钟的第2时钟生成部，并具有相位调整电路，该相位调整电路生成用于使第1时钟与第2时钟的相位一致的第1控制信号和第2控制信号，并将所生成的第1控制信号输出到第1时钟生成部，将第2控制信号输出到第2时钟生成部。此时，根据用于使相位一致的第1控制信号和第2控制信号，分别生成第1时钟和第2时钟，所以能够减小第1时钟和第2时钟的相位差。因此，能够减小第1时钟和第2时钟的数据速率(时钟频率)之差，能够实现FIFO部中的寄存器数量的减少。 
此外，优选时钟生成部具有倍增电路，该倍增电路输入第1时钟，并对该第1时钟进行倍增后输出。此时，能够得到期望的第1时钟的频率。 
此外，优选时钟生成部具有分频电路，该分频电路输入第1时钟，并对该第1时钟进行分频后输出。此时，能够得到期望的第1时钟的频率。 
本发明的发送机的特征是具有：时钟生成部，其通过对基准时钟的频率进行扩频来生成调制度大的第1时钟、和调制度比该第1时钟小的第2时钟，并输出所生成的第1时钟和第2时钟；FIFO部，其输入从时钟生成部输出到外部电路并从该外部电路输出的第1时钟、在外部电路中与第1时钟同步输出的并行数据信号、以及从时钟生成部输出的第2时钟，并将并行数据信号与第2时钟同步输出；以及串行传输信号生成部，其输入从FIFO部与第2时钟同步输出的并行数据信号，并将该并行数据信号转换为串行数据信号后输出。 
在该发送机中，通过对相同基准时钟的频率进行扩频，在时钟生成部中生成调制度大的第1时钟和调制度小的第2时钟，并输出到FIFO部。此时，第1时钟被输出到外部电路，在该外部电路中与并行数据信号同步后，输出到FIFO部。此外，在FIFO部中，替代与并行数据信号同步的第1时钟，使该并行数据信号与第2时钟同步并输出，在输入了该并行数据信号的串行传输信号生成部中，将并行数据信号转换为串行数据信号后输出。由此，可以在传输并行数据信号时，与调制度大的时钟同步，而在将该并行数据信号转换为串行数据信号进行高速串行传输时，与调制度小的时钟同步。由此，能够实现与传输并行数据信号的例如外部电路(数据生成部)之间的配线部分或其它电路块中的大幅EMI降低。此外，在与外部电路之间不需要用于使并行数据信号与调制度高的时钟同步的电路，因此能够成为简单的结构。 
根据本发明，能够以简单的结构来实现EMI的降低。 
附图说明
图1是包括本实施方式涉及的发送机的通信系统的结构图。 
图2是时钟生成部的结构图。 
图3是比较例的通信系统的结构图。 
图4是示出比较例的通信系统中的第1时钟和第2时钟的数据速率的变化比率的图。 
图5是示出本实施方式的通信系统中的第1时钟和第2时钟的数据速率的变化比率的图。 
图6是变形例涉及的通信系统的结构图。 
图7是变形例涉及的通信系统的结构图。 
标号说明 
2：数据生成部(外部电路)；3：发送机；4：时钟生成部；6：FIFO部；7：串行传输信号生成部；9：系统用时钟生成部(第1时钟生成部)；10：串行传输用时钟生成部(第2时钟生成部)；11：相位调整电路；15：倍增电路；16：分频电路；CKref：基准时钟；CK1：第1时钟；CK2：第2时钟；Control1：第1控制信号；Control2：第2控制信号；Pdata，PRdata：并行数据信号；Sdata：串行数据信号。 
具体实施方式
以下，参照附图详细说明用于实施本发明的方式。另外，在附图说 明中对相同要素标注相同的标号，并省略重复说明。 
图1是包括本实施方式涉及的发送机的通信系统的结构图。该图所示的通信系统1具有数据生成部2和发送机3。数据生成部2和发送机3通过低速的并行信号线L1来连接。此外，高速串行传输线L2的一端连接到发送机3，其另一端连接到例如接收器(未图示)。此外，在图1中，发送机3和数据生成部2均由LSI构成，对它们进行连接的并行信号线L1和高速串行传输线L2是缆线或PCB(Printed Circuit Board：印刷电路板)上的配线。 
数据生成部2输入从发送机3输出的第1时钟CK1(后述)，使应该发送的并行数据信号Pdata与该第1时钟CK1同步，并将该并行数据信号Pdata和第1时钟CK1输出到发送机3。该数据生成部2为外部电路。此外，这里所谓的外部是指在按功能要素区分各个模块时与发送机3在功能上分离。 
发送机3具有时钟生成部4、输入电路5、FIFO部6和串行传输信号生成部7。时钟生成部4在发送机3内被配置于FIFO部6和串行传输信号生成部7的附近。该发送机3是对接收机发送例如图像(视频)数据的装置。此外，时钟生成部4和FIFO部6作为扩频量不同的2个时钟之间的数据转换电路(时钟控制电路)发挥作用。 
参照图2来说明时钟生成部4。图2是时钟生成部4的结构图。如该图所示，时钟生成部4由基准时钟生成部8、系统用时钟生成部(第1时钟生成部)9、串行传输用时钟生成部(第2时钟生成部)10以及相位调整电路11构成。 
基准时钟生成部8生成预定频率的基准时钟CKref。基准时钟生成部8将所生成的基准时钟CKref输出到系统用时钟生成部9和串行传输用时钟生成部10。 
系统用时钟生成部9输入从基准时钟生成部8输出的基准时钟CKref，根据该基准时钟CKref生成系统用时钟即第1时钟CK1并进行输出。具体而言，系统用时钟生成部9输入从相位调整电路11输出的第1控制信号Control1(后述)，根据该第1控制信号Control1通过扩频(Spread Spectrum： SS)来调制基准时钟CKref的频率，生成频率调制度(调制幅度)大的第1时钟CK1，并将该第1时钟CK1输出到数据生成部2。该第1时钟CK1也可以被输出到其他电路块。 
串行传输用时钟生成部10输入从基准时钟生成部8输出的基准时钟CKref，根据该基准时钟CKref生成串行传输用时钟即第2时钟CK2并进行输出。具体而言，串行传输用时钟生成部10输入从相位调整电路11输出的第2控制信号Control2(后述)，根据该第2控制信号Control2通过扩频来调制基准时钟CKref的频率，生成频率调制度小的第2时钟CK2，并将该第2时钟CK2输出到FIFO部6和串行传输信号生成部7。与第1时钟CK1相比，该第2时钟CK2的频率调制度被设定得较小，成为能够在高速串行传输线L2中进行传输的频率调制度。 
此外，串行传输用时钟生成部10可以生成将基准时钟CKref的扩频调制度设为0的第2时钟CK2并进行输出。此时，串行传输用时钟生成部10将用于停止后述的相位调整电路11的动作的停止信号输出到相位调整电路11。 
相位调整电路11对第1时钟CK1和第2时钟CK2的相位进行调整。具体而言，相位调整电路11对第1时钟CK1和第2时钟CK2进行检测，生成用于使该第1时钟CK1和第2时钟CK2的频率调制相位一致的第1控制信号Control1、和与该第1控制信号Control1不同的第2控制信号Control2，将第1控制信号Control1输出到系统用时钟生成部9，将第2控制信号Control2输出到串行传输用时钟生成部10。 
返回图1，输入电路5例如是锁存电路，该输入电路输入从时钟生成部4输出到数据生成部2并从该数据生成部2输出的第1时钟CK1、和在数据生成部2中与第1时钟CK1同步输出的并行数据信号Pdata，并将该并行数据信号Pdata和第1时钟CK1输出到FIFO部6。输入电路5是配置在例如LSI的边界部分的外部电路，为可承受ESD(ElectrostaticDischarge：静电放电)等的结构。 
FIFO部6进行从第1时钟CK1到第2时钟CK2以及并行数据信号Pdata的转换。具体而言，FIFO部6输入从外部电路5输出的第1时钟CK1 和并行数据信号Pdata、以及从时钟生成部4输出的第2时钟CK2。然后，FIFO部6将所输入的并行数据信号Pdata与第2时钟CK2同步，作为并行数据信号PRdata输出到串行传输信号生成部7。此外，FIFO部6防止瞬间的数据速率(频率)差异造成的上溢(overflow)或下溢(underflow)，该瞬间数据速率(频率)的差异是由于第1时钟CK1与第2时钟CK2的调制度的不同而产生的。 
串行传输信号生成部7输入从FIFO部6与第2时钟CK2同步输出的并行数据信号PRdata以及从串行传输用时钟生成部10输出的第2时钟CK2，依照该第2时钟CK2将并行数据信号PRdata转换为串行数据信号Sdata，并将该串行数据信号Sdata输出到高速串行传输线L2。 
接着，对比较例的通信系统进行说明。图3是示出比较例的通信系统的结构图。如该图所示，比较例的通信系统1A应用于显示器端口，与本实施方式的通信系统1的不同点是具有第1时钟生成部12和第2时钟生成部13。以下，说明比较例的通信系统1A。 
第1时钟生成部12通过对基准时钟的频率进行扩频，生成调制度大的第1时钟CK11，并将该第1时钟CK11输出到数据生成部2。此外，第2时钟生成部13通过对与第1时钟生成部12的基准时钟不同的基准时钟的频率进行扩频，来生成调制度小的第2时钟CK22，并将该第2时钟CK22输出到FIFO部6A和串行传输信号生成部7。 
在具有上述结构的通信系统1A中，调制度大的第1时钟CK11从第1时钟生成部12输出到数据生成部2，调制度小的第2时钟CK22从第2时钟生成部13输出到FIFO部6A，因此通过使并行数据信号Pdata与调制度大的第1时钟CK11同步而从数据生成部2输出到发送机3，来实现并行信号线L1等中的EMI降低。此外，与第1时钟CK11的频率相比，充分提高第2时钟CK22的频率，从而防止输入到FIFO部6A的数据超过从FIFO部6A输出的数据而发生上溢。但是，随着频率的提高，从FIFO部6A输出的第2时钟CK22的数据速率会大于输入到FIFO部6A的第1时钟CK11的数据速率，从而存在下溢的问题。 
因此，在通信系统1A中，FIFO部6A具有虚数据追加部14。该虚 数据追加部14针对数据速率追加虚的填充数据。参照图4对虚数据追加部14的作用进行说明。 
图4是示出通信系统1A中的第1时钟CK11和第2时钟CK22的数据速率的变化比率的图。在该图中，实线表示第1时钟CK11，虚线表示第2时钟CK22。如图4所示，第1时钟CK11的调制度比第2时钟CK22的调制度大。此外，第1时钟CK11的平均数据速率成为充分高于第2时钟CK22的平均数据速率的值，以使在虚线包围的部分不发生数据上溢。此时，虚数据追加部14为了防止下溢，针对第1时钟CK11和第2时钟CK22的数据速率之差追加图中箭头所示的填充数据Fdata，从而弥补该数据速率之差。 
但是，在上述通信系统1A中，第1时钟生成部12和第2时钟生成部13独立地进行工作，因此不仅限于通过扩频而调制的频率相位相同，相位不同的情况也有。此时，需要进一步增大第1时钟CK11和第2时钟CK22的数据速率之差。因此，具有为了实现这种动作而导致电路规模增大的问题。 
相对于此，本实施方式的通信系统1在时钟生成部4中，根据相同的基准时钟CKref生成第1时钟CK1和第2时钟CK2。因此，如图5所示，能够增大第1时钟CK1的调制度，减小第2时钟CK2的调制度，并且使第1时钟CK1和第2时钟CK2的平均数据速率一致。由此，不需要针对数据速率差异追加填充数据Fdata，所以不需要上述虚数据追加部14，从而能够成为最小限度的电路结构。 
此外，即使在第1时钟CK1和第2时钟CK2的瞬间数据速率不同的情况下，仍如图5所示，通过FIFO部6将上溢部分的数据调整为下溢部分，从而防止数据速率的上溢和下溢。如上所述，本实施方式的通信系统1与比较例的通信系统1A相比，能够以简单的结构来防止下溢和上溢。此外，因为第1时钟CK1和第2时钟CK2的平均数据速率一致，所以串行传输信号生成部7仅以最低必要限度的工作速度进行工作即可，从而能够抑制电路规模的增大，并且能够防止功耗的增加。 
以上，在包括本实施方式涉及的发送机3的通信系统1中，通过对 相同基准时钟CKref的频率进行扩频，来在时钟生成部4中生成调制度大的第1时钟CK1和调制度小的第2时钟CK2，并输出到FIFO部6。此时，第1时钟CK1被输出到数据生成部2，在该数据生成部2中使并行数据信号Pdata同步，然后输出到FIFO部6。并且，在FIFO部6中，替代与并行数据信号Pdata同步的第1时钟CK1，使该并行数据信号Pdata与第2时钟CK2同步并输出。 
由此，可以在传输并行数据信号Pdata时，与调制度大的第1时钟CK1同步，而在将该并行数据信号PRdata转换为串行数据信号Sdata进行高速串行传输时，与调制度小的第2时钟CK2同步。由此，能够实现传输并行数据信号Pdata的例如数据生成部2和发送机3之间的配线部分或其它电路块中的大幅EMI降低。 
此外，时钟生成部4配置在比数据生成部2靠近FIFO部6的位置上，因此连接时钟生成部4和FIFO部6的传输线较短，从而能够降低调制度小的第2时钟CK2被传输到FIFO部6时的EMI。此时，数据生成部2存在于远离时钟生成部4的位置上，但因为第1时钟CK1的调制度大，所以能够实现EMI的降低。 
此外，通过相位调整电路11调整为第1时钟CK1和第2时钟CK2的频率调制相位一致，因此第1时钟CK1和第2时钟CK2的相位差变小，从而能够减小第1时钟CK1和第2时钟CK2的数据速率(时钟频率)之差。由此，能够实现FIFO部6中的数据速率调整处理的减轻。 
此外，本发明不限于上述实施方式。例如，在上述实施方式中，从数据生成部2以同一频率输出在系统用时钟生成部9中生成的第1时钟CK1，但如图6所示，也可以构成为：在系统用时钟生成部9和数据生成部2之间设置对第1时钟CK1进行倍增(×N)的倍增电路15，从而得到期望频率的第1时钟CK1X。还可以与该倍增电路15对应，在数据生成部2中设置对第1时钟CK1X进行分频的分频电路17。此外，也可以如图7所示，在系统用时钟生成部9和数据生成部2之间，设置对第1时钟CK1进行分频(÷N)的分频电路16，与从该分频电路16输出的第1时钟CK1Y对应，在数据生成部2中设置对该第1时钟CK1Y进行倍增的倍 增电路18。只要在FIFO部6中第1时钟CK1和第2时钟CK2的平均数据速率一致即可。 
此外，在上述实施方式中，相位调整电路11将第1控制信号Control1输出到系统用时钟生成部9，将第2控制信号Control2输出到串行传输用时钟生成部10，并调整为第1时钟CK1和第2时钟CK2的频率调制的相位一致，但相位的调整不限于上述方法。例如，也可以是相位调整电路11输入第1时钟CK1和第2时钟CK2来检测相位差，并根据该相位差调整为频率调制的相位一致，然后输出该相位调整后的第1时钟CK1和第2时钟CK2。 
此外，在上述实施方式中，在图4及图5内，设为用三角波示出第1时钟CK1(第1时钟CK11)和第2时钟CK2(第2时钟CK22)的数据速率变化比率的调制方式，但也可以是例如成为正弦波的调制方式等。 
此外，在上述实施方式中，分别通过LSI构成数据生成部2和发送机3，但也可以是其他结构。例如，也可以作为包含数据生成部2和发送机3的一个LSI，数据生成部2和发送机3可以是宏块。此外，数据生成部2、时钟控制电路(时钟生成部4和FIFO部6)以及串行传输信号生成部7可分别由LSI构成，或者数据生成部2、时钟生成部4、串行传输信号生成部7以及其他部分分别由LSI构成。 
产业上的可利用性 
能够应用于以简单结构实现EMI降低的用途。 

Claims (6)

1.一种时钟控制电路，其特征在于具有：
时钟生成部，其通过对基准时钟的频率进行扩频来生成调制度大的第1时钟、和调制度比该第1时钟小的第2时钟，并输出所生成的所述第1时钟和所述第2时钟；以及
FIFO部，其输入从所述时钟生成部输出到外部电路并从该外部电路输出的所述第1时钟、在所述外部电路中与所述第1时钟同步输出的并行数据信号、以及从所述时钟生成部输出的所述第2时钟，并将所述并行数据信号与所述第2时钟同步输出。
2.根据权利要求1所述的时钟控制电路，其特征在于，
所述时钟生成部配置在比所述外部电路靠近所述FIFO部的位置上。
3.根据权利要求1或2所述的时钟控制电路，其特征在于，
所述时钟生成部具有生成所述第1时钟的第1时钟生成部、和生成所述第2时钟的第2时钟生成部，
并具有相位调整电路，该相位调整电路生成用于使所述第1时钟与所述第2时钟的相位一致的第1控制信号和第2控制信号，并将所生成的所述第1控制信号输出到所述第1时钟生成部，将所述第2控制信号输出到所述第2时钟生成部。
4.根据权利要求1或2所述的时钟控制电路，其特征在于，
所述时钟生成部具有倍增电路，该倍增电路输入所述第1时钟，并对该第1时钟进行倍增后输出。
5.根据权利要求1或2所述的时钟控制电路，其特征在于，
所述时钟生成部具有分频电路，该分频电路输入所述第1时钟，并对该第1时钟进行分频后输出。
6.一种发送机，其特征在于具有：
时钟生成部，其通过对基准时钟的频率进行扩频来生成调制度大的第1时钟、和调制度比该第1时钟小的第2时钟，并输出所生成的所述第1时钟和所述第2时钟；
FIFO部，其输入从所述时钟生成部输出到外部电路并从该外部电路输出的所述第1时钟、在所述外部电路中与所述第1时钟同步输出的并行数据信号、以及从所述时钟生成部输出的所述第2时钟，并将所述并行数据信号与所述第2时钟同步输出；以及
串行传输信号生成部，其输入从所述FIFO部与所述第2时钟同步输出的所述并行数据信号，并将该并行数据信号转换为串行数据信号后输出。
CN2009801010811A 2009-01-30 2009-12-09 时钟控制电路以及发送机 Active CN101868948B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-019923 2009-01-30
JP2009019923A JP4681658B2 (ja) 2009-01-30 2009-01-30 クロック制御回路及び送信機
PCT/JP2009/070606 WO2010087073A1 (ja) 2009-01-30 2009-12-09 クロック制御回路及び送信機

Publications (2)

Publication Number Publication Date
CN101868948A CN101868948A (zh) 2010-10-20
CN101868948B true CN101868948B (zh) 2012-10-10

Family

ID=42395340

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801010811A Active CN101868948B (zh) 2009-01-30 2009-12-09 时钟控制电路以及发送机

Country Status (7)

Country Link
US (1) US9584228B2 (zh)
EP (1) EP2259515B8 (zh)
JP (1) JP4681658B2 (zh)
KR (1) KR101157755B1 (zh)
CN (1) CN101868948B (zh)
TW (1) TWI430074B (zh)
WO (1) WO2010087073A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8116415B2 (en) * 2007-10-02 2012-02-14 Panasonic Corporation Semiconductor integrated circuit, communication apparatus, information playback apparatus, image display apparatus, electronic apparatus, electronic control apparatus and mobile apparatus
JP5896503B2 (ja) * 2010-08-03 2016-03-30 ザインエレクトロニクス株式会社 送信装置、受信装置および送受信システム
US8631265B2 (en) * 2010-12-13 2014-01-14 Oracle International Corporation Synchronization circuit that facilitates multiple parallel reads and writes
JP2012138681A (ja) * 2010-12-24 2012-07-19 Sony Corp データ入出力装置、情報処理装置、及びデータ入出力方法
US8774016B2 (en) * 2012-03-01 2014-07-08 Micrel, Inc. Ethernet communication device with reduced EMI
JP6190699B2 (ja) * 2013-11-12 2017-08-30 株式会社メガチップス Ｅｍｉ低減回路
CN106341219B (zh) * 2015-12-24 2019-06-11 深圳开阳电子股份有限公司 一种基于扩频技术的数据同步传输装置
CN112834822A (zh) * 2020-04-30 2021-05-25 神亚科技股份有限公司 时序误差的检测电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720943B1 (en) * 1999-04-12 2004-04-13 Lg.Philips Lcd Co., Ltd. Data interface device
CN1735005A (zh) * 2004-08-02 2006-02-15 富士通株式会社 使用基准信号进行同步数据传输的装置和方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736893A (en) * 1996-01-29 1998-04-07 Hewlett-Packard Company Digital method and apparatus for reducing EMI emissions in digitally-clocked systems
JPH1115550A (ja) * 1997-06-25 1999-01-22 Oki Data:Kk 電子機器
FI101637B1 (fi) * 1997-09-11 1998-07-31 Valmet Corp Hoitava kaavarinterä ja menetelmä sen valmistamiseksi
US6240123B1 (en) * 1998-07-20 2001-05-29 Intel Corporation Asynchronous spread spectrum clocking
KR20020074980A (ko) * 2001-03-23 2002-10-04 (주)네오마이크로스 전자기적 간섭이 감소된 확산 스펙트럼 주파수 변조 클럭펄스 발생장치
JP4883850B2 (ja) 2001-06-29 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
JP4112494B2 (ja) * 2001-10-25 2008-07-02 富士通株式会社 表示制御装置
TWI250395B (en) 2004-08-27 2006-03-01 Ene Technology Inc Device and method of clock control
KR20060085373A (ko) * 2005-01-24 2006-07-27 삼성전자주식회사 서브하모닉 임베디드 클럭전송방식을 적용한 광신호스위칭 네트워크
US20060176934A1 (en) * 2005-02-07 2006-08-10 Inova Semiconductors Gmbh Serial transmission of data using spread-spectrum modulation for enhancing electromagnetic compatibility
JP2006237723A (ja) * 2005-02-22 2006-09-07 Sumitomo Electric Ind Ltd 送信方法、送信装置及び通信システム
KR20100077736A (ko) * 2008-12-29 2010-07-08 주식회사 동부하이텍 평판 표시 소자의 확산 스펙트럼 클럭킹 인터페이스 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720943B1 (en) * 1999-04-12 2004-04-13 Lg.Philips Lcd Co., Ltd. Data interface device
CN1735005A (zh) * 2004-08-02 2006-02-15 富士通株式会社 使用基准信号进行同步数据传输的装置和方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2006-237723A 2006.09.07

Also Published As

Publication number Publication date
EP2259515A1 (en) 2010-12-08
US9584228B2 (en) 2017-02-28
KR101157755B1 (ko) 2012-06-25
TW201030493A (en) 2010-08-16
WO2010087073A1 (ja) 2010-08-05
US20110057690A1 (en) 2011-03-10
EP2259515B8 (en) 2016-07-20
EP2259515A4 (en) 2012-07-04
JP2010178156A (ja) 2010-08-12
KR20100109894A (ko) 2010-10-11
TWI430074B (zh) 2014-03-11
JP4681658B2 (ja) 2011-05-11
EP2259515B1 (en) 2016-03-23
CN101868948A (zh) 2010-10-20

Similar Documents

Publication Publication Date Title
CN101868948B (zh) 时钟控制电路以及发送机
Giordano et al. Fixed-latency, multi-gigabit serial links with Xilinx FPGAs
JP5066121B2 (ja) クロック情報とデータを伝送する装置及び方法
US9036755B2 (en) Circuits and methods for time-average frequency based clock data recovery
CN101540158B (zh) 用于发送和接收数据位的装置和方法
EP1283615A2 (en) Line loop back for very high speed application
US10419204B2 (en) Serializer-deserializer with frequency doubler
JP5365132B2 (ja) 直列信号の受信装置、直列伝送システム、直列伝送方法、直列信号の送信装置
US20050156649A1 (en) Apparatus and method for generating clock signal
CN112118063B (zh) 一种时钟同步装置、光发射器、光接收器及方法
JP5610540B2 (ja) シリアル通信用インターフェース回路及びパラレルシリアル変換回路
US20220404857A1 (en) Semiconductor die, electronic component, electronic apparatus and manufacturing method thereof
CN101502036B (zh) 半导体集成电路和具有该电路的发送装置
US7764614B2 (en) Multi-mode management of a serial communication link
CN101577598A (zh) 多路信号复用、解复用的方法、装置和系统
US6756926B2 (en) Optical transmitter and code conversion circuit used therefor
US6577649B1 (en) Multiplexer for asynchronous data
US10698439B1 (en) Efficient clock forwarding scheme
US7929919B2 (en) Systems and methods for a PLL-adjusted reference clock
CN100568794C (zh) 使用半频时钟实现双倍速率数据采样的采样方法和系统
KR100816995B1 (ko) 피씨아이 데이터 신호의 변환 전송 장치
US8565284B2 (en) Spread spectrum clock generator and method
JP2015122574A (ja) 送信回路および送受信回路
CN115483996A (zh) 具有带间隙的参考时钟的装置的同步
KR20040037470A (ko) 데이터 전송 장치 및 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant