CN115483996A - 具有带间隙的参考时钟的装置的同步 - Google Patents

Abstract

本公开涉及具有带间隙的参考时钟的装置的同步。提供一种系统，其包含：第一电子装置；多个第二电子装置，其经由相应接口耦合到所述第一电子装置；以及时钟产生器，其耦合到所述第二电子装置，且经配置以产生时钟信号且将所述时钟信号提供到所述第二电子装置中的每一者以用于对所述第二电子装置的操作进行时控。所述时钟信号为具有由所述时钟产生器基于同步信号移除一或多个时钟脉冲而产生的至少一个间隙的带间隙的时钟信号，且所述多个第二电子装置经配置以使用所述带间隙的时钟信号中的所述至少一个间隙经由所述接口使所述第二电子装置与所述第一电子装置之间的数据发射同步以对准所述数据发射。

Description

具有带间隙的参考时钟的装置的同步

本申请案要求标题为“具有带间隙的参考时钟的装置的同步(SYNCHRONIZATIONOF DEVICES WITH A GAPPED REFERENCE CLOCK)”且在2021年6月16日申请的第63/211,492号美国临时申请案的权益，所述美国临时申请案的内容特此以引用的方式并入本文中。

技术领域

本说明书大体上涉及电子装置之间的接口，包含例如使用接口的电子装置的同步。

背景技术

跨越接口进行通信的电子装置的同步对于许多应用来说是重要的。举例来说，使用天线元件(例如，相控阵列雷达、波束成形天线和第五代(5G)蜂窝收发器)的相控阵列的系统依赖于将信号供应到天线元件时所涉及的电子装置的同步来有效地操作。同步信号可用于对准由电子装置传达的数据的定时，以便提供电子装置的同步所需的确定性潜时。

发明内容

在一个方面中，本公开涉及一种系统，其包括：第一电子装置；多个第二电子装置，其经由多个接口耦合到所述第一电子装置；以及时钟产生器，其耦合到所述多个第二电子装置，且经配置以将时钟信号提供到所述多个第二电子装置中的每一者以用于对所述多个第二电子装置的操作进行定时，其中所述时钟信号为具有由所述时钟产生器基于同步信号移除一或多个时钟脉冲而产生的至少一个间隙的带间隙的时钟信号，且其中所述多个第二电子装置经配置以使用所述带间隙的时钟信号中的所述至少一个间隙经由所述多个接口使所述多个第二电子装置与所述第一电子装置之间的数据发射同步以对准所述数据发射。

在另一方面中，本公开涉及一种半导体装置，其包括：数据转换器，其经配置以接收外部数据且将其转换为并行数据以供传输；串行接口，其耦合到所述数据转换器，且经配置以将从所述数据转换器接收的所述并行数据串行化且经由串行通信链路将所述串行化数据发射到另一装置；间隙检测器，其经配置以接收带间隙的时钟信号，且从所述带间隙的时钟信号提取装置时钟信号和间隙信号；以及时钟产生器，其耦合到所述间隙检测器，且经配置以从所述间隙检测器接收所述装置时钟信号且基于所述装置时钟信号产生帧时钟，其中所述时钟产生器进一步经配置以基于所述间隙信号而将所述帧时钟与所述装置时钟信号的时钟脉冲对准，且其中所述串行接口进一步经配置以从所述时钟产生器接收所述帧时钟，且使用所述帧时钟经由所述串行通信链路对所述串行化数据的所述发射进行定时。

在另一方面中，本公开涉及一种半导体装置，其包括：串行接口，其经配置以经由与另一装置的串行通信链路接收串行化数据且将所述串行化数据解串行化为并行数据；数据转换器，其经配置以从所述串行接口接收所述并行数据，且将所述并行数据转换为外部数据；间隙检测器，其经配置以接收带间隙的时钟信号，且从所述带间隙的时钟信号提取装置时钟信号和间隙信号；以及时钟产生器，其耦合到所述间隙检测器，且经配置以从所述间隙检测器接收所述装置时钟信号且基于所述装置时钟信号产生帧时钟，其中所述时钟产生器进一步经配置以基于所述间隙信号而将所述帧时钟与所述装置时钟信号的时钟脉冲对准，且其中所述串行接口进一步经配置以从所述时钟产生器接收所述帧时钟，且使用所述帧时钟经由所述串行通信链路对所述串行化数据的所述接收进行定时。

附图说明

在所附权利要求书中阐述本发明技术的某些特征。然而，出于解释的目的，在以下图式中描绘本发明技术的若干方面。

图1为描绘根据本发明技术的方面的系统的组件的框图，其中跨越接口进行通信的电子装置的操作经同步。

图2为说明根据本发明技术的方面的装置时钟信号与同步信号的相对时序的实例信号时序图。

图3为说明根据本发明技术的方面的基于同步信号从参考时钟信号产生的带间隙的时钟信号的相对时序的实例信号时序图。

图4为描绘根据本发明技术的方面的系统的组件的框图，其中跨越接口进行通信的电子装置的操作经同步。

图5为说明根据本发明技术的方面的电子/半导体装置的组件的框图。

具体实施方式

下文阐述的详细描述意图作为对本发明技术的各种配置的描述，且并非意图表示可实践本发明技术的唯一配置。附图并入本文中且构成详细描述的一部分。详细描述包含出于提供对本发明技术的透彻理解的目的的具体细节。然而，本发明技术不限于本文中阐述的具体细节且可使用一或多个实施方案来实践。在一或多个例子中，以框图形式展示结构和组件以避免混淆本发明技术的概念。

跨越接口进行通信的电子装置的同步对于许多应用来说是重要的。举例来说，使用天线元件(例如，相控阵列雷达、波束成形天线和第五代(5G)蜂窝收发器)的相控阵列的系统依赖于电子装置的同步来将信号供应到天线元件以有效地操作。同步信号可用于对准由电子装置传达的数据的定时，以便提供电子装置的同步所需的确定性潜时。

图1为描绘根据本发明技术的方面的系统的组件的框图，其中跨越接口进行通信的电子装置的操作经同步。然而，可能不需要全部的所描绘组件，并且一或多个实施方案可包含图中未展示的额外组件。可在不脱离如本文所阐述的权利要求书的精神或范围的情况下，对组件的布置及类型作出变化。所描绘或描述的组件之间的连接和耦合不限于直接连接或直接耦合，且可用一或多个介入组件实施，除非另有明确陈述。

如图1中所描绘，系统100包含经由接口(I/F)耦合到逻辑装置140的转换器装置110、120和130，以及耦合到所描绘的电子装置(即转换器装置110、120和130以及逻辑装置140)的时钟产生器150。转换器装置110、120和130为电子/半导体装置，其包含合适的逻辑、电路系统和/或代码以实现与逻辑装置140跨越接口的数据通信和所述数据从第一格式到第二格式的转换。举例来说，转换器装置110可耦合到天线电路系统(未展示)，且包含实施模/数转换器的电路系统，所述模/数转换器经配置以将经由天线电路系统接收到的模拟数据信号转换成数字数据以用于经由接口与逻辑装置140通信。替代地或另外，转换器装置110可包含实施数/模转换器的电路系统，所述数/模转换器经配置以将经由接口从逻辑装置140接收的数字数据转换成模拟数据信号，且将模拟数据信号提供到天线电路系统以供发射。转换器装置120和130可与上文所描述的转换器装置110具有相同实施方案和配置。

图1描绘系统100中的三个转换器装置。系统中的转换器装置的数目可不同于三个。举例来说，在相控阵列系统中，可存在用于相控阵列中的每一天线元件的转换器装置。另外，并非所有转换器装置都需要相同。举例来说，可存在配置为用于经由天线电路系统发射数据的数/模转换器的转换器装置的第一集合，以及配置为用于经由天线电路系统接收数据的模/数转换器的转换器装置的第二集合。

逻辑装置140为电子/半导体装置，其包含合适的逻辑、电路系统和/或代码以实现经由接口与转换器装置110、120和130的数据通信。逻辑装置140可从耦合到逻辑装置140的另一系统(未展示)接收数据，且必要时将数据的格式从其接收时的第一格式转换为用于经由接口通信的第二格式。类似地，逻辑装置140可经由接口从转换器装置110、120和130接收数据，且在必要时将数据的格式从其经由接口接收时的第二格式转换为第一格式，随后将所述数据发送到耦合到逻辑装置140的其它系统(未展示)。

转换器装置110、120和130以及逻辑装置140进一步包含合适的逻辑、电路系统和/或代码以实施耦合这些电子装置的接口。所述接口可为经由电子装置之间的串行通信链路传达串行化数据的串行接口。可在逐位发送到第二电子装置之前在第一电子装置处对并行数据进行串行化，其中将所接收的串行化数据解串行化为并行数据。串行通信链路可包含物理媒体(例如，线、光纤)(经由所述物理媒体发射编码有串行化数据的信号(例如，电信号、光信号))以及经配置以从第一电子装置接收经编码信号且将所发射的经编码信号提供到第二电子装置的物理结构元件和/或电路系统。例如，接口可根据例如联合电子装置工程委员会(JEDEC)的JESD204串行接口标准等标准来实施。

时钟产生器150为电子/半导体装置，其包含合适的逻辑、电路系统和/或代码以实现系统100的操作中使用的时钟和同步信号的产生。时钟产生器150可包含电子振荡器以产生主控时钟信号，或可从外部源接收主控时钟信号。时钟产生器150可进一步包含一或多个锁相回路(PLL)，所述锁相回路经配置以维持主控时钟信号的频率或将频率增大到那个频率的倍数。分频器可用于产生不同相应频率下的多个时钟信号。可使用可编程延迟电路和输出缓冲器来控制由时钟产生器150对时钟信号的输出。

由时钟产生器150产生的同步信号可为在从主控时钟信号导出的频率下的周期性或带间隙的周期性信号，或可为由控制算法触发的单触发信号或由时钟产生器150接收的外部控制信号。同步信号可与由时钟产生器150产生的时钟信号源同步。时钟产生器150可进一步包含经配置以根据控制算法或由时钟产生器150接收的外部控制信号而启用或停用同步信号的输出的逻辑、电路系统和/或代码。

如图1中所描绘，时钟产生器150耦合到转换器装置110、120和130以及逻辑装置140中的每一者，且经配置以提供相应的装置时钟信号和相应的同步信号(SYSREF)到这些电子装置中的每一者。图2为说明根据本发明技术的方面的装置时钟信号与同步信号的相对时序的实例信号时序图。图2包含两个时钟信号，即装置时钟A和装置时钟B，以及两个同步信号，SYSREF A和SYSREF B。装置时钟A和SYSREF A可提供到第一电子装置，且装置时钟B和SYSREF B可提供到第二电子装置。

电子装置可使用装置时钟A和装置时钟B作为用于使PLL产生用于对电子装置的相应操作进行时控的一或多个内部时钟信号的参考时钟信号。电子装置的操作可包含电路元件的动作序列，且可例如使用内部时钟信号对这些操作进行时控以例如基于内部时钟信号的上升边缘和/或下降边缘触发电路元件中的动作。电路元件中的动作可包含但不限于启动/撤销启动电路元件、将电路元件从一个状态转变到另一状态、基于到电路元件的输入而改变电路元件的输出等。举例来说，帧时钟可从参考时钟信号产生，且用于控制用于在电子装置之间传达数据帧的电路元件的定时。

所产生的内部时钟信号与参考时钟信号相比可具有较高频率、较低频率或相同频率，具有对准的相位。可基于相应电子装置的操作和功能性选择内部时钟信号的频率。提供到电子装置的参考时钟信号可具有相同频率或对于对准的相位具有不同相应频率，如由图2中的装置时钟A和装置时钟B所说明。类似地，取决于伴随到相应电子装置的同步信号的参考时钟信号，同步信号可具有不同频率和或持续时间，如由图2中的SYSREF A和SYSREF B所说明。

同步信号可用于跨越多个电子装置对准内部时钟信号。举例来说，电子装置可经配置以在同步信号为高时将使用PLL产生的内部时钟信号的边缘对准到参考时钟信号的边缘，以便对准这些信号的相位。如图2中所说明，当相应同步信号为高时，虚线识别参考时钟信号的上升边缘。每一电子装置可经配置以将内部时钟信号(例如，帧时钟)的上升边缘与参考时钟信号的所述上升边缘对准。以此方式，多个电子装置的内部时钟可彼此相位对准以提供跨越系统的电子装置的同步。

举例来说，转换器装置110、120和130中的每一者可经配置以使用从时钟产生器150接收的参考时钟信号产生相应帧时钟。帧时钟可用于控制转换器装置110、120和130与逻辑装置140之间的数据发射的定时。帧时钟的上升边缘可触发经由接口发射数据帧的(多个)第一位的开始。如上文所指出，同步信号可用于对准由转换器装置110、120和130产生的帧时钟的相位。同步信号还可用于识别应使用帧时钟中的哪一时钟循环来触发经由接口发射数据帧的开始。以此方式，转换器装置110、120和130与逻辑装置140之间的相应数据帧的数据发射可得以同步。

返回参考图1，在时钟产生器150与转换器装置110、120和130以及逻辑装置140中的每一者之间提供参考时钟信号和同步信号涉及一对相应的传输线或迹线。为了维持跨越多个电子装置的正确对准，系统可匹配将相应电子装置连接到时钟产生器的迹线的迹线类型和长度。这些方面可使并入有时钟产生器、转换器装置和逻辑装置的芯片或电路板的布局和设计复杂化。参考时钟信号和同步信号可为各自使用一对迹线的差分信号，这进一步使设计和布局复杂化。

本发明技术提出通过组合参考时钟信号和由时钟产生器提供到相应电子装置的同步信号来简化芯片或电路板的设计和布局。举例来说，可由时钟产生器通过基于同步信号从参考时钟信号移除时钟脉冲而产生带间隙的时钟信号。图3为说明根据本发明技术的方面的基于同步信号从参考时钟信号(装置时钟)产生的带间隙的时钟信号的相对时序的实例信号时序图。

如图3中所说明，在同步信号为高时从装置时钟信号移除时钟脉冲产生带间隙的时钟信号。从时钟产生器接收带间隙的时钟信号的电子装置可经配置以基于带间隙的时钟循环中的间隙而对准其内部时钟，例如帧时钟。举例来说，电子装置可经配置以将其内部时钟与信号在间隙之后的第一上升边缘对准，如由图3中的虚线所表示。本发明技术不限于内部时钟的此对准，且可使用其它对准来实施，例如在间隙之后已经过预定数目的时钟循环之后使内部时钟与信号的上升边缘对准。另外，同步信号可反相，使得当同步信号取样低时，从装置时钟信号中移除时钟脉冲。

图4为描绘根据本发明技术的方面的系统的组件的框图，其中跨越接口进行通信的电子装置的操作经同步。然而，可能不需要全部的所描绘组件，并且一或多个实施方案可包含图中未展示的额外组件。可在不脱离如本文所阐述的权利要求书的精神或范围的情况下，对组件的布置及类型作出变化。所描绘或描述的组件之间的连接和耦合不限于直接连接或直接耦合，且可用一或多个介入组件实施，除非另有明确陈述。

如图4中所描绘，系统400包含转换器装置410、420和430、逻辑装置440和时钟产生器450。除同步信号传达到相应电子装置的方式之外，转换器装置410、420和430、逻辑装置440和时钟产生器450的一般操作与上文关于图1描述的其对应组件的操作对准，且将不再再次描述。图1与图4的比较突出显示了将时钟产生器450耦合到转换器装置410、420和430和逻辑装置440中的每一者的迹线或传输线的减少，所述迹线或传输线使用带间隙的时钟信号来传达同步信号与所提供的参考时钟信号。迹线或传输线的此减少简化了系统400的布局和制造，这可降低成本、产生较高良率等。

图5为说明根据本发明技术的方面的电子/半导体装置的组件的框图。然而，可能不需要全部的所描绘组件，并且一或多个实施方案可包含图中未展示的额外组件。可在不脱离如本文所阐述的权利要求书的精神或范围的情况下，对组件的布置及类型作出变化。所描绘或描述的组件之间的连接和耦合不限于直接连接或直接耦合，且可用一或多个介入组件实施，除非另有明确陈述。

如图5中所描绘，电子/半导体装置500包含串行接口520、数据转换器520、时钟产生器530和间隙检测器540。电子/半导体装置500可表示转换器装置410、420和430和/或逻辑装置440中的任一者。根据本发明技术的方面，串行接口510包含合适的逻辑、电路系统和/或代码以使得串行接口510能够使用上文所描述的接口与另一电子/半导体装置传达串行化数据。举例来说，串行接口510可实施例如JESD204等接口协议的传输、链接和物理层，以将从数据转换器520接收的并行数据串行化、处理和编码串行化数据，且使用来自时钟产生器530的帧时钟信号将含有串行化数据的数据帧发射到另一电子装置以使定时与系统中的其它电子装置同步。或者，串行接口510可使用来自时钟产生器530的帧时钟信号从另一电子装置接收含有串行化数据的数据帧以与系统中的其它电子装置同步，对数据进行解码和解串行化，随后将数据作为并行数据提供到数据转换器520。

根据本发明技术的方面，数据转换器520包含合适的逻辑、电路系统和/或代码以实现数据从一个格式到另一格式的转换。举例来说，数据转换器520可配置为经配置以将从串行接口510接收的并行数字数据转换为模拟数据(外部数据)的数/模转换器，所述模拟数据被提供到耦合到电子/半导体装置500的天线发射器电路(未展示)以供发射。或者，数据转换器520可配置为模/数转换器，其经布置以将从耦合到电子/半导体装置500的天线接收器电路(未展示)接收的模拟信号(外部数据)转换成被提供到串行接口510的数字并行数据。天线接收器电路和/或天线发射器电路可包含经配置以接收或辐射用模拟信号调制的无线电信号的一或多个天线元件连同经配置以调制/解调、滤波、放大等无线电信号的电路元件。数据转换器520还可经配置以使数据在由耦合到电子装置500的外部系统使用的第一格式(外部数据)与用串行接口510传达的并行数字数据之间进行转换。

根据本发明技术的方面，时钟产生器530包含合适的逻辑、电路系统和/或代码以产生用于对电子装置500的操作进行时控的一或多个内部时钟，例如帧时钟信号。内部时钟可依据从间隙检测器540接收的装置时钟信号产生。举例来说，时钟产生器530可包含经布置以基于所接收的装置时钟信号产生一或多个内部时钟的一或多个锁相回路、一或多个分频器等。一或多个内部时钟信号的定时可基于从间隙检测器540接收的间隙信号而与装置时钟信号对准，以使通过串行接口510的数据通信与系统中的其它电子装置同步。

根据本发明技术的方面，间隙检测器540包含合适的逻辑、电路系统和/或代码以检测和/或提取来自从时钟产生器接收的带间隙的时钟信号的同步信号(间隙信号)，且将间隙信号与从带间隙的时钟信号恢复的装置时钟信号一起提供到时钟产生器530。由时钟产生器产生的原始装置时钟信号可使用锁相回路从带间隙的时钟信号恢复。所恢复的装置时钟信号可与带间隙的时钟信号进行比较以识别信号中的间隙，从而将同步/间隙信号提供到时钟产生器530。本发明技术不限于用于从带间隙的时钟信号提取间隙信号的此过程，且可使用其它技术来执行这些功能。

如果同步信号为产生周期性带间隙的时钟信号的周期性信号，那么锁相回路可能会经历在间隙频率的谐波处的额外突波。为了解决可能由突波造成的锁相回路的性能问题，可从带间隙的时钟信号提取周期性间隙信号，且将周期性间隙信号作为反馈信号应用于具有带间隙的时钟信号的锁相回路中，其中周期性间隙信号中的间隙与带间隙的时钟信号中的间隙对准。

根据本发明技术的方面，提供一种系统，其包含：第一电子装置；多个第二电子装置，其经由多个接口耦合到所述第一电子装置；以及时钟产生器，其耦合到所述多个第二电子装置且经配置以将时钟信号提供到所述多个第二电子装置中的每一者以用于对所述多个第二电子装置的操作进行时控。所述时钟信号为具有由所述时钟产生器基于同步信号移除一或多个时钟脉冲而产生的至少一个间隙的带间隙的时钟信号，且所述多个第二电子装置经配置以使用所述带间隙的时钟信号中的所述至少一个间隙经由所述多个接口使所述多个第二电子装置与所述第一电子装置之间的数据发射同步以对准所述数据发射。

所述多个第二电子装置可进一步经配置以使用由所述时钟产生器提供的所述时钟信号产生相应内部时钟信号，其中可使用所述所产生的内部时钟信号对所述多个电子装置的所述操作进行时控。所述多个第二电子装置中的每一者可经配置以通过使用所述带间隙的时钟信号中的所述至少一个间隙来对准所述数据发射以识别所述内部时钟信号中的时钟循环以开始数据帧的发射。所述内部时钟信号可为帧时钟，且所述多个第二电子装置中的每一者可进一步经配置以将所述相应帧时钟的相位与由所述时钟产生器提供的所述时钟信号的相位对准。

提供到所述多个第二电子装置中的一者的所述时钟信号可与提供到所述多个第二电子装置中的另一者的所述时钟信号具有不同的频率。多个接口可为串行接口。所述多个接口可实施JESD204标准。所述多个第二电子装置可为转换器装置。所述转换器装置可为模/数转换器。所述转换器装置可为数/模转换器。

所述第一电子装置可为经配置以实施与所述多个第二电子装置的所述多个接口且处理与所述第二多个电子装置传达的数据的逻辑装置。所述逻辑装置可为现场可编程门阵列。所述逻辑装置可为专用集成电路。

根据本发明技术的方面，提供一种半导体装置，其包含：数据转换器，其经配置以接收外部数据且将其转换为并行数据以供传输；串行接口，其耦合到所述数据转换器，且经配置以将从所述数据转换器接收的所述并行数据串行化且经由串行通信链路将所述串行化数据发射到另一装置；间隙检测器，其经配置以接收带间隙的时钟信号，且从所述带间隙的时钟信号提取装置时钟信号和间隙信号；以及时钟产生器，其耦合到所述间隙检测器，且经配置以从所述间隙检测器接收所述装置时钟信号且基于所述装置时钟信号产生帧时钟。所述时钟产生器进一步经配置以基于所述间隙信号而将所述帧时钟与所述装置时钟信号的时钟脉冲对准，且所述串行接口进一步经配置以从所述时钟产生器接收所述帧时钟，且使用所述帧时钟经由所述串行通信链路对所述串行化数据的所述发射进行定时。

所述数据转换器可包含模/数转换器，其中所述外部数据为模拟数据，且所述并行数据为从所述模拟数据转换的数字数据。所述模拟数据可从耦合到所述半导体装置的天线接收器电路接收。

根据本发明技术的方面，提供一种半导体装置，其包含：串行接口，其经配置以经由与另一装置的串行通信链路接收串行化数据且将所述串行化数据解串行化为并行数据；数据转换器，其经配置以从所述串行接口接收所述并行数据，且将所述并行数据转换为外部数据；间隙检测器，其经配置以接收带间隙的时钟信号，且从所述带间隙的时钟信号提取装置时钟信号和间隙信号；以及时钟产生器，其耦合到所述间隙检测器，且经配置以从所述间隙检测器接收所述装置时钟信号且基于所述装置时钟信号产生帧时钟。所述时钟产生器进一步经配置以基于所述间隙信号而将所述帧时钟与所述装置时钟信号的时钟脉冲对准，且所述串行接口进一步经配置以从所述时钟产生器接收所述帧时钟，且使用所述帧时钟经由所述串行通信链路对所述串行化数据的所述接收进行定时。

数据转换器可包含数/模转换器，其中并行数据为数字数据，且外部数据为从数字数据转换的模拟数据。模拟数据可提供到耦合到半导体装置的天线发射器电路。并行数据可呈第一格式，且外部数据可呈不同于第一格式的第二格式。

根据本发明技术的方面，上文所描述的电子/半导体装置可实施为专用集成电路(ASIC)、现场可编程门阵列(FPGA)、可编程逻辑装置(PLD)、控制器、状态机、门控逻辑、离散硬件组件或任何其它合适的装置或装置的组合。

提供先前的描述以使所属领域的技术人员能够实践本文所描述的各个方面。这些方面的各种修改对于所属领域的技术人员来说将容易显而易见，并且本文中定义的一般原理可应用于其它方面。因此，权利要求书并不意图限于本文中所展示的方面，而是应符合与权利要求的语言一致的完整范围，其中以单数形式提及一个元件并不意图意味着“有且仅有一个”(除非明确地如此陈述)，而是意味着“一或多个”。除非另有特定说明，否则术语“一些”指一或多个。关于男性的代词(例如，他的)包含女性及中性性别(例如，她的及它的)，并且反之亦然。标题及副标题，如果存在的话，仅为了便利而使用且不会限制本公开。

述词“经配置以”、“可操作以”和“经编程以”不暗示主题的任何特定有形或无形修改，而是既定可互换使用。举例来说，配置成监视和控制操作或组件的处理器还可意味着所述处理器编程成以监视和控制所述操作，或所述处理器可操作以监视和控制所述操作。同样地，配置成执行代码的处理器可理解为编程为执行代码或可操作以执行代码的处理器。

例如“方面”的短语不暗示这一方面对于本发明技术必不可少或这一方面适用于本发明技术的所有配置。与一方面相关的揭示内容可适用于所有配置，或一或多个配置。例如方面的短语可指一或多个方面，且反之亦然。例如“配置”等短语不暗示此配置对于本发明技术必不可少或此配置适用于本发明技术的所有配置。涉及配置的公开内容可以适用于所有配置，或一或多个配置。如“配置”的短语可指一或多个配置，且反之亦然。

词“实例”在本文中用于意味着“充当实例或说明”。本文中描述为“实例”的任何方面或设计不一定被解释为比其它方面或设计优选或有利。

所属领域的技术人员已知或稍后将知晓的贯穿本公开而描述的各种方面的元件的所有结构和功能等效物被以引用的方式明确地并入本文中，且希望由权利要求书涵盖。此外，本文揭示的任何内容均不希望奉献给公众，无论权利要求书中是否明确地陈述此揭示内容。除非使用短语“用于…装置”明确叙述权利要求项要素，或在方法项的情况下，使用短语“用于…的步骤”叙述所述要素，否则不依据35U.S.C.§112(f)的规定来解释所述要素。此外，就将术语“包含”、“具有”等用于说明书或权利要求书中而言，此类术语意图以类似于术语“包括”的方式为包含性的，如“包括”在用作在权利要求书中的过渡词时所解释的那样。

所属领域的技术人员将了解，本文所述的各种说明性块、模块、元件、组件、方法及算法可实施为电子硬件、计算机软件，或两者的组合。为清晰地说明硬件与软件的这种可互换性，上文已大体就其功能性来描述了各种说明性块、模块、元件、组件、方法和算法。此功能性是实施为硬件还是软件取决于特定应用和施加于整个系统的设计约束。本领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性。在不脱离本发明技术的范围的情况下，各个组件及块都可以不同方式布置(例如，以不同次序布置，或以不同方式分割)。

述词“经配置以”、“可操作以”和“经编程以”不暗示主题的任何特定有形或无形修改，而是既定可互换使用。举例来说，配置成监视和控制操作或组件的处理器还可意味着所述处理器编程成以监视和控制所述操作，或所述处理器可操作以监视和控制所述操作。同样地，配置成执行代码的处理器可理解为编程为执行代码或可操作以执行代码的处理器。

Claims (20)

1.一种系统，其包括：

第一电子装置；

多个第二电子装置，其经由多个接口耦合到所述第一电子装置；以及

时钟产生器，其耦合到所述多个第二电子装置，且经配置以将时钟信号提供到所述多个第二电子装置中的每一者以用于对所述多个第二电子装置的操作进行定时，

其中所述时钟信号为具有由所述时钟产生器基于同步信号移除一或多个时钟脉冲而产生的至少一个间隙的带间隙的时钟信号，且

其中所述多个第二电子装置经配置以使用所述带间隙的时钟信号中的所述至少一个间隙经由所述多个接口使所述多个第二电子装置与所述第一电子装置之间的数据发射同步以对准所述数据发射。

2.根据权利要求1所述的系统，其中所述多个第二电子装置进一步经配置以使用由所述时钟产生器提供的所述时钟信号产生相应内部时钟信号，且其中使用所述所产生的内部时钟信号对所述多个电子装置的所述操作进行时控。

3.根据权利要求2所述的系统，其中所述多个第二电子装置中的每一者经配置以通过使用所述带间隙的时钟信号中的所述至少一个间隙来对准所述数据发射以识别所述内部时钟信号中的时钟循环以开始数据帧的发射。

4.根据权利要求3所述的系统，其中所述内部时钟信号为帧时钟，且所述多个第二电子装置中的每一者进一步经配置以将所述相应帧时钟的相位与由所述时钟产生器提供的所述时钟信号的相位对准。

5.根据权利要求1所述的系统，其中提供到所述多个第二电子装置中的一者的时钟信号与提供到所述多个第二电子装置中的另一者的时钟信号具有不同频率。

6.根据权利要求1所述的系统，其中所述多个接口是串行接口。

7.根据权利要求6所述的系统，其中所述多个接口实施JESD204标准。

8.根据权利要求1所述的系统，其中所述多个第二电子装置为转换器装置。

9.根据权利要求8所述的系统，其中所述转换器装置为模/数转换器。

10.根据权利要求8所述的系统，其中所述转换器装置为数/模转换器。

11.根据权利要求1所述的系统，其中所述第一电子装置为经配置以实施与所述多个第二电子装置的所述多个接口且处理与所述第二多个电子装置传达的数据的逻辑装置。

12.根据权利要求11所述的系统，其中所述逻辑装置为现场可编程门阵列。

13.根据权利要求11所述的系统，其中所述逻辑装置为专用集成电路。

14.一种半导体装置，其包括：

数据转换器，其经配置以接收外部数据且将其转换为并行数据以供传输；

串行接口，其耦合到所述数据转换器，且经配置以将从所述数据转换器接收的所述并行数据串行化且经由串行通信链路将所述串行化数据发射到另一装置；

间隙检测器，其经配置以接收带间隙的时钟信号，且从所述带间隙的时钟信号提取装置时钟信号和间隙信号；以及

时钟产生器，其耦合到所述间隙检测器，且经配置以从所述间隙检测器接收所述装置时钟信号且基于所述装置时钟信号产生帧时钟，

其中所述时钟产生器进一步经配置以基于所述间隙信号而将所述帧时钟与所述装置时钟信号的时钟脉冲对准，且

其中所述串行接口进一步经配置以从所述时钟产生器接收所述帧时钟，且使用所述帧时钟经由所述串行通信链路对所述串行化数据的所述发射进行定时。

15.根据权利要求14所述的半导体装置，其中所述数据转换器包括模/数转换器，且其中所述外部数据为模拟数据，且所述并行数据为从所述模拟数据转换的数字数据。

16.根据权利要求15所述的半导体装置，其中所述模拟数据是从耦合到所述半导体装置的天线接收器电路接收。

17.一种半导体装置，其包括：

串行接口，其经配置以经由与另一装置的串行通信链路接收串行化数据且将所述串行化数据解串行化为并行数据；

数据转换器，其经配置以从所述串行接口接收所述并行数据，且将所述并行数据转换为外部数据；

间隙检测器，其经配置以接收带间隙的时钟信号，且从所述带间隙的时钟信号提取装置时钟信号和间隙信号；以及

时钟产生器，其耦合到所述间隙检测器，且经配置以从所述间隙检测器接收所述装置时钟信号且基于所述装置时钟信号产生帧时钟，

其中所述时钟产生器进一步经配置以基于所述间隙信号而将所述帧时钟与所述装置时钟信号的时钟脉冲对准，且

其中所述串行接口进一步经配置以从所述时钟产生器接收所述帧时钟，且使用所述帧时钟经由所述串行通信链路对所述串行化数据的所述接收进行定时。

18.根据权利要求17所述的半导体装置，其中所述数据转换器包括数/模转换器，且其中所述并行数据是数字数据，且所述外部数据是从所述数字数据转换的模拟数据。

19.根据权利要求18所述的半导体装置，其中所述模拟数据被提供到耦合到所述半导体装置的天线发射器电路。

20.根据权利要求17所述的半导体装置，其中所述并行数据呈第一格式，且所述外部数据呈不同于所述第一格式的第二格式。

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