JPH1174878A - デジタルデータ伝送システム - Google Patents
デジタルデータ伝送システムInfo
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- JPH1174878A JPH1174878A JP23245997A JP23245997A JPH1174878A JP H1174878 A JPH1174878 A JP H1174878A JP 23245997 A JP23245997 A JP 23245997A JP 23245997 A JP23245997 A JP 23245997A JP H1174878 A JPH1174878 A JP H1174878A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
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- H04J3/0614—Systems characterised by the synchronising information used the synchronising signal being characterised by the amplitude, duration or polarity
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- H04L7/04—Speed or phase control by synchronisation signals
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 デジタルデータ、フレームパルス信号及びク
ロックの伝送を必要最小限の信号線数でかつ簡単な回路
構成で実現できるデジタルデータ伝送システムを得る。 【解決手段】 クロックＣＫにフレームパルス信号ＦＰ
を多重化した多重クロックＣＫＦＰを受ける信号分離回
路４６は、クロックリカバリ回路４７によって同期ルー
プを用いて多重クロックＣＫＦＰと同期することにより
リカバリクロックＲＣＫを再生し、フレームパルス信号
分離回路４８によってリカバリクロックＲＣＫに基づき
多重クロックＣＫＦＰからリカバリフレームパルスＲＦ
Ｐを分離する。
ロックの伝送を必要最小限の信号線数でかつ簡単な回路
構成で実現できるデジタルデータ伝送システムを得る。 【解決手段】 クロックＣＫにフレームパルス信号ＦＰ
を多重化した多重クロックＣＫＦＰを受ける信号分離回
路４６は、クロックリカバリ回路４７によって同期ルー
プを用いて多重クロックＣＫＦＰと同期することにより
リカバリクロックＲＣＫを再生し、フレームパルス信号
分離回路４８によってリカバリクロックＲＣＫに基づき
多重クロックＣＫＦＰからリカバリフレームパルスＲＦ
Ｐを分離する。
Description
【０００１】
【発明の属する技術分野】この発明はデジタルデータ伝
送システムに関し、特にフレームやパケット等による通
信システムにおいて、主に装置内部でデータに並走され
るフレームパルス信号の伝送方法に関するものである。
送システムに関し、特にフレームやパケット等による通
信システムにおいて、主に装置内部でデータに並走され
るフレームパルス信号の伝送方法に関するものである。
【０００２】
【従来の技術】従来のフレーム同期方式のデジタルデー
タ通信システムでは、フレーム同期をとるために、送信
側でデータにフレームパタンを埋め込んで送信し、受信
側でデータからフレームパルス信号を検出する方法と、
送信側からデータに並走してフレームパルス信号の転送
を行う方法とがあった。
タ通信システムでは、フレーム同期をとるために、送信
側でデータにフレームパタンを埋め込んで送信し、受信
側でデータからフレームパルス信号を検出する方法と、
送信側からデータに並走してフレームパルス信号の転送
を行う方法とがあった。
【０００３】一般には、装置間のデータ伝送時には前者
の方法、装置内のデータ伝送時には後者の方法がとられ
る。また、受信するデータとのビット同期をとるため
に、受信側にクロックリカバリ回路を設けたり、データ
に並行してさらにクロックの転送も行うことがある。
の方法、装置内のデータ伝送時には後者の方法がとられ
る。また、受信するデータとのビット同期をとるため
に、受信側にクロックリカバリ回路を設けたり、データ
に並行してさらにクロックの転送も行うことがある。
【０００４】図３１はデジタルデータと並走するフレー
ムパルス信号及びクロックの伝送内容を示したブロック
図のである。同図に示すように、送信部３９はドライバ
３３〜３５からそれぞれ伝送線路５１〜５３を介して受
信部４９にデータＤＡ、フレームパルス信号ＦＰ及びク
ロックＣＫを伝送する。なお、３１，３２はデータＤＡ
及びフレームパルス信号ＦＰの処理用のフリップフロッ
プである。また、伝送線路５１〜５３はワイヤ、ケーブ
ル、プリント配線などで形成される。
ムパルス信号及びクロックの伝送内容を示したブロック
図のである。同図に示すように、送信部３９はドライバ
３３〜３５からそれぞれ伝送線路５１〜５３を介して受
信部４９にデータＤＡ、フレームパルス信号ＦＰ及びク
ロックＣＫを伝送する。なお、３１，３２はデータＤＡ
及びフレームパルス信号ＦＰの処理用のフリップフロッ
プである。また、伝送線路５１〜５３はワイヤ、ケーブ
ル、プリント配線などで形成される。
【０００５】一方、受信部４９は伝送線路５１〜５３を
介して得たデータＤＡ、フレームパルス信号ＦＰ及びク
ロックＣＫをドライバ４３〜４５から取り込み、クロッ
クＣＫに同期して動作するフリップフロップ４１，４２
によりデータＤＡ及びフレームパルス信号ＦＰに基づく
信号処理を行う。クロックＣＫ、フレームパルス信号Ｆ
Ｐ及びデータＤＡの例を図３２に示す。
介して得たデータＤＡ、フレームパルス信号ＦＰ及びク
ロックＣＫをドライバ４３〜４５から取り込み、クロッ
クＣＫに同期して動作するフリップフロップ４１，４２
によりデータＤＡ及びフレームパルス信号ＦＰに基づく
信号処理を行う。クロックＣＫ、フレームパルス信号Ｆ
Ｐ及びデータＤＡの例を図３２に示す。
【０００６】受信部４９は、送信側の一の送信用ＬＳＩ
もしくは複数の送信用ＬＳ１に対応するボード単位に設
けられる。
もしくは複数の送信用ＬＳ１に対応するボード単位に設
けられる。
【０００７】このような方法で交換器のように複数の回
線を収容してデジタルデータ伝送システムを構成して、
各回線毎にデータ、フレームパルス信号、クロックを並
列に双方向に伝送させる場合、インタフェースＬＳＩの
入出力ピン数あるいはボードの入出力コネクタ数によっ
て、収容回線数が制限されるという問題が生じる。
線を収容してデジタルデータ伝送システムを構成して、
各回線毎にデータ、フレームパルス信号、クロックを並
列に双方向に伝送させる場合、インタフェースＬＳＩの
入出力ピン数あるいはボードの入出力コネクタ数によっ
て、収容回線数が制限されるという問題が生じる。
【０００８】図３３はＮ個（Ｎ：自然数）のインタフェ
ースＬＳＩ５１〜５Ｎと１個のＮ×ＮスイッチＬＳＩ６
０との間の接続状況を示した説明図である。同図に示す
ように、１つのインタフェースＬＳＩはデータＤＡ、フ
レームパルス信号ＦＰ及びクロックＣＫの送受信用に６
本のピンを有するため、スイッチＬＳＩ６０は６・Ｎ本
の入出力ピンが必要となる。なお、Ｇ２１〜Ｇ２Ｎはイ
ンタフェースＬＳＩ５１〜５Ｎの出力用バッファ群（３
ビット分）であり、Ｇ３１〜Ｇ３ＮはインタフェースＬ
ＳＩ５１〜５Ｎの入力用バッファ群（３ビット分）であ
り、Ｇ４１〜Ｇ４ＮはスイッチＬＳＩ６０の出力用バッ
ファ群（３ビット分）であり、Ｇ５１〜Ｇ５Ｎはスイッ
チＬＳＩ６０の入力用バッファ群（３ビット分）であ
る。
ースＬＳＩ５１〜５Ｎと１個のＮ×ＮスイッチＬＳＩ６
０との間の接続状況を示した説明図である。同図に示す
ように、１つのインタフェースＬＳＩはデータＤＡ、フ
レームパルス信号ＦＰ及びクロックＣＫの送受信用に６
本のピンを有するため、スイッチＬＳＩ６０は６・Ｎ本
の入出力ピンが必要となる。なお、Ｇ２１〜Ｇ２Ｎはイ
ンタフェースＬＳＩ５１〜５Ｎの出力用バッファ群（３
ビット分）であり、Ｇ３１〜Ｇ３ＮはインタフェースＬ
ＳＩ５１〜５Ｎの入力用バッファ群（３ビット分）であ
り、Ｇ４１〜Ｇ４ＮはスイッチＬＳＩ６０の出力用バッ
ファ群（３ビット分）であり、Ｇ５１〜Ｇ５Ｎはスイッ
チＬＳＩ６０の入力用バッファ群（３ビット分）であ
る。
【０００９】もし、Ｍビット並列送受信のデータＤＡを
扱うのであれば、１つのインタフェースＬＳＩの入出力
ピン数は２（２＋Ｍ）個となるため、スイッチＬＳＩ６
０の必要ピン数は２（２＋Ｍ）・Ｎ本となる。スイッチ
ＬＳＩ６０には他にも制御信号用のピンを必要とするた
め、ピンネックが原因となって収容回線数（接続可能な
インタフェースＬＳＩの個数）が制限されてしまう。
扱うのであれば、１つのインタフェースＬＳＩの入出力
ピン数は２（２＋Ｍ）個となるため、スイッチＬＳＩ６
０の必要ピン数は２（２＋Ｍ）・Ｎ本となる。スイッチ
ＬＳＩ６０には他にも制御信号用のピンを必要とするた
め、ピンネックが原因となって収容回線数（接続可能な
インタフェースＬＳＩの個数）が制限されてしまう。
【００１０】
【発明が解決しようとする課題】従来のデジタルデータ
伝送システムは以上のように構成されており、デジタル
データ、フレームパルス信号及びクロックを伝送する必
要のある場合に、必要とする信号線が多いという問題点
があった。
伝送システムは以上のように構成されており、デジタル
データ、フレームパルス信号及びクロックを伝送する必
要のある場合に、必要とする信号線が多いという問題点
があった。
【００１１】また、フレームパルス信号をデジタルデー
タに多重化させることが従来行われていたが、デジタル
データ自体には規則性がないため送信側の多重化処理及
び受信側の分離処理に要する時間、コスト等がかかりす
ぎるという別の問題点があった。
タに多重化させることが従来行われていたが、デジタル
データ自体には規則性がないため送信側の多重化処理及
び受信側の分離処理に要する時間、コスト等がかかりす
ぎるという別の問題点があった。
【００１２】この発明は上記問題点を解決するためにな
されたもので、デジタルデータ、フレームパルス信号及
びクロックを伝送を必要最小限の信号線数でかつ簡単な
回路構成で実現できるデジタルデータ伝送システムを得
ることを目的とする。
されたもので、デジタルデータ、フレームパルス信号及
びクロックを伝送を必要最小限の信号線数でかつ簡単な
回路構成で実現できるデジタルデータ伝送システムを得
ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る請求項１
記載のデジタルデータ伝送システムは、フレーム同期方
式で送信部と受信部との間でデジタルデータの送受信を
行うシステムであって、前記送信部は、フレーム同期用
のフレームパルス信号を所定の周期を有するクロックに
多重化して多重クロックを前記受信部に出力するクロッ
ク多重回路を有し、前記受信部は、前記多重クロックに
関連した基準信号と比較用出力信号との同期処理を行う
同期ループ回路を用いて前記多重クロックから前記クロ
ックの再生処理を行って得られるリカバリクロックを供
給するクロックリカバリ回路と、前記リカバリクロック
を用いて前記多重クロックから前記フレームパルス信号
の分離処理を行って得られるリカバリフレームパルス信
号を供給するフレームパルス信号分離回路とを有してい
る。
記載のデジタルデータ伝送システムは、フレーム同期方
式で送信部と受信部との間でデジタルデータの送受信を
行うシステムであって、前記送信部は、フレーム同期用
のフレームパルス信号を所定の周期を有するクロックに
多重化して多重クロックを前記受信部に出力するクロッ
ク多重回路を有し、前記受信部は、前記多重クロックに
関連した基準信号と比較用出力信号との同期処理を行う
同期ループ回路を用いて前記多重クロックから前記クロ
ックの再生処理を行って得られるリカバリクロックを供
給するクロックリカバリ回路と、前記リカバリクロック
を用いて前記多重クロックから前記フレームパルス信号
の分離処理を行って得られるリカバリフレームパルス信
号を供給するフレームパルス信号分離回路とを有してい
る。
【００１４】また、請求項２記載のデジタルデータ伝送
システムにいおいて、前記クロック多重回路は、前記ク
ロック及び前記フレームパルス信号を受け、前記フレー
ムパルス信号の活性状態の期間を検出すると少なくとも
前記所定の周期の間、前記クロックを固定値にマスクす
る整形処理を行い、それ以外の期間において前記クロッ
クをそのまま前記多重クロックとして出力するクロック
整形手段を含んでいる。
システムにいおいて、前記クロック多重回路は、前記ク
ロック及び前記フレームパルス信号を受け、前記フレー
ムパルス信号の活性状態の期間を検出すると少なくとも
前記所定の周期の間、前記クロックを固定値にマスクす
る整形処理を行い、それ以外の期間において前記クロッ
クをそのまま前記多重クロックとして出力するクロック
整形手段を含んでいる。
【００１５】また、請求項３記載のデジタルデータ伝送
システムにおいて、前記クロック整形手段は、イネーブ
ル信号をさらに受け、該イネーブル信号が非活性状態の
とき前記整形処理を無効にして強制的に前記クロックを
そのまま前記多重クロックとして出力するイネーブル手
段を含んでいる。
システムにおいて、前記クロック整形手段は、イネーブ
ル信号をさらに受け、該イネーブル信号が非活性状態の
とき前記整形処理を無効にして強制的に前記クロックを
そのまま前記多重クロックとして出力するイネーブル手
段を含んでいる。
【００１６】また、請求項４記載のデジタルデータ伝送
システムにおいて、前記クロックリカバリ回路は、前記
多重クロックと前記リカバリクロックとの位相を比較す
る位相比較手段と、前記位相比較手段の位相比較結果に
基づき制御信号を出力する制御信号出力手段と、前記制
御信号に基づく発振周波数で前記リカバリクロックを発
生する発振手段とを備え、前記位相比較手段、前記制御
信号出力手段及び前記発振手段によって前記多重クロッ
クと前記リカバリクロックとの位相同期処理を行うＰＬ
Ｌ回路を構成し、前記同期ループ回路は前記ＰＬＬ回路
を含み、前記基準信号は前記多重クロックを含み、前記
比較用出力信号は前記リカバリクロックを含んでいる。
システムにおいて、前記クロックリカバリ回路は、前記
多重クロックと前記リカバリクロックとの位相を比較す
る位相比較手段と、前記位相比較手段の位相比較結果に
基づき制御信号を出力する制御信号出力手段と、前記制
御信号に基づく発振周波数で前記リカバリクロックを発
生する発振手段とを備え、前記位相比較手段、前記制御
信号出力手段及び前記発振手段によって前記多重クロッ
クと前記リカバリクロックとの位相同期処理を行うＰＬ
Ｌ回路を構成し、前記同期ループ回路は前記ＰＬＬ回路
を含み、前記基準信号は前記多重クロックを含み、前記
比較用出力信号は前記リカバリクロックを含んでいる。
【００１７】加えて、請求項５記載のデジタルデータ伝
送システムにおいて、前記クロックリカバリ回路は、前
記リカバリフレームパルス信号を受け、前記リカバリフ
レームパルス信号が活性状態を指示するとき、前記位相
同期処理を無効とするマスク手段をさらに含んでいる。
送システムにおいて、前記クロックリカバリ回路は、前
記リカバリフレームパルス信号を受け、前記リカバリフ
レームパルス信号が活性状態を指示するとき、前記位相
同期処理を無効とするマスク手段をさらに含んでいる。
【００１８】加えて、請求項６記載のデジタルデータ伝
送システムにおいて、前記クロックリカバリ回路は、前
記多重クロックと前記リカバリクロックとが同期したか
否かを検出し、同期を検出すると前記位相同期処理を無
効とする同期検出手段を含んでいる。
送システムにおいて、前記クロックリカバリ回路は、前
記多重クロックと前記リカバリクロックとが同期したか
否かを検出し、同期を検出すると前記位相同期処理を無
効とする同期検出手段を含んでいる。
【００１９】また、請求項７記載のデジタルデータ伝送
システムにおいて、前記クロックリカバリ回路は、前記
多重クロックと遅延多重クロックとの位相を比較する位
相比較手段と、前記位相比較手段の位相比較結果に基づ
き制御信号を出力する制御信号出力手段と、前記制御信
号に基づき、前記多重クロックを前記所定の周期のｎ倍
（ｎは自然数）遅延させて前記遅延多重クロックを出力
する可変遅延手段とを備え、前記位相比較手段、前記制
御信号出力手段及び前記可変遅延手段によって前記多重
クロックと前記遅延多重クロックとの遅延同期処理を行
うＤＬＬ回路を構成し、前記同期ループ回路は前記ＤＬ
Ｌ回路を含み、前記基準信号は前記多重クロックを含
み、前記比較用出力信号は前記遅延多重クロックを含
み、前記多重クロックと前記遅延多重クロックとの論理
和をとって前記リカバリクロックを出力する論理和手段
をさらに備えている。
システムにおいて、前記クロックリカバリ回路は、前記
多重クロックと遅延多重クロックとの位相を比較する位
相比較手段と、前記位相比較手段の位相比較結果に基づ
き制御信号を出力する制御信号出力手段と、前記制御信
号に基づき、前記多重クロックを前記所定の周期のｎ倍
（ｎは自然数）遅延させて前記遅延多重クロックを出力
する可変遅延手段とを備え、前記位相比較手段、前記制
御信号出力手段及び前記可変遅延手段によって前記多重
クロックと前記遅延多重クロックとの遅延同期処理を行
うＤＬＬ回路を構成し、前記同期ループ回路は前記ＤＬ
Ｌ回路を含み、前記基準信号は前記多重クロックを含
み、前記比較用出力信号は前記遅延多重クロックを含
み、前記多重クロックと前記遅延多重クロックとの論理
和をとって前記リカバリクロックを出力する論理和手段
をさらに備えている。
【００２０】また、請求項８記載のデジタルデータ伝送
システムにおいて、前記クロックリカバリ回路は、前記
多重クロックとは独立したシステムクロックと発振信号
との位相を比較する位相比較手段と、前記位相比較手段
の位相比較結果に基づき制御信号を出力する制御信号出
力手段と、前記制御信号に基づく発振周波数で前記発振
信号を発生する発振手段と、前記制御信号に基づき、前
記多重クロックを前記所定の周期遅延させて遅延多重ク
ロックを出力する可変遅延手段とを備え、前記位相比較
手段、前記制御信号出力手段及び前記発振手段によって
前記システムクロックと前記発振信号との位相同期処理
を行うＰＬＬ回路を構成し、前記同期ループ回路は前記
ＰＬＬ回路を含み、前記基準信号は前記システムクロッ
クを含み、前記比較用出力信号は前記発振信号を含み、
前記多重クロックと前記遅延多重クロックとの論理和を
とって前記リカバリクロックを出力する論理和手段をさ
らに備えている。
システムにおいて、前記クロックリカバリ回路は、前記
多重クロックとは独立したシステムクロックと発振信号
との位相を比較する位相比較手段と、前記位相比較手段
の位相比較結果に基づき制御信号を出力する制御信号出
力手段と、前記制御信号に基づく発振周波数で前記発振
信号を発生する発振手段と、前記制御信号に基づき、前
記多重クロックを前記所定の周期遅延させて遅延多重ク
ロックを出力する可変遅延手段とを備え、前記位相比較
手段、前記制御信号出力手段及び前記発振手段によって
前記システムクロックと前記発振信号との位相同期処理
を行うＰＬＬ回路を構成し、前記同期ループ回路は前記
ＰＬＬ回路を含み、前記基準信号は前記システムクロッ
クを含み、前記比較用出力信号は前記発振信号を含み、
前記多重クロックと前記遅延多重クロックとの論理和を
とって前記リカバリクロックを出力する論理和手段をさ
らに備えている。
【００２１】また、請求項９記載のデジタルデータ伝送
システムにおいて、前記フレームパルス信号分離回路
は、前記多重クロックの値が前記固定値を前記所定の周
期維持するか否かを検出し、維持する場合に活性状態と
しそれ以外の場合を非活性状態とした前記リカバリフレ
ームパルス信号を出力する固定値検出手段を含んでい
る。
システムにおいて、前記フレームパルス信号分離回路
は、前記多重クロックの値が前記固定値を前記所定の周
期維持するか否かを検出し、維持する場合に活性状態と
しそれ以外の場合を非活性状態とした前記リカバリフレ
ームパルス信号を出力する固定値検出手段を含んでい
る。
【００２２】また、請求項１０記載のデジタルデータ伝
送システムにおいて、前記クロック多重回路は、前記ク
ロック及び前記フレームパルス信号を受け、前記フレー
ムパルス信号の活性状態期間を検出すると前記クロック
の周期を前記所定の期間の２倍にする整形処理を行って
前記多重クロックを出力するクロック整形手段を含んで
いる。
送システムにおいて、前記クロック多重回路は、前記ク
ロック及び前記フレームパルス信号を受け、前記フレー
ムパルス信号の活性状態期間を検出すると前記クロック
の周期を前記所定の期間の２倍にする整形処理を行って
前記多重クロックを出力するクロック整形手段を含んで
いる。
【００２３】また、請求項１１記載のデジタルデータ伝
送システムにおいて、前記クロックリカバリ回路は、前
記多重クロック、第１及び第２の遅延多重クロックのう
ち２つのクロックを時間的に早い順に第１及び第２の比
較用信号として受け、前記第１及び第２の比較用信号間
における位相を比較する位相比較手段と、前記位相比較
手段の位相比較結果に基づき制御信号を出力する制御信
号出力手段と、前記制御信号に基づき、前記多重クロッ
クを前記所定の周期のｎ倍（ｎは自然数）遅延させて前
記第１の遅延多重クロックを出力する第１の可変遅延手
段と、前記制御信号に基づき、前記第１の遅延多重クロ
ックを前記所定の周期のｎ倍遅延させて前記第２の遅延
多重クロックを出力する第２の可変遅延手段とを備え、
前記位相比較手段、前記制御信号出力手段並びに前記第
１及び第２の可変遅延手段のうちの少なくとも一方によ
って前記第１及び第２の比較用信号間における遅延同期
処理を行うＤＬＬ回路を構成し、前記同期ループ回路は
前記ＤＬＬ回路を含み、前記基準信号は前記第１の比較
用信号を含み、前記比較用出力信号は前記第２の比較用
信号を含み、時々刻々得られる前記多重クロック、前記
第１及び第２の遅延多重クロックの３つの信号値のう
ち、２つ以上の信号値を前記リカバリクロックの信号値
として出力する多数決手段をさらに備えている。
送システムにおいて、前記クロックリカバリ回路は、前
記多重クロック、第１及び第２の遅延多重クロックのう
ち２つのクロックを時間的に早い順に第１及び第２の比
較用信号として受け、前記第１及び第２の比較用信号間
における位相を比較する位相比較手段と、前記位相比較
手段の位相比較結果に基づき制御信号を出力する制御信
号出力手段と、前記制御信号に基づき、前記多重クロッ
クを前記所定の周期のｎ倍（ｎは自然数）遅延させて前
記第１の遅延多重クロックを出力する第１の可変遅延手
段と、前記制御信号に基づき、前記第１の遅延多重クロ
ックを前記所定の周期のｎ倍遅延させて前記第２の遅延
多重クロックを出力する第２の可変遅延手段とを備え、
前記位相比較手段、前記制御信号出力手段並びに前記第
１及び第２の可変遅延手段のうちの少なくとも一方によ
って前記第１及び第２の比較用信号間における遅延同期
処理を行うＤＬＬ回路を構成し、前記同期ループ回路は
前記ＤＬＬ回路を含み、前記基準信号は前記第１の比較
用信号を含み、前記比較用出力信号は前記第２の比較用
信号を含み、時々刻々得られる前記多重クロック、前記
第１及び第２の遅延多重クロックの３つの信号値のう
ち、２つ以上の信号値を前記リカバリクロックの信号値
として出力する多数決手段をさらに備えている。
【００２４】また、請求項１２記載のデジタルデータ伝
送システムにおいて、前記クロックリカバリ回路は、前
記多重クロックとは独立したシステムクロックと発振信
号との位相を比較する位相比較手段と、前記位相比較手
段の位相比較結果に基づき制御信号を出力する制御信号
出力手段と、前記制御信号に基づく発振周波数で前記発
振信号を発生する発振手段と、前記制御信号に基づき、
前記多重クロックを前記所定の周期遅延させて第１の遅
延多重クロックを出力する第１の可変遅延手段と、前記
制御信号に基づき、前記第１の遅延多重クロックを前記
所定の周期遅延させて第２の遅延多重クロックを出力す
る第２の可変遅延手段とを備え、前記位相比較手段、前
記制御信号出力手段及び発振手段によって前記システム
クロックと前記発振信号との位相同期処理を行うＰＬＬ
回路を構成し、前記同期ループ回路は前記ＰＬＬ回路を
含み、前記基準信号は前記システムクロックを含み、前
記比較用出力信号は前記発振信号を含み、時々刻々得ら
れる前記多重クロック、前記第１及び第２の遅延多重ク
ロックの３つの信号値のうち、２つ以上の信号値を前記
リカバリクロックの信号値として出力する多数決手段を
さらに備えている。
送システムにおいて、前記クロックリカバリ回路は、前
記多重クロックとは独立したシステムクロックと発振信
号との位相を比較する位相比較手段と、前記位相比較手
段の位相比較結果に基づき制御信号を出力する制御信号
出力手段と、前記制御信号に基づく発振周波数で前記発
振信号を発生する発振手段と、前記制御信号に基づき、
前記多重クロックを前記所定の周期遅延させて第１の遅
延多重クロックを出力する第１の可変遅延手段と、前記
制御信号に基づき、前記第１の遅延多重クロックを前記
所定の周期遅延させて第２の遅延多重クロックを出力す
る第２の可変遅延手段とを備え、前記位相比較手段、前
記制御信号出力手段及び発振手段によって前記システム
クロックと前記発振信号との位相同期処理を行うＰＬＬ
回路を構成し、前記同期ループ回路は前記ＰＬＬ回路を
含み、前記基準信号は前記システムクロックを含み、前
記比較用出力信号は前記発振信号を含み、時々刻々得ら
れる前記多重クロック、前記第１及び第２の遅延多重ク
ロックの３つの信号値のうち、２つ以上の信号値を前記
リカバリクロックの信号値として出力する多数決手段を
さらに備えている。
【００２５】この発明に係る請求項１３記載のデジタル
データ伝送システムは、フレーム同期方式で第１〜第Ｎ
の送信部と受信部との間でデジタルデータの送受信を行
うシステムであって、前記第１〜第Ｎの送信部は、それ
ぞれフレーム同期用の第１〜第Ｎのフレームパルス信号
を、第１〜第Ｎの周期を有する第１〜第Ｎのクロックに
それぞれ多重化して第１〜第Ｎの多重クロックを前記受
信部に出力するクロック多重回路を有し、前記受信部
は、前記第１の多重クロックに関連した基準信号と比較
用出力信号との同期処理を行う同期ループ回路を用いて
前記第１〜第Ｎの多重クロックから前記第１〜第Ｎのク
ロックの再生処理を行って得られる第１〜第Ｎのリカバ
リクロックを供給するクロックリカバリ回路と、各々
が、前記第１〜第Ｎのリカバリクロックを用いて前記第
１〜第Ｎの多重クロックから前記第１〜第Ｎのフレーム
パルス信号の分離処理を行って第１〜第Ｎのリカバリフ
レームパルス信号を供給する第１〜第Ｎのフレームパル
ス信号分離回路とを有している。
データ伝送システムは、フレーム同期方式で第１〜第Ｎ
の送信部と受信部との間でデジタルデータの送受信を行
うシステムであって、前記第１〜第Ｎの送信部は、それ
ぞれフレーム同期用の第１〜第Ｎのフレームパルス信号
を、第１〜第Ｎの周期を有する第１〜第Ｎのクロックに
それぞれ多重化して第１〜第Ｎの多重クロックを前記受
信部に出力するクロック多重回路を有し、前記受信部
は、前記第１の多重クロックに関連した基準信号と比較
用出力信号との同期処理を行う同期ループ回路を用いて
前記第１〜第Ｎの多重クロックから前記第１〜第Ｎのク
ロックの再生処理を行って得られる第１〜第Ｎのリカバ
リクロックを供給するクロックリカバリ回路と、各々
が、前記第１〜第Ｎのリカバリクロックを用いて前記第
１〜第Ｎの多重クロックから前記第１〜第Ｎのフレーム
パルス信号の分離処理を行って第１〜第Ｎのリカバリフ
レームパルス信号を供給する第１〜第Ｎのフレームパル
ス信号分離回路とを有している。
【００２６】また、請求項１４記載のデジタルデータ伝
送システムにおいて、前記クロックリカバリ回路は、前
記同期ループ回路により前記基準信号と前記比較用出力
信号とが同期したか否かを検出して、同期するロック状
態であるか同期しない非ロック状態であるかを示す同期
検出信号を前記第１の送信部に出力する同期検出機能を
有し、前記第１の送信部の前記クロック多重回路は前記
同期検出信号を受け、前記同期検出信号が非ロック状態
を指示するとき強制的に前記第１のクロックをそのまま
前記第１の多重クロックとして出力し、ロック状態を指
示するとき前記第１のフレームパルス信号を前記第１の
クロックに多重化して前記第１の多重クロックを出力す
るイネーブル機能を有している。
送システムにおいて、前記クロックリカバリ回路は、前
記同期ループ回路により前記基準信号と前記比較用出力
信号とが同期したか否かを検出して、同期するロック状
態であるか同期しない非ロック状態であるかを示す同期
検出信号を前記第１の送信部に出力する同期検出機能を
有し、前記第１の送信部の前記クロック多重回路は前記
同期検出信号を受け、前記同期検出信号が非ロック状態
を指示するとき強制的に前記第１のクロックをそのまま
前記第１の多重クロックとして出力し、ロック状態を指
示するとき前記第１のフレームパルス信号を前記第１の
クロックに多重化して前記第１の多重クロックを出力す
るイネーブル機能を有している。
【００２７】また、請求項１５記載のデジタルデータ伝
送システムにおいて、前記クロックリカバリ回路は、前
記第１の多重クロックと第１の遅延多重クロックとの位
相を比較する位相比較手段と、前記位相比較手段の位相
比較結果に基づき制御信号を出力する制御信号出力手段
と、各々が共通の前記制御信号に基づき、第１〜第Ｎの
多重クロックをそれぞれ前記第１〜第Ｎの周期のｎ倍
（ｎは自然数）遅延させて第１〜第Ｎの遅延多重クロッ
クを供給する第１〜第Ｎの可変遅延手段と、各々が前記
第１〜第Ｎの多重クロックそれぞれと前記第１〜第Ｎの
遅延多重クロックそれぞれとの論理和とって前記第１〜
第Ｎのリカバリクロックを出力する第１〜第Ｎの論理和
手段とを備え、前記位相比較手段、前記制御信号出力手
段及び前記第１の可変遅延手段によって前記第１の多重
クロックと前記第１の遅延多重クロックとの遅延同期処
理を行うＤＬＬ回路を構成し、前記同期ループ回路は前
記ＤＬＬ回路を含み、前記基準信号は前記第１の多重ク
ロックを含み、前記比較用出力信号は前記第１の遅延多
重クロックを含んでいる。
送システムにおいて、前記クロックリカバリ回路は、前
記第１の多重クロックと第１の遅延多重クロックとの位
相を比較する位相比較手段と、前記位相比較手段の位相
比較結果に基づき制御信号を出力する制御信号出力手段
と、各々が共通の前記制御信号に基づき、第１〜第Ｎの
多重クロックをそれぞれ前記第１〜第Ｎの周期のｎ倍
（ｎは自然数）遅延させて第１〜第Ｎの遅延多重クロッ
クを供給する第１〜第Ｎの可変遅延手段と、各々が前記
第１〜第Ｎの多重クロックそれぞれと前記第１〜第Ｎの
遅延多重クロックそれぞれとの論理和とって前記第１〜
第Ｎのリカバリクロックを出力する第１〜第Ｎの論理和
手段とを備え、前記位相比較手段、前記制御信号出力手
段及び前記第１の可変遅延手段によって前記第１の多重
クロックと前記第１の遅延多重クロックとの遅延同期処
理を行うＤＬＬ回路を構成し、前記同期ループ回路は前
記ＤＬＬ回路を含み、前記基準信号は前記第１の多重ク
ロックを含み、前記比較用出力信号は前記第１の遅延多
重クロックを含んでいる。
【００２８】また、請求項１６記載のデジタルデータ伝
送システムにおいて、前記クロックリカバリ回路は、前
記第１〜第Ｎの多重クロックと独立したシステムクロッ
クと発振信号との位相を比較する位相比較手段と、前記
位相比較手段の位相比較結果に基づき制御信号を出力す
る制御信号出力手段と、前記制御信号に基づく発振周波
数で前記発振信号を発生する発振手段と、各々が共通の
前記制御信号に基づき、第１〜第Ｎの多重クロックをそ
れぞれ前記第１〜第Ｎの周期遅延させて第１〜第Ｎの遅
延多重クロックを供給する第１〜第Ｎの可変遅延手段
と、各々が前記第１〜第Ｎの多重クロックと前記第１〜
第Ｎの遅延多重クロックとの論理和とって前記第１〜第
Ｎのリカバリクロックをそれぞれ出力する第１〜第Ｎの
論理和手段とを備え、前記位相比較手段、前記制御信号
出力手段及び前記発振手段によって前記システムクロッ
クと前記発振信号との位相同期処理を行うＰＬＬ回路を
構成し、前記同期ループ回路は前記ＰＬＬ回路を含み、
前記基準信号は前記システムクロックを含み、前記比較
用出力信号は前記発振信号を含んでいる。
送システムにおいて、前記クロックリカバリ回路は、前
記第１〜第Ｎの多重クロックと独立したシステムクロッ
クと発振信号との位相を比較する位相比較手段と、前記
位相比較手段の位相比較結果に基づき制御信号を出力す
る制御信号出力手段と、前記制御信号に基づく発振周波
数で前記発振信号を発生する発振手段と、各々が共通の
前記制御信号に基づき、第１〜第Ｎの多重クロックをそ
れぞれ前記第１〜第Ｎの周期遅延させて第１〜第Ｎの遅
延多重クロックを供給する第１〜第Ｎの可変遅延手段
と、各々が前記第１〜第Ｎの多重クロックと前記第１〜
第Ｎの遅延多重クロックとの論理和とって前記第１〜第
Ｎのリカバリクロックをそれぞれ出力する第１〜第Ｎの
論理和手段とを備え、前記位相比較手段、前記制御信号
出力手段及び前記発振手段によって前記システムクロッ
クと前記発振信号との位相同期処理を行うＰＬＬ回路を
構成し、前記同期ループ回路は前記ＰＬＬ回路を含み、
前記基準信号は前記システムクロックを含み、前記比較
用出力信号は前記発振信号を含んでいる。
【００２９】また、請求項１７記載のデジタルデータ伝
送システムにおいて、前記第ｉ（ｉ＝１〜Ｎ）のフレー
ムパルス信号分離回路は、第ｉの多重クロックの値が前
記固定値を前記第ｉの周期維持するか否かを検出し、維
持する場合に活性状態としそれ以外の場合を非活性状態
とした前記第ｉのリカバリフレームパルス信号を出力す
る固定値検出手段を含んでいる。
送システムにおいて、前記第ｉ（ｉ＝１〜Ｎ）のフレー
ムパルス信号分離回路は、第ｉの多重クロックの値が前
記固定値を前記第ｉの周期維持するか否かを検出し、維
持する場合に活性状態としそれ以外の場合を非活性状態
とした前記第ｉのリカバリフレームパルス信号を出力す
る固定値検出手段を含んでいる。
【００３０】この発明に係る請求項１８記載のデジタル
データ伝送システムは、フレーム同期方式で第１及び第
２の送受信部との間でデジタルデータの送受信を行うシ
ステムであって、前記第１の送受信部は、フレーム同期
用の第１のフレームパルス信号を所定の周期を有する第
１のクロックに多重化して第１の多重クロックを前記第
２の送受信部に出力する第１のクロック多重回路を有
し、前記第２の送受信部は、フレーム同期用の第２のフ
レームパルス信号を前記所定の周期を有する第２のクロ
ックに多重化して第２の多重クロックを前記第１の送受
信部に出力する第２のクロック多重回路を有し、前記第
１の送受信部は、前記第２の多重クロックに関連した第
１の基準信号と第１の比較用出力信号との同期処理を行
う第１の同期ループ回路を用いて前記第２の多重クロッ
クから前記第２のクロックの再生処理を行って得られる
第１のリカバリクロックを供給する第１のクロックリカ
バリ回路をさらに有し、前記第１のクロックリカバリ回
路は、前記第１の基準信号と前記第１の比較用出力信号
とが同期したか否かを検出して、同期するロック状態で
あるか同期しない非ロック状態であるかを示す第１の同
期検出信号を出力する同期検出機能を有し、前記第１の
リカバリクロックを用いて前記第２の多重クロックから
前記第２のフレームパルス信号の分離処理を行って得ら
れる第１のリカバリフレームパルス信号を供給する第１
のフレームパルス信号分離回路をさらに有し、前記第２
の送受信部は、前記第１の多重クロックに関連した第２
の基準信号と第２の比較用出力信号との同期処理を行う
第２の同期ループ回路を用いて前記第１の多重クロック
から前記第１のクロックの再生処理を行って得られる第
２のリカバリクロックを供給する第２のクロックリカバ
リ回路をさらに有し、前記第２のクロックリカバリ回路
は、前記第２の基準信号と前記第２の比較用出力信号と
が同期したか否かを検出して、同期するロック状態であ
るか同期しない非ロック状態であるかを示す第２の同期
検出信号を出力する同期検出機能を有し、前記第２のリ
カバリクロックを用いて前記第１の多重クロックから前
記第１のフレームパルス信号の分離処理を行って得られ
る第２のリカバリフレームパルス信号を供給する第２の
フレームパルス信号分離回路をさらに有し、前記第１の
送信部の前記第１のクロック多重回路は、前記第１の同
期検出信号を受け、前記第１の同期検出信号が非ロック
状態のとき強制的に前記第１のクロックをそのまま前記
第１の多重クロックとして出力し、ロック状態のとき前
記第１のフレームパルス信号を前記第１クロックに多重
化して前記第１の多重クロックを出力するイネーブル機
能を有し、前記第２の送信部の前記第２のクロック多重
回路は、前記第２の同期検出信号を受け、前記第２の同
期検出信号が非ロック状態のとき強制的に前記第２のク
ロックをそのまま前記第２の多重クロックとして出力
し、ロック状態のとき前記第２のフレームパルス信号を
前記第２クロックに多重化して前記第２の多重クロック
を出力するイネーブル機能を有している。
データ伝送システムは、フレーム同期方式で第１及び第
２の送受信部との間でデジタルデータの送受信を行うシ
ステムであって、前記第１の送受信部は、フレーム同期
用の第１のフレームパルス信号を所定の周期を有する第
１のクロックに多重化して第１の多重クロックを前記第
２の送受信部に出力する第１のクロック多重回路を有
し、前記第２の送受信部は、フレーム同期用の第２のフ
レームパルス信号を前記所定の周期を有する第２のクロ
ックに多重化して第２の多重クロックを前記第１の送受
信部に出力する第２のクロック多重回路を有し、前記第
１の送受信部は、前記第２の多重クロックに関連した第
１の基準信号と第１の比較用出力信号との同期処理を行
う第１の同期ループ回路を用いて前記第２の多重クロッ
クから前記第２のクロックの再生処理を行って得られる
第１のリカバリクロックを供給する第１のクロックリカ
バリ回路をさらに有し、前記第１のクロックリカバリ回
路は、前記第１の基準信号と前記第１の比較用出力信号
とが同期したか否かを検出して、同期するロック状態で
あるか同期しない非ロック状態であるかを示す第１の同
期検出信号を出力する同期検出機能を有し、前記第１の
リカバリクロックを用いて前記第２の多重クロックから
前記第２のフレームパルス信号の分離処理を行って得ら
れる第１のリカバリフレームパルス信号を供給する第１
のフレームパルス信号分離回路をさらに有し、前記第２
の送受信部は、前記第１の多重クロックに関連した第２
の基準信号と第２の比較用出力信号との同期処理を行う
第２の同期ループ回路を用いて前記第１の多重クロック
から前記第１のクロックの再生処理を行って得られる第
２のリカバリクロックを供給する第２のクロックリカバ
リ回路をさらに有し、前記第２のクロックリカバリ回路
は、前記第２の基準信号と前記第２の比較用出力信号と
が同期したか否かを検出して、同期するロック状態であ
るか同期しない非ロック状態であるかを示す第２の同期
検出信号を出力する同期検出機能を有し、前記第２のリ
カバリクロックを用いて前記第１の多重クロックから前
記第１のフレームパルス信号の分離処理を行って得られ
る第２のリカバリフレームパルス信号を供給する第２の
フレームパルス信号分離回路をさらに有し、前記第１の
送信部の前記第１のクロック多重回路は、前記第１の同
期検出信号を受け、前記第１の同期検出信号が非ロック
状態のとき強制的に前記第１のクロックをそのまま前記
第１の多重クロックとして出力し、ロック状態のとき前
記第１のフレームパルス信号を前記第１クロックに多重
化して前記第１の多重クロックを出力するイネーブル機
能を有し、前記第２の送信部の前記第２のクロック多重
回路は、前記第２の同期検出信号を受け、前記第２の同
期検出信号が非ロック状態のとき強制的に前記第２のク
ロックをそのまま前記第２の多重クロックとして出力
し、ロック状態のとき前記第２のフレームパルス信号を
前記第２クロックに多重化して前記第２の多重クロック
を出力するイネーブル機能を有している。
【００３１】
＜実施の形態１＞図１はこの発明の実施の形態１である
デジタルデータ伝送システムの全体構成を示すブロック
図である。同図に示すように、送信部３０内のクロック
多重回路３６は周期ＴのクロックＣＫ及びフレームパル
ス信号ＦＰを受け、クロックＣＫにフレームパルス信号
ＦＰを多重化した多重クロックＣＫＦＰをドライバ３４
を介して外部に出力する。この多重クロックＣＫＦＰは
伝送線路５４を介して受信部４０に伝送される。また、
フリップフロップ３１は送信部３０内部のクロックＣＫ
に同期してデジタルのデータＤＡをドライバ３３を介し
て外部に出力する。このデータＤＡは伝送線路５１を介
して受信部４０に伝送される。
デジタルデータ伝送システムの全体構成を示すブロック
図である。同図に示すように、送信部３０内のクロック
多重回路３６は周期ＴのクロックＣＫ及びフレームパル
ス信号ＦＰを受け、クロックＣＫにフレームパルス信号
ＦＰを多重化した多重クロックＣＫＦＰをドライバ３４
を介して外部に出力する。この多重クロックＣＫＦＰは
伝送線路５４を介して受信部４０に伝送される。また、
フリップフロップ３１は送信部３０内部のクロックＣＫ
に同期してデジタルのデータＤＡをドライバ３３を介し
て外部に出力する。このデータＤＡは伝送線路５１を介
して受信部４０に伝送される。
【００３２】一方、受信部４０内の信号分離回路４６は
ドライバ４４を介して多重クロックＣＫＦＰを受け、多
重クロックＣＫＦＰに基づきリカバリクロックＲＣＫ及
びリカバリフレームパルス信号ＲＦＰを分離する。フリ
ップフロップ４１はドライバ４３を介してデータＤＡを
受け、リカバリクロックＲＣＫに同期してデータＤＡに
対する信号処理を行う。
ドライバ４４を介して多重クロックＣＫＦＰを受け、多
重クロックＣＫＦＰに基づきリカバリクロックＲＣＫ及
びリカバリフレームパルス信号ＲＦＰを分離する。フリ
ップフロップ４１はドライバ４３を介してデータＤＡを
受け、リカバリクロックＲＣＫに同期してデータＤＡに
対する信号処理を行う。
【００３３】図２はクロック多重回路３６の内部構成を
示す回路図である。同図に示すように、クロック多重回
路３６はハーフラッチ１，２及びＡＮＤゲートＧ１から
構成される。
示す回路図である。同図に示すように、クロック多重回
路３６はハーフラッチ１，２及びＡＮＤゲートＧ１から
構成される。
【００３４】なお、説明の都合上、フレームパルス信号
ＦＰの半クロック周期（Ｔ／２）前の信号を予備フレー
ムパルス信号ＰＦＰ２とし、フレームパルス信号ＦＰの
１クロック周期Ｔ前の信号を予備フレームパルス信号Ｐ
ＦＰ１としている。
ＦＰの半クロック周期（Ｔ／２）前の信号を予備フレー
ムパルス信号ＰＦＰ２とし、フレームパルス信号ＦＰの
１クロック周期Ｔ前の信号を予備フレームパルス信号Ｐ
ＦＰ１としている。
【００３５】ハーフラッチ１は予備フレームパルス信号
ＰＦＰ１及びクロックＣＫの反転信号を入力し、クロッ
クＣＫが“Ｌ”でスルー状態となり予備フレームパルス
信号ＰＦＰ１をそのまま予備フレームパルス信号ＰＦＰ
２として出力し、“Ｈ”でラッチ状態となり直前の予備
フレームパルス信号ＰＦＰ１の出力値を予備フレームパ
ルス信号ＰＦＰ２として出力する。
ＰＦＰ１及びクロックＣＫの反転信号を入力し、クロッ
クＣＫが“Ｌ”でスルー状態となり予備フレームパルス
信号ＰＦＰ１をそのまま予備フレームパルス信号ＰＦＰ
２として出力し、“Ｈ”でラッチ状態となり直前の予備
フレームパルス信号ＰＦＰ１の出力値を予備フレームパ
ルス信号ＰＦＰ２として出力する。
【００３６】ハーフラッチ２は予備フレームパルス信号
ＰＦＰ２及びクロックＣＫを入力し、クロックＣＫが
“Ｈ”でスルー状態となり予備フレームパルス信号ＰＦ
Ｐ２をそのままフレームパルス信号ＦＰとして出力し、
“Ｌ”でラッチ状態となり、直前の予備フレームパルス
信号ＰＦＰ２の出力値をフレームパルス信号ＦＰとして
出力する。
ＰＦＰ２及びクロックＣＫを入力し、クロックＣＫが
“Ｈ”でスルー状態となり予備フレームパルス信号ＰＦ
Ｐ２をそのままフレームパルス信号ＦＰとして出力し、
“Ｌ”でラッチ状態となり、直前の予備フレームパルス
信号ＰＦＰ２の出力値をフレームパルス信号ＦＰとして
出力する。
【００３７】上記ハーフラッチ１，２により、従来の送
信部３９内のフリップフロップ３２（図３１参照）を構
成していた。この構成にＡＮＤゲートＧ１を付加したの
がクロック多重回路３６である。
信部３９内のフリップフロップ３２（図３１参照）を構
成していた。この構成にＡＮＤゲートＧ１を付加したの
がクロック多重回路３６である。
【００３８】ＡＮＤゲートＧ１はクロックＣＫ及び予備
フレームパルス信号ＰＦＰ２の反転信号を入力し、両者
のＡＮＤ演算を行って得られる信号を多重クロックＣＫ
ＦＰとして出力する。
フレームパルス信号ＰＦＰ２の反転信号を入力し、両者
のＡＮＤ演算を行って得られる信号を多重クロックＣＫ
ＦＰとして出力する。
【００３９】図３はクロック多重回路３６による多重動
作を示すタイミング図である。同図に示すように、クロ
ックＣＫ及びフレームパルス信号ＦＰ（予備フレームパ
ルス信号ＰＦＰ２）が生成される場合、本来フレームパ
ルス信号ＦＰが活性状態となる期間においてマスクされ
る（クロックＣＫの周期Ｔ以上“Ｌ”固定される）クロ
ックＣＫに相当する信号が多重クロックＣＫＦＰとして
出力される。
作を示すタイミング図である。同図に示すように、クロ
ックＣＫ及びフレームパルス信号ＦＰ（予備フレームパ
ルス信号ＰＦＰ２）が生成される場合、本来フレームパ
ルス信号ＦＰが活性状態となる期間においてマスクされ
る（クロックＣＫの周期Ｔ以上“Ｌ”固定される）クロ
ックＣＫに相当する信号が多重クロックＣＫＦＰとして
出力される。
【００４０】なお、クロック多重回路３６が出力する必
要があるのは多重クロックＣＫＦＰのみでありフレーム
パルス信号ＦＰを出力する必要ではないため、実際には
ハーフラッチ２は必要なく、クロック多重回路３６はハ
ーフラッチ１及びＡＮＤゲートＧ１から構成可能であ
り、不要部２５を省略することができる。
要があるのは多重クロックＣＫＦＰのみでありフレーム
パルス信号ＦＰを出力する必要ではないため、実際には
ハーフラッチ２は必要なく、クロック多重回路３６はハ
ーフラッチ１及びＡＮＤゲートＧ１から構成可能であ
り、不要部２５を省略することができる。
【００４１】また、ハーフラッチ１，２の組み合わせが
従来のフリップフロップ４２に相当するため、従来の送
信回路を利用する場合は、新たにＡＮＤゲートＧ１を付
加するだけで済ますことができる。
従来のフリップフロップ４２に相当するため、従来の送
信回路を利用する場合は、新たにＡＮＤゲートＧ１を付
加するだけで済ますことができる。
【００４２】図４は信号分離回路４６の内部構成を示す
ブロック図である。同図に示すように、信号分離回路４
６はクロックリカバリ回路４７及びフレームパルス信号
分離回路４８から構成される。
ブロック図である。同図に示すように、信号分離回路４
６はクロックリカバリ回路４７及びフレームパルス信号
分離回路４８から構成される。
【００４３】図５はクロックリカバリ回路４７の内部構
成を示すブロック図である。同図に示すように、クロッ
クリカバリ回路４７は位相比較器４、チャージポンプ
５、ループフィルタ６及び電圧制御発振器８で構成され
るＰＬＬ（Phase Locked Loop；位相同期ループ）回路
を構成している。
成を示すブロック図である。同図に示すように、クロッ
クリカバリ回路４７は位相比較器４、チャージポンプ
５、ループフィルタ６及び電圧制御発振器８で構成され
るＰＬＬ（Phase Locked Loop；位相同期ループ）回路
を構成している。
【００４４】位相比較器４は多重クロックＣＫＦＰとリ
カバリクロックＲＣＫとの位相を比較してアップ信号Ｕ
Ｐ及びダウン信号ＤＷＮをチャージポンプ５に出力し、
チャージポンプ５はアップ信号ＵＰ及びダウン信号ＤＷ
Ｎに基づきループフィルタ６を介して制御電圧Ｖｂを電
圧制御発振器８に与える。電圧制御発振器８は制御電圧
Ｖｂに基づく発振周波数で発振するリカバリクロックＲ
ＣＫを出力する。
カバリクロックＲＣＫとの位相を比較してアップ信号Ｕ
Ｐ及びダウン信号ＤＷＮをチャージポンプ５に出力し、
チャージポンプ５はアップ信号ＵＰ及びダウン信号ＤＷ
Ｎに基づきループフィルタ６を介して制御電圧Ｖｂを電
圧制御発振器８に与える。電圧制御発振器８は制御電圧
Ｖｂに基づく発振周波数で発振するリカバリクロックＲ
ＣＫを出力する。
【００４５】したがって、ＰＬＬ回路によって多重クロ
ックＣＫＦＰとリカバリクロックＲＣＫとが同期するた
め、クロックＣＫをほぼ正確に再現したリカバリクロッ
クＲＣＫを出力することができる。
ックＣＫＦＰとリカバリクロックＲＣＫとが同期するた
め、クロックＣＫをほぼ正確に再現したリカバリクロッ
クＲＣＫを出力することができる。
【００４６】また、クロックリカバリ回路４７はＰＬＬ
回路のみで構成可能であるため、その回路構成は比較的
簡単である。
回路のみで構成可能であるため、その回路構成は比較的
簡単である。
【００４７】図６はフレームパルス信号分離回路４８の
内部構成を示す回路図である。同図に示すように、フレ
ームパルス信号分離回路４８は１つのフリップフロップ
３と遅延線Ｄ１とから構成され、リカバリクロックＲＣ
Ｋを遅延線Ｄ１を介してクロック入力に受け、多重クロ
ックＣＫＦＰをデータ入力に受ける。遅延線Ｄ１の遅延
時間はクロックＣＫの１／２周期（Ｔ／２）以下の短い
遅延でよい。
内部構成を示す回路図である。同図に示すように、フレ
ームパルス信号分離回路４８は１つのフリップフロップ
３と遅延線Ｄ１とから構成され、リカバリクロックＲＣ
Ｋを遅延線Ｄ１を介してクロック入力に受け、多重クロ
ックＣＫＦＰをデータ入力に受ける。遅延線Ｄ１の遅延
時間はクロックＣＫの１／２周期（Ｔ／２）以下の短い
遅延でよい。
【００４８】フリップフロップ３はクロック入力の
“Ｌ”→“Ｈ”立ち上がりで多重クロックＣＫＦＰをラ
ッチするため、図７に示すように、フリップフロップ３
から出力される信号は反転リカバリフレームパルス信号
／ＲＦＰとなり、フレームパルス信号ＦＰは再現され
る。
“Ｌ”→“Ｈ”立ち上がりで多重クロックＣＫＦＰをラ
ッチするため、図７に示すように、フリップフロップ３
から出力される信号は反転リカバリフレームパルス信号
／ＲＦＰとなり、フレームパルス信号ＦＰは再現され
る。
【００４９】多重クロックＣＫＦＰは、大半の部分にお
いて“１”と“０”の周期的な繰り返し波形となるた
め、フレームパルス信号が多重化されたデータからのフ
レームパルス信号を検出する場合のような複雑な論理回
路は必要なく、フリップフロップ１個で簡単にフレーム
パルス信号を再生することができる。つまり、フレーム
パルス信号検出は従来のフレームパルス信号ＦＰ用のフ
リップフロップをそのまま転用することができ、その場
合は新たに回路を設ける必要はない。
いて“１”と“０”の周期的な繰り返し波形となるた
め、フレームパルス信号が多重化されたデータからのフ
レームパルス信号を検出する場合のような複雑な論理回
路は必要なく、フリップフロップ１個で簡単にフレーム
パルス信号を再生することができる。つまり、フレーム
パルス信号検出は従来のフレームパルス信号ＦＰ用のフ
リップフロップをそのまま転用することができ、その場
合は新たに回路を設ける必要はない。
【００５０】このように、実施の形態１のデジタルデー
タ伝送システムは、送信部３０のクロック多重回路３６
がクロックＣＫにフレームパルス信号ＦＰを多重化して
多重クロックＣＫＦＰを送信し、受信部４０のクロック
リカバリ回路４７及びフレームパルス信号分離回路４８
がそれぞれリカバリクロックＲＣＫ及びリカバリフレー
ムパルス信号ＲＦＰを再生するため、簡単な回路構成で
伝送に必要な信号線を減らすことができる。
タ伝送システムは、送信部３０のクロック多重回路３６
がクロックＣＫにフレームパルス信号ＦＰを多重化して
多重クロックＣＫＦＰを送信し、受信部４０のクロック
リカバリ回路４７及びフレームパルス信号分離回路４８
がそれぞれリカバリクロックＲＣＫ及びリカバリフレー
ムパルス信号ＲＦＰを再生するため、簡単な回路構成で
伝送に必要な信号線を減らすことができる。
【００５１】＜実施の形態２＞多重クロックＣＫＦＰは
フレームパルス信号ＦＰが多重化されるため、正確なク
ロック波形となっていない。したがって、図５で示した
ＰＬＬのクロックリカバリ回路４７は多重クロックＣＫ
ＦＰとの位相比較によりリカバリクロックＲＣＫを発生
させているため、クロックＣＫを正確に再現できない危
険性がある。その危険性の解消を図ったのが実施の形態
２である。
フレームパルス信号ＦＰが多重化されるため、正確なク
ロック波形となっていない。したがって、図５で示した
ＰＬＬのクロックリカバリ回路４７は多重クロックＣＫ
ＦＰとの位相比較によりリカバリクロックＲＣＫを発生
させているため、クロックＣＫを正確に再現できない危
険性がある。その危険性の解消を図ったのが実施の形態
２である。
【００５２】図８はこの発明の実施の形態２であるデジ
タルデータ伝送システムにおける信号分離回路４６の内
部構成を示すブロック図である。同図に示すように、ク
ロックリカバリ回路４７Ａは多重クロックＣＫＦＰ及び
リカバリフレームパルス信号ＲＦＰに基づきリカバリク
ロックＲＣＫを発生している点が実施の形態１と異な
る。
タルデータ伝送システムにおける信号分離回路４６の内
部構成を示すブロック図である。同図に示すように、ク
ロックリカバリ回路４７Ａは多重クロックＣＫＦＰ及び
リカバリフレームパルス信号ＲＦＰに基づきリカバリク
ロックＲＣＫを発生している点が実施の形態１と異な
る。
【００５３】図９はクロックリカバリ回路４７Ａの内部
構成の位相比較器周辺を示す回路図である。同図に示す
ように、位相比較器４は多重クロックＣＫＦＰが遅延線
Ｄ２を介した遅延多重クロックＤＣＫＦＰを一方入力と
しＡＮＤゲートＧ２の出力を他方入力として、一方入力
から得られる信号と他方入力から得られる信号との位相
比較を行うように接続される。ＡＮＤゲートＧ２はリカ
バリクロックＲＣＫを遅延線Ｄ３を介して遅延させた遅
延リカバリクロックＤＲＣＫと反転リカバリフレームパ
ルス信号／ＲＦＰとを受け、両者のＡＮＤ演算を行って
出力している。
構成の位相比較器周辺を示す回路図である。同図に示す
ように、位相比較器４は多重クロックＣＫＦＰが遅延線
Ｄ２を介した遅延多重クロックＤＣＫＦＰを一方入力と
しＡＮＤゲートＧ２の出力を他方入力として、一方入力
から得られる信号と他方入力から得られる信号との位相
比較を行うように接続される。ＡＮＤゲートＧ２はリカ
バリクロックＲＣＫを遅延線Ｄ３を介して遅延させた遅
延リカバリクロックＤＲＣＫと反転リカバリフレームパ
ルス信号／ＲＦＰとを受け、両者のＡＮＤ演算を行って
出力している。
【００５４】なお、遅延線Ｄ２と遅延線Ｄ３との遅延時
間は同一であり、その期間はクロックＣＫの１／２周期
（Ｔ／２）以下で、図１０に示すような関係を満足する
ように設定される。
間は同一であり、その期間はクロックＣＫの１／２周期
（Ｔ／２）以下で、図１０に示すような関係を満足する
ように設定される。
【００５５】したがって、位相比較器４の他方入力は、
反転リカバリフレームパルス信号／ＲＦＰが“Ｈ”のと
き（フレームパルス信号ＦＰが“Ｌ”のとき）は遅延リ
カバリクロックＤＲＣＫとなり、反転リカバリフレーム
パルス信号／ＲＦＰが“Ｌ”のとき（フレームパルス信
号ＦＰが“Ｈ”のとき）マスクされ強制的に“Ｌ”とな
る。
反転リカバリフレームパルス信号／ＲＦＰが“Ｈ”のと
き（フレームパルス信号ＦＰが“Ｌ”のとき）は遅延リ
カバリクロックＤＲＣＫとなり、反転リカバリフレーム
パルス信号／ＲＦＰが“Ｌ”のとき（フレームパルス信
号ＦＰが“Ｈ”のとき）マスクされ強制的に“Ｌ”とな
る。
【００５６】その結果、ＡＮＤゲートＧ２の出力も遅延
多重クロックＤＣＫＦＰとほぼ同じ波形に整形されるた
め、多重クロックＣＫＦＰが１クロック以上“Ｌ”レベ
ルとなるフレームパルス信号ＦＰの活性期間においても
正確に位相比較が行え、リカバリクロックＲＣＫはクロ
ックＣＫを正確に再現することができる。
多重クロックＤＣＫＦＰとほぼ同じ波形に整形されるた
め、多重クロックＣＫＦＰが１クロック以上“Ｌ”レベ
ルとなるフレームパルス信号ＦＰの活性期間においても
正確に位相比較が行え、リカバリクロックＲＣＫはクロ
ックＣＫを正確に再現することができる。
【００５７】なお、クロックリカバリ回路４７の位相比
較器４以外の他の構成の接続関係は、図５で示した構成
の接続関係と同様であり、信号分離回路４６以外の構成
は図１及び図２で示した実施の形態１の構成と同様であ
る。
較器４以外の他の構成の接続関係は、図５で示した構成
の接続関係と同様であり、信号分離回路４６以外の構成
は図１及び図２で示した実施の形態１の構成と同様であ
る。
【００５８】＜実施の形態３＞図１１はこの発明の実施
の形態３であるデジタルデータ伝送システムにおけるク
ロックリカバリ回路４７Ａの内部構成の位相比較器周辺
を示す回路図である。同図に示すように、位相比較器４
のアップ信号ＵＰ及びダウン信号ＤＷＮはチャージポン
プ５に直接出力されず、ＡＮＤゲートＧ３，Ｇ４に出力
される。すなわち、アップ信号ＵＰはＡＮＤゲートＧ３
に一方入力に出力され、ダウン信号ＤＷＮがＡＮＤゲー
トＧ４の一方入力に出力される。そして、ＡＮＤゲート
Ｇ３，Ｇ４の他方入力として反転リカバリフレームパル
ス信号／ＲＦＰを受ける。
の形態３であるデジタルデータ伝送システムにおけるク
ロックリカバリ回路４７Ａの内部構成の位相比較器周辺
を示す回路図である。同図に示すように、位相比較器４
のアップ信号ＵＰ及びダウン信号ＤＷＮはチャージポン
プ５に直接出力されず、ＡＮＤゲートＧ３，Ｇ４に出力
される。すなわち、アップ信号ＵＰはＡＮＤゲートＧ３
に一方入力に出力され、ダウン信号ＤＷＮがＡＮＤゲー
トＧ４の一方入力に出力される。そして、ＡＮＤゲート
Ｇ３，Ｇ４の他方入力として反転リカバリフレームパル
ス信号／ＲＦＰを受ける。
【００５９】そして、ＡＮＤゲートＧ３及びＧ４の出力
をアップ信号ＵＰ２及びダウン信号ＤＷＮ２として次段
のチャージポンプ５に出力する。
をアップ信号ＵＰ２及びダウン信号ＤＷＮ２として次段
のチャージポンプ５に出力する。
【００６０】したがって、反転リカバリフレームパルス
信号／ＲＦＰが“Ｈ”のとき（フレームパルス信号ＦＰ
が“Ｌ”のとき）、アップ信号ＵＰ２及びダウン信号Ｄ
ＷＮ２としてアップ信号ＵＰ及びダウン信号ＤＷＮがそ
のまま出力され、反転リカバリフレームパルス信号／Ｒ
ＦＰが“Ｌ”のとき（フレームパルス信号ＦＰが“Ｈ”
のとき）、アップ信号ＵＰ２及びダウン信号ＤＷＮ２は
マスクされ共に強制的に“Ｌ”となる。
信号／ＲＦＰが“Ｈ”のとき（フレームパルス信号ＦＰ
が“Ｌ”のとき）、アップ信号ＵＰ２及びダウン信号Ｄ
ＷＮ２としてアップ信号ＵＰ及びダウン信号ＤＷＮがそ
のまま出力され、反転リカバリフレームパルス信号／Ｒ
ＦＰが“Ｌ”のとき（フレームパルス信号ＦＰが“Ｈ”
のとき）、アップ信号ＵＰ２及びダウン信号ＤＷＮ２は
マスクされ共に強制的に“Ｌ”となる。
【００６１】その結果、多重クロックＣＫＦＰが１クロ
ック周期Ｔ以上“Ｌ”の期間（反転リカバリフレームパ
ルス信号／ＲＦＰが“Ｌ”の期間）は、位相比較器４に
よる位相比較結果（アップ信号ＵＰ及びダウン信号ＤＷ
Ｎ）が無効とされるため、チャージポンプ５は誤動作せ
ず多重クロックＣＫＦＰが１クロック周期Ｔ以上“Ｌ”
レベルとなる期間においても正確に位相比較が行え、リ
カバリクロックＲＣＫはクロックＣＫを正確に再現する
ことができる。
ック周期Ｔ以上“Ｌ”の期間（反転リカバリフレームパ
ルス信号／ＲＦＰが“Ｌ”の期間）は、位相比較器４に
よる位相比較結果（アップ信号ＵＰ及びダウン信号ＤＷ
Ｎ）が無効とされるため、チャージポンプ５は誤動作せ
ず多重クロックＣＫＦＰが１クロック周期Ｔ以上“Ｌ”
レベルとなる期間においても正確に位相比較が行え、リ
カバリクロックＲＣＫはクロックＣＫを正確に再現する
ことができる。
【００６２】なお、位相比較器４による位相比較処理に
半クロック周期（Ｔ／２）以下の時間を要するため、図
９で示した実施の形態２のように多重クロックＣＫＦＰ
及びリカバリクロックＲＣＫを遅延させる必要ない。
半クロック周期（Ｔ／２）以下の時間を要するため、図
９で示した実施の形態２のように多重クロックＣＫＦＰ
及びリカバリクロックＲＣＫを遅延させる必要ない。
【００６３】また、クロックリカバリ回路４７の位相比
較器４以外の他の構成及びその接続関係は、図５で示し
た構成及び接続関係と同様であり、信号分離回路４６の
構成は図８で示した実施の形態２の構成と同様であり、
信号分離回路４６以外の構成は図１及び図２で示した実
施の形態１の構成と同様である。
較器４以外の他の構成及びその接続関係は、図５で示し
た構成及び接続関係と同様であり、信号分離回路４６の
構成は図８で示した実施の形態２の構成と同様であり、
信号分離回路４６以外の構成は図１及び図２で示した実
施の形態１の構成と同様である。
【００６４】＜実施の形態４＞図１２はこの発明の実施
の形態４であるデジタルデータ伝送システムにおけるク
ロックリカバリ回路４７Ａの内部構成の位相比較器周辺
を示す回路図である。同図に示すように、チャージポン
プ５、ループフィルタ６間にスイッチ２６を設けてい
る。スイッチ２６は反転リカバリフレームパルス信号／
ＲＦＰが“Ｈ”のとき（フレームパルス信号ＦＰが
“Ｌ”のとき）オンし、反転リカバリフレームパルス信
号／ＲＦＰが“Ｌ”のとき（フレームパルス信号ＦＰが
“Ｈ”のとき）オフする。スイッチ２６がオフするとチ
ャージポンプ５，ループフィルタ６間の電流経路が遮断
される。
の形態４であるデジタルデータ伝送システムにおけるク
ロックリカバリ回路４７Ａの内部構成の位相比較器周辺
を示す回路図である。同図に示すように、チャージポン
プ５、ループフィルタ６間にスイッチ２６を設けてい
る。スイッチ２６は反転リカバリフレームパルス信号／
ＲＦＰが“Ｈ”のとき（フレームパルス信号ＦＰが
“Ｌ”のとき）オンし、反転リカバリフレームパルス信
号／ＲＦＰが“Ｌ”のとき（フレームパルス信号ＦＰが
“Ｈ”のとき）オフする。スイッチ２６がオフするとチ
ャージポンプ５，ループフィルタ６間の電流経路が遮断
される。
【００６５】したがって、多重クロックＣＫＦＰが１ク
ロック周期Ｔ以上“Ｌ”の期間（反転リカバリフレーム
パルス信号／ＲＦＰが１クロック周期Ｔ以上“Ｌ”の期
間）は、チャージポンプ５，ループフィルタ６間が遮断
されＰＬＬが無効とされるため、位相比較器４及びチャ
ージポンプ５が誤動作してもＰＬＬは誤動作せず多重ク
ロックＣＫＦＰが１クロック周期Ｔ以上“Ｌ”レベルと
なる期間においても正確に位相比較が行え、リカバリク
ロックＲＣＫはクロックＣＫを正確に再現することがで
きる。
ロック周期Ｔ以上“Ｌ”の期間（反転リカバリフレーム
パルス信号／ＲＦＰが１クロック周期Ｔ以上“Ｌ”の期
間）は、チャージポンプ５，ループフィルタ６間が遮断
されＰＬＬが無効とされるため、位相比較器４及びチャ
ージポンプ５が誤動作してもＰＬＬは誤動作せず多重ク
ロックＣＫＦＰが１クロック周期Ｔ以上“Ｌ”レベルと
なる期間においても正確に位相比較が行え、リカバリク
ロックＲＣＫはクロックＣＫを正確に再現することがで
きる。
【００６６】なお、位相比較器４による位相比較処理及
びチャージポンプ５によるチャージ（アップ，ダウン）
処理に半クロック周期以下の時間を要するため、図９で
示した実施の形態２のように多重クロックＣＫＦＰ及び
リカバリクロックＲＣＫを遅延させる必要ない。
びチャージポンプ５によるチャージ（アップ，ダウン）
処理に半クロック周期以下の時間を要するため、図９で
示した実施の形態２のように多重クロックＣＫＦＰ及び
リカバリクロックＲＣＫを遅延させる必要ない。
【００６７】また、クロックリカバリ回路４７の位相比
較器４以外の他の構成及びその接続関係は、図５で示し
た構成及び接続関係と同様であり、信号分離回路４６の
構成は図８で示した実施の形態２の構成と同様であり、
信号分離回路４６以外の構成は図１及び図２で示した実
施の形態１の構成と同様である。
較器４以外の他の構成及びその接続関係は、図５で示し
た構成及び接続関係と同様であり、信号分離回路４６の
構成は図８で示した実施の形態２の構成と同様であり、
信号分離回路４６以外の構成は図１及び図２で示した実
施の形態１の構成と同様である。
【００６８】＜実施の形態５＞図１３はこの発明の実施
の形態５であるデジタルデータ伝送システムにおけるク
ロックリカバリ回路４７の内部構成を示すブロック図で
ある。同図に示すように、クロックリカバリ回路４７は
位相比較器４、チャージポンプ５、ループフィルタ６及
び可変遅延線７及びＯＲゲートＧ５から構成される。
の形態５であるデジタルデータ伝送システムにおけるク
ロックリカバリ回路４７の内部構成を示すブロック図で
ある。同図に示すように、クロックリカバリ回路４７は
位相比較器４、チャージポンプ５、ループフィルタ６及
び可変遅延線７及びＯＲゲートＧ５から構成される。
【００６９】位相比較器４は多重クロックＣＫＦＰと遅
延多重クロックＤＣＫＦＰとの位相を比較してアップ信
号ＵＰ及びダウン信号ＤＷＮをチャージポンプ５に出力
し、チャージポンプ５はアップ信号ＵＰ及びダウン信号
ＤＷＮに基づきループフィルタ６を介して制御電圧Ｖｂ
を可変遅延線７に与える。
延多重クロックＤＣＫＦＰとの位相を比較してアップ信
号ＵＰ及びダウン信号ＤＷＮをチャージポンプ５に出力
し、チャージポンプ５はアップ信号ＵＰ及びダウン信号
ＤＷＮに基づきループフィルタ６を介して制御電圧Ｖｂ
を可変遅延線７に与える。
【００７０】可変遅延線７は制御電圧Ｖｂに基づく遅延
時間で多重クロックＣＫＦＰを遅延させて遅延多重クロ
ックＤＣＫＦＰを得る。ＯＲゲートＧ５は多重クロック
ＣＫＦＰ及び遅延多重クロックＤＣＫＦＰのＯＲ演算を
行ってその演算結果をリカバリクロックＲＣＫとして出
力する。
時間で多重クロックＣＫＦＰを遅延させて遅延多重クロ
ックＤＣＫＦＰを得る。ＯＲゲートＧ５は多重クロック
ＣＫＦＰ及び遅延多重クロックＤＣＫＦＰのＯＲ演算を
行ってその演算結果をリカバリクロックＲＣＫとして出
力する。
【００７１】実施の形態５のクロックリカバリ回路４７
において、位相比較器４、チャージポンプ５、ループフ
ィルタ６及び可変遅延線７によってＤＬＬ（Ｄelay Loc
kedLoop：遅延同期ループ）が形成され、遅延多重クロ
ックＤＣＫＦＰと多重クロックＣＫＦＰとの位相が一致
するように可変遅延線７のｎクロック周期ｎＴの遅延時
間が制御される。したがって、遅延多重クロックＤＣＫ
ＦＰは多重クロックＣＫＦＰを正確にｎ（ｎは自然数）
クロック周期遅延させた信号となる。例えば、図１４に
示すように、多重クロックＣＫＦＰに正確に１クロック
周期Ｔ遅延した遅延多重クロックＤＣＫＦＰを得ること
ができる。
において、位相比較器４、チャージポンプ５、ループフ
ィルタ６及び可変遅延線７によってＤＬＬ（Ｄelay Loc
kedLoop：遅延同期ループ）が形成され、遅延多重クロ
ックＤＣＫＦＰと多重クロックＣＫＦＰとの位相が一致
するように可変遅延線７のｎクロック周期ｎＴの遅延時
間が制御される。したがって、遅延多重クロックＤＣＫ
ＦＰは多重クロックＣＫＦＰを正確にｎ（ｎは自然数）
クロック周期遅延させた信号となる。例えば、図１４に
示すように、多重クロックＣＫＦＰに正確に１クロック
周期Ｔ遅延した遅延多重クロックＤＣＫＦＰを得ること
ができる。
【００７２】したがって、多重クロックＣＫＦＰと多重
クロックＣＫＦＰが１クロック周期遅延した遅延多重ク
ロックＤＣＫＦＰとのＯＲ演算を行うことにより、多重
クロックＣＫＦＰの１クロック周期Ｔ以上“Ｌ”となる
期間が、遅延多重クロックＤＣＫＦＰによって修正さ
れ、図１４に示すように、正確なリカバリクロックＲＣ
Ｋを再現することができる。
クロックＣＫＦＰが１クロック周期遅延した遅延多重ク
ロックＤＣＫＦＰとのＯＲ演算を行うことにより、多重
クロックＣＫＦＰの１クロック周期Ｔ以上“Ｌ”となる
期間が、遅延多重クロックＤＣＫＦＰによって修正さ
れ、図１４に示すように、正確なリカバリクロックＲＣ
Ｋを再現することができる。
【００７３】さらに、ＤＬＬを用いてリカバリクロック
ＲＣＫを再生するため、ＰＬＬを用いる場合より多重ク
ロックＣＫＦＰと遅延多重クロックＤＣＫＦＰとの位相
を同期させるまでの時間を短縮できる。また、可変遅延
線７はｎクロック周期ｎＴ分の遅延時間が得られればよ
いので、ＰＬＬに比べてロック可能なリカバリクロック
ＲＣＫの周波数が拡大し、より高速なクロックＣＫにも
対応できる。
ＲＣＫを再生するため、ＰＬＬを用いる場合より多重ク
ロックＣＫＦＰと遅延多重クロックＤＣＫＦＰとの位相
を同期させるまでの時間を短縮できる。また、可変遅延
線７はｎクロック周期ｎＴ分の遅延時間が得られればよ
いので、ＰＬＬに比べてロック可能なリカバリクロック
ＲＣＫの周波数が拡大し、より高速なクロックＣＫにも
対応できる。
【００７４】なお、実施の形態５のデジタルデータ伝送
システムにおける他の構成は、図１、図２及び図５で示
した実施の形態１の構成と同様である。
システムにおける他の構成は、図１、図２及び図５で示
した実施の形態１の構成と同様である。
【００７５】＜実施の形態６＞図１５はこの発明の実施
の形態６であるデジタルデータ伝送システムの全体構成
を示すブロック図である。同図に示すように、Ｎ個の送
信部３０−１〜３０−ＮはそれぞれデータＤＡ１〜ＤＡ
Ｎ及び多重クロックＣＫＦＰ１〜ＣＫＦＰＮを出力し、
これらの出力を受信部４０Ａが一括して受ける。
の形態６であるデジタルデータ伝送システムの全体構成
を示すブロック図である。同図に示すように、Ｎ個の送
信部３０−１〜３０−ＮはそれぞれデータＤＡ１〜ＤＡ
Ｎ及び多重クロックＣＫＦＰ１〜ＣＫＦＰＮを出力し、
これらの出力を受信部４０Ａが一括して受ける。
【００７６】受信部４０Ａ内の信号分離回路７０は多重
クロックＣＫＦＰ１〜ＣＫＦＰＮから、リカバリクロッ
クＲＣＫ１〜ＲＣＫＮ及びリカバリフレームパルス信号
ＲＦＰ１〜ＲＦＰＮを再生する。なお、送信部３０−１
〜３０−Ｎそれぞれの内部構成は図１及び図２で示した
実施の形態１の送信部３０の内部構成と同様であり、そ
れぞれクロック多重回路を有しており、受信部４０Ａの
内部構成も図１で示した受信部４０の内部構成と同様
に、データＤＡ１〜ＤＡＮを処理するフリップフロップ
がそれぞれリカバリクロックＲＣＫ１〜ＲＣＫＮに同期
して動作しているが、説明の都合上、特徴部である多重
クロックＣＫＦＰ１〜ＣＫＦＰＮの分離に関する部分の
み図示している。
クロックＣＫＦＰ１〜ＣＫＦＰＮから、リカバリクロッ
クＲＣＫ１〜ＲＣＫＮ及びリカバリフレームパルス信号
ＲＦＰ１〜ＲＦＰＮを再生する。なお、送信部３０−１
〜３０−Ｎそれぞれの内部構成は図１及び図２で示した
実施の形態１の送信部３０の内部構成と同様であり、そ
れぞれクロック多重回路を有しており、受信部４０Ａの
内部構成も図１で示した受信部４０の内部構成と同様
に、データＤＡ１〜ＤＡＮを処理するフリップフロップ
がそれぞれリカバリクロックＲＣＫ１〜ＲＣＫＮに同期
して動作しているが、説明の都合上、特徴部である多重
クロックＣＫＦＰ１〜ＣＫＦＰＮの分離に関する部分の
み図示している。
【００７７】図１６は信号分離回路７０の内部構成を示
すブロック図である。同図に示すように、クロックリカ
バリ回路８０は多重クロックＣＫＦＰ１〜ＣＫＦＰＮに
基づきリカバリクロックＲＣＫ１〜ＲＣＫＮを外部に出
力するともに、フレームパルス信号分離回路ＦＤ１〜Ｆ
ＤＮにそれぞれ出力する。
すブロック図である。同図に示すように、クロックリカ
バリ回路８０は多重クロックＣＫＦＰ１〜ＣＫＦＰＮに
基づきリカバリクロックＲＣＫ１〜ＲＣＫＮを外部に出
力するともに、フレームパルス信号分離回路ＦＤ１〜Ｆ
ＤＮにそれぞれ出力する。
【００７８】フレームパルス信号分離回路ＦＤ１〜ＦＤ
Ｎはそれぞれ多重クロックＣＫＦＰ１〜ＣＫＦＰＮ及び
リカバリクロックＲＣＫ１〜ＲＣＫＮに基づき、リカバ
リフレームパルス信号ＲＦＰ１〜ＲＦＰＮをそれぞれ出
力する。
Ｎはそれぞれ多重クロックＣＫＦＰ１〜ＣＫＦＰＮ及び
リカバリクロックＲＣＫ１〜ＲＣＫＮに基づき、リカバ
リフレームパルス信号ＲＦＰ１〜ＲＦＰＮをそれぞれ出
力する。
【００７９】フレームパルス信号分離回路ＦＤｉ（ｉ＝
１〜Ｎ）の内部構成は、図１７に示すように、図６で示
した実施の形態１のフレームパルス信号分離回路４８と
同様、１つのフリップフロップ３−ｉと遅延線ＤＤｉか
ら構成され、リカバリクロックＲＣＫｉを遅延線ＤＤｉ
を介してクロック入力に受け、多重クロックＣＫＦＰｉ
をデータ入力に受け、データ出力から反転リカバリフレ
ームパルス信号／ＲＦＰｉを出力する。このとき、遅延
線ＤＤｉの遅延時間はクロックＣＫの１／２周期以下の
短い遅延でよい。
１〜Ｎ）の内部構成は、図１７に示すように、図６で示
した実施の形態１のフレームパルス信号分離回路４８と
同様、１つのフリップフロップ３−ｉと遅延線ＤＤｉか
ら構成され、リカバリクロックＲＣＫｉを遅延線ＤＤｉ
を介してクロック入力に受け、多重クロックＣＫＦＰｉ
をデータ入力に受け、データ出力から反転リカバリフレ
ームパルス信号／ＲＦＰｉを出力する。このとき、遅延
線ＤＤｉの遅延時間はクロックＣＫの１／２周期以下の
短い遅延でよい。
【００８０】図１８はクロックリカバリ回路８０の内部
の構成を示すブロック図である。同図に示すように、ク
ロックリカバリ回路８０は位相比較器４、チャージポン
プ５、ループフィルタ６及び可変遅延線７１〜７Ｎ及び
ＯＲゲートＯＧ１〜ＯＧＮから構成される。
の構成を示すブロック図である。同図に示すように、ク
ロックリカバリ回路８０は位相比較器４、チャージポン
プ５、ループフィルタ６及び可変遅延線７１〜７Ｎ及び
ＯＲゲートＯＧ１〜ＯＧＮから構成される。
【００８１】位相比較器４は多重クロックＣＫＦＰ１と
遅延多重クロックＤＣＫＦＰ１との位相を比較してアッ
プ信号ＵＰ及びダウン信号ＤＷＮをチャージポンプ５に
出力し、チャージポンプ５はアップ信号ＵＰ及びダウン
信号ＤＷＮに基づきループフィルタ６を介して制御電圧
Ｖｂを可変遅延線７１〜７Ｎに共通に与える。
遅延多重クロックＤＣＫＦＰ１との位相を比較してアッ
プ信号ＵＰ及びダウン信号ＤＷＮをチャージポンプ５に
出力し、チャージポンプ５はアップ信号ＵＰ及びダウン
信号ＤＷＮに基づきループフィルタ６を介して制御電圧
Ｖｂを可変遅延線７１〜７Ｎに共通に与える。
【００８２】可変遅延線７１〜７Ｎはそれぞれ制御電圧
Ｖｂに基づく遅延時間で多重クロックＣＫＦＰ１〜ＣＫ
ＦＰＮを遅延させて遅延多重クロックＤＣＫＦＰ１〜Ｄ
ＣＫＦＰＮを得る。ＯＲゲートＯＧｉ（ｉ＝１〜Ｎ）は
多重クロックＣＫＦＰｉ及び遅延多重クロックＤＣＫＦ
ＰｉのＯＲ演算を行ってその演算結果をリカバリクロッ
クＲＣＫｉとして出力する。
Ｖｂに基づく遅延時間で多重クロックＣＫＦＰ１〜ＣＫ
ＦＰＮを遅延させて遅延多重クロックＤＣＫＦＰ１〜Ｄ
ＣＫＦＰＮを得る。ＯＲゲートＯＧｉ（ｉ＝１〜Ｎ）は
多重クロックＣＫＦＰｉ及び遅延多重クロックＤＣＫＦ
ＰｉのＯＲ演算を行ってその演算結果をリカバリクロッ
クＲＣＫｉとして出力する。
【００８３】実施の形態６のクロックリカバリ回路８０
において、位相比較器４、チャージポンプ５、ループフ
ィルタ６及び可変遅延線７１によるＤＬＬによって、多
重クロックＣＫＦＰ１と遅延多重クロックＤＣＫＦＰ１
との位相が一致するように、ループフィルタ６から得ら
れる制御電圧Ｖｂで可変遅延線７１〜７Ｎの遅延時間が
制御される。したがって、遅延多重クロックＤＣＫＦＰ
ｉは多重クロックＣＫＦＰｉを正確にｎ（ｎは自然数）
クロック周期ｎＴ遅延させた信号となる。
において、位相比較器４、チャージポンプ５、ループフ
ィルタ６及び可変遅延線７１によるＤＬＬによって、多
重クロックＣＫＦＰ１と遅延多重クロックＤＣＫＦＰ１
との位相が一致するように、ループフィルタ６から得ら
れる制御電圧Ｖｂで可変遅延線７１〜７Ｎの遅延時間が
制御される。したがって、遅延多重クロックＤＣＫＦＰ
ｉは多重クロックＣＫＦＰｉを正確にｎ（ｎは自然数）
クロック周期ｎＴ遅延させた信号となる。
【００８４】制御対象が遅延時間であるため、多重クロ
ックＣＫＦＰ１と遅延多重クロックＤＣＫＦＰ１との位
相比較結果に基づき、他の遅延多重クロックＤＣＫＦＰ
２〜ＤＣＫＦＰＮ生成用の可変遅延線７２〜７Ｎの遅延
時間を制御しても、何ら支障はない。
ックＣＫＦＰ１と遅延多重クロックＤＣＫＦＰ１との位
相比較結果に基づき、他の遅延多重クロックＤＣＫＦＰ
２〜ＤＣＫＦＰＮ生成用の可変遅延線７２〜７Ｎの遅延
時間を制御しても、何ら支障はない。
【００８５】したがって、多重クロックＣＫＦＰｉと多
重クロックＣＫＦＰｉがｎクロック周期遅延した遅延多
重クロックＤＣＫＦＰｉとのＯＲ演算を行うことによ
り、多重クロックＣＫＦＰｉの１クロック周期Ｔ以上
“Ｌ”となる期間が、遅延多重クロックＤＣＫＦＰｉに
よって修正され、正確なリカバリクロックＲＣＫを再現
することができる。
重クロックＣＫＦＰｉがｎクロック周期遅延した遅延多
重クロックＤＣＫＦＰｉとのＯＲ演算を行うことによ
り、多重クロックＣＫＦＰｉの１クロック周期Ｔ以上
“Ｌ”となる期間が、遅延多重クロックＤＣＫＦＰｉに
よって修正され、正確なリカバリクロックＲＣＫを再現
することができる。
【００８６】さらに、位相比較器４、チャージポンプ５
及びループフィルタ６によるなる１個の位相同期処理部
によって、Ｎ個の可変遅延線７１〜７Ｎの遅延時間を制
御することにより、（Ｎ−１）個の位相同期処理部を省
略する分、大幅な回路構成の簡略化及び低消費電力化を
図ることができる。
及びループフィルタ６によるなる１個の位相同期処理部
によって、Ｎ個の可変遅延線７１〜７Ｎの遅延時間を制
御することにより、（Ｎ−１）個の位相同期処理部を省
略する分、大幅な回路構成の簡略化及び低消費電力化を
図ることができる。
【００８７】なお、多重クロックＣＫＦＰ１〜多重クロ
ックＣＫＦＰＮの周波数は同一であることが望ましい
が、多重クロックＣＫＦＰｊ（ｊ＝２〜Ｎのいずれか）
の周波数がＤＬＬで位相比較が行われる多重クロックＣ
ＫＦＰ１の周波数のＫ倍（Ｋ＞０）の場合には、可変遅
延線７ｊの遅延時間を可変遅延線７１の１／Ｋにするこ
ととで対応できる。
ックＣＫＦＰＮの周波数は同一であることが望ましい
が、多重クロックＣＫＦＰｊ（ｊ＝２〜Ｎのいずれか）
の周波数がＤＬＬで位相比較が行われる多重クロックＣ
ＫＦＰ１の周波数のＫ倍（Ｋ＞０）の場合には、可変遅
延線７ｊの遅延時間を可変遅延線７１の１／Ｋにするこ
ととで対応できる。
【００８８】また、可変遅延線７１〜７Ｎの制御入力端
子がバイアス電圧ではなくバイアス電流の場合、可変遅
延線７１に供給する電流量Ｉ１からＮ−１個のカレント
ミラー回路を介して可変遅延線７ｉに同一量の電流を可
変遅延線７２〜７Ｎに分配するように構成すれば良い。
子がバイアス電圧ではなくバイアス電流の場合、可変遅
延線７１に供給する電流量Ｉ１からＮ−１個のカレント
ミラー回路を介して可変遅延線７ｉに同一量の電流を可
変遅延線７２〜７Ｎに分配するように構成すれば良い。
【００８９】＜実施の形態７＞図１９はこの発明の実施
の形態８であるデジタルデータ伝送システムにおける信
号分離回路７０の内部構成を示すブロック図である。同
図に示すように、クロックリカバリ回路８１はシステム
クロックＳＹＳＣＫ及び多重クロックＣＫＦＰ１〜ＣＫ
ＦＰＮに基づきリカバリクロックＲＣＫ１〜ＲＣＫＮを
外部に出力するともに、フレームパルス信号分離回路Ｆ
Ｄ１〜ＦＤＮにそれぞれ出力する。なお、システムの全
体構成は図１５で示した実施の形態６の全体構成と同様
である。
の形態８であるデジタルデータ伝送システムにおける信
号分離回路７０の内部構成を示すブロック図である。同
図に示すように、クロックリカバリ回路８１はシステム
クロックＳＹＳＣＫ及び多重クロックＣＫＦＰ１〜ＣＫ
ＦＰＮに基づきリカバリクロックＲＣＫ１〜ＲＣＫＮを
外部に出力するともに、フレームパルス信号分離回路Ｆ
Ｄ１〜ＦＤＮにそれぞれ出力する。なお、システムの全
体構成は図１５で示した実施の形態６の全体構成と同様
である。
【００９０】フレームパルス信号分離回路ＦＤ１〜ＦＤ
Ｎはそれぞれ多重クロックＣＫＦＰ１〜ＣＫＦＰＮ及び
リカバリクロックＲＣＫ１〜ＲＣＫＮに基づき、リカバ
リフレームパルス信号ＲＦＰ１〜ＲＦＰＮをそれぞれ出
力する。フレームパルス信号分離回路ＦＤｉ（ｉ＝１〜
Ｎ）の内部構成は、図１７で示した実施の形態６の構成
と同様である。
Ｎはそれぞれ多重クロックＣＫＦＰ１〜ＣＫＦＰＮ及び
リカバリクロックＲＣＫ１〜ＲＣＫＮに基づき、リカバ
リフレームパルス信号ＲＦＰ１〜ＲＦＰＮをそれぞれ出
力する。フレームパルス信号分離回路ＦＤｉ（ｉ＝１〜
Ｎ）の内部構成は、図１７で示した実施の形態６の構成
と同様である。
【００９１】図２０はクロックリカバリ回路８１の内部
の構成を示すブロック図である。同図に示すように、ク
ロックリカバリ回路８１は位相比較器４、チャージポン
プ５、ループフィルタ６及び電圧制御発振器８からなる
システムＰＬＬ回路１０と、可変遅延線７１〜７Ｎ及び
ＯＲゲートＯＧ１〜ＯＧＮから構成される。
の構成を示すブロック図である。同図に示すように、ク
ロックリカバリ回路８１は位相比較器４、チャージポン
プ５、ループフィルタ６及び電圧制御発振器８からなる
システムＰＬＬ回路１０と、可変遅延線７１〜７Ｎ及び
ＯＲゲートＯＧ１〜ＯＧＮから構成される。
【００９２】システムＰＬＬ回路１０の位相比較器４は
電圧制御発振器８からの出力される発振信号ＶＣＫとシ
ステムクロックＳＹＳＣＫとの位相を比較してアップ信
号ＵＰ及びダウン信号ＤＷＮをチャージポンプ５に出力
する。
電圧制御発振器８からの出力される発振信号ＶＣＫとシ
ステムクロックＳＹＳＣＫとの位相を比較してアップ信
号ＵＰ及びダウン信号ＤＷＮをチャージポンプ５に出力
する。
【００９３】チャージポンプ５はアップ信号ＵＰ及びダ
ウン信号ＤＷＮに基づきループフィルタ６を介して制御
電圧Ｖｂを電圧制御発振器８及び可変遅延線７１〜７Ｎ
に共通に与える。電圧制御発振器８は制御電圧Ｖｂに基
づく発振周波数で発振信号ＶＣＫを出力する。
ウン信号ＤＷＮに基づきループフィルタ６を介して制御
電圧Ｖｂを電圧制御発振器８及び可変遅延線７１〜７Ｎ
に共通に与える。電圧制御発振器８は制御電圧Ｖｂに基
づく発振周波数で発振信号ＶＣＫを出力する。
【００９４】可変遅延線７１〜７Ｎそれぞれ制御電圧Ｖ
ｂに基づき１クロック周期Ｔの遅延時間で多重クロック
ＣＫＦＰ１〜ＣＫＦＰＮを遅延させて遅延多重クロック
ＤＣＫＦＰ１〜ＤＣＫＦＰＮを得る。
ｂに基づき１クロック周期Ｔの遅延時間で多重クロック
ＣＫＦＰ１〜ＣＫＦＰＮを遅延させて遅延多重クロック
ＤＣＫＦＰ１〜ＤＣＫＦＰＮを得る。
【００９５】ＯＲゲートＯＧｉ（ｉ＝１〜Ｎ）は多重ク
ロックＣＫＦＰｉ及び遅延多重クロックＤＣＫＦＰｉの
ＯＲ演算を行ってその演算結果をリカバリクロックＲＣ
Ｋｉとして出力する。
ロックＣＫＦＰｉ及び遅延多重クロックＤＣＫＦＰｉの
ＯＲ演算を行ってその演算結果をリカバリクロックＲＣ
Ｋｉとして出力する。
【００９６】実施の形態７のクロックリカバリ回路８１
において、位相比較器４、チャージポンプ５、ループフ
ィルタ６及び電圧制御発振器８によるＰＬＬによって、
システムクロックＳＹＳＣＫと発振信号ＶＣＫとの位相
が一致するように、ループフィルタ６から得られる制御
電圧Ｖｂを出力する。したがって、遅延多重クロックＤ
ＣＫＦＰｉは多重クロックＣＫＦＰｉを正確に１クロッ
ク周期Ｔ遅延させた信号となる。
において、位相比較器４、チャージポンプ５、ループフ
ィルタ６及び電圧制御発振器８によるＰＬＬによって、
システムクロックＳＹＳＣＫと発振信号ＶＣＫとの位相
が一致するように、ループフィルタ６から得られる制御
電圧Ｖｂを出力する。したがって、遅延多重クロックＤ
ＣＫＦＰｉは多重クロックＣＫＦＰｉを正確に１クロッ
ク周期Ｔ遅延させた信号となる。
【００９７】制御対象が遅延時間であるため、システム
クロックＳＹＳＣＫと電圧制御発振器８の発振信号ＣＣ
Ｋとの位相比較結果に基づき、他の遅延多重クロックＤ
ＣＫＦＰ１〜ＤＣＫＦＰＮ生成用の可変遅延線７１〜７
Ｎの遅延時間を制御しても、何ら支障はない。
クロックＳＹＳＣＫと電圧制御発振器８の発振信号ＣＣ
Ｋとの位相比較結果に基づき、他の遅延多重クロックＤ
ＣＫＦＰ１〜ＤＣＫＦＰＮ生成用の可変遅延線７１〜７
Ｎの遅延時間を制御しても、何ら支障はない。
【００９８】したがって、多重クロックＣＫＦＰｉと多
重クロックＣＫＦＰｉが１クロック周期遅延した遅延多
重クロックＤＣＫＦＰｉとのＯＲ演算を行うことによ
り、多重クロックＣＫＦＰｉの１クロック周期以上
“Ｌ”となる期間が、遅延多重クロックＤＣＫＦＰｉに
よって修正され、正確なリカバリクロックＲＣＫを再現
することができる。
重クロックＣＫＦＰｉが１クロック周期遅延した遅延多
重クロックＤＣＫＦＰｉとのＯＲ演算を行うことによ
り、多重クロックＣＫＦＰｉの１クロック周期以上
“Ｌ”となる期間が、遅延多重クロックＤＣＫＦＰｉに
よって修正され、正確なリカバリクロックＲＣＫを再現
することができる。
【００９９】さらに、位相比較器４、チャージポンプ
５、ループフィルタ６及び電圧制御発振器８によるなる
１個のシステムＰＬＬ回路１０によって、Ｎ個の可変遅
延線７１〜７Ｎの遅延時間を制御することにより、（Ｎ
−１）個のＰＬＬ回路部分を省略する分、大幅な回路構
成の簡略化及び低消費電力化を図ることができる。
５、ループフィルタ６及び電圧制御発振器８によるなる
１個のシステムＰＬＬ回路１０によって、Ｎ個の可変遅
延線７１〜７Ｎの遅延時間を制御することにより、（Ｎ
−１）個のＰＬＬ回路部分を省略する分、大幅な回路構
成の簡略化及び低消費電力化を図ることができる。
【０１００】加えて、システムＰＬＬ回路１０の位相比
較用の基準信号として用いるシステムクロックＳＹＳＣ
Ｋは、多重クロックＣＫＦＰ１〜ＣＫＦＰＮとは独立し
ており、フレームパルス信号ＦＰが多重化されていない
クロックであるため、システムＰＬＬ回路１０は誤動作
することなく早期に確実にロックする。
較用の基準信号として用いるシステムクロックＳＹＳＣ
Ｋは、多重クロックＣＫＦＰ１〜ＣＫＦＰＮとは独立し
ており、フレームパルス信号ＦＰが多重化されていない
クロックであるため、システムＰＬＬ回路１０は誤動作
することなく早期に確実にロックする。
【０１０１】なお、システムクロックＳＹＳＣＫと多重
クロックＣＫＦＰ１〜多重クロックＣＫＦＰＮの周波数
とは同一であることが望ましいが、多重クロックＣＫＦ
Ｐｊ（ｊ＝１〜Ｎのいずれか）の周波数がシステムクロ
ックＳＹＳＣＫの周波数のＫ倍（Ｋ＞０）の場合には、
電圧制御発振器８と可変遅延線７１〜７Ｎとを同一の遅
延素子で構成して、可変遅延線７ｊの遅延段数を電圧制
御発振器８の１／Ｋにすることとで対応できる。
クロックＣＫＦＰ１〜多重クロックＣＫＦＰＮの周波数
とは同一であることが望ましいが、多重クロックＣＫＦ
Ｐｊ（ｊ＝１〜Ｎのいずれか）の周波数がシステムクロ
ックＳＹＳＣＫの周波数のＫ倍（Ｋ＞０）の場合には、
電圧制御発振器８と可変遅延線７１〜７Ｎとを同一の遅
延素子で構成して、可変遅延線７ｊの遅延段数を電圧制
御発振器８の１／Ｋにすることとで対応できる。
【０１０２】また、可変遅延線７１〜７Ｎの制御入力端
子がバイアス電圧ではなくバイアス電流の場合、システ
ムＰＬＬ回路１０より得られる制御電流量をＮ個のカレ
ントミラー回路を介して同一量の電流を可変遅延線７１
〜７Ｎに分配するように構成すれば良い。
子がバイアス電圧ではなくバイアス電流の場合、システ
ムＰＬＬ回路１０より得られる制御電流量をＮ個のカレ
ントミラー回路を介して同一量の電流を可変遅延線７１
〜７Ｎに分配するように構成すれば良い。
【０１０３】また、実施の形態７のクロックリカバリ回
路８１のＮ＝１の場合の構成を、図１３で示した実施の
形態５のクロックリカバリ回路４７の代わりに用いるこ
ともできる。
路８１のＮ＝１の場合の構成を、図１３で示した実施の
形態５のクロックリカバリ回路４７の代わりに用いるこ
ともできる。
【０１０４】＜実施の形態８＞図２１はこの発明に実施
の形態８であるデジタルデータ伝送システムにおけるク
ロックリカバリ回路４７の内部構成を示すブロック図で
ある。なお、全体構成は図１で示す実施の形態１と同様
であり、信号分離回路４６の構成は図５で示す実施の形
態１と同様である。
の形態８であるデジタルデータ伝送システムにおけるク
ロックリカバリ回路４７の内部構成を示すブロック図で
ある。なお、全体構成は図１で示す実施の形態１と同様
であり、信号分離回路４６の構成は図５で示す実施の形
態１と同様である。
【０１０５】図２１に示すように、クロックリカバリ回
路４７は位相比較器４、チャージポンプ５、ループフィ
ルタ６及び電圧制御発振器８で構成されるＰＬＬ回路を
構成している。
路４７は位相比較器４、チャージポンプ５、ループフィ
ルタ６及び電圧制御発振器８で構成されるＰＬＬ回路を
構成している。
【０１０６】位相比較器４はＯＲゲートＧ６の出力であ
るクロックＯＲＣＫとリカバリクロックＲＣＫとの位相
を比較してアップ信号ＵＰ及びダウン信号ＤＷＮをチャ
ージポンプ５に出力し、チャージポンプ５はアップ信号
ＵＰ及びダウン信号ＤＷＮに基づきループフィルタ６を
介して制御電圧Ｖｂを電圧制御発振器８に与える。電圧
制御発振器８は制御電圧Ｖｂに基づく周波数で発振する
リカバリクロックＲＣＫを出力する。
るクロックＯＲＣＫとリカバリクロックＲＣＫとの位相
を比較してアップ信号ＵＰ及びダウン信号ＤＷＮをチャ
ージポンプ５に出力し、チャージポンプ５はアップ信号
ＵＰ及びダウン信号ＤＷＮに基づきループフィルタ６を
介して制御電圧Ｖｂを電圧制御発振器８に与える。電圧
制御発振器８は制御電圧Ｖｂに基づく周波数で発振する
リカバリクロックＲＣＫを出力する。
【０１０７】一方、ループフィルタ６から得られる制御
電圧Ｖｂは可変遅延線９にも出力される。可変遅延線９
は多重クロックＣＫＦＰを制御電圧Ｖｂに基づく遅延時
間遅延させて遅延多重クロックＤＣＫＦＰを得る。ＯＲ
ゲートＧ６は多重クロックＣＫＦＰと遅延多重クロック
ＤＣＫＦＰとのＯＲ演算を行ってクロックＯＲＣＫを出
力する。
電圧Ｖｂは可変遅延線９にも出力される。可変遅延線９
は多重クロックＣＫＦＰを制御電圧Ｖｂに基づく遅延時
間遅延させて遅延多重クロックＤＣＫＦＰを得る。ＯＲ
ゲートＧ６は多重クロックＣＫＦＰと遅延多重クロック
ＤＣＫＦＰとのＯＲ演算を行ってクロックＯＲＣＫを出
力する。
【０１０８】電圧制御発振器８はＫ（Ｋは奇数）個のイ
ンバータ（遅延素子）によるリングオシレータで構成さ
れ、可変遅延線９も電圧制御発振器８と全く同じＫ個の
インバータを直列に接続した構成で実現することによ
り、可変遅延線９の遅延時間はリカバリクロックＲＣＫ
の１クロック周期となり、クロックＯＲＣＫはクロック
ＣＫにほぼ近い形となる。
ンバータ（遅延素子）によるリングオシレータで構成さ
れ、可変遅延線９も電圧制御発振器８と全く同じＫ個の
インバータを直列に接続した構成で実現することによ
り、可変遅延線９の遅延時間はリカバリクロックＲＣＫ
の１クロック周期となり、クロックＯＲＣＫはクロック
ＣＫにほぼ近い形となる。
【０１０９】したがって、ＰＬＬによってクロックＯＲ
ＣＫとリカバリクロックＲＣＫとが同期すると、クロッ
クＣＫを再現したほぼ正確なリカバリクロックＲＣＫを
出力することができる。
ＣＫとリカバリクロックＲＣＫとが同期すると、クロッ
クＣＫを再現したほぼ正確なリカバリクロックＲＣＫを
出力することができる。
【０１１０】加えて、ＰＬＬの位相比較に多重クロック
ＣＫＦＰ１〜ＣＫＦＰＮを直接用いていないため、誤動
作することなく早期に確実にロックする。
ＣＫＦＰ１〜ＣＫＦＰＮを直接用いていないため、誤動
作することなく早期に確実にロックする。
【０１１１】また、可変遅延線９の制御入力端子がバイ
アス電圧ではなくバイアス電流の場合、カレントミラー
回路を介して制御電圧Ｖｂを電圧電流変換した電流量と
同一量の電流を可変遅延線９に供給するように構成すれ
ば良い。
アス電圧ではなくバイアス電流の場合、カレントミラー
回路を介して制御電圧Ｖｂを電圧電流変換した電流量と
同一量の電流を可変遅延線９に供給するように構成すれ
ば良い。
【０１１２】＜実施の形態９＞図２２はこの発明の実施
の形態９であるデジタルデータ伝送システムにおけるク
ロック多重回路３６の構成を示す回路図である。
の形態９であるデジタルデータ伝送システムにおけるク
ロック多重回路３６の構成を示す回路図である。
【０１１３】実施の形態９のクロック多重回路３６はハ
ーフラッチ１，２、ＯＲゲートＧ７及びＡＮＤゲートＧ
８から構成される。なお、説明の都合上、フレームパル
ス信号ＦＰの半クロック周期（Ｔ／２）前の信号を予備
フレームパルス信号ＰＦＰ２とし、フレームパルス信号
ＦＰの１クロック周期Ｔ前の信号を予備フレームパルス
信号ＰＦＰ１としている。
ーフラッチ１，２、ＯＲゲートＧ７及びＡＮＤゲートＧ
８から構成される。なお、説明の都合上、フレームパル
ス信号ＦＰの半クロック周期（Ｔ／２）前の信号を予備
フレームパルス信号ＰＦＰ２とし、フレームパルス信号
ＦＰの１クロック周期Ｔ前の信号を予備フレームパルス
信号ＰＦＰ１としている。
【０１１４】ハーフラッチ１は予備フレームパルス信号
ＰＦＰ１及びクロックＣＫの反転信号を入力し、クロッ
クＣＫが“Ｌ”でスルー状態となり予備フレームパルス
信号ＰＦＰ１をそのまま予備フレームパルス信号ＰＦＰ
２として出力し、“Ｈ”でラッチ状態となり直前の予備
フレームパルス信号ＰＦＰ１の出力値を予備フレームパ
ルス信号ＰＦＰ２として出力する。
ＰＦＰ１及びクロックＣＫの反転信号を入力し、クロッ
クＣＫが“Ｌ”でスルー状態となり予備フレームパルス
信号ＰＦＰ１をそのまま予備フレームパルス信号ＰＦＰ
２として出力し、“Ｈ”でラッチ状態となり直前の予備
フレームパルス信号ＰＦＰ１の出力値を予備フレームパ
ルス信号ＰＦＰ２として出力する。
【０１１５】ハーフラッチ２は予備フレームパルス信号
ＰＦＰ２及びクロックＣＫを入力し、クロックＣＫが
“Ｈ”でスルー状態となり予備フレームパルス信号ＰＦ
Ｐ２をそのままフレームパルス信号ＦＰとして出力し、
“Ｌ”でラッチ状態となり、直前の予備フレームパルス
信号ＰＦＰ２の出力値をフレームパルス信号ＦＰとして
出力する。
ＰＦＰ２及びクロックＣＫを入力し、クロックＣＫが
“Ｈ”でスルー状態となり予備フレームパルス信号ＰＦ
Ｐ２をそのままフレームパルス信号ＦＰとして出力し、
“Ｌ”でラッチ状態となり、直前の予備フレームパルス
信号ＰＦＰ２の出力値をフレームパルス信号ＦＰとして
出力する。
【０１１６】ＯＲゲートＧ７はイネーブル信号ＥＮの反
転信号及び予備フレームパルス信号ＰＦＰ２の反転信号
を入力し、ＡＮＤゲートＧ８はクロックＣＫ及びＯＲゲ
ートＧ７の出力を入力し、両者のＡＮＤ演算を行って得
られる信号を多重クロックＣＫＦＰとして出力する。
転信号及び予備フレームパルス信号ＰＦＰ２の反転信号
を入力し、ＡＮＤゲートＧ８はクロックＣＫ及びＯＲゲ
ートＧ７の出力を入力し、両者のＡＮＤ演算を行って得
られる信号を多重クロックＣＫＦＰとして出力する。
【０１１７】図２３は実施の形態９のクロック多重回路
３６の多重動作を示すタイミング図である。同図に示す
ように、イネーブル信号ＥＮが“Ｌ”のときＯＲゲート
Ｇ７の出力が“Ｈ”固定されるため、クロックＣＫがそ
のまま多重クロックＣＫＦＰとして出力される。すなわ
ち、クロック多重回路３６によるフレームパルス信号Ｆ
Ｐの多重機能が無効とされる。
３６の多重動作を示すタイミング図である。同図に示す
ように、イネーブル信号ＥＮが“Ｌ”のときＯＲゲート
Ｇ７の出力が“Ｈ”固定されるため、クロックＣＫがそ
のまま多重クロックＣＫＦＰとして出力される。すなわ
ち、クロック多重回路３６によるフレームパルス信号Ｆ
Ｐの多重機能が無効とされる。
【０１１８】一方、イネーブル信号ＥＮが“Ｈ”のと
き、本来フレームパルス信号ＦＰが活性状態となる期間
（フレームパルス信号ＦＰが“Ｈ”の期間）においてマ
スクされる（“Ｌ”固定される）クロックＣＫに相当す
る信号が多重クロックＣＫＦＰとして出力される。
き、本来フレームパルス信号ＦＰが活性状態となる期間
（フレームパルス信号ＦＰが“Ｈ”の期間）においてマ
スクされる（“Ｌ”固定される）クロックＣＫに相当す
る信号が多重クロックＣＫＦＰとして出力される。
【０１１９】このように、実施の形態９のクロック多重
回路３６は、イネーブル信号ＥＮに基づき、多重クロッ
クＣＫＦＰとして、クロックＣＫをそのまま出力した
り、フレームパルス信号ＦＰとクロックＣＫとを多重化
したりして、適宜選択することができる。
回路３６は、イネーブル信号ＥＮに基づき、多重クロッ
クＣＫＦＰとして、クロックＣＫをそのまま出力した
り、フレームパルス信号ＦＰとクロックＣＫとを多重化
したりして、適宜選択することができる。
【０１２０】例えば、受信部４０側のクロックリカバリ
回路４７内のＰＬＬあるいはＤＬＬによるロックするま
で、イネーブル信号ＥＮを“Ｌ”にして多重クロックＣ
ＫＦＰとしてクロックＣＫをそのまま出力すれば、多重
クロックＣＫＦＰのフレームパルス信号位置でのＰＬＬ
（ＤＬＬ）の誤動作を防ぐことができるので、早く確実
にロックすることができる。そして、確実にＰＬＬある
いはＤＬＬがロックした後にイネーブル信号ＥＮを
“Ｈ”にして本来の多重クロックＣＫＦＰを出力ように
すればよい。
回路４７内のＰＬＬあるいはＤＬＬによるロックするま
で、イネーブル信号ＥＮを“Ｌ”にして多重クロックＣ
ＫＦＰとしてクロックＣＫをそのまま出力すれば、多重
クロックＣＫＦＰのフレームパルス信号位置でのＰＬＬ
（ＤＬＬ）の誤動作を防ぐことができるので、早く確実
にロックすることができる。そして、確実にＰＬＬある
いはＤＬＬがロックした後にイネーブル信号ＥＮを
“Ｈ”にして本来の多重クロックＣＫＦＰを出力ように
すればよい。
【０１２１】なお、クロック多重回路３６が出力する必
要があるのは多重クロックＣＫＦＰのみでありフレーム
パルス信号ＦＰを出力機能を不要とする場合、ハーフラ
ッチ２は必要なく、クロック多重回路３６はハーフラッ
チ１、ＯＲゲートＧ７及びＡＮＤゲートＧ８から構成可
能であり、不要部２５を省略することができる。
要があるのは多重クロックＣＫＦＰのみでありフレーム
パルス信号ＦＰを出力機能を不要とする場合、ハーフラ
ッチ２は必要なく、クロック多重回路３６はハーフラッ
チ１、ＯＲゲートＧ７及びＡＮＤゲートＧ８から構成可
能であり、不要部２５を省略することができる。
【０１２２】＜実施の形態１０＞図２４はこの発明の実
施の形態１０であるクロックリカバリ回路４７（４７
Ａ）の内部構成を示すブロック図である。同図に示すよ
うに、ＰＬＬあるいはＤＬＬにロック検出回路２４を追
加している。ロック検出回路２４は、位相比較器４の２
入力の信号を検出してＰＬＬあるいはＤＬＬのロック状
態であるか否か検出し、ロック状態を検出すると位相比
較器４による位相比較を強制的に停止させる。
施の形態１０であるクロックリカバリ回路４７（４７
Ａ）の内部構成を示すブロック図である。同図に示すよ
うに、ＰＬＬあるいはＤＬＬにロック検出回路２４を追
加している。ロック検出回路２４は、位相比較器４の２
入力の信号を検出してＰＬＬあるいはＤＬＬのロック状
態であるか否か検出し、ロック状態を検出すると位相比
較器４による位相比較を強制的に停止させる。
【０１２３】このように構成すれば、ＰＬＬあるいはＤ
ＬＬによるロック後において、多重クロックＣＫＦＰの
フレームパルス信号位置でのＰＬＬ（ＤＬＬ）の誤動作
を防ぐことができる。この場合、実施の形態２〜実施の
形態４で示したような反転リカバリフレームパルス信号
／ＲＦＰによるマスク回路を設ける必要がない。
ＬＬによるロック後において、多重クロックＣＫＦＰの
フレームパルス信号位置でのＰＬＬ（ＤＬＬ）の誤動作
を防ぐことができる。この場合、実施の形態２〜実施の
形態４で示したような反転リカバリフレームパルス信号
／ＲＦＰによるマスク回路を設ける必要がない。
【０１２４】なお、破線矢印に示すように、ＰＬＬある
いはＤＬＬがロック状態で“Ｈ”、非ロック状態で
“Ｌ”となるロック検出信号ＬＯＣＫを外部に出力し
て、ロック検出信号ＬＯＣＫを外部の他の構成部が利用
可能にしてもよい。
いはＤＬＬがロック状態で“Ｈ”、非ロック状態で
“Ｌ”となるロック検出信号ＬＯＣＫを外部に出力し
て、ロック検出信号ＬＯＣＫを外部の他の構成部が利用
可能にしてもよい。
【０１２５】図２５は実施の形態１０のクロックリカバ
リ回路の第１の利用例を示すブロック図である。同図に
示すように、Ｎ個の送信部３０Ｂ−１〜３０Ｂ−Ｎはそ
れぞれフリップフロップ３１−１〜３１−Ｎからドライ
バ３３−１〜３３−Ｎを介してデータＤＡ１〜ＤＡＮを
出力するとともに、クロック多重回路３６−１〜３６−
Ｎからドライバ３４−１〜３４−Ｎを介して多重クロッ
クＣＫＦＰ１〜ＣＫＦＰＮを出力し、これらの出力を受
信部４０Ｂが一括して受ける。
リ回路の第１の利用例を示すブロック図である。同図に
示すように、Ｎ個の送信部３０Ｂ−１〜３０Ｂ−Ｎはそ
れぞれフリップフロップ３１−１〜３１−Ｎからドライ
バ３３−１〜３３−Ｎを介してデータＤＡ１〜ＤＡＮを
出力するとともに、クロック多重回路３６−１〜３６−
Ｎからドライバ３４−１〜３４−Ｎを介して多重クロッ
クＣＫＦＰ１〜ＣＫＦＰＮを出力し、これらの出力を受
信部４０Ｂが一括して受ける。
【０１２６】受信部４０Ｂ内の信号分離回路７０Ｂは多
重クロックＣＫＦＰ１〜ＣＫＦＰＮから、リカバリクロ
ックＲＣＫ１〜ＲＣＫＮ及びリカバリフレームパルス信
号ＲＦＰ１〜ＲＦＰＮを再生するとともに、ロック検出
信号ＬＯＣＫを送信部３０Ｂ−１に出力する。なお、受
信部４０Ｂの内部構成も図１で示した受信部４０の内部
構成と同様に、データＤＡ１〜ＤＡＮを処理するフリッ
プフロップがそれぞれリカバリクロックＲＣＫ１〜ＲＣ
ＫＮに同期して動作しているが、説明の都合上、特徴部
である多重クロックＣＫＦＰ１〜ＣＫＦＰＮの分離に関
する部分のみ図示している。
重クロックＣＫＦＰ１〜ＣＫＦＰＮから、リカバリクロ
ックＲＣＫ１〜ＲＣＫＮ及びリカバリフレームパルス信
号ＲＦＰ１〜ＲＦＰＮを再生するとともに、ロック検出
信号ＬＯＣＫを送信部３０Ｂ−１に出力する。なお、受
信部４０Ｂの内部構成も図１で示した受信部４０の内部
構成と同様に、データＤＡ１〜ＤＡＮを処理するフリッ
プフロップがそれぞれリカバリクロックＲＣＫ１〜ＲＣ
ＫＮに同期して動作しているが、説明の都合上、特徴部
である多重クロックＣＫＦＰ１〜ＣＫＦＰＮの分離に関
する部分のみ図示している。
【０１２７】信号分離回路７０Ｂの内部構成は図１６で
示した実施の形態６の内部構成と同様であり、クロック
リカバリ回路８０Ｂの内部構成は図１８で示した実施の
形態６のクロックリカバリ回路８０に、図２４で示した
ロック検出回路２４を追加したものである。そして、ク
ロックリカバリ回路８０Ｂはロック検出信号ＬＯＣＫを
送信部３０Ｂ−１に出力している。
示した実施の形態６の内部構成と同様であり、クロック
リカバリ回路８０Ｂの内部構成は図１８で示した実施の
形態６のクロックリカバリ回路８０に、図２４で示した
ロック検出回路２４を追加したものである。そして、ク
ロックリカバリ回路８０Ｂはロック検出信号ＬＯＣＫを
送信部３０Ｂ−１に出力している。
【０１２８】送信部３０Ｂ−１のクロック多重回路３６
−１は図２２で示した実施の形態９のクロック多重回路
と同様の構成をしており、イネーブル信号ＥＮの“Ｈ”
のときフレームパルス信号ＦＰ１とクロックＣＫ１とを
多重化して多重クロックＣＫＦＰを出力し、イネーブル
信号ＥＮが“Ｌ”のときクロックＣＫ１をそのまま多重
クロックＣＫＦＰ１として出力するというイネーブル機
能を有する。なお、送信部３０Ｂ−２〜３０Ｂ−Ｎは図
２で示した実施の形態１のクロック多重回路と同様の構
成であり、フレームパルス信号ＦＰ２〜ＦＰｎとクロッ
クＣＫ２〜ＣＫｎとをそれぞれ多重化して多重クロック
ＣＫＦＰ２〜ＣＫＦＰｎを出力するがイネーブル機能は
有していない。
−１は図２２で示した実施の形態９のクロック多重回路
と同様の構成をしており、イネーブル信号ＥＮの“Ｈ”
のときフレームパルス信号ＦＰ１とクロックＣＫ１とを
多重化して多重クロックＣＫＦＰを出力し、イネーブル
信号ＥＮが“Ｌ”のときクロックＣＫ１をそのまま多重
クロックＣＫＦＰ１として出力するというイネーブル機
能を有する。なお、送信部３０Ｂ−２〜３０Ｂ−Ｎは図
２で示した実施の形態１のクロック多重回路と同様の構
成であり、フレームパルス信号ＦＰ２〜ＦＰｎとクロッ
クＣＫ２〜ＣＫｎとをそれぞれ多重化して多重クロック
ＣＫＦＰ２〜ＣＫＦＰｎを出力するがイネーブル機能は
有していない。
【０１２９】送信部３０Ｂ−１のクロック多重回路３６
−１はドライバ３７を介してロック検出信号ＬＯＣＫを
イネーブル信号ＥＮとして受ける。したがって、ロック
検出信号ＬＯＣＫは“Ｈ”のとき（ロック時）、フレー
ムパルス信号ＦＰ１とクロックＣＫ１とを多重化して多
重クロックＣＫＦＰ１を出力し、ロック検出信号ＬＯＣ
Ｋが“Ｌ”のとき（非ロック時）、クロックＣＫ１をそ
のまま多重クロックＣＫＦＰ１として出力する。
−１はドライバ３７を介してロック検出信号ＬＯＣＫを
イネーブル信号ＥＮとして受ける。したがって、ロック
検出信号ＬＯＣＫは“Ｈ”のとき（ロック時）、フレー
ムパルス信号ＦＰ１とクロックＣＫ１とを多重化して多
重クロックＣＫＦＰ１を出力し、ロック検出信号ＬＯＣ
Ｋが“Ｌ”のとき（非ロック時）、クロックＣＫ１をそ
のまま多重クロックＣＫＦＰ１として出力する。
【０１３０】図２５で示した第１の利用例では、クロッ
クリカバリ回路８０Ｂは、内部のＤＬＬがロック状態に
なるまで、多重クロックＣＫＦＰ１としてクロックＣＫ
１を受けることになり、フレームパルスＦＰ１が多重化
されていないためＤＬＬの誤動作を防ぐことができ早く
確実にロックすることができる。
クリカバリ回路８０Ｂは、内部のＤＬＬがロック状態に
なるまで、多重クロックＣＫＦＰ１としてクロックＣＫ
１を受けることになり、フレームパルスＦＰ１が多重化
されていないためＤＬＬの誤動作を防ぐことができ早く
確実にロックすることができる。
【０１３１】そして、クロックリカバリ回路８０ＢのＤ
ＬＬがロックした（ロック検出信号ＬＯＣＫが“Ｈ”）
後に、クロックリカバリ回路８０Ｂはフレームパルス信
号ＦＰ１とクロックＣＫ１とを多重化した本来の多重ク
ロックＣＫＦＰ１をクロック多重回路３６−１から得る
ことができる。
ＬＬがロックした（ロック検出信号ＬＯＣＫが“Ｈ”）
後に、クロックリカバリ回路８０Ｂはフレームパルス信
号ＦＰ１とクロックＣＫ１とを多重化した本来の多重ク
ロックＣＫＦＰ１をクロック多重回路３６−１から得る
ことができる。
【０１３２】第１の利用例ではロック検出信号ＬＯＣＫ
を受信部４０Ｂから送信部３０Ｂ−１に出力するため
に、１本の信号線を追加する必要があるが、Ｎ個の送信
部３０Ｂ−１〜３０Ｂ−Ｎと受信部４０Ｂとからなる構
成に対して１本の信号線を追加するだけで済むため、そ
の負担は小さい。
を受信部４０Ｂから送信部３０Ｂ−１に出力するため
に、１本の信号線を追加する必要があるが、Ｎ個の送信
部３０Ｂ−１〜３０Ｂ−Ｎと受信部４０Ｂとからなる構
成に対して１本の信号線を追加するだけで済むため、そ
の負担は小さい。
【０１３３】図２６は実施の形態１０の第２の利用例を
示すブロック図である。同図に示すように、双方に送受
信機能を有する送受信部９０Ａ，９０Ｂによるデータ伝
送システムを前提としている。
示すブロック図である。同図に示すように、双方に送受
信機能を有する送受信部９０Ａ，９０Ｂによるデータ伝
送システムを前提としている。
【０１３４】送受信部９０Ａ内のクロック多重回路３６
Ａは多重クロックＣＫＦＰｕをドライバ３４Ａを介して
送受信部９０Ｂに伝送する。また、フリップフロップ３
１ＡはデジタルのデータＤＡｕをドライバ３３Ａを介し
て送受信部９０Ｂに伝送する。同様に、送受信部９０Ｂ
内のクロック多重回路３６Ｂは多重クロックＣＫＦＰｄ
をドライバ３４Ｂを介して送受信部９０Ａに伝送する。
また、フリップフロップ３１ＢはデジタルのデータＤＡ
ｄをドライバ３３Ｂを介して送受信部９０Ａに伝送す
る。
Ａは多重クロックＣＫＦＰｕをドライバ３４Ａを介して
送受信部９０Ｂに伝送する。また、フリップフロップ３
１ＡはデジタルのデータＤＡｕをドライバ３３Ａを介し
て送受信部９０Ｂに伝送する。同様に、送受信部９０Ｂ
内のクロック多重回路３６Ｂは多重クロックＣＫＦＰｄ
をドライバ３４Ｂを介して送受信部９０Ａに伝送する。
また、フリップフロップ３１ＢはデジタルのデータＤＡ
ｄをドライバ３３Ｂを介して送受信部９０Ａに伝送す
る。
【０１３５】一方、送受信部９０Ａ内の信号分離回路４
６Ａはドライバ４４Ａを介して多重クロックＣＫＦＰｄ
を受け、多重クロックＣＫＦＰｄに基づきリカバリクロ
ックＲＣＫｄ及びリカバリフレームパルス信号ＲＦＰｄ
を分離する。フリップフロップ４１Ａはドライバ４３Ａ
を介してデータＤＡｄを受け、リカバリクロックＲＣＫ
ｄに同期してデータＤＡｄに対する信号処理を行う。同
様に、送受信部９０Ｂ内の信号分離回路４６Ｂはドライ
バ４４Ｂを介して多重クロックＣＫＦＰｕを受け、多重
クロックＣＫＦＰｕに基づきリカバリクロックＲＣＫｕ
及びリカバリフレームパルス信号ＲＦＰｕを分離する。
フリップフロップ４１Ｂはドライバ４３Ｂを介してデー
タＤＢｕを受け、リカバリクロックＲＣＫｕに同期して
データＤＢｕに対する信号処理を行う。
６Ａはドライバ４４Ａを介して多重クロックＣＫＦＰｄ
を受け、多重クロックＣＫＦＰｄに基づきリカバリクロ
ックＲＣＫｄ及びリカバリフレームパルス信号ＲＦＰｄ
を分離する。フリップフロップ４１Ａはドライバ４３Ａ
を介してデータＤＡｄを受け、リカバリクロックＲＣＫ
ｄに同期してデータＤＡｄに対する信号処理を行う。同
様に、送受信部９０Ｂ内の信号分離回路４６Ｂはドライ
バ４４Ｂを介して多重クロックＣＫＦＰｕを受け、多重
クロックＣＫＦＰｕに基づきリカバリクロックＲＣＫｕ
及びリカバリフレームパルス信号ＲＦＰｕを分離する。
フリップフロップ４１Ｂはドライバ４３Ｂを介してデー
タＤＢｕを受け、リカバリクロックＲＣＫｕに同期して
データＤＢｕに対する信号処理を行う。
【０１３６】送受信部９０Ａのクロック多重回路３６Ａ
は図２２で示した実施の形態９のクロック多重回路と同
様の構成をしており、イネーブル信号ＥＮｕが“Ｈ”の
ときフレームパルス信号ＦＰｕとクロックＣＫｕとを多
重化して多重クロックＣＫＦＰｕを出力し、イネーブル
信号ＥＮｕが“Ｌ”のときクロックＣＫｕをそのまま多
重クロックＣＫＦＰｕとして出力する。
は図２２で示した実施の形態９のクロック多重回路と同
様の構成をしており、イネーブル信号ＥＮｕが“Ｈ”の
ときフレームパルス信号ＦＰｕとクロックＣＫｕとを多
重化して多重クロックＣＫＦＰｕを出力し、イネーブル
信号ＥＮｕが“Ｌ”のときクロックＣＫｕをそのまま多
重クロックＣＫＦＰｕとして出力する。
【０１３７】送受信部９０Ｂのクロック多重回路３６Ｂ
も図２２で示した実施の形態９のクロック多重回路と同
様の構成をしており、イネーブル信号ＥＮｄが“Ｈ”の
ときフレームパルス信号ＦＰｄとクロックＣＫｄとを多
重化して多重クロックＣＫＦＰｄを出力し、イネーブル
信号ＥＮｄが“Ｌ”のときクロックＣＫｄをそのまま多
重クロックＣＫＦＰｄとして出力する。ここで、クロッ
クＣＫｕとクロックＣＫｄとはその周期は同一である。
も図２２で示した実施の形態９のクロック多重回路と同
様の構成をしており、イネーブル信号ＥＮｄが“Ｈ”の
ときフレームパルス信号ＦＰｄとクロックＣＫｄとを多
重化して多重クロックＣＫＦＰｄを出力し、イネーブル
信号ＥＮｄが“Ｌ”のときクロックＣＫｄをそのまま多
重クロックＣＫＦＰｄとして出力する。ここで、クロッ
クＣＫｕとクロックＣＫｄとはその周期は同一である。
【０１３８】送受信部９０Ａの信号分離回路４６Ａは図
４で示すようにクロックリカバリ回路とフレームパルス
分離回路とからなり、クロックリカバリ回路の内部構成
は実施の形態１〜実施の形態５及び実施の形態８で示し
た構成のいずれであってもよい。ただし、内部のＰＬＬ
あるいはＤＬＬの同期ループ回路に図２４で示したロッ
ク検出回路２４を追加しており、そのロック検出信号Ｌ
ＯＣＫｕをクロック多重回路３６Ａのイネーブル信号Ｅ
Ｎｕとして出力している。また、フレームパルス分離回
路は図６で示すような構成である。
４で示すようにクロックリカバリ回路とフレームパルス
分離回路とからなり、クロックリカバリ回路の内部構成
は実施の形態１〜実施の形態５及び実施の形態８で示し
た構成のいずれであってもよい。ただし、内部のＰＬＬ
あるいはＤＬＬの同期ループ回路に図２４で示したロッ
ク検出回路２４を追加しており、そのロック検出信号Ｌ
ＯＣＫｕをクロック多重回路３６Ａのイネーブル信号Ｅ
Ｎｕとして出力している。また、フレームパルス分離回
路は図６で示すような構成である。
【０１３９】送受信部９０Ｂの信号分離回路４６Ｂも図
４で示すようにクロックリカバリ回路とフレームパルス
分離回路とからなり、クロックリカバリ回路の内部構成
は実施の形態１〜実施の形態５及び実施の形態８で示し
た構成のいずれであってもよい。ただし、内部の同期ル
ープ回路に図２４で示したロック検出回路２４を追加し
ており、そのロック検出信号ＬＯＣＫｄをクロック多重
回路３６Ｂのイネーブル信号ＥＮｄとして出力してい
る。また、フレームパルス分離回路は図６で示すような
構成である。
４で示すようにクロックリカバリ回路とフレームパルス
分離回路とからなり、クロックリカバリ回路の内部構成
は実施の形態１〜実施の形態５及び実施の形態８で示し
た構成のいずれであってもよい。ただし、内部の同期ル
ープ回路に図２４で示したロック検出回路２４を追加し
ており、そのロック検出信号ＬＯＣＫｄをクロック多重
回路３６Ｂのイネーブル信号ＥＮｄとして出力してい
る。また、フレームパルス分離回路は図６で示すような
構成である。
【０１４０】信号分離回路４６Ａ及び４６Ｂにおいて、
それぞれのリカバリ回路の同期ループ（ＰＬＬあるいは
ＤＬＬ）は同一構成となっており、クロックＣＫｕ及び
クロックＣＫｄの周期は同一であるため、それぞれの同
期ループがロック状態となる時間はほぼ同じになる。し
たがって、送受信部９０Ａ及び９０Ｂはそれぞれ内部の
信号分離回路４６Ａ及び４６Ｂの同期ループのロック状
態／非ロック状態を検出することにより、受信側となる
信号分離回路４６Ｂ及び４６Ａそれぞれの同期ループの
ロック状態になるタイミングを推測してクロック多重回
路３６Ａ及び３６Ｂから出力する多重クロックＣＫＦＰ
の内容を変更することができる。
それぞれのリカバリ回路の同期ループ（ＰＬＬあるいは
ＤＬＬ）は同一構成となっており、クロックＣＫｕ及び
クロックＣＫｄの周期は同一であるため、それぞれの同
期ループがロック状態となる時間はほぼ同じになる。し
たがって、送受信部９０Ａ及び９０Ｂはそれぞれ内部の
信号分離回路４６Ａ及び４６Ｂの同期ループのロック状
態／非ロック状態を検出することにより、受信側となる
信号分離回路４６Ｂ及び４６Ａそれぞれの同期ループの
ロック状態になるタイミングを推測してクロック多重回
路３６Ａ及び３６Ｂから出力する多重クロックＣＫＦＰ
の内容を変更することができる。
【０１４１】したがって、図２６で示した第２の利用例
では、送受信部９０Ａのクロック多重回路３６Ａは、信
号分離回路４６Ａ内の同期ループがロック状態になる
（ロック検出信号ＬＯＣＫｕが“Ｈ”になる）、すなわ
ち、送受信部９０Ｂの信号分離回路４６Ｂ内の同期ルー
プがロック状態になったと推測されるまで、多重クロッ
クＣＫＦＰｕとしてクロックＣＫｕを出力することにな
り、送受信部９０Ｂの信号分離回路４６Ｂはリカバリ回
路内の同期ループの誤動作を防ぐことができ早く確実に
ロックすることができる。
では、送受信部９０Ａのクロック多重回路３６Ａは、信
号分離回路４６Ａ内の同期ループがロック状態になる
（ロック検出信号ＬＯＣＫｕが“Ｈ”になる）、すなわ
ち、送受信部９０Ｂの信号分離回路４６Ｂ内の同期ルー
プがロック状態になったと推測されるまで、多重クロッ
クＣＫＦＰｕとしてクロックＣＫｕを出力することにな
り、送受信部９０Ｂの信号分離回路４６Ｂはリカバリ回
路内の同期ループの誤動作を防ぐことができ早く確実に
ロックすることができる。
【０１４２】そして、信号分離回路４６Ｂ内のクロック
リカバリ回路の同期ループがロックしたと推測された
（信号分離回路４６Ａのロック検出信号ＬＯＣＫｕが
“Ｈ”となった）後に、クロック多重回路３６Ａはフレ
ームパルス信号ＦＰｕとクロックＣＫｕとを多重化した
本来の多重クロックＣＫＦＰｕを送受信部９０Ｂに出力
する。
リカバリ回路の同期ループがロックしたと推測された
（信号分離回路４６Ａのロック検出信号ＬＯＣＫｕが
“Ｈ”となった）後に、クロック多重回路３６Ａはフレ
ームパルス信号ＦＰｕとクロックＣＫｕとを多重化した
本来の多重クロックＣＫＦＰｕを送受信部９０Ｂに出力
する。
【０１４３】同様に、送受信部９０Ｂのクロック多重回
路３６Ｂは、信号分離回路４６Ｂ内の同期ループがロッ
ク状態になる（ロック検出信号ＬＯＣＫｄが“Ｈ”にな
る）、すなわち、送受信部９０Ａの信号分離回路４６Ａ
内の位相ループがロック状態になったと推測されるま
で、多重クロックＣＫＦＰｄとしてクロックＣＫｄを出
力することになり、送受信部９０Ａの信号分離回路４６
Ａはリカバリ回路内の同期ループの誤動作を防ぐことが
でき早く確実にロックすることができる。
路３６Ｂは、信号分離回路４６Ｂ内の同期ループがロッ
ク状態になる（ロック検出信号ＬＯＣＫｄが“Ｈ”にな
る）、すなわち、送受信部９０Ａの信号分離回路４６Ａ
内の位相ループがロック状態になったと推測されるま
で、多重クロックＣＫＦＰｄとしてクロックＣＫｄを出
力することになり、送受信部９０Ａの信号分離回路４６
Ａはリカバリ回路内の同期ループの誤動作を防ぐことが
でき早く確実にロックすることができる。
【０１４４】そして、信号分離回路４６Ａ内のクロック
リカバリ回路の同期ループがロックしたと推測された
（信号分離回路４６Ｂのロック検出信号ＬＯＣＫｄが
“Ｈ”となった）後に、クロック多重回路３６Ｂはフレ
ームパルス信号ＦＰｄとクロックＣＫｄとを多重化した
本来の多重クロックＣＫＦＰｄを送受信部９０Ａに出力
する。
リカバリ回路の同期ループがロックしたと推測された
（信号分離回路４６Ｂのロック検出信号ＬＯＣＫｄが
“Ｈ”となった）後に、クロック多重回路３６Ｂはフレ
ームパルス信号ＦＰｄとクロックＣＫｄとを多重化した
本来の多重クロックＣＫＦＰｄを送受信部９０Ａに出力
する。
【０１４５】第２の利用例では送受信部９０Ａ及び９０
Ｂはそれぞれ内部の同期ループのロック検出信号に基づ
き、多重クロック受信側の同期ループのロック／非ロッ
ク状態を推測して、多重クロックの生成内容を変更する
ため、第１の利用例の様に外部信号線を必要としない効
果も奏する。
Ｂはそれぞれ内部の同期ループのロック検出信号に基づ
き、多重クロック受信側の同期ループのロック／非ロッ
ク状態を推測して、多重クロックの生成内容を変更する
ため、第１の利用例の様に外部信号線を必要としない効
果も奏する。
【０１４６】＜実施の形態１１＞図２７はこの発明の実
施の形態１１であるデジタルデータ伝送システムのクロ
ック多重回路の内部構成を示す回路図である。なお、全
体構成は図１で示した実施の形態１の構成と同様であ
る。
施の形態１１であるデジタルデータ伝送システムのクロ
ック多重回路の内部構成を示す回路図である。なお、全
体構成は図１で示した実施の形態１の構成と同様であ
る。
【０１４７】なお、説明の都合上、フレームパルス信号
ＦＰの半クロック周期（Ｔ／２）前の信号を予備フレー
ムパルス信号ＰＦＰ２とし、フレームパルス信号ＦＰの
１クロック周期Ｔ前の信号を予備フレームパルス信号Ｐ
ＦＰ１とし、フレームパルス信号ＦＰの１．５クロック
（１．５Ｔ）前の信号を予備フレームパルス信号ＰＦＰ
０としている。
ＦＰの半クロック周期（Ｔ／２）前の信号を予備フレー
ムパルス信号ＰＦＰ２とし、フレームパルス信号ＦＰの
１クロック周期Ｔ前の信号を予備フレームパルス信号Ｐ
ＦＰ１とし、フレームパルス信号ＦＰの１．５クロック
（１．５Ｔ）前の信号を予備フレームパルス信号ＰＦＰ
０としている。
【０１４８】ハーフラッチ１１は予備フレームパルス信
号ＰＦＰ２及びクロックＣＫを入力し、クロックＣＫが
“Ｈ”でスルー状態となり予備フレームパルス信号ＰＦ
Ｐ０をそのまま予備フレームパルス信号ＰＦＰ１として
出力し、“Ｌ”でラッチ状態となり、直前の予備フレー
ムパルス信号ＰＦＰ１の出力値を予備フレームパルス信
号ＰＦＰ１として出力する。
号ＰＦＰ２及びクロックＣＫを入力し、クロックＣＫが
“Ｈ”でスルー状態となり予備フレームパルス信号ＰＦ
Ｐ０をそのまま予備フレームパルス信号ＰＦＰ１として
出力し、“Ｌ”でラッチ状態となり、直前の予備フレー
ムパルス信号ＰＦＰ１の出力値を予備フレームパルス信
号ＰＦＰ１として出力する。
【０１４９】ハーフラッチ１２は予備フレームパルス信
号ＰＦＰ１及びクロックＣＫの反転信号を入力し、クロ
ックＣＫが“Ｌ”でスルー状態となり予備フレームパル
ス信号ＰＦＰ１をそのまま予備フレームパルス信号ＰＦ
Ｐ２として出力し、“Ｈ”でラッチ状態となり直前の予
備フレームパルス信号ＰＦＰ１の出力値を予備フレーム
パルス信号ＰＦＰ２として出力する。
号ＰＦＰ１及びクロックＣＫの反転信号を入力し、クロ
ックＣＫが“Ｌ”でスルー状態となり予備フレームパル
ス信号ＰＦＰ１をそのまま予備フレームパルス信号ＰＦ
Ｐ２として出力し、“Ｈ”でラッチ状態となり直前の予
備フレームパルス信号ＰＦＰ１の出力値を予備フレーム
パルス信号ＰＦＰ２として出力する。
【０１５０】ハーフラッチ１３は予備フレームパルス信
号ＰＦＰ２及びクロックＣＫを入力し、クロックＣＫが
“Ｈ”でスルー状態となり予備フレームパルス信号ＰＦ
Ｐ２をそのままフレームパルス信号ＦＰとして出力し、
“Ｌ”でラッチ状態となり、直前の予備フレームパルス
信号ＰＦＰ２の出力値をフレームパルス信号ＦＰとして
出力する。
号ＰＦＰ２及びクロックＣＫを入力し、クロックＣＫが
“Ｈ”でスルー状態となり予備フレームパルス信号ＰＦ
Ｐ２をそのままフレームパルス信号ＦＰとして出力し、
“Ｌ”でラッチ状態となり、直前の予備フレームパルス
信号ＰＦＰ２の出力値をフレームパルス信号ＦＰとして
出力する。
【０１５１】選択回路１４は予備フレームパルス信号Ｐ
ＦＰ１、予備フレームパルス信号ＰＦＰ２の反転信号及
びクロックＣＫを入力し、クロックＣＫが“Ｈ”のとき
予備フレームパルス信号ＰＦＰ２の反転信号を多重クロ
ックＣＫＦＰとして出力し、クロックＣＫが“Ｌ”のと
き予備フレームパルス信号ＰＦＰ１を多重クロックＣＫ
ＦＰとして出力する。
ＦＰ１、予備フレームパルス信号ＰＦＰ２の反転信号及
びクロックＣＫを入力し、クロックＣＫが“Ｈ”のとき
予備フレームパルス信号ＰＦＰ２の反転信号を多重クロ
ックＣＫＦＰとして出力し、クロックＣＫが“Ｌ”のと
き予備フレームパルス信号ＰＦＰ１を多重クロックＣＫ
ＦＰとして出力する。
【０１５２】図２８は実施の形態１１のクロック多重回
路３６の多重動作を示すタイミング図である。同図に示
すように、クロックＣＫ及びフレームパルス信号ＦＰ
（予備フレームパルス信号ＰＦＰ１、ＰＦＰ２）が生成
される場合、本来フレームパルス信号ＦＰが活性状態と
なる期間において周期が通常の倍（２Ｔ）になる多重ク
ロックＣＫＦＰが出力される。
路３６の多重動作を示すタイミング図である。同図に示
すように、クロックＣＫ及びフレームパルス信号ＦＰ
（予備フレームパルス信号ＰＦＰ１、ＰＦＰ２）が生成
される場合、本来フレームパルス信号ＦＰが活性状態と
なる期間において周期が通常の倍（２Ｔ）になる多重ク
ロックＣＫＦＰが出力される。
【０１５３】したがって、実施の形態１１のクロック多
重回路３６で生成される多重クロックＣＫＦＰは、クロ
ックパルス抜けを起こす多重方法より優れたＤＣバラン
ス及び伝送特性を持っている。
重回路３６で生成される多重クロックＣＫＦＰは、クロ
ックパルス抜けを起こす多重方法より優れたＤＣバラン
ス及び伝送特性を持っている。
【０１５４】なお、図２２で示した実施の形態９のクロ
ック多重回路３６のように、イネーブル信号ＥＮによっ
てフレームパルス信号ＦＰの多重処理の有効・無効を制
御して、多重クロックＣＫＦＰを出力するように構成す
ることもできる。
ック多重回路３６のように、イネーブル信号ＥＮによっ
てフレームパルス信号ＦＰの多重処理の有効・無効を制
御して、多重クロックＣＫＦＰを出力するように構成す
ることもできる。
【０１５５】信号分離回路４６の構成は図４示した実施
の形態１の構成と同様でよい。すなわち、実施の形態１
１のクロック多重回路３６で生成された多重クロックＣ
ＫＦＰは、図６で示した実施の形態１のフレームパルス
信号分離回路４８でフレームパルス信号ＦＰに再現する
ことができる。また、クロックリカバリ回路４７として
は、図５で示した実施の形態１の回路構成でよい。
の形態１の構成と同様でよい。すなわち、実施の形態１
１のクロック多重回路３６で生成された多重クロックＣ
ＫＦＰは、図６で示した実施の形態１のフレームパルス
信号分離回路４８でフレームパルス信号ＦＰに再現する
ことができる。また、クロックリカバリ回路４７として
は、図５で示した実施の形態１の回路構成でよい。
【０１５６】また、信号分離回路４６の構成を図８で示
した実施の形態２〜４の構成とすることもできる。この
場合、クロックリカバリ回路４７として、図９，図１１
及び図１２で示した実施の形態２，３及び４の誤動作防
止回路を適用することができる。
した実施の形態２〜４の構成とすることもできる。この
場合、クロックリカバリ回路４７として、図９，図１１
及び図１２で示した実施の形態２，３及び４の誤動作防
止回路を適用することができる。
【０１５７】＜実施の形態１２＞図２９はこの発明に実
施の形態１２であるデジタルデータ伝送システムにおけ
るクロックリカバリ回路４７の内部回路の一部を示す回
路図である。
施の形態１２であるデジタルデータ伝送システムにおけ
るクロックリカバリ回路４７の内部回路の一部を示す回
路図である。
【０１５８】可変遅延線２１は多重クロックＣＫＦＰを
ｎクロック周期遅延させて遅延多重クロックＤＣＫＦＰ
１を出力し、可変遅延線２２は遅延多重クロックＤＣＫ
ＦＰ１をｎクロック周期遅延させて遅延多重クロックＤ
ＣＫＦＰ２を出力する。
ｎクロック周期遅延させて遅延多重クロックＤＣＫＦＰ
１を出力し、可変遅延線２２は遅延多重クロックＤＣＫ
ＦＰ１をｎクロック周期遅延させて遅延多重クロックＤ
ＣＫＦＰ２を出力する。
【０１５９】可変遅延線２１，２２の遅延時間は制御電
圧Ｖｂにより制御される。制御電圧Ｖｂは、図１３、図
１８あるいは図２０で示したＤＬＬによって得られる制
御電圧Ｖｂであればよい。また、図２０で示した実施の
形態８のシステムＰＬＬ回路１０の制御電圧Ｖｂを用い
てもよい。
圧Ｖｂにより制御される。制御電圧Ｖｂは、図１３、図
１８あるいは図２０で示したＤＬＬによって得られる制
御電圧Ｖｂであればよい。また、図２０で示した実施の
形態８のシステムＰＬＬ回路１０の制御電圧Ｖｂを用い
てもよい。
【０１６０】多数決回路２３は多重クロックＣＫＦＰ、
遅延多重クロックＤＣＫＦＰ１及びＤＣＫＦＰ２を受
け、これら３つの信号から得られる“Ｈ”，“Ｌ”のう
ち多い方をリカバリクロックＲＣＫとして出力する。
遅延多重クロックＤＣＫＦＰ１及びＤＣＫＦＰ２を受
け、これら３つの信号から得られる“Ｈ”，“Ｌ”のう
ち多い方をリカバリクロックＲＣＫとして出力する。
【０１６１】例えば、図３０に示すように、多重クロッ
クＣＫＦＰから１クロック周期遅れた遅延多重クロック
ＤＣＫＦＰ１が得られ、遅延多重クロックＣＫＦＰ１か
ら１クロック周期遅れた遅延多重クロックＤＣＫＦＰ２
が得られた場合、各信号のクロックレートが２倍に延び
た部分が通常のクロックレートに補正されて正確なリカ
バリクロックＲＣＫを得ることができる。
クＣＫＦＰから１クロック周期遅れた遅延多重クロック
ＤＣＫＦＰ１が得られ、遅延多重クロックＣＫＦＰ１か
ら１クロック周期遅れた遅延多重クロックＤＣＫＦＰ２
が得られた場合、各信号のクロックレートが２倍に延び
た部分が通常のクロックレートに補正されて正確なリカ
バリクロックＲＣＫを得ることができる。
【０１６２】また、多重クロックＣＫＦＰの周波数がＤ
ＬＬの位相比較用のクロックの周波数のＫ倍（Ｋ＞０）
の場合には、可変遅延線２１，２２の遅延素子の段数を
ＤＬＬの制御対象となる可変遅延素子もしくはシステム
ＰＬＬ内のＶＣＯの遅延素子の段数の１／Ｋ倍すればよ
い。
ＬＬの位相比較用のクロックの周波数のＫ倍（Ｋ＞０）
の場合には、可変遅延線２１，２２の遅延素子の段数を
ＤＬＬの制御対象となる可変遅延素子もしくはシステム
ＰＬＬ内のＶＣＯの遅延素子の段数の１／Ｋ倍すればよ
い。
【０１６３】また、可変遅延線２１，２２の制御入力端
子がバイアス電圧ではなくバイアス電流の場合、バイア
ス電流を２個のカレントミラー回路を介して可変遅延線
２１，２２に分配すればよい。
子がバイアス電圧ではなくバイアス電流の場合、バイア
ス電流を２個のカレントミラー回路を介して可変遅延線
２１，２２に分配すればよい。
【０１６４】このように、実施の形態１２のクロックリ
カバリ回路４７は、図１３の構成と比較した場合、可変
遅延線７とＯＲゲートＧ５からなるクロックリカバリ回
路を２個の可変遅延線２１，２２と多数決回路２３に置
き換えるだけで、ＤＣバランス及び伝送特性に優れた多
重クロックを正確に再生することができる。
カバリ回路４７は、図１３の構成と比較した場合、可変
遅延線７とＯＲゲートＧ５からなるクロックリカバリ回
路を２個の可変遅延線２１，２２と多数決回路２３に置
き換えるだけで、ＤＣバランス及び伝送特性に優れた多
重クロックを正確に再生することができる。
【０１６５】
【発明の効果】以上説明したように、この発明における
請求項１記載のデジタルデータ伝送システムにおいて、
送信部はクロック多重回路を用いてフレーム同期用のフ
レームパルス信号を所定の周期を有するクロックに多重
化して多重クロックを受信部に出力し、受信部はクロッ
クリカバリ回路及びフレームパルス信号分離回路を用い
て多重クロックからクロック及びフレームパルス信号を
再生してリカバリクロック及びリカバリフレームパルス
信号を得ている。
請求項１記載のデジタルデータ伝送システムにおいて、
送信部はクロック多重回路を用いてフレーム同期用のフ
レームパルス信号を所定の周期を有するクロックに多重
化して多重クロックを受信部に出力し、受信部はクロッ
クリカバリ回路及びフレームパルス信号分離回路を用い
て多重クロックからクロック及びフレームパルス信号を
再生してリカバリクロック及びリカバリフレームパルス
信号を得ている。
【０１６６】したがって、従来、フレームパルス信号及
びクロック送信用に必要であった２本の信号線を、多重
クロック送信用の１本の信号線に減少させることができ
る。さらに、クロックは所定の周期中に“Ｈ”“Ｌ”を
繰り返す規則性の良い信号であるため、クロック多重回
路、クロックリカバリ回路及びフレームパルス信号分離
回路それぞれを比較的簡単な回路構成で実現できる。
びクロック送信用に必要であった２本の信号線を、多重
クロック送信用の１本の信号線に減少させることができ
る。さらに、クロックは所定の周期中に“Ｈ”“Ｌ”を
繰り返す規則性の良い信号であるため、クロック多重回
路、クロックリカバリ回路及びフレームパルス信号分離
回路それぞれを比較的簡単な回路構成で実現できる。
【０１６７】請求項２記載の本願発明におけるクロック
多重回路のクロック整形手段はフレームパルス信号の活
性状態の期間を検出すると少なくとも所定の周期の間、
クロックを固定値にマスクする整形処理を行い、それ以
外の期間においてクロックをそのまま多重クロックを出
力している。
多重回路のクロック整形手段はフレームパルス信号の活
性状態の期間を検出すると少なくとも所定の周期の間、
クロックを固定値にマスクする整形処理を行い、それ以
外の期間においてクロックをそのまま多重クロックを出
力している。
【０１６８】したがって、クロックの“Ｈ”，“Ｌ”に
基づきフレームパルス信号を格納するラッチと、上記ラ
ッチの出力がフレームパルス信号の活性状態のとき固定
値にし、非活性状態のときクロックをそのまま出力する
単純な論理演算用の論理ゲートとを用いて比較的簡単に
クロック整形手段を構成することができる。
基づきフレームパルス信号を格納するラッチと、上記ラ
ッチの出力がフレームパルス信号の活性状態のとき固定
値にし、非活性状態のときクロックをそのまま出力する
単純な論理演算用の論理ゲートとを用いて比較的簡単に
クロック整形手段を構成することができる。
【０１６９】請求項３記載の本願発明におけるクロック
整形手段は、イネーブル信号が非活性状態のとき整形処
理を無効にして強制的にクロックをそのまま多重クロッ
クとして出力するイネーブル手段を含んでいるため、必
要に応じてクロックをそのまま多重クロックとして出力
することができる。
整形手段は、イネーブル信号が非活性状態のとき整形処
理を無効にして強制的にクロックをそのまま多重クロッ
クとして出力するイネーブル手段を含んでいるため、必
要に応じてクロックをそのまま多重クロックとして出力
することができる。
【０１７０】請求項４記載の本願発明におけるクロック
リカバリ回路は、多重クロックと比較用出力信号との位
相同期処理を行うＰＬＬ回路の比較用出力信号をリカバ
リクロックを供給しているため、ＰＬＬ回路のみからな
る比較的簡単な回路で構成できる。
リカバリ回路は、多重クロックと比較用出力信号との位
相同期処理を行うＰＬＬ回路の比較用出力信号をリカバ
リクロックを供給しているため、ＰＬＬ回路のみからな
る比較的簡単な回路で構成できる。
【０１７１】請求項５記載の本願発明におけるクロック
リカバリ回路のマスク手段は、リカバリフレームパルス
信号が活性状態を指示するとき、上記ＰＬＬ回路の位相
同期処理を無効としているため、多重クロックのフレー
ムパルス信号の活性状態が多重化された位置での位相同
期処理の誤動作を防止することができる。
リカバリ回路のマスク手段は、リカバリフレームパルス
信号が活性状態を指示するとき、上記ＰＬＬ回路の位相
同期処理を無効としているため、多重クロックのフレー
ムパルス信号の活性状態が多重化された位置での位相同
期処理の誤動作を防止することができる。
【０１７２】請求項６記載の本願発明におけるクロック
リカバリ回路の同期検出手段は、多重クロックとリカバ
リクロックとが同期したことを検出すると位相同期処理
を無効とするため、同期検出後は安定したリカバリクロ
ックを供給することができる。
リカバリ回路の同期検出手段は、多重クロックとリカバ
リクロックとが同期したことを検出すると位相同期処理
を無効とするため、同期検出後は安定したリカバリクロ
ックを供給することができる。
【０１７３】請求項７記載の本願発明におけるクロック
リカバリ回路は、多重クロックと遅延多重クロックとの
遅延同期処理を行うＤＬＬ回路と、多重クロックと遅延
多重クロックとの論理和ととってリカバリクロックを出
力する論理和手段とを備えている。
リカバリ回路は、多重クロックと遅延多重クロックとの
遅延同期処理を行うＤＬＬ回路と、多重クロックと遅延
多重クロックとの論理和ととってリカバリクロックを出
力する論理和手段とを備えている。
【０１７４】したがって、請求項７記載の本願発明のク
ロックリカバリ回路は、ＤＬＬ回路を用いているため同
期に要する時間が短縮し、早期にリカバリクロックを供
給することができる。また、可変遅延素子にはクロック
の周期のｎ倍の遅延が得られれば良いため、同期処理が
可能なクロックの周波数範囲は大幅に拡大する。
ロックリカバリ回路は、ＤＬＬ回路を用いているため同
期に要する時間が短縮し、早期にリカバリクロックを供
給することができる。また、可変遅延素子にはクロック
の周期のｎ倍の遅延が得られれば良いため、同期処理が
可能なクロックの周波数範囲は大幅に拡大する。
【０１７５】請求項８記載の本願発明におけるクロック
リカバリ回路は、システムクロックと発振信号との位相
同期処理を行うＰＬＬ回路と、多重クロックと遅延多重
クロックとの論理和とってリカバリクロックを出力する
論理和手段とを備えている。
リカバリ回路は、システムクロックと発振信号との位相
同期処理を行うＰＬＬ回路と、多重クロックと遅延多重
クロックとの論理和とってリカバリクロックを出力する
論理和手段とを備えている。
【０１７６】したがって、請求項８記載の本願発明のＰ
ＬＬ回路は、基準信号となるシステムクロックは多重ク
ロックとは独立しておりフレームパルス信号が多重化さ
れていないため、誤動作なく位相同期処理を行うことが
でき、早期にかつ安定性の高いリカバリクロックを論理
和手段から供給することができる。
ＬＬ回路は、基準信号となるシステムクロックは多重ク
ロックとは独立しておりフレームパルス信号が多重化さ
れていないため、誤動作なく位相同期処理を行うことが
でき、早期にかつ安定性の高いリカバリクロックを論理
和手段から供給することができる。
【０１７７】請求項９記載の本願発明のフレームパルス
信号分離回路の固定値検出手段は、多重クロックの値が
固定値を所定の周期維持する場合に活性状態としたリカ
バリフレームパルス信号を出力する。
信号分離回路の固定値検出手段は、多重クロックの値が
固定値を所定の周期維持する場合に活性状態としたリカ
バリフレームパルス信号を出力する。
【０１７８】したがって、リカバリクロック及びクロッ
クの規則性に基づき、クロックが本来は固定値とならな
い時点の多重クロックの値を所定の周期毎にラッチする
ラッチ手段を設けるという比較的簡単な構成で固定値検
出手段を実現することができる。
クの規則性に基づき、クロックが本来は固定値とならな
い時点の多重クロックの値を所定の周期毎にラッチする
ラッチ手段を設けるという比較的簡単な構成で固定値検
出手段を実現することができる。
【０１７９】請求項１０記載の本願発明におけるクロッ
ク多重回路のクロック整形手段は、フレームパルス信号
の活性状態期間を検出するとクロックの周期を所定の期
間の２倍にする整形処理を行って多重クロックを出力し
ているため、フレームパルス信号を多重化してもＤＣバ
ランスの良い多重クロックを生成することができる。
ク多重回路のクロック整形手段は、フレームパルス信号
の活性状態期間を検出するとクロックの周期を所定の期
間の２倍にする整形処理を行って多重クロックを出力し
ているため、フレームパルス信号を多重化してもＤＣバ
ランスの良い多重クロックを生成することができる。
【０１８０】請求項１１記載の本願発明におけるクロッ
クリカバリ回路は、多重クロック、第１及び第２の遅延
多重クロックのうち２つのクロックである第１及び第２
の比較用信号間における遅延同期処理を行うＤＬＬ回路
と、時々刻々得られる多重クロック、第１及び第２の遅
延多重クロックの３つの信号値のうち、２つ以上の信号
値をリカバリクロックの信号値として出力する多数決手
段とを備えている。
クリカバリ回路は、多重クロック、第１及び第２の遅延
多重クロックのうち２つのクロックである第１及び第２
の比較用信号間における遅延同期処理を行うＤＬＬ回路
と、時々刻々得られる多重クロック、第１及び第２の遅
延多重クロックの３つの信号値のうち、２つ以上の信号
値をリカバリクロックの信号値として出力する多数決手
段とを備えている。
【０１８１】したがって、請求項１１記載の本願発明の
クロックリカバリ回路はＤＬＬ回路を用いているため、
同期に要する時間が短縮し、早期に多数決手段の出力か
らリカバリクロックを供給することができる。また、可
変遅延素子にはクロックの周期のｎ倍の遅延が得られれ
ば良いため、同期処理が可能なクロックの周波数範囲は
大幅に拡大する。
クロックリカバリ回路はＤＬＬ回路を用いているため、
同期に要する時間が短縮し、早期に多数決手段の出力か
らリカバリクロックを供給することができる。また、可
変遅延素子にはクロックの周期のｎ倍の遅延が得られれ
ば良いため、同期処理が可能なクロックの周波数範囲は
大幅に拡大する。
【０１８２】請求項１２記載の本願発明におけるクロッ
クリカバリ回路は、システムクロックと発振信号との位
相同期処理を行うＰＬＬ回路と、時々刻々得られる多重
クロック、第１及び第２の遅延多重クロックの３つの信
号値のうち、２つ以上の信号値をリカバリクロックの信
号値として出力する多数決手段とを備えている。
クリカバリ回路は、システムクロックと発振信号との位
相同期処理を行うＰＬＬ回路と、時々刻々得られる多重
クロック、第１及び第２の遅延多重クロックの３つの信
号値のうち、２つ以上の信号値をリカバリクロックの信
号値として出力する多数決手段とを備えている。
【０１８３】したがって、請求項１２記載は本願発明の
ＰＬＬ回路は、基準信号となるシステムクロックは多重
クロックとは独立しておりフレームパルス信号が多重化
されていないため、誤動作なく位相同期処理を行うこと
ができ、早期にかつ安定性の高いリカバリクロックを多
数決手段の出力から供給することができる。
ＰＬＬ回路は、基準信号となるシステムクロックは多重
クロックとは独立しておりフレームパルス信号が多重化
されていないため、誤動作なく位相同期処理を行うこと
ができ、早期にかつ安定性の高いリカバリクロックを多
数決手段の出力から供給することができる。
【０１８４】この発明における請求項１３記載の本願発
明であるデジタルデータ伝送システムにおいて、クロッ
クリカバリ回路は、第１の多重クロックに関連した基準
信号と比較用出力信号との同期処理を行う同期ループ回
路を用いて第１〜第Ｎの多重クロックから第１〜第Ｎの
リカバリクロックを供給しているため、Ｎ個のリカバリ
クロックを一の同期ループ回路によって供給することに
より回路規模の大幅な軽減、消費電力の大幅な抑制を図
ることができる。
明であるデジタルデータ伝送システムにおいて、クロッ
クリカバリ回路は、第１の多重クロックに関連した基準
信号と比較用出力信号との同期処理を行う同期ループ回
路を用いて第１〜第Ｎの多重クロックから第１〜第Ｎの
リカバリクロックを供給しているため、Ｎ個のリカバリ
クロックを一の同期ループ回路によって供給することに
より回路規模の大幅な軽減、消費電力の大幅な抑制を図
ることができる。
【０１８５】請求項１４記載の本願発明における第１の
送信部のクロック多重回路は受信部から得られる同期検
出信号が非ロック状態を指示するとき強制的に第１のク
ロックをそのまま第１の多重クロックとして出力し、ロ
ック状態を指示するとき第１のフレームパルス信号を第
１のクロックに多重化して第１の多重クロックを出力す
る。
送信部のクロック多重回路は受信部から得られる同期検
出信号が非ロック状態を指示するとき強制的に第１のク
ロックをそのまま第１の多重クロックとして出力し、ロ
ック状態を指示するとき第１のフレームパルス信号を第
１のクロックに多重化して第１の多重クロックを出力す
る。
【０１８６】したがって、受信部のクロックリカバリ回
路は、同期ループ回路がロック状態となるまで第１のク
ロック自体を第１の多重クロックとして受けることがで
きるため、クロックリカバリ回路は誤動作なく早期に第
１の多重クロックに関連した基準信号に同期することが
できる。
路は、同期ループ回路がロック状態となるまで第１のク
ロック自体を第１の多重クロックとして受けることがで
きるため、クロックリカバリ回路は誤動作なく早期に第
１の多重クロックに関連した基準信号に同期することが
できる。
【０１８７】請求項１５記載の本願発明におけるクロッ
クリカバリ回路は、第１の多重クロックと第１の遅延多
重クロックとの遅延同期処理を行うＤＬＬ回路を用いて
いるため、同期に要する時間が短縮し、早期に第１〜第
Ｎの論理和手段の出力から第１〜第Ｎのリカバリクロッ
クを供給することができる。また、可変遅延素子にはク
ロックの周期のｎ倍の遅延が得られれば良いため、同期
処理が可能なクロックの周波数範囲は大幅に拡大する。
クリカバリ回路は、第１の多重クロックと第１の遅延多
重クロックとの遅延同期処理を行うＤＬＬ回路を用いて
いるため、同期に要する時間が短縮し、早期に第１〜第
Ｎの論理和手段の出力から第１〜第Ｎのリカバリクロッ
クを供給することができる。また、可変遅延素子にはク
ロックの周期のｎ倍の遅延が得られれば良いため、同期
処理が可能なクロックの周波数範囲は大幅に拡大する。
【０１８８】請求項１６記載の本願発明におけるクロッ
クリカバリ回路は、システムクロックと発振信号との位
相同期処理を行うＰＬＬ回路を用いているため、基準信
号となるシステムクロックは第１〜第Ｎの多重クロック
とは独立しておりフレームパルス信号が多重化されてい
ないため、誤動作なく位相同期処理を行うことができ、
早期にかつ安定性の高い第１〜第Ｎのリカバリクロック
を第１〜第Ｎの論理和手段の出力から供給することがで
きる。
クリカバリ回路は、システムクロックと発振信号との位
相同期処理を行うＰＬＬ回路を用いているため、基準信
号となるシステムクロックは第１〜第Ｎの多重クロック
とは独立しておりフレームパルス信号が多重化されてい
ないため、誤動作なく位相同期処理を行うことができ、
早期にかつ安定性の高い第１〜第Ｎのリカバリクロック
を第１〜第Ｎの論理和手段の出力から供給することがで
きる。
【０１８９】請求項１７記載の本願発明の第１〜第Ｎの
フレームパルス信号分離回路それぞれの固定値検出手段
は、第ｉ（ｉ＝１〜Ｎ）の多重クロックの値が固定値を
第ｉの周期維持する場合に活性状態とした第ｉのリカバ
リフレームパルス信号を出力する。
フレームパルス信号分離回路それぞれの固定値検出手段
は、第ｉ（ｉ＝１〜Ｎ）の多重クロックの値が固定値を
第ｉの周期維持する場合に活性状態とした第ｉのリカバ
リフレームパルス信号を出力する。
【０１９０】したがって、第ｉのリカバリクロック及び
第ｉのクロックの規則性に基づき、第ｉのクロックが本
来は固定値とならない時点の第ｉの多重クロックの値を
所定の周期毎にラッチするラッチ手段を設けるという比
較的簡単な構成で固定値検出手段をそれぞれ実現するこ
とができる。
第ｉのクロックの規則性に基づき、第ｉのクロックが本
来は固定値とならない時点の第ｉの多重クロックの値を
所定の周期毎にラッチするラッチ手段を設けるという比
較的簡単な構成で固定値検出手段をそれぞれ実現するこ
とができる。
【０１９１】この発明における請求項１８記載のデジタ
ルデータ伝送システムにおいて、第１の送信部の第１の
クロック多重回路は、第１の同期検出信号が非ロック状
態のとき強制的に第１のクロックをそのまま第１の多重
クロックとして出力し、ロック状態のとき第１のフレー
ムパルス信号を第１クロックに多重化して第１の多重ク
ロックを出力するイネーブル機能を有し、第２の送信部
の第２のクロック多重回路は、第２の同期検出信号が非
ロック状態のとき強制的に第２のクロックをそのまま第
２の多重クロックとして出力し、ロック状態のとき第２
のフレームパルス信号を第２クロックに多重化して第２
の多重クロックを出力するイネーブル機能を有する。
ルデータ伝送システムにおいて、第１の送信部の第１の
クロック多重回路は、第１の同期検出信号が非ロック状
態のとき強制的に第１のクロックをそのまま第１の多重
クロックとして出力し、ロック状態のとき第１のフレー
ムパルス信号を第１クロックに多重化して第１の多重ク
ロックを出力するイネーブル機能を有し、第２の送信部
の第２のクロック多重回路は、第２の同期検出信号が非
ロック状態のとき強制的に第２のクロックをそのまま第
２の多重クロックとして出力し、ロック状態のとき第２
のフレームパルス信号を第２クロックに多重化して第２
の多重クロックを出力するイネーブル機能を有する。
【０１９２】また、第１及び第２のクロックは周期が同
一であるため、第１及び第２の同期ループ回路それぞれ
において第２及び第１のクロックに関連した第１及び第
２の基準信号と第１及び第２の比較用出力信号とが同期
してロック状態となるのに要する時間はほぼ同一とな
る。
一であるため、第１及び第２の同期ループ回路それぞれ
において第２及び第１のクロックに関連した第１及び第
２の基準信号と第１及び第２の比較用出力信号とが同期
してロック状態となるのに要する時間はほぼ同一とな
る。
【０１９３】したがって、第１の送受信部の第１の多重
クロック回路は内部で得られる第１の同期検出信号に基
づき、第２の送受信部の第２の同期ループ回路のロック
状態が推測されるまで第１の多重クロックとして第１の
クロック自体を出力することができるため、第２の送受
信部の第２のクロックリカバリ回路の第２の同期ループ
回路は誤動作なく早期にロック状態となるという効果を
奏する。
クロック回路は内部で得られる第１の同期検出信号に基
づき、第２の送受信部の第２の同期ループ回路のロック
状態が推測されるまで第１の多重クロックとして第１の
クロック自体を出力することができるため、第２の送受
信部の第２のクロックリカバリ回路の第２の同期ループ
回路は誤動作なく早期にロック状態となるという効果を
奏する。
【０１９４】同様に、第２の送受信部の第２の多重クロ
ック回路は内部で得られる第２の同期検出信号に基づ
き、第１の送受信部の第１の同期ループ回路のロック状
態が推測されるまで第２の多重クロックとして第２のク
ロック自体を出力することができるため、第１の送受信
部の第１のクロックリカバリ回路の第１の同期ループ回
路は誤動作なく早期にロック状態となるという効果を奏
する。
ック回路は内部で得られる第２の同期検出信号に基づ
き、第１の送受信部の第１の同期ループ回路のロック状
態が推測されるまで第２の多重クロックとして第２のク
ロック自体を出力することができるため、第１の送受信
部の第１のクロックリカバリ回路の第１の同期ループ回
路は誤動作なく早期にロック状態となるという効果を奏
する。
【０１９５】また、第１及び第２の多重クロック回路は
それぞれ内部で得られる第１及び第２の同期検出信号に
基づき第１及び第２の多重クロックの内容を変更してい
るため、外部との信号授受用の外部信号線の追加は全く
必要ない。
それぞれ内部で得られる第１及び第２の同期検出信号に
基づき第１及び第２の多重クロックの内容を変更してい
るため、外部との信号授受用の外部信号線の追加は全く
必要ない。
【図１】 この発明の実施の形態１であるデジタルデー
タ伝送システムの全体構成を示す説明図である。
タ伝送システムの全体構成を示す説明図である。
【図２】 図１の送信部におけるクロック多重回路の内
部構成を示す回路図である。
部構成を示す回路図である。
【図３】 図２のクロック多重回路の動作を示すタイミ
ング図である。
ング図である。
【図４】 図１の受信部における信号分離回路の構成を
示すブロック図である。
示すブロック図である。
【図５】 図４のクロックリカバリ回路の内部構成を示
すブロック図である。
すブロック図である。
【図６】 図４のフレームパルス信号分離回路の内部構
成を示す回路図である。
成を示す回路図である。
【図７】 図６のフレームパルス信号分離回路の動作を
示すタイミング図である。
示すタイミング図である。
【図８】 実施の形態２の信号分離回路の構成を示すブ
ロック図である。
ロック図である。
【図９】 図８のクロックリカバリ回路の一部を示す回
路図である。
路図である。
【図１０】 図８のクロックリカバリ回路の動作を示す
タイミング図である。
タイミング図である。
【図１１】 実施の形態３のクロックリカバリ回路の一
部を示す回路図である。
部を示す回路図である。
【図１２】 実施の形態４のクロックリカバリ回路の一
部を示す回路図である。
部を示す回路図である。
【図１３】 実施の形態５のクロックリカバリ回路の一
部を示す回路図である。
部を示す回路図である。
【図１４】 図１３のクロックリカバリ回路の動作を示
すタイミング図である。
すタイミング図である。
【図１５】 この発明の実施の形態６であるデジタルデ
ータ伝送システムの全体構成を示す説明図である。
ータ伝送システムの全体構成を示す説明図である。
【図１６】 図１５の受信部における信号分離回路の構
成を示すブロック図である。
成を示すブロック図である。
【図１７】 図１６のフレームパルス信号分離回路の内
部構成の一部を示すブロック図である。
部構成の一部を示すブロック図である。
【図１８】 図１６のクロックリカバリ回路の内部構成
を示すブロック図である。
を示すブロック図である。
【図１９】 実施の形態７の信号分離回路の構成を示す
ブロック図である。
ブロック図である。
【図２０】 図１９のクロックリカバリ回路の内部構成
を示すブロック図である。
を示すブロック図である。
【図２１】 実施の形態８のクロックリカバリ回路の内
部構成を示すブロック図である。
部構成を示すブロック図である。
【図２２】 実施の形態９のクロック多重回路の内部構
成を示す回路図である。
成を示す回路図である。
【図２３】 図２２のクロック多重回路の動作を示すタ
イミング図である。
イミング図である。
【図２４】 実施の形態１０のクロックリカバリ回路の
内部構成の一部を示すブロック図である。
内部構成の一部を示すブロック図である。
【図２５】 実施の形態１０の第１の利用例を示すブロ
ック図である。
ック図である。
【図２６】 実施の形態１０の第２の利用例を示すブロ
ック図である。
ック図である。
【図２７】 実施の形１１のクロック多重回路の内部構
成を示す回路図である。
成を示す回路図である。
【図２８】 図２７のクロック多重回路の動作を示すタ
イミング図である。
イミング図である。
【図２９】 実施の形態１２のクロックリカバリ回路の
内部構成の一部を示すブロック図である。
内部構成の一部を示すブロック図である。
【図３０】 図２９のクロックリカバリ回路の動作を示
すタイミング図である。
すタイミング図である。
【図３１】 従来のデジタルデータ伝送システムの構成
を示す説明図である。
を示す説明図である。
【図３２】 従来のフレームパルス信号及びクロックの
送信例を示すタイミング図である。
送信例を示すタイミング図である。
【図３３】 従来のデジタルデータ伝送システムの構成
を示す説明図である。
を示す説明図である。
１，２，１１〜１３ ハーフラッチ（ＨＬ）、３ フリ
ップフロップ（ＦＦ）、４ 位相比較器（ＰＣ）、５
チャージポンプ（ＣＰ）、６ ループフィルタ（Ｌ
Ｆ）、７，９，２１，２２ 可変遅延線、８ 電圧制御
発振器（ＶＣＯ）、１４ 選択回路、２３ 多数決回
路、２４ ロック検出回路、３０，３０−１〜３０−
Ｎ，３０Ｂ−１〜３０Ｂ−Ｎ 送信部、３６ クロック
多重回路、４０，４０Ａ，４０Ｂ 受信部、４６，７０
信号分離回路、４７，４７Ａ，８０，８１ クロック
リカバリ回路、４８，ＦＤ１〜ＦＤＮ フレームパルス
信号分離回路。
ップフロップ（ＦＦ）、４ 位相比較器（ＰＣ）、５
チャージポンプ（ＣＰ）、６ ループフィルタ（Ｌ
Ｆ）、７，９，２１，２２ 可変遅延線、８ 電圧制御
発振器（ＶＣＯ）、１４ 選択回路、２３ 多数決回
路、２４ ロック検出回路、３０，３０−１〜３０−
Ｎ，３０Ｂ−１〜３０Ｂ−Ｎ 送信部、３６ クロック
多重回路、４０，４０Ａ，４０Ｂ 受信部、４６，７０
信号分離回路、４７，４７Ａ，８０，８１ クロック
リカバリ回路、４８，ＦＤ１〜ＦＤＮ フレームパルス
信号分離回路。
フロントページの続き (72)発明者 吉村 勉 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (18)
- 【請求項１】 フレーム同期方式で送信部と受信部との
間でデジタルデータの送受信を行うデジタルデータ伝送
システムであって、 前記送信部は、 フレーム同期用のフレームパルス信号を所定の周期を有
するクロックに多重化して多重クロックを前記受信部に
出力するクロック多重回路を有し、 前記受信部は、 前記多重クロックに関連した基準信号と比較用出力信号
との同期処理を行う同期ループ回路を用いて前記多重ク
ロックから前記クロックの再生処理を行って得られるリ
カバリクロックを供給するクロックリカバリ回路と、 前記リカバリクロックを用いて前記多重クロックから前
記フレームパルス信号の分離処理を行って得られるリカ
バリフレームパルス信号を供給するフレームパルス信号
分離回路とを有することを特徴とするデジタルデータ伝
送システム。 - 【請求項２】 前記クロック多重回路は、 前記クロック及び前記フレームパルス信号を受け、前記
フレームパルス信号の活性状態の期間を検出すると少な
くとも前記所定の周期の間、前記クロックを固定値にマ
スクする整形処理を行い、それ以外の期間において前記
クロックをそのまま前記多重クロックとして出力するク
ロック整形手段を含む、請求項１記載のデジタルデータ
伝送システム。 - 【請求項３】 前記クロック整形手段は、イネーブル信
号をさらに受け、該イネーブル信号が非活性状態のとき
前記整形処理を無効にして強制的に前記クロックをその
まま前記多重クロックとして出力するイネーブル手段を
含む、請求項２記載のデジタルデータ伝送システム。 - 【請求項４】 前記クロックリカバリ回路は、 前記多重クロックと前記リカバリクロックとの位相を比
較する位相比較手段と、 前記位相比較手段の位相比較結果に基づき制御信号を出
力する制御信号出力手段と、 前記制御信号に基づく発振周波数で前記リカバリクロッ
クを発生する発振手段とを備え、前記位相比較手段、前
記制御信号出力手段及び前記発振手段によって前記多重
クロックと前記リカバリクロックとの位相同期処理を行
うＰＬＬ回路を構成し、前記同期ループ回路は前記ＰＬ
Ｌ回路を含み、前記基準信号は前記多重クロックを含
み、前記比較用出力信号は前記リカバリクロックを含
む、請求項２記載のデジタルデータ伝送システム。 - 【請求項５】 前記クロックリカバリ回路は、 前記リカバリフレームパルス信号を受け、前記リカバリ
フレームパルス信号が活性状態を指示するとき、前記位
相同期処理を無効とするマスク手段をさらに含む、請求
項４記載のデジタルデータ伝送システム。 - 【請求項６】 前記クロックリカバリ回路は、 前記多重クロックと前記リカバリクロックとが同期した
か否かを検出し、同期を検出すると前記位相同期処理を
無効とする同期検出手段をさらに含む、請求項４記載の
デジタルデータ伝送システム。 - 【請求項７】 前記クロックリカバリ回路は、 前記多重クロックと遅延多重クロックとの位相を比較す
る位相比較手段と、 前記位相比較手段の位相比較結果に基づき制御信号を出
力する制御信号出力手段と、 前記制御信号に基づき、前記多重クロックを前記所定の
周期のｎ倍（ｎは自然数）遅延させて前記遅延多重クロ
ックを出力する可変遅延手段とを備え、前記位相比較手
段、前記制御信号出力手段及び前記可変遅延手段によっ
て前記多重クロックと前記遅延多重クロックとの遅延同
期処理を行うＤＬＬ回路を構成し、前記同期ループ回路
は前記ＤＬＬ回路を含み、前記基準信号は前記多重クロ
ックを含み、前記比較用出力信号は前記遅延多重クロッ
クを含み、 前記多重クロックと前記遅延多重クロックとの論理和を
とって前記リカバリクロックを出力する論理和手段をさ
らに備える、請求項２記載のデジタルデータ伝送システ
ム。 - 【請求項８】 前記クロックリカバリ回路は、 前記多重クロックとは独立したシステムクロックと発振
信号との位相を比較する位相比較手段と、 前記位相比較手段の位相比較結果に基づき制御信号を出
力する制御信号出力手段と、 前記制御信号に基づく発振周波数で前記発振信号を発生
する発振手段と、 前記制御信号に基づき、前記多重クロックを前記所定の
周期遅延させて遅延多重クロックを出力する可変遅延手
段とを備え、前記位相比較手段、前記制御信号出力手段
及び前記発振手段によって前記システムクロックと前記
発振信号との位相同期処理を行うＰＬＬ回路を構成し、
前記同期ループ回路は前記ＰＬＬ回路を含み、前記基準
信号は前記システムクロックを含み、前記比較用出力信
号は前記発振信号を含み、 前記多重クロックと前記遅延多重クロックとの論理和を
とって前記リカバリクロックを出力する論理和手段をさ
らに備える、請求項２記載のデジタルデータ伝送システ
ム。 - 【請求項９】 前記フレームパルス信号分離回路は、 前記多重クロックの値が前記固定値を前記所定の周期維
持するか否かを検出し、維持する場合に活性状態としそ
れ以外の場合を非活性状態とした前記リカバリフレーム
パルス信号を出力する固定値検出手段を含む、請求項２
記載のデジタルデータ伝送システム。 - 【請求項１０】 前記クロック多重回路は、 前記クロック及び前記フレームパルス信号を受け、前記
フレームパルス信号の活性状態期間を検出すると前記ク
ロックの周期を前記所定の期間の２倍にする整形処理を
行って前記多重クロックを出力するクロック整形手段を
含む、請求項１記載のデジタルデータ伝送システム。 - 【請求項１１】 前記クロックリカバリ回路は、 前記多重クロック、第１及び第２の遅延多重クロックの
うち２つのクロックを時間的に早い順に第１及び第２の
比較用信号として受け、前記第１及び第２の比較用信号
間における位相を比較する位相比較手段と、 前記位相比較手段の位相比較結果に基づき制御信号を出
力する制御信号出力手段と、 前記制御信号に基づき、前記多重クロックを前記所定の
周期のｎ倍（ｎは自然数）遅延させて前記第１の遅延多
重クロックを出力する第１の可変遅延手段と、 前記制御信号に基づき、前記第１の遅延多重クロックを
前記所定の周期のｎ倍遅延させて前記第２の遅延多重ク
ロックを出力する第２の可変遅延手段とを備え、 前記位相比較手段、前記制御信号出力手段並びに前記第
１及び第２の可変遅延手段のうちの少なくとも一方によ
って前記第１及び第２の比較用信号間における遅延同期
処理を行うＤＬＬ回路を構成し、前記同期ループ回路は
前記ＤＬＬ回路を含み、前記基準信号は前記第１の比較
用信号を含み、前記比較用出力信号は前記第２の比較用
信号を含み、 時々刻々得られる前記多重クロック、前記第１及び第２
の遅延多重クロックの３つの信号値のうち、２つ以上の
信号値を前記リカバリクロックの信号値として出力する
多数決手段をさらに備える、請求項１０記載のデジタル
データ伝送システム。 - 【請求項１２】 前記クロックリカバリ回路は、 前記多重クロックとは独立したシステムクロックと発振
信号との位相を比較する位相比較手段と、 前記位相比較手段の位相比較結果に基づき制御信号を出
力する制御信号出力手段と、 前記制御信号に基づく発振周波数で前記発振信号を発生
する発振手段と、 前記制御信号に基づき、前記多重クロックを前記所定の
周期遅延させて第１の遅延多重クロックを出力する第１
の可変遅延手段と、 前記制御信号に基づき、前記第１の遅延多重クロックを
前記所定の周期遅延させて第２の遅延多重クロックを出
力する第２の可変遅延手段とを備え、 前記位相比較手段、前記制御信号出力手段及び発振手段
によって前記システムクロックと前記発振信号との位相
同期処理を行うＰＬＬ回路を構成し、前記同期ループ回
路は前記ＰＬＬ回路を含み、前記基準信号は前記システ
ムクロックを含み、前記比較用出力信号は前記発振信号
を含み、 時々刻々得られる前記多重クロック、前記第１及び第２
の遅延多重クロックの３つの信号値のうち、２つ以上の
信号値を前記リカバリクロックの信号値として出力する
多数決手段をさらに備える、請求項１０記載のデジタル
データ伝送システム。 - 【請求項１３】 フレーム同期方式で第１〜第Ｎの送信
部と受信部との間でデジタルデータの送受信を行うデジ
タルデータ伝送システムであって、 前記第１〜第Ｎの送信部は、それぞれフレーム同期用の
第１〜第Ｎのフレームパルス信号を、第１〜第Ｎの周期
を有する第１〜第Ｎのクロックにそれぞれ多重化して第
１〜第Ｎの多重クロックを前記受信部に出力するクロッ
ク多重回路を有し、 前記受信部は、 前記第１の多重クロックに関連した基準信号と比較用出
力信号との同期処理を行う同期ループ回路を用いて前記
第１〜第Ｎの多重クロックから前記第１〜第Ｎのクロッ
クの再生処理を行って得られる第１〜第Ｎのリカバリク
ロックを供給するクロックリカバリ回路と、 各々が、前記第１〜第Ｎのリカバリクロックを用いて前
記第１〜第Ｎの多重クロックから前記第１〜第Ｎのフレ
ームパルス信号の分離処理を行って第１〜第Ｎのリカバ
リフレームパルス信号を供給する第１〜第Ｎのフレーム
パルス信号分離回路とを有する、ことを特徴とするデジ
タルデータ伝送システム。 - 【請求項１４】 前記クロックリカバリ回路は、前記同
期ループ回路により前記基準信号と前記比較用出力信号
とが同期したか否かを検出して、同期するロック状態で
あるか同期しない非ロック状態であるかを示す同期検出
信号を前記第１の送信部に出力する同期検出機能を有
し、 前記第１の送信部の前記クロック多重回路は前記同期検
出信号を受け、前記同期検出信号が非ロック状態を指示
するとき強制的に前記第１のクロックをそのまま前記第
１の多重クロックとして出力し、ロック状態を指示する
とき前記第１のフレームパルス信号を前記第１のクロッ
クに多重化して前記第１の多重クロックを出力するイネ
ーブル機能を有する、請求項１３記載のデジタルデータ
伝送システム。 - 【請求項１５】 前記クロックリカバリ回路は、 前記第１の多重クロックと第１の遅延多重クロックとの
位相を比較する位相比較手段と、 前記位相比較手段の位相比較結果に基づき制御信号を出
力する制御信号出力手段と、 各々が共通の前記制御信号に基づき、第１〜第Ｎの多重
クロックをそれぞれ前記第１〜第Ｎの周期のｎ倍（ｎは
自然数）遅延させて第１〜第Ｎの遅延多重クロックを供
給する第１〜第Ｎの可変遅延手段と、 各々が前記第１〜第Ｎの多重クロックそれぞれと前記第
１〜第Ｎの遅延多重クロックそれぞれとの論理和とって
前記第１〜第Ｎのリカバリクロックを出力する第１〜第
Ｎの論理和手段とを備え、 前記位相比較手段、前記制御信号出力手段及び前記第１
の可変遅延手段によって前記第１の多重クロックと前記
第１の遅延多重クロックとの遅延同期処理を行うＤＬＬ
回路を構成し、前記同期ループ回路は前記ＤＬＬ回路を
含み、前記基準信号は前記第１の多重クロックを含み、
前記比較用出力信号は前記第１の遅延多重クロックを含
む、請求項１３記載のデジタルデータ伝送システム。 - 【請求項１６】 前記クロックリカバリ回路は、 前記第１〜第Ｎの多重クロックと独立したシステムクロ
ックと発振信号との位相を比較する位相比較手段と、 前記位相比較手段の位相比較結果に基づき制御信号を出
力する制御信号出力手段と、 前記制御信号に基づく発振周波数で前記発振信号を発生
する発振手段と、 各々が共通の前記制御信号に基づき、第１〜第Ｎの多重
クロックをそれぞれ前記第１〜第Ｎの周期遅延させて第
１〜第Ｎの遅延多重クロックを供給する第１〜第Ｎの可
変遅延手段と、 各々が前記第１〜第Ｎの多重クロックと前記第１〜第Ｎ
の遅延多重クロックとの論理和とって前記第１〜第Ｎの
リカバリクロックをそれぞれ出力する第１〜第Ｎの論理
和手段とを備え、 前記位相比較手段、前記制御信号出力手段及び前記発振
手段によって前記システムクロックと前記発振信号との
位相同期処理を行うＰＬＬ回路を構成し、前記同期ルー
プ回路は前記ＰＬＬ回路を含み、前記基準信号は前記シ
ステムクロックを含み、前記比較用出力信号は前記発振
信号を含む、請求項１３記載のデジタルデータ伝送シス
テム。 - 【請求項１７】 前記第ｉ（ｉ＝１〜Ｎ）のフレームパ
ルス信号分離回路は、 第ｉの多重クロックの値が前記固定値を前記第ｉの周期
維持するか否かを検出し、維持する場合に活性状態とし
それ以外の場合を非活性状態とした前記第ｉのリカバリ
フレームパルス信号を出力する固定値検出手段を含む、
請求項１３記載のデジタルデータ伝送システム。 - 【請求項１８】 フレーム同期方式で第１及び第２の送
受信部との間でデジタルデータの送受信を行うデジタル
データ伝送システムであって、 前記第１の送受信部は、 フレーム同期用の第１のフレームパルス信号を所定の周
期を有する第１のクロックに多重化して第１の多重クロ
ックを前記第２の送受信部に出力する第１のクロック多
重回路を有し、 前記第２の送受信部は、 フレーム同期用の第２のフレームパルス信号を前記所定
の周期を有する第２のクロックに多重化して第２の多重
クロックを前記第１の送受信部に出力する第２のクロッ
ク多重回路を有し、 前記第１の送受信部は、 前記第２の多重クロックに関連した第１の基準信号と第
１の比較用出力信号との同期処理を行う第１の同期ルー
プ回路を用いて前記第２の多重クロックから前記第２の
クロックの再生処理を行って得られる第１のリカバリク
ロックを供給する第１のクロックリカバリ回路をさらに
有し、前記第１のクロックリカバリ回路は、前記第１の
基準信号と前記第１の比較用出力信号とが同期したか否
かを検出して、同期するロック状態であるか同期しない
非ロック状態であるかを示す第１の同期検出信号を出力
する同期検出機能を有し、 前記第１のリカバリクロックを用いて前記第２の多重ク
ロックから前記第２のフレームパルス信号の分離処理を
行って得られる第１のリカバリフレームパルス信号を供
給する第１のフレームパルス信号分離回路をさらに有
し、 前記第２の送受信部は、 前記第１の多重クロックに関連した第２の基準信号と第
２の比較用出力信号との同期処理を行う第２の同期ルー
プ回路を用いて前記第１の多重クロックから前記第１の
クロックの再生処理を行って得られる第２のリカバリク
ロックを供給する第２のクロックリカバリ回路をさらに
有し、前記第２のクロックリカバリ回路は、前記第２の
基準信号と前記第２の比較用出力信号とが同期したか否
かを検出して、同期するロック状態であるか同期しない
非ロック状態であるかを示す第２の同期検出信号を出力
する同期検出機能を有し、 前記第２のリカバリクロックを用いて前記第１の多重ク
ロックから前記第１のフレームパルス信号の分離処理を
行って得られる第２のリカバリフレームパルス信号を供
給する第２のフレームパルス信号分離回路をさらに有
し、 前記第１の送信部の前記第１のクロック多重回路は、 前記第１の同期検出信号を受け、前記第１の同期検出信
号が非ロック状態のとき強制的に前記第１のクロックを
そのまま前記第１の多重クロックとして出力し、ロック
状態のとき前記第１のフレームパルス信号を前記第１ク
ロックに多重化して前記第１の多重クロックを出力する
イネーブル機能を有し、 前記第２の送信部の前記第２のクロック多重回路は、 前記第２の同期検出信号を受け、前記第２の同期検出信
号が非ロック状態のとき強制的に前記第２のクロックを
そのまま前記第２の多重クロックとして出力し、ロック
状態のとき前記第２のフレームパルス信号を前記第２ク
ロックに多重化して前記第２の多重クロックを出力する
イネーブル機能を有する、デジタルデータ伝送システ
ム。
Priority Applications (2)
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|---|---|---|---|
| JP23245997A JPH1174878A (ja) | 1997-08-28 | 1997-08-28 | デジタルデータ伝送システム |
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Applications Claiming Priority (1)
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| JP23245997A JPH1174878A (ja) | 1997-08-28 | 1997-08-28 | デジタルデータ伝送システム |
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| JPH1174878A true JPH1174878A (ja) | 1999-03-16 |
Family
ID=16939624
Family Applications (1)
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