JP4938217B2 - 異なったモードにおけるクロックスキューを選択的に補正する位相ロックループ（ｐｌｌ）回路 - Google Patents

Description

本発明は、異なったモードにおけるクロックスキューを選択的に補正する位相ロックループ回路に関する。

位相ロックループ（ＰＬＬ）回路は周波数制御のために使用されることができる。ＰＬＬ回路は周波数増倍装置、復調装置、トラッキング発生装置、或いはクロック再生回路として構成されることができる。ＰＬＬ回路は入力信号の周波数に一致した発振器周波数を生成することにより動作する。ロック状態において入力信号の僅かな変化はまず入力信号と発振器周波数との間の位相の変化として現れる。この位相のシフトは入力信号における変化に一致させるようにＰＬＬの局部発振器の周波数を変化させるためのエラー信号として作用する。

クロック発生回路から他へ送られたクロック信号は、クロック発生回路の下流でその通路中の回路部品を通過するとき遅延される可能性がある。これらの遅延は、２つのクロック発生回路から出力された信号間にオフセットまたはスキューを生成する。ＰＬＬ回路はこのスキューを減少させるために使用される。

多重選択可能なフィードバックを含む位相ロックループ（ＰＬＬ）回路は、外部クロック信号と内部クロック信号との間のクロックスキューを補正するために使用されることができる。このクロックスキューは、少なくとも部分的に、クロック信号路中の遅延誘起素子によって生じる可能性がある。この動作モードでは、モード選択装置はクロックツリーを含むフィードバック路を選択して、それによりＰＬＬ回路はクロックツリーによって生成された遅延を補正することができる。

モード選択装置は別の動作モードでは別のフィードバック路を選択することができ、それにおいてはある量のスキューがそのモードのクロック方式に対して望まれる。選択されたフィードバック路はＰＬＬフィードバック路中に付加的な遅延を導入するバッファのストリングのような付加的な遅延誘起素子を含んでいてもよい。付加的な遅延はクロックツリーにより導入されたスキューに対して過度の補償を行わせ、それによって外部クロック信号と内部クロック信号との間に所望のクロックスキューを生成させる。

図１は本発明の実施形態による位相ロックループ（ＰＬＬ）回路100 を示している。このＰＬＬ回路は、外部クロック信号、例えばシステムクロックが装置105 、例えばＡＳＩＣ（用途特定集積回路）のピン110 に入力され、クロックツリー115 中の一連のバッファ（例えばフリップフロップ）を通過するとき装置105 、例えばＡＳＩＣ中で発生するクロックスキューを消去するために使用されることができる。クロックツリー115 中のバッファは遅延を生じてそれにより図２に示されるように外部クロックの立上りエッジ210 と内部クロックの立上りエッジ215 との間にスキュー205 を生成する可能性がある。スキューされた特性の影響には、ＡＳＩＣ105 により発生された信号が内部クロックを使用するとき、チップの外部の外部クロックエッジにより抽出されなければならない信号を発生するために、入力／出力（Ｉ／Ｏ）タイミングバシェットの減少が含まれている。

外部クロック信号220 はピン110 に入力される。ＰＬＬ130 に入力される信号135 は基準信号として作用する。ＰＬＬ130 は入力信号135 とフィードバック信号140 との間のスキューに対して補正する。このスキューはフィードバック路中で導入される遅延によって生じる。遅延の原因の１つはクロックツリー115 中のバッファである。最大の遅延を有するバッファからの信号はタップ点で分岐されてＰＬＬ130 へフィードバックされることができる。

装置105 は異なったタイミング要求を有する異なったモードで動作する。例えば、装置105 は異なった形式のバスインターフェースによって外部装置と通信することができる。装置105 はＰＣＩ（周辺装置インターフェース−通常）モードおよびＰＣＩ−Ｘ（ＰＣＩ拡張）モードで動作することができ、それらはクロック方式が異なってもよい。１つのモードでは外部クロック信号と内部クロック信号との間のクロックスキューは消去されることが好ましいかもしれない。しかしながら、別のあるモードでは、外部クロック信号と内部クロック信号との間にある量のスキューを導入することが望まれる可能性がある。ＰＬＬ回路100 は付加的なフィードバック路を有していてもよく、それはスキューを消去させてもよく、或いは外部クロック信号と内部クロック信号との間の所望された程度のスキューを生成してもよい。異なったフィードバック路はマルチプレクサ160 にモード選択信号を与えることにより選択されることもできる。

フィードバック路中に付加的な遅延を導入するためにＰＬＬ130 はクロックツリー115 により生成されたスキューに対して過度の補正を行わせることもできる。付加的な遅延の量、およびしたがっては過度の補正およびスキューの程度はフィードバック路中のバッファのストリングを付加することにより制御されることができる。

外部クロック信号220 はＰＬＬ130 に入力される前に入力パッド162 および入力バッファ164 を通過する。これらの部品は遅延を導入し、外部クロック信号と入力信号135 との間にスキュー205 を生じる。バッファのストリング150 を含むフィードバック路は外部クロック信号220 と内部クロック信号225 との間のスキューを消去するために使用されることができる。入力信号からの最大のオフセットを有するクロックツリー中のバッファ、すなわち最悪のバッファからの信号はタップで分岐されてＰＬＬ130 に送られてクロックツリー115 により導入された遅延を補正する。

付加的な遅延はストリング150 中のバッファおよびフィードバックバッファ155 によりフィードバック路中に導入されて、入力パッド162 と入力バッファ164 により入力信号に導入された遅延によって生じた外部クロック信号220 と入力信号225 との間のスキューを考慮に入れることが可能である。付加的なバッファは入力信号135 とフィードバック信号140 との間のスキューを入力パッド162 および入力バッファ164 により導入された遅延を除去する程度に過度に補正させる。したがって、このモードにおいて、ＰＬＬ回路100 は図２に示されているように内部クロックから外部クロック信号220 と内部クロック信号225 との間のスキュー205 を補正する。

バッファのストリング180 を含むフィードバック路ではクロックツリー115 はバイパスされ、したがってフィードバック信号140 中の遅延に対する影響はない。ストリング180 中のバッファの数は、外部クロック信号220 と内部クロック信号225 との間に所望のスキュー230 が生成されるように遅延を導入するように選択される。

バッファのストリング185 を含むフィードバック路では、フィードバック信号はクロックツリー115 中のバッファからタップで分岐され、その後バッファのストリング185 中へ供給される。分岐されたバッファと、ストリング180 中のバッファの数とは、外部クロック信号220 と内部クロック信号225 との間の別の所望されるスキュー235 を回路に生成させるためにこれらの部品により遅延が導入されるように選択されることができる。

多くの実施形態が説明された。しかしながら、本発明の技術的範囲を逸脱することなく種々の変形、変更が行われることができることを理解すべきである。したがって、その他の実施形態変も特許請求の範囲に規定された本発明の技術的範囲に含まれる。

装置のＰＬＬ回路のブロック図。 装置に入力される外部クロック信号と異なる動作モードで装置中で発生される内部クロック信号との間の関係を示すタイミング図。

Claims (10)

1. 第１のクロック信号を受信するように動作する入力ノードと、
   第２のクロック信号を受信するように動作する出力ノードと、
   第１の遅延誘起素子を含んでいる、入力ノードと出力ノードとの間のクロック信号路と、
   第１のフィードバック路と第２のフィードバック路とを含んでいる位相ロックループ回路と、
   前記第1と第２のフィードバック路の１つを選択するように動作するフィードバック路選択装置とを具備し、
   前記第1と第２のフィードバック路はそれぞれ第１のクロック信号と第２のクロック信号との間に異なったスキューを導入するように動作し、
   第１のフィードバック路は、前記第１の遅延誘起素子と、その第１の遅延誘起素子によって生成された入力信号と出力信号との間のスキューに対して過度の補正を行うように動作する１以上の付加的な遅延誘起素子とを備えており、第２のフィードバック路は、前記第１の遅延誘起素子を含んでいない、装置。
2. 第１のフィードバック路は選択されたときに第１のクロック信号と第２のクロック信号との間に実質上スキューが導入されないように構成されている請求項１記載の装置。
3. 第２のフィードバック路は選択されたときに第１のクロック信号と第２のクロック信号との間に所望の程度のスキューが導入されるように構成されている請求項１記載の装置。
4. 前記第１の遅延誘起素子はクロックツリーである請求項１記載の装置。
5. 前記１以上の付加的な遅延誘起素子は複数のバッファによって構成されている請求項１記載の装置。
6. さらに、ＰＬＬ入力ノードを含む位相ロックループ（ＰＬＬ）と、
   入力ノードとＰＬＬ入力ノードとの間の第１のバッファとを含み、
   前記第１のフィードバック路は第１の遅延誘起素子と、出力信号中の第１のバッファにより導入された遅延を補正するために十分な遅延を与えるように動作する第２の遅延誘起素子とを含んでいる請求項５記載の装置。
7. 入力信号を受信するように動作する入力ノードと、
   出力信号を受信するように動作する出力ノードと、
   クロックツリーを含んでいる、入力ノードと出力ノードとの間のクロック信号路と、
   クロックツリーを含んでいる第１のフィードバック路と、バッファのストリングを含んでいる第２のフィードバック路とを含んでいる位相ロックループ回路と、
   第１の動作モードで第１のフィードバック路を選択し、第２の動作モードで第２のフィードバック路を選択するように動作するモード選択装置とを具備し、
   第１の動作モードは前記入力および出力信号間のスキューが実質上存在しないことを必要とするクロック方式を有し、
   前記第２の動作モードは前記入力および出力信号間のスキューを所望の程度にすることを必要とするクロック方式を有しており、
   第２のフィードバック路はクロックツリーを含んでいない、装置。
8. 入力信号を受信するように動作する入力ノードと、
   出力信号を受信するように動作する出力ノードと、
   クロックツリーを含んでいる、入力ノードと出力ノードとの間のクロック信号路と、
   クロックツリーを含んでいる第１のフィードバック路と、バッファのストリングを含んでいる第２のフィードバック路とを含んでいる位相ロックループ回路と、
   第１の動作モードで第１のフィードバック路を選択し、第２の動作モードで第２のフィードバック路を選択するように動作するモード選択装置とを具備し、
   第２のフィードバック路はクロックツリーを含んでいない、装置。
9. 入力信号を受信するように動作する入力ノードと、
   出力信号を受信するように動作する出力ノードと、
   クロックツリーを含んでいる、入力ノードと出力ノードとの間のクロック信号路と、
   クロックツリーを含んでいる第１のフィードバック路と、バッファのストリングを含んでいる第２のフィードバック路とを含んでいる位相ロックループ回路と、
   第１の動作モードで第１のフィードバック路を選択し、第２の動作モードで第２のフィードバック路を選択するように動作するモード選択装置とを具備し、
   位相ロックループ（ＰＬＬ）回路はＰＬＬ入力ノードを含んでおり、さらに、入力ノードとＰＬＬ入力ノードとの間の遅延誘起素子を備えており、
   第２のフィードバック路はクロックツリーを含んでいない、装置。
10. 前記第１のフィードバック路はさらに、第１の遅延誘起素子により生じた入力ノードとＰＬＬ入力ノードとの間の遅延を補正するために十分な遅延を導入するように動作する第２の遅延誘起素子を含んでいる請求項９記載の装置

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