KR20040088029A

KR20040088029A - 상이한 모드의 클럭 스큐를 선택적으로 정정하기 위한위상 동기 루프(ｐｌｌ) 회로

Info

Publication number: KR20040088029A
Application number: KR10-2004-7009124A
Authority: KR
Inventors: 짐 버틀러; 라울 오티자
Original assignee: 에멀럭스 디자인 앤드 매뉴팩처링 코포레이션
Priority date: 2001-12-12
Filing date: 2002-12-12
Publication date: 2004-10-15
Also published as: EP1466404A1; US7227921B2; US6647081B2; KR100994580B1; US20030108138A1; JP2005530219A; US20030156674A1; JP4938217B2; WO2003050944A1; CA2468269A1

Abstract

위상 동기 루프(PLL) 회로(100)는 다수의 선택가능한 피드백, 및 상이한 피드백 경로들을 상이한 동작 모드들로 선택하기 위한 모드 선택기(160)를 포함한다. PLL 회로(100)는 클럭 스큐를 정정하거나 또는 서로다른 동작 모드들에서의 입력과 출력 클럭 신호들 사이의 원하는 정도의 클럭 스큐를 생성한다.

Description

상이한 모드의 클럭 스큐를 선택적으로 정정하기 위한 위상 동기 루프(ＰＬＬ) 회로{PHASE-LOCKED LOOP(PLL) CIRCUIT FOR SELECTIVELY CORRECTING CLOCK SKEW IN DIFFERENT MODES}

위상 동기 루프(PLL) 회로는 주파수 제어에 사용될 수 있다. PLL 회로는 주파수 배율기(frequency multipliers), 복조기, 트래킹 발생기(tracking generators) 또는 클럭 복원 회로들로서 구성될 수 있다. PLL 회로는 입력 신호의 주파수를 정합하기 위한 오실레이터 주파수를 생성함으로써 동작한다. 로킹(locked) 조건에서, 입력 신호의 임의의 작은 변화는 먼저 입력 신호와 오실레이터 주파수 사이의 위상 변화로서 나타난다. 이 위상 시프트는 오류 신호로서 작용하여, 입력 신호의 변화를 정합하기 위한 로컬 PLL 오실레이터의 주파수를 변경시킨다.

클럭 생성 회로로부터 다른 다운스트림 클럭 생성 회로로 전송되는 클럭 신호는 그것이 그의 경로에 있어서 회로 컴포넌트들을 통해 지나감에 따라 지연들을 발생시킬 수 있다. 이 지연들은 2개의 클럭 생성 회로들로부터 출력된 신호들 사이의 오프셋 또는 스큐를 발생할 수 있다. PLL 회로는 이 스큐를 감소시키기 위해 사용될 수 있다.

본 출원은 2001년 12월 12일자로 출원된 미국특허 가출원 제60/340,544호의 우선권의 이익을 주장합니다.

도 1은 장치의 PLL 회로의 블럭도.

도 2는 장치에 들어오는 외부 클럭 신호와 상이한 동작 모드들로 장치에서 생성되는 내부 클럭 신호 사이의 관계를 도시하는 타이밍도.

<개요>

다수의 선택가능한 피드백 경로들을 포함하는 위상 동기 루프(PLL) 회로는 동작 모드에서 외부 클럭 신호와 내부 클럭 신호 사이의 클럭 스큐를 정정하는데 사용될 수 있다. 클럭 스큐는 클럭 신호 경로의 지연-유도(delay-inducing) 구성요소에 의해 적어도 부분적으로 발생될 수 있다. 이 동작 모드에서, 모드 선택기는 클럭 트리를 포함하는 피드백 경로를 선택하여 PLL 회로가 클럭 트리에 의해 발생된 지연을 정정하게 하도록 할 수 있다.

모드 선택기는, 일정한 양의 스큐가 그 모드의 클럭 스킴에 바람직한 다른 동작 모드에서 다른 피드백 경로를 선택할 수 있다. 선택된 피드백 경로는, PLL 피드백 경로로 추가의 지연을 도입하는 버퍼들의 스트링 같이 추가의 지연-유도 구성요소들을 포함할 수 있다. 추가의 지연은 PLL 회로가 클럭 트리에 의해 도입된 스큐를 과도정정하게 함으로써, 외부 클럭 신호와 내부 클럭 신호 사이의 원하는 클럭 스큐를 생성할 수 있다.

도 1은 실시예에 따른 위상 동기 루프(PLL) 회로(100)를 도시한다. PLL 회로는 시스템 클럭 등의 외부 클럭 신호가 ASIC(105)의 핀(110)으로 들어와서 클럭 트리(115)의 일련의 버퍼들(예를 들어, 플립플롭들)을 이동할 때, 장치(105) 예를 들어 ASIC(Application Specific Integrated Circuit)에 발생하는 클럭 스큐를 제거하는데 사용될 수 있다. 클럭 트리(115)의 버퍼들은 지연을 발생시키며, 이 지연은 도 2에 도시된 바와 같이 외부 클럭의 상승 엣지(210)와 내부 클럭의 상승 엣지(215) 사이의 스큐(205)를 발생시킬 수 있다. 스큐된 동작의 효과는, ASIC(105)에 의해 발생된 신호들이 내부 클럭을 사용하여 칩 외측의 외부 클럭 엣지에 의해 샘플링되어야만 하는 신호들을 생성하는 경우에, 감소된 입력/출력(I/O) 타이밍 버젯(timing budget)을 포함한다.

외부 클럭 신호(220)가 핀(110)에 입력된다. PLL(130)에 들어오는 신호(135)는 기준 신호로서 기능한다. PLL(130)은 입력 신호(135)와 피드백 신호(140) 사이의 스큐를 정정한다. 이 스큐는 피드백 경로에 도입된 지연들에 의해 발생될 수 있다. 지연의 한 소스는 클럭 트리(115)의 버퍼들이다. 최대 지연을 갖는 버퍼로부터의 신호는 테핑(tapped)되어 PLL(130)로 피드백된다.

장치(105)는 상이한 타이밍 요구들을 갖는 상이한 모드들에서 동작할 수 있다. 예를 들면, 장치(105)는 다양한 유형들의 버스 인터페이스들을 통하여 외부 장치들과 통신할 수 있다. 장치(105)는 PCI(Peripheral Component Interface-Conventional) 모드, 및 상이한 클럭 스킴들을 가질 수 있는 PCI-X(PCI Enhanced)모드에서 동작할 수 있다. 한 모드에서, 외부 클럭 신호와 내부 클럭 신호 사이의 클럭 스큐를 제거하는 것이 바람직할 수 있다. 그러나, 어떤 모드들에서는, 외부 클럭 신호와 내부 클럭 신호 사이에 일정한 양의 스큐를 도입하는 것이 바람직할 수 있다. PLL 회로(100)는, 외부 및 내부 클럭 신호들 사이의 스큐를 제거하거나 또는 원하는 정도의 스큐를 발생시킬 수 있는 추가의 피드백 경로를 포함할 수 있다. 모드 선택 신호를 멀티플렉서(160)에 제공함으로써 상이한 피드백 경로들을 선택할 수 있다.

피드백 경로에 추가의 지연을 도입하는 것은 클럭 트리(115)에 의해 생성된 스큐를 PLL(130)이 과도정정하게 할 수 있다. 따라서, 추가 지연의 양 및 과도정정 및 스큐의 정도는 피드백 경로에 버퍼들의 스트링을 추가함으로써 제어될 수 있다.

외부 클럭 신호(220)는 PLL(130)로 들어가기 전에 입력 패드(162) 및 입력 버퍼(164)를 통과할 수 있다. 이 컴포넌트들은 지연을 도입하며, 외부 클럭 신호와 입력 신호(135) 사이의 스큐(205)를 발생시킨다. 버퍼들의 스트링(150)을 포함하는 피드백 경로는 외부 클럭 신호(220)와 내부 클럭 신호(225) 사이의 스큐를 제거하는데 사용될 수 있다. 입력 신호로부터 최대 오프셋을 갖는 클럭 트리의 버퍼, 즉 최악의(worst) 버퍼로부터의 신호는 태핑되어 PLL(130)로 전송되어 클럭 트리(115)에 의해 도입된 지연을 정정할 수 있다.

추가의 지연은, 스트링(150)의 버퍼들에 의해 피드백 경로로, 및 입력 패드(162)와 입력 버퍼(164)에 의해 입력 신호에 도입된 지연에 의해 발생된, 외부클럭 신호(220)와 입력 신호(135) 사이의 스큐를 설명하기 위해 피드백 버퍼(155)로 도입될 수 있다. 추가의 버퍼들은 PLL(130)이 입력 신호(135)와 피드백 신호(140) 사이의 스큐를, 입력 패드(162) 및 입력 버퍼(164)에 의해 도입된 지연을 무효로하는 정도까지 과도정정하게 할 수 있다. 따라서, 이 모드에서, 도 2에 도시된 바와 같이, PLL 회로(100)는 내부 클럭으로부터, 외부 클럭 신호(220)와 입력 클럭 신호(225) 사이의 스큐를 정정한다

버퍼들의 스트링(180)을 포함하는 피드백 경로에서, 클럭 트리(115)는 바이패스 될 수 있으며, 따라서 피드백 신호(140)의 지연에 기여하지 않을 수 있다. 스트링(180)의 버퍼들의 수는 외부 클럭 신호(220)와 내부 클럭 신호(225) 사이의 원하는 스큐(230)를 생성하는 지연을 도입하도록 선택될 수 있다.

버퍼들의 스트링(185)을 포함하는 피드백 경로에서, 피드백 신호는 클럭 트리의 버퍼로부터 태핑되고, 그 후에 버퍼들의 스트링(185)으로 공급될 수 있다. 태핑된 버퍼및 스트링(180)의 버퍼들의 수는 이 컴포넌트들에 의해 도입된 지연에 의해 회로가 외부 클럭 신호(220)와 내부 클럭 신호(225) 사이의 다른 원하는 스큐(235)를 발생하게 된다.

다수의 실시예들이 기술되었다. 그럼에도 불구하고, 본 발명의 사상 및 범위로부터 벗어나지 않으면서 다양한 변경을 행할 수 있다는 것을 이해할 것이다. 따라서, 그밖의 실시예들은 첨부하는 특허청구범위의 범위 내에 있다.

Claims

제1 위상 동기 루프(phase-locked loop) 회로의 피드백 경로를 선택하는 것에 응답하여 제1 클럭 신호와 제2 클럭 신호 사이의 스큐(skew)를 정정하는 단계; 및

제2 위상 동기 루프 회로의 피드백 경로를 선택하는 것에 응답하여 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이에 원하는 정도의 스큐(desired degree of skew)를 도입하는 단계

를 포함하는 방법.
제1항에 있어서,

상기 원하는 정도의 스큐를 도입하는 단계는 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이의 회로 경로에서의 지연에 대해 과도정정(overcorrecting)하는 단계를 포함하는 방법.
제1항에 있어서,

상기 원하는 정도의 스큐를 도입하는 단계는 상기 제2 위상 동기 루프 피드백 경로에 하나 이상의 추가의 지연-유도 구성요소들을 추가하는 단계를 포함하는 방법.
제1 클럭 신호를 수신하도록 동작하는 입력 노드;

제2 클럭 신호를 수신하도록 동작하는 출력 노드;

제1 피드백 경로 및 제2 피드백 경로를 포함하는 위상 동기 루프 회로 - 상기 피드백 경로들의 각각은 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이에 상이한 정도의 스큐를 도입하도록 동작함 -; 및

상기 피드백 경로들 중 하나를 선택하도록 동작하는 피드백 경로 선택기

를 포함하는 장치.
제4항에 있어서,

상기 제1 피드백 경로는, 선택되었을 때, 상기 제1 및 상기 제2 클럭 신호들 사이에 실질적으로 스큐를 도입하지 않도록 동작하는 장치.
제4항에 있어서,

상기 제2 피드백 경로는, 선택되었을 때, 상기 제1 및 상기 제2 클럭 신호들 사이에 원하는 정도의 스큐를 도입하도록 동작하는 장치.
제4항에 있어서,

상기 입력 노드와 상기 출력 노드 사이에 클럭 신호 경로를 더 포함하며, 상기 클럭 신호 경로는 제1 지연-유도(delay-inducing) 구성요소를 포함하며,

상기 제2 피드백 경로는 상기 제1 지연-유도 구성요소를 포함하며, 하나 이상의 추가의 지연-유도 구성요소들은 상기 제1 지연-유도 구성요소에 의해 발생된 상기 입력 신호와 상기 출력 신호 사이의 스큐를 과도정정하도록 동작하는 장치.
제7항에 있어서,

상기 제1 지연-유도 구성요소는 클럭 트리를 포함하는 장치.
제7항에 있어서,

상기 하나 이상의 추가의 지연-유도 구성요소들은 복수의 버퍼를 포함하는 장치.
제9항에 있어서,

PLL 입력 노드를 포함하는 위상 동기 루프(PLL); 및

상기 입력 노드와 상기 PLL 입력 노드 사이의 제1 버퍼

를 더 포함하며,

상기 제1 피드백 경로는 상기 출력 신호의 상기 제1 버퍼가 도입한 지연을 정정하기에 충분한 지연을 제공하도록 동작하는 제1 지연-유도 구성요소 및 제2 지연-유도 구성요소를 포함하는 장치.
입력 신호를 수신하도록 동작하는 입력 노드;

출력 신호를 수신하도록 동작하는 출력 노드;

상기 입력 노드와 상기 출력 노드 사이의 클럭 신호 경로 - 상기 클럭 신호 경로는 클럭 트리를 포함함 -; 및

위상 동기 루프 회로 - 상기 위상 동기 루프 회로는,

상기 클럭 트리를 포함하는 제1 피드백 경로,

버퍼들의 스트링을 포함하는 제2 피드백 경로, 및

제1 동작 모드에서 상기 제1 피드백 경로를 선택하고 제2 동작 모드에서 상기 제2 피드백 경로를 선택하도록 동작하는 모드 선택기를 포함함 -

를 포함하는 장치.
제11항에 있어서,

상기 제1 동작 모드는 상기 입력 신호와 출력 신호 사이에 실질적으로 스큐를 필요로 하지 않는 클럭킹 스킴(clocking scheme)을 가지며,

상기 제2 동작 모드는 상기 입력 신호와 출력 신호 사이의 소정의 스큐를 필요로 하는 클럭킹 스킴을 갖는 장치.
제11항에 있어서,

상기 제2 피드백 경로는 상기 클럭 트리를 포함하는 장치.
제11항에 있어서,

상기 위상 동기 루프(PLL) 회로는 PLL 입력 노드를 포함하며,

상기 입력 노드와 상기 PLL 입력 노드 사이에 지연-유도 구성요소를 더 포함하는 장치.
제14항에 있어서,

상기 제1 피드백 경로는, 상기 제1 지연-유도 구성요소에 의해 발생된 상기 입력 노드와 상기 PLL 노드 사이의 지연을 정정하기에 충분한 지연을 도입하도록 동작하는 제2 지연-유도 구성요소를 더 포함하는 장치.