JPH0760353B2 - コンピュータ・システム - Google Patents
コンピュータ・システムInfo
- Publication number
- JPH0760353B2 JPH0760353B2 JP3133231A JP13323191A JPH0760353B2 JP H0760353 B2 JPH0760353 B2 JP H0760353B2 JP 3133231 A JP3133231 A JP 3133231A JP 13323191 A JP13323191 A JP 13323191A JP H0760353 B2 JPH0760353 B2 JP H0760353B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- master
- slave latch
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 8
- 230000001960 triggered effect Effects 0.000 claims 8
- 230000003111 delayed effect Effects 0.000 claims 4
- 230000000630 rising effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも１つのクロ
ック・パルスを生成するためのクロック回路と、２つの
クロック・パルスの下で動作する少なくとも１つのマス
タ／スレーブ・ラッチから成る少なくとも１つの論理回
路とを備えた、コンピュータ・システムに係る。
ック・パルスを生成するためのクロック回路と、２つの
クロック・パルスの下で動作する少なくとも１つのマス
タ／スレーブ・ラッチから成る少なくとも１つの論理回
路とを備えた、コンピュータ・システムに係る。
【０００２】
【従来の技術】このようなコンピュータ・システムは、
例えばメインフレーム・コンピュータに見られるように
公知である。以下、図１乃至図５を参照してこれを説明
する。
例えばメインフレーム・コンピュータに見られるように
公知である。以下、図１乃至図５を参照してこれを説明
する。
【０００３】図１に示されている多重チップ形式のコン
ピュータ・システムは、クロック回路１０を有する第１
のチップと、論理回路１２−１６をそれぞれ有する他の
複数のチップとを備えている。論理回路１２−１６の各
々は、クロック回路１０から第１のクロック・パルス
（＋Ｃ）と第２のクロック・パルス（＋Ｂ）とを受取る
ように、少なくとも２本の線を介してクロック回路１０
にそれぞれ接続されている。
ピュータ・システムは、クロック回路１０を有する第１
のチップと、論理回路１２−１６をそれぞれ有する他の
複数のチップとを備えている。論理回路１２−１６の各
々は、クロック回路１０から第１のクロック・パルス
（＋Ｃ）と第２のクロック・パルス（＋Ｂ）とを受取る
ように、少なくとも２本の線を介してクロック回路１０
にそれぞれ接続されている。
【０００４】図２にその一部を示されている論理回路１
４は、２つのマスタ／スレーブ・ラッチ３０／３１、３
５／３６と、複数の論理ゲートを表わすブロック３３と
を含んでいる。２つのマスタ・ラッチ３０及び３５に
は、第１のクロック線２０を介して第１のクロック・パ
ルス（＋Ｃ）が供給され、スレーブ・ラッチ３１及び３
６には、第２のクロック線２１を介して第２のクロック
・パルス（＋Ｂ）が供給されている。更に、入力線２３
がマスタ・ラッチ３０に接続され、スレーブ・ラッチ３
１が２本の線２４及び２５を介してマスタ・ラッチ３５
に接続され、スレーブ・ラッチ３６が出力線２６に接続
されている。
４は、２つのマスタ／スレーブ・ラッチ３０／３１、３
５／３６と、複数の論理ゲートを表わすブロック３３と
を含んでいる。２つのマスタ・ラッチ３０及び３５に
は、第１のクロック線２０を介して第１のクロック・パ
ルス（＋Ｃ）が供給され、スレーブ・ラッチ３１及び３
６には、第２のクロック線２１を介して第２のクロック
・パルス（＋Ｂ）が供給されている。更に、入力線２３
がマスタ・ラッチ３０に接続され、スレーブ・ラッチ３
１が２本の線２４及び２５を介してマスタ・ラッチ３５
に接続され、スレーブ・ラッチ３６が出力線２６に接続
されている。
【０００５】次に、図３に示されている第１及び第２の
クロック・パルス（＋Ｃ、＋Ｂ）のタイミング図を参照
して、図２の論理回路１４の動作を説明する。
クロック・パルス（＋Ｃ、＋Ｂ）のタイミング図を参照
して、図２の論理回路１４の動作を説明する。
【０００６】線２３−２６は、マスタ／スレーブ・ラッ
チ３０／３１から他のマスタ／スレーブ・ラッチ３５／
３６に伝播される、１つのディジタル信号に割当てられ
ている。このディジタル信号は、マスタ／スレーブ・ラ
ッチ３０／３１と３５／３６との中間にある、ブロック
３３内の複数の論理ゲートに供給される。これらの論理
ゲートは、このディジタル信号の値を、次のラッチに向
かう途中で変更することができる。論理回路１４を構成
する多数のラッチは、ディジタル信号ごとに直列に接続
され且つ異なるディジタル信号に関して並列に配設され
るようになっている。これらのラッチの中間にある論理
ゲートを互いに接続したり、また他のディジタル信号を
これらの論理ゲートに供給することもできる。
チ３０／３１から他のマスタ／スレーブ・ラッチ３５／
３６に伝播される、１つのディジタル信号に割当てられ
ている。このディジタル信号は、マスタ／スレーブ・ラ
ッチ３０／３１と３５／３６との中間にある、ブロック
３３内の複数の論理ゲートに供給される。これらの論理
ゲートは、このディジタル信号の値を、次のラッチに向
かう途中で変更することができる。論理回路１４を構成
する多数のラッチは、ディジタル信号ごとに直列に接続
され且つ異なるディジタル信号に関して並列に配設され
るようになっている。これらのラッチの中間にある論理
ゲートを互いに接続したり、また他のディジタル信号を
これらの論理ゲートに供給することもできる。
【０００７】マスタ・ラッチ３０、３５及びスレーブ・
ラッチ３１、３６を利用すると、各ディジタル信号のパ
イプライン処理を行うことができる。例えば、もしスレ
ーブ・ラッチ３１が高レベルのディジタル信号値を記憶
していれば、このディジタル信号値は、ブロック３３内
の論理ゲートを通過してマスタ・ラッチ３５に到着す
る。この場合、状況に応じてこの値を変更することが可
能である。到着したディジタル信号は、マスタ・ラッチ
３５に取込まれ、次いでスレーブ・ラッチ３６に記憶さ
れる。この段階で、スレーブ・ラッチ３６に記憶されて
いるディジタル信号は、次のゲートを通して次のラッチ
に到着する。これと同時に、当該パイプライン中の後続
するディジタル信号が、ブロック３３を通してマスタ・
ラッチ３５に到着するようになっている。
ラッチ３１、３６を利用すると、各ディジタル信号のパ
イプライン処理を行うことができる。例えば、もしスレ
ーブ・ラッチ３１が高レベルのディジタル信号値を記憶
していれば、このディジタル信号値は、ブロック３３内
の論理ゲートを通過してマスタ・ラッチ３５に到着す
る。この場合、状況に応じてこの値を変更することが可
能である。到着したディジタル信号は、マスタ・ラッチ
３５に取込まれ、次いでスレーブ・ラッチ３６に記憶さ
れる。この段階で、スレーブ・ラッチ３６に記憶されて
いるディジタル信号は、次のゲートを通して次のラッチ
に到着する。これと同時に、当該パイプライン中の後続
するディジタル信号が、ブロック３３を通してマスタ・
ラッチ３５に到着するようになっている。
【０００８】その結果、全てのラッチ及び全ての論理ゲ
ートを通してこれらのディジタル信号がパイプライン処
理され、かくて論理回路１４の論理機能を遂行する。
ートを通してこれらのディジタル信号がパイプライン処
理され、かくて論理回路１４の論理機能を遂行する。
【０００９】パイプライン処理のタイミングは、第１及
び第２のクロック・パルス（＋Ｃ、＋Ｂ）がこれを制御
する。すなわち、第１のクロック・パルス（＋Ｃ）がマ
スタ・ラッチ３０及び３５を制御し、第２のクロック・
パルス（＋Ｂ）がスレーブ・ラッチ３１及び３６を制御
する。到着したディジタル信号をマスタ・ラッチ３０及
び３５へ取込む動作は、第１のクロック・パルス（＋
Ｃ）の立下りエッジで実行される。マスタ・ラッチ３０
及び３５からのディジタル信号をスレーブ・ラッチ３１
及び３６に記憶する動作は、第２のクロック・パルス
（＋Ｂ）の立上りエッジで実行される。
び第２のクロック・パルス（＋Ｃ、＋Ｂ）がこれを制御
する。すなわち、第１のクロック・パルス（＋Ｃ）がマ
スタ・ラッチ３０及び３５を制御し、第２のクロック・
パルス（＋Ｂ）がスレーブ・ラッチ３１及び３６を制御
する。到着したディジタル信号をマスタ・ラッチ３０及
び３５へ取込む動作は、第１のクロック・パルス（＋
Ｃ）の立下りエッジで実行される。マスタ・ラッチ３０
及び３５からのディジタル信号をスレーブ・ラッチ３１
及び３６に記憶する動作は、第２のクロック・パルス
（＋Ｂ）の立上りエッジで実行される。
【００１０】図３の参照番号２８の箇所に示すように、
理論的には、第１及び第２のクロック・パルス（＋Ｃ、
＋Ｂ）の立下りエッジと立上りエッジとは、同時に生ず
るように設計されている。こうすると、到着したディジ
タル信号がマスタ・ラッチ３０及び３５に取込まれるの
と同時に、スレーブ・ラッチ３１及び３６にも記憶され
ることになる。このケースでは、第２のクロック・パル
ス（＋Ｂ）の立上りエッジから第１のクロック・パルス
（＋Ｃ）の立下りエッジまでの持続時間Ｔeffが、最大
となる。全てのディジタル信号は、ラッチ間のゲートを
通過する走行時間を必要とするので、この持続時間Ｔef
f は、２つのラッチ間に配設可能な論理ゲートの数を決
定する。説明中の理論的なケースでは、かかる論理ゲー
トの数が最大となるはずである。
理論的には、第１及び第２のクロック・パルス（＋Ｃ、
＋Ｂ）の立下りエッジと立上りエッジとは、同時に生ず
るように設計されている。こうすると、到着したディジ
タル信号がマスタ・ラッチ３０及び３５に取込まれるの
と同時に、スレーブ・ラッチ３１及び３６にも記憶され
ることになる。このケースでは、第２のクロック・パル
ス（＋Ｂ）の立上りエッジから第１のクロック・パルス
（＋Ｃ）の立下りエッジまでの持続時間Ｔeffが、最大
となる。全てのディジタル信号は、ラッチ間のゲートを
通過する走行時間を必要とするので、この持続時間Ｔef
f は、２つのラッチ間に配設可能な論理ゲートの数を決
定する。説明中の理論的なケースでは、かかる論理ゲー
トの数が最大となるはずである。
【００１１】実際には、第１及び第２のクロック・パル
ス（＋Ｃ、＋Ｂ）の立下りエッジと立上りエッジとは、
同時には生じない。その理由は、第１及び第２のクロッ
ク・パルス（＋Ｃ、＋Ｂ）を生成するクロック回路１０
の複数の電子部品がそれぞれの許容範囲（公差）を持つ
こと、クロック・パルス（＋Ｃ、＋Ｂ）がクロック回路
１０からマスタ／スレーブ・ラッチ３０／３１及び３５
／３６に到着するまでに走行しなければならないそれぞ
れの経路の長さが異なること、等にある。かくて、図３
の参照番号３８の箇所に示すように、第１のクロック・
パルス（＋Ｃ）の立下りエッジと第２のクロック・パル
スの立上りエッジとは、スキューを有するようになる。
ス（＋Ｃ、＋Ｂ）の立下りエッジと立上りエッジとは、
同時には生じない。その理由は、第１及び第２のクロッ
ク・パルス（＋Ｃ、＋Ｂ）を生成するクロック回路１０
の複数の電子部品がそれぞれの許容範囲（公差）を持つ
こと、クロック・パルス（＋Ｃ、＋Ｂ）がクロック回路
１０からマスタ／スレーブ・ラッチ３０／３１及び３５
／３６に到着するまでに走行しなければならないそれぞ
れの経路の長さが異なること、等にある。かくて、図３
の参照番号３８の箇所に示すように、第１のクロック・
パルス（＋Ｃ）の立下りエッジと第２のクロック・パル
スの立上りエッジとは、スキューを有するようになる。
【００１２】次に、図４及び図５のタイミング図を参照
して、かかるスキューが原因で生ずる問題について説明
する。
して、かかるスキューが原因で生ずる問題について説明
する。
【００１３】図４は、いわゆる短い経路の問題を示して
いる。このケースでは、第２のクロック・パルス（＋
Ｂ）の立上りエッジが、第１のクロック・パルス（＋
Ｃ）の立下りエッジよりも前に生ずる。この結果、ディ
ジタル信号は第２のクロック・パルス（＋Ｂ）の立上り
でスレーブ・ラッチ３１及び３６に記憶され、これと同
時にブロック３３の論理ゲートを通過し始める。第１の
クロック・パルス（＋Ｃ）の立下りエッジでは、到着し
たディジタル信号がマスタ・ラッチ３０及び３５に取込
まれる。第２のクロック・パルス（＋Ｂ）の立上りエッ
ジから第１のクロック・パルス（＋Ｃ）の立下りエッジ
までの持続時間Ｔeff'は非常に短く、従って正しい動作
を保証するには論理ゲートの数が少なすぎる。もしラッ
チ間の論理ゲートの数が必要数に満たなければ、第２の
クロック・パルス（＋Ｂ）の立上りエッジでブロック３
３内の論理ゲートを通過し始めたディジタル信号は、第
１のクロック・パルス（＋Ｃ）の立下りエッジの時点ま
でにマスタ・ラッチ３０及び３５に到着せず、従って誤
った信号がマスタ・ラッチ３０及び３５に取込まれるこ
とになる。
いる。このケースでは、第２のクロック・パルス（＋
Ｂ）の立上りエッジが、第１のクロック・パルス（＋
Ｃ）の立下りエッジよりも前に生ずる。この結果、ディ
ジタル信号は第２のクロック・パルス（＋Ｂ）の立上り
でスレーブ・ラッチ３１及び３６に記憶され、これと同
時にブロック３３の論理ゲートを通過し始める。第１の
クロック・パルス（＋Ｃ）の立下りエッジでは、到着し
たディジタル信号がマスタ・ラッチ３０及び３５に取込
まれる。第２のクロック・パルス（＋Ｂ）の立上りエッ
ジから第１のクロック・パルス（＋Ｃ）の立下りエッジ
までの持続時間Ｔeff'は非常に短く、従って正しい動作
を保証するには論理ゲートの数が少なすぎる。もしラッ
チ間の論理ゲートの数が必要数に満たなければ、第２の
クロック・パルス（＋Ｂ）の立上りエッジでブロック３
３内の論理ゲートを通過し始めたディジタル信号は、第
１のクロック・パルス（＋Ｃ）の立下りエッジの時点ま
でにマスタ・ラッチ３０及び３５に到着せず、従って誤
った信号がマスタ・ラッチ３０及び３５に取込まれるこ
とになる。
【００１４】図５は、このような誤りを回避する方法を
示している。第１のクロック・パルス（＋Ｃ）の立下り
エッジと第２のクロック・パルス（＋Ｂ）の立上りエッ
ジとは同時に生成されないで、或るギャップを持つよう
に生成される。すなわち、第２のクロック・パルス（＋
Ｂ）の立上りエッジが、第１のクロック・パルス（＋
Ｃ）の立下りエッジよりも持続時間ＤＴだけ遅れて生成
されるのである。この持続時間ＤＴは、最悪のケースで
理論的に生じ得るスキューと少なくとも同じ大きさを持
つように選択されている。図５の参照番号４８の箇所に
示すように、前述のギャップが存在するため、第２のク
ロック・パルス（＋Ｂ）の立上りエッジは、いかなる場
合にも、第１のクロック・パルス（＋Ｃ）の立下りエッ
ジより前には生じない。このようにして、短い経路の問
題が回避される。
示している。第１のクロック・パルス（＋Ｃ）の立下り
エッジと第２のクロック・パルス（＋Ｂ）の立上りエッ
ジとは同時に生成されないで、或るギャップを持つよう
に生成される。すなわち、第２のクロック・パルス（＋
Ｂ）の立上りエッジが、第１のクロック・パルス（＋
Ｃ）の立下りエッジよりも持続時間ＤＴだけ遅れて生成
されるのである。この持続時間ＤＴは、最悪のケースで
理論的に生じ得るスキューと少なくとも同じ大きさを持
つように選択されている。図５の参照番号４８の箇所に
示すように、前述のギャップが存在するため、第２のク
ロック・パルス（＋Ｂ）の立上りエッジは、いかなる場
合にも、第１のクロック・パルス（＋Ｃ）の立下りエッ
ジより前には生じない。このようにして、短い経路の問
題が回避される。
【００１５】他方、前述のギャップが存在するため、第
２のクロック・パルス（＋Ｂ）の立上りエッジから第１
のクロック・パルス（＋Ｃ）の立下りエッジまでの持続
時間Ｔeff'' は、図３に示されている理論的なケースよ
りも短い。この作用は、長い経路の問題と呼ばれてい
る。その結果、ラッチ間の論理ゲートの数を一層少なく
するか、又は同数の論理ゲートを利用する場合にはクロ
ック・パルス（＋Ｃ、＋Ｂ）の周波数を低くしなければ
ならない。いずれの場合も、コンピュータ・システムの
性能が低下する。
２のクロック・パルス（＋Ｂ）の立上りエッジから第１
のクロック・パルス（＋Ｃ）の立下りエッジまでの持続
時間Ｔeff'' は、図３に示されている理論的なケースよ
りも短い。この作用は、長い経路の問題と呼ばれてい
る。その結果、ラッチ間の論理ゲートの数を一層少なく
するか、又は同数の論理ゲートを利用する場合にはクロ
ック・パルス（＋Ｃ、＋Ｂ）の周波数を低くしなければ
ならない。いずれの場合も、コンピュータ・システムの
性能が低下する。
【００１６】
【発明が解決しようとする課題】本発明の目的は、クロ
ック・パルスに関連するコンピュータ・システムのの性
能を改善することにある。
ック・パルスに関連するコンピュータ・システムのの性
能を改善することにある。
【００１７】
【課題を解決するための手段】前記目的を解決するた
め、本発明に従ったコンピュータ・システムは、少なく
とも１つのクロック・パルスを生成するクロック回路
と、かかるクロック・パルスが供給される少なくとも１
つの論理回路とを備えており、そして当該論理回路は、
前記クロック回路が生成したクロック・パルスに基づい
て少なくとも１つの他のクロック・パルスを生成する手
段と、クロック回路が生成したクロック・パルス及び前
記パルス生成手段が生成したクロック・パルスの両方を
受け取る少なくとも１つのマスタ／スレーブ・ラッチを
含んでいる。
め、本発明に従ったコンピュータ・システムは、少なく
とも１つのクロック・パルスを生成するクロック回路
と、かかるクロック・パルスが供給される少なくとも１
つの論理回路とを備えており、そして当該論理回路は、
前記クロック回路が生成したクロック・パルスに基づい
て少なくとも１つの他のクロック・パルスを生成する手
段と、クロック回路が生成したクロック・パルス及び前
記パルス生成手段が生成したクロック・パルスの両方を
受け取る少なくとも１つのマスタ／スレーブ・ラッチを
含んでいる。
【００１８】本発明に従ったコンピュータ・システム
は、前記マスタ／スレーブ・ラッチ用の２つのクロック
・パルスのうちの少なくとも１つを、論理回路の内部で
生成するように構成されている。この生成は、クロック
回路が生成したクロック・パルスに基づいて行われる。
このように、マスタ／スレーブ・ラッチ用の両クロック
・パルスは、クロック回路が生成したクロック・パルス
から導かれ、かくてこれらの２つのクロック・パルスの
全てのエッジは、直接的に且つ相互に依存することにな
るので、これらのエッジは殆ど同一となるのである。そ
のため、種々の電子部品の許容範囲の相違や、当該論理
回路に至るまでの経路の長さの相違から生ずるスキュー
は、どれも適用されなくなる。このことは、スキューを
著しく減少させることができるという利点を与える。す
なわち、当該論理回路を構成する電子部品の許容範囲に
起因する、極く僅かなスキューだけが残るに過ぎない。
これと同じことが、全ての論理回路についても当てはま
る。要するに、ラッチ間の論理ゲートを通過するディジ
タル信号の持続時間が最大になり、従って論理ゲートの
数も最大にすることができるのである。かくて、クロッ
ク・パルスに関連するコンピュータ・システムの性能を
向上させることができる。
は、前記マスタ／スレーブ・ラッチ用の２つのクロック
・パルスのうちの少なくとも１つを、論理回路の内部で
生成するように構成されている。この生成は、クロック
回路が生成したクロック・パルスに基づいて行われる。
このように、マスタ／スレーブ・ラッチ用の両クロック
・パルスは、クロック回路が生成したクロック・パルス
から導かれ、かくてこれらの２つのクロック・パルスの
全てのエッジは、直接的に且つ相互に依存することにな
るので、これらのエッジは殆ど同一となるのである。そ
のため、種々の電子部品の許容範囲の相違や、当該論理
回路に至るまでの経路の長さの相違から生ずるスキュー
は、どれも適用されなくなる。このことは、スキューを
著しく減少させることができるという利点を与える。す
なわち、当該論理回路を構成する電子部品の許容範囲に
起因する、極く僅かなスキューだけが残るに過ぎない。
これと同じことが、全ての論理回路についても当てはま
る。要するに、ラッチ間の論理ゲートを通過するディジ
タル信号の持続時間が最大になり、従って論理ゲートの
数も最大にすることができるのである。かくて、クロッ
ク・パルスに関連するコンピュータ・システムの性能を
向上させることができる。
【００１９】本発明の実施例では、マスタ／スレーブ・
ラッチ用の２つのクロック・パルスのうちの１つを生成
する手段は、一のＡＮＤゲートを含んでいる。このＡＮ
Ｄゲートは、一の論理回路又は複数の論理回路にそれぞ
れ配設される。このＡＮＤゲートは、クロック回路で生
成したクロック・パルスを、当該論理回路の内部で生成
した他の信号と組合わせる。次に、当該論理回路の内部
で生成したクロック・パルスとクロック回路で生成した
クロック・パルスとが、第１及び第２のクロック・パル
スとして、各ラッチに供給される。この実施例の利点
は、１つのＡＮＤゲートだけを用いたので、スキューを
減少させることができることにある。このＡＮＤゲート
は、集積回路上で大きな空間を必要とせず、しかも回路
のタイミングにもそれほど悪影響を及ぼさない。
ラッチ用の２つのクロック・パルスのうちの１つを生成
する手段は、一のＡＮＤゲートを含んでいる。このＡＮ
Ｄゲートは、一の論理回路又は複数の論理回路にそれぞ
れ配設される。このＡＮＤゲートは、クロック回路で生
成したクロック・パルスを、当該論理回路の内部で生成
した他の信号と組合わせる。次に、当該論理回路の内部
で生成したクロック・パルスとクロック回路で生成した
クロック・パルスとが、第１及び第２のクロック・パル
スとして、各ラッチに供給される。この実施例の利点
は、１つのＡＮＤゲートだけを用いたので、スキューを
減少させることができることにある。このＡＮＤゲート
は、集積回路上で大きな空間を必要とせず、しかも回路
のタイミングにもそれほど悪影響を及ぼさない。
【００２０】更に、本発明の実施例は、論理回路上に遅
延回路を含んでいる。この遅延回路は、クロック回路が
生成したクロック・パルスを遅延させて、これを前述の
論理回路の内部で生成したクロック・パルスとして供給
する。その利点は、当該論理回路へ２つのクロック・パ
ルスではなく、１つのクロック・パルスだけを供給すれ
ばよいということにある。これまでは、クロック回路か
ら論理回路へ２本の線が必要であったが、そのうちの１
本を省くことができる。
延回路を含んでいる。この遅延回路は、クロック回路が
生成したクロック・パルスを遅延させて、これを前述の
論理回路の内部で生成したクロック・パルスとして供給
する。その利点は、当該論理回路へ２つのクロック・パ
ルスではなく、１つのクロック・パルスだけを供給すれ
ばよいということにある。これまでは、クロック回路か
ら論理回路へ２本の線が必要であったが、そのうちの１
本を省くことができる。
【００２１】
【実施例】図６に示されている本発明に関連する参考例
では、クロック回路１０から論理回路１４’に対し、補
助クロック・パルス（＋Ｃ’）と第２のクロック・パル
スの反転信号（−Ｂ）が供給される。この論理回路１
４’は、ＡＮＤゲート４０、バッファ４１、レシーバ４
３及び反転ゲート４４を含んでいる。ＡＮＤゲート４０
は追加のレシーバを含むことができ、反転ゲート４４は
追加のバッファを含むことができる。ＡＮＤゲート４０
には、その入力信号として、補助クロック・パルス（＋
Ｃ’）と第２のクロック・パルスの反転信号（−Ｂ）と
が供給される。ＡＮＤゲート４０の出力は、バッファ４
１の入力に接続される。バッファ４１の出力は、第１の
クロック・パルス（＋Ｃ）を与える。レシーバ４３に
は、第２のクロック・パルスの反転信号（−Ｂ）が供給
される。レシーバ４３の出力は、反転ゲート４４の入力
に接続される。反転ゲート４４の出力は、第２のクロッ
ク・パルス（＋Ｂ）を与える。
では、クロック回路１０から論理回路１４’に対し、補
助クロック・パルス（＋Ｃ’）と第２のクロック・パル
スの反転信号（−Ｂ）が供給される。この論理回路１
４’は、ＡＮＤゲート４０、バッファ４１、レシーバ４
３及び反転ゲート４４を含んでいる。ＡＮＤゲート４０
は追加のレシーバを含むことができ、反転ゲート４４は
追加のバッファを含むことができる。ＡＮＤゲート４０
には、その入力信号として、補助クロック・パルス（＋
Ｃ’）と第２のクロック・パルスの反転信号（−Ｂ）と
が供給される。ＡＮＤゲート４０の出力は、バッファ４
１の入力に接続される。バッファ４１の出力は、第１の
クロック・パルス（＋Ｃ）を与える。レシーバ４３に
は、第２のクロック・パルスの反転信号（−Ｂ）が供給
される。レシーバ４３の出力は、反転ゲート４４の入力
に接続される。反転ゲート４４の出力は、第２のクロッ
ク・パルス（＋Ｂ）を与える。
【００２２】図７は、図６に示されている論理回路１
４’のタイミング図である。図７から明らかなように、
補助クロック・パルス（＋Ｃ’）は、第２のクロック・
パルスの反転信号（−Ｂ）に対してシフトされている。
図７に示されているように、補助クロック・パルス（＋
Ｃ’）と第２のクロック・パルスの反転信号（−Ｂ）と
の間の位相差は、サイクル時間（ＴＣ）の４分の１であ
る。
４’のタイミング図である。図７から明らかなように、
補助クロック・パルス（＋Ｃ’）は、第２のクロック・
パルスの反転信号（−Ｂ）に対してシフトされている。
図７に示されているように、補助クロック・パルス（＋
Ｃ’）と第２のクロック・パルスの反転信号（−Ｂ）と
の間の位相差は、サイクル時間（ＴＣ）の４分の１であ
る。
【００２３】補助クロック・パルス（＋Ｃ’）及び第２
のクロック・パルスの反転信号（−Ｂ）はＡＮＤゲート
４０で組合わされ、その結果として第１のクロック・パ
ルス（＋Ｃ）が得られる。このことは、図７の参照番号
６０の箇所に示されているように、第１のクロック・パ
ルス（＋Ｃ）の立下りエッジが第２のクロック・パルス
の反転信号（−Ｂ）の立下りエッジから直接的に導かれ
ること、従ってそれぞれの立下りエッジが殆ど同じであ
ることを意味する。
のクロック・パルスの反転信号（−Ｂ）はＡＮＤゲート
４０で組合わされ、その結果として第１のクロック・パ
ルス（＋Ｃ）が得られる。このことは、図７の参照番号
６０の箇所に示されているように、第１のクロック・パ
ルス（＋Ｃ）の立下りエッジが第２のクロック・パルス
の反転信号（−Ｂ）の立下りエッジから直接的に導かれ
ること、従ってそれぞれの立下りエッジが殆ど同じであ
ることを意味する。
【００２４】これと同時に、第２のクロック・パルスの
反転信号（−Ｂ）が反転ゲート４４で反転され、その結
果として第２のクロック・パルス（＋Ｂ）が得られる。
かくて、第１のクロック・パルス（＋Ｃ）の立下りエッ
ジと第２のクロック・パルス（＋Ｂ）の立上りエッジ
も、殆ど同じとなる。
反転信号（−Ｂ）が反転ゲート４４で反転され、その結
果として第２のクロック・パルス（＋Ｂ）が得られる。
かくて、第１のクロック・パルス（＋Ｃ）の立下りエッ
ジと第２のクロック・パルス（＋Ｂ）の立上りエッジ
も、殆ど同じとなる。
【００２５】ＡＮＤゲート４０、反転ゲート４４等にお
ける電子部品の数が相違したり、それぞれの許容範囲も
相違するために、第１及び第２のクロック・パルス（＋
Ｃ、＋Ｂ）の間には、僅かなスキューだけが残ることに
なる。これは図７の参照番号６２の箇所に示されてい
る。
ける電子部品の数が相違したり、それぞれの許容範囲も
相違するために、第１及び第２のクロック・パルス（＋
Ｃ、＋Ｂ）の間には、僅かなスキューだけが残ることに
なる。これは図７の参照番号６２の箇所に示されてい
る。
【００２６】図８に示されている本発明の実施例では、
クロック回路１０から論理回路１４''に対し、第２のク
ロック・パルスの反転信号（−Ｂ）だけが供給されるよ
うになっている。この論理回路１４''は、ＡＮＤゲート
５０、バッファ５１、レシーバ５３、反転ゲート５４、
遅延回路５７及び他の反転ゲート５６を含んでいる。Ａ
ＮＤゲート５０は追加のレシーバを含むことができ、反
転ゲート５４は追加のバッファを含むことができる。Ａ
ＮＤゲート５０には、第２のクロック・パルスの反転信
号（−Ｂ）と、論理回路１４''の内部で生成される補助
クロック・パルス（−Ｂ’）とが供給される。ＡＮＤゲ
ート５０の出力は、バッファ５１の入力に接続される。
バッファ５１の出力は、第１のクロック・パルス（＋
Ｃ）を与える。レシーバ５３には、第２のクロック・パ
ルスの反転信号（−Ｂ）が供給される。レシーバ５３の
出力は、反転ゲート５４の入力に接続される。反転ゲー
ト５４の出力は、第２のクロック・パルス（＋Ｂ）を与
える。この第２のクロック・パルス（＋Ｂ）は遅延回路
５７に供給され、一方、遅延回路５７の出力は反転ゲー
ト５６に接続される。反転ゲート５６の出力は、前述の
補助クロック・パルス（−Ｂ’）を与える。
クロック回路１０から論理回路１４''に対し、第２のク
ロック・パルスの反転信号（−Ｂ）だけが供給されるよ
うになっている。この論理回路１４''は、ＡＮＤゲート
５０、バッファ５１、レシーバ５３、反転ゲート５４、
遅延回路５７及び他の反転ゲート５６を含んでいる。Ａ
ＮＤゲート５０は追加のレシーバを含むことができ、反
転ゲート５４は追加のバッファを含むことができる。Ａ
ＮＤゲート５０には、第２のクロック・パルスの反転信
号（−Ｂ）と、論理回路１４''の内部で生成される補助
クロック・パルス（−Ｂ’）とが供給される。ＡＮＤゲ
ート５０の出力は、バッファ５１の入力に接続される。
バッファ５１の出力は、第１のクロック・パルス（＋
Ｃ）を与える。レシーバ５３には、第２のクロック・パ
ルスの反転信号（−Ｂ）が供給される。レシーバ５３の
出力は、反転ゲート５４の入力に接続される。反転ゲー
ト５４の出力は、第２のクロック・パルス（＋Ｂ）を与
える。この第２のクロック・パルス（＋Ｂ）は遅延回路
５７に供給され、一方、遅延回路５７の出力は反転ゲー
ト５６に接続される。反転ゲート５６の出力は、前述の
補助クロック・パルス（−Ｂ’）を与える。
【００２７】図９は、図８に示されている論理回路１
４''のタイミング図である。図９から明らかなように、
補助クロック・パルス（−Ｂ’）は、第２のクロック・
パルスの反転信号（−Ｂ）に対してシフトされている。
図９に示すように、補助クロック・パルス（−Ｂ’）と
第２のクロック・パルスの反転信号（−Ｂ）との間の位
相差は、サイクル時間（ＴＣ）のおよそ４分の１であ
る。補助クロック・パルス（−Ｂ’）が高レベルにある
範囲で第２のクロック・パルスの反転信号（−Ｂ）の立
下りエッジが生ずる限り、この位相差は変動することが
ある。
４''のタイミング図である。図９から明らかなように、
補助クロック・パルス（−Ｂ’）は、第２のクロック・
パルスの反転信号（−Ｂ）に対してシフトされている。
図９に示すように、補助クロック・パルス（−Ｂ’）と
第２のクロック・パルスの反転信号（−Ｂ）との間の位
相差は、サイクル時間（ＴＣ）のおよそ４分の１であ
る。補助クロック・パルス（−Ｂ’）が高レベルにある
範囲で第２のクロック・パルスの反転信号（−Ｂ）の立
下りエッジが生ずる限り、この位相差は変動することが
ある。
【００２８】補助クロック・パルス（−Ｂ’）及び第２
のクロック・パルスの反転信号（−Ｂ）はＡＮＤゲート
５０で組合わされ、その結果として第１のクロック・パ
ルス（＋Ｃ）が得られる。このことは、図９の参照番号
６５の箇所に示されているように、第１のクロック・パ
ルス（＋Ｃ）の立下りエッジが第２のクロック・パルス
の反転信号（−Ｂ）の立下りエッジから直接的に導かれ
ること、従ってそれぞれの立下りエッジが殆ど同じであ
ることを意味する。
のクロック・パルスの反転信号（−Ｂ）はＡＮＤゲート
５０で組合わされ、その結果として第１のクロック・パ
ルス（＋Ｃ）が得られる。このことは、図９の参照番号
６５の箇所に示されているように、第１のクロック・パ
ルス（＋Ｃ）の立下りエッジが第２のクロック・パルス
の反転信号（−Ｂ）の立下りエッジから直接的に導かれ
ること、従ってそれぞれの立下りエッジが殆ど同じであ
ることを意味する。
【００２９】これと同時に、第２のクロック・パルスの
反転信号（−Ｂ）が反転ゲート５４で反転されて、第２
のクロック・パルス（＋Ｂ）が得られる。かくて、第１
のクロック・パルス（＋Ｃ）の立下りエッジと第２のク
ロック・パルス（＋Ｂ）の立上りエッジも、殆ど同じと
なる。
反転信号（−Ｂ）が反転ゲート５４で反転されて、第２
のクロック・パルス（＋Ｂ）が得られる。かくて、第１
のクロック・パルス（＋Ｃ）の立下りエッジと第２のク
ロック・パルス（＋Ｂ）の立上りエッジも、殆ど同じと
なる。
【００３０】ＡＮＤゲート５０、反転ゲート５４等にお
ける電子部品の数が相違したり、それぞれの許容範囲も
相違するために、第１及び第２のクロック・パルス（＋
Ｃ、＋Ｂ）の間には、僅かなスキューだけが残ることに
なる。これは図９の参照番号６７の箇所に示されてい
る。
ける電子部品の数が相違したり、それぞれの許容範囲も
相違するために、第１及び第２のクロック・パルス（＋
Ｃ、＋Ｂ）の間には、僅かなスキューだけが残ることに
なる。これは図９の参照番号６７の箇所に示されてい
る。
【００３１】内部的に生成された補助クロック・パルス
（−Ｂ’）が存在するために、論理回路１４''には、第
２のクロック・パルスの反転信号（−Ｂ）が供給される
だけでよい。
（−Ｂ’）が存在するために、論理回路１４''には、第
２のクロック・パルスの反転信号（−Ｂ）が供給される
だけでよい。
【００３２】レシーバ５３、反転ゲート５４、反転ゲー
ト５６及びフィードバック線を通して、ディジタル信号
の走行時間の一部に相当する、補助クロック・パルス
（−Ｂ’）の所望の遅延を与えることができる。この場
合、遅延回路５７はもはや必要ない。もちろん、補助ク
ロック・パルス（−Ｂ’）を論理回路１４''の内部で生
成するに当たり、他の方法を用いることができる。例え
ば、第２のクロック・パルスの反転信号（−Ｂ）を、遅
延回路５７に直接的に供給することができる。更に、補
助クロック・パルス（−Ｂ’）が供給される他のＯＲゲ
ートを選択することによって、コンピュータ・システム
を検査するための特別のクロック・パルスを生成するこ
とができる。
ト５６及びフィードバック線を通して、ディジタル信号
の走行時間の一部に相当する、補助クロック・パルス
（−Ｂ’）の所望の遅延を与えることができる。この場
合、遅延回路５７はもはや必要ない。もちろん、補助ク
ロック・パルス（−Ｂ’）を論理回路１４''の内部で生
成するに当たり、他の方法を用いることができる。例え
ば、第２のクロック・パルスの反転信号（−Ｂ）を、遅
延回路５７に直接的に供給することができる。更に、補
助クロック・パルス（−Ｂ’）が供給される他のＯＲゲ
ートを選択することによって、コンピュータ・システム
を検査するための特別のクロック・パルスを生成するこ
とができる。
【００３３】
【発明の効果】本発明によれば、クロック・パルスに関
連するコンピュータ・システムの性能を改善することが
できる。
連するコンピュータ・システムの性能を改善することが
できる。
【図１】多重チップ形式を有するコンピュータ・システ
ムのブロック図である。
ムのブロック図である。
【図２】図１に示されている１つの論理チップの一部分
のブロック図である。
のブロック図である。
【図３】図２に示されている論理チップ上のクロック・
パルスのタイミング図である。
パルスのタイミング図である。
【図４】図３に示されているクロック・パルスの、特別
の条件下におけるタイミング図である。
の条件下におけるタイミング図である。
【図５】図３に示されているクロック・パルスの、特別
の条件下におけるタイミング図である。
の条件下におけるタイミング図である。
【図６】２つの入力クロック・パルス信号を論理回路内
のＡＮＤゲートへ供給するようにした本発明に関連する
参考例のブロック図である。
のＡＮＤゲートへ供給するようにした本発明に関連する
参考例のブロック図である。
【図７】図６に示されている参考例のタイミング図であ
る。
る。
【図８】２つの入力クロック・パルス信号のうちの１つ
だけを論理回路内のＡＮＤゲートへ供給するようにした
本発明の実施例のブロック図である。
だけを論理回路内のＡＮＤゲートへ供給するようにした
本発明の実施例のブロック図である。
【図９】図８に示されている本発明の実施例のタイミン
グ図である。
グ図である。
１０ クロック回路 １２−１６ 論理回路 ２０ 第１のクロック線 ２１ 第２のクロック線 ２３ 入力線 ２６ 出力線 ３０、３５ マスタ・ラッチ ３１、３６ スレーブ・ラッチ ３３ 論理ブロック ４０、５０ ＡＮＤゲート ４１、５１ バッファ ４３、５３ レシーバ ４４、５４、５６ 反転ゲート ５７ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガンテル・クナオフト ドイツ連邦共和国、ベーブリンゲン 7030、ベルガマストラーセ 25番地 (56)参考文献 特開 昭50−11740（ＪＰ，Ａ) 特開 昭61−264817（ＪＰ，Ａ) 実開 昭49−12853（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】 周期が制限された範囲内で変動する、一
連のクロック・パルスを生成するためのクロック回路
と、前記一連のクロック・パルスを受け取るように、一
方の入力を前記クロック回路の出力へ結合されたＡＮＤ
ゲートと、前記一連のクロック・パルスを受け取り、当
該一連のクロック・パルスを遅延させて、これを前記Ａ
ＮＤゲートの他方の入力へ供給するように結合された遅
延回路とが設けられ、当該遅延回路の遅延時間は、前記
一連のクロック・パルスの周期がその変動範囲内でどの
ように変動しようとも、当該遅延回路の出力から得られ
る遅延クロック・パルスの一方のレベル部分が、当該遅
延回路に加わる前記一連のクロック・パルスの一方のレ
ベル部分とオーバラップするように選ばれており、第１
及び第２のマスタ／スレーブ・ラッチ回路が設けられ、
当該マスタ／スレーブ・ラッチ回路の各々は、一のマス
タ・ラッチ及び一のスレーブ・ラッチから成り、当該各
マスタ・ラッチのクロック入力は前記ＡＮＤゲートの出
力を受け取るようにそれぞれ結合され、当該各スレーブ
・ラッチのクロック入力は前記一連のクロック・パルス
を受け取るようにそれぞれ結合されており、前記第１の
マスタ／スレーブ・ラッチ回路のデータ出力を処理し且
つその処理結果であるデータ入力を前記第２のマスタ／
スレーブ・ラッチ回路へ供給するように、前記第１及び
第２のマスタ／スレーブ・ラッチ回路の間に一のディジ
タル論理回路を接続するための手段が設けられ、全ての
前記ラッチはエッジ・トリガ形式のものであり、前記デ
ィジタル論理回路が前記第１のマスタ／スレーブ・ラッ
チ回路からの前記データ出力を処理して前記第２のマス
タ／スレーブ・ラッチ回路へ前記データ入力を供給する
のにほぼ１クロック周期を有するように、前記各スレー
ブ・ラッチが前記各マスタ・ラッチとほぼ同じ時間にト
リガされるようにした、コンピュータ・システム。 - 【請求項２】 周期が制限された範囲内で変動する、一
連のクロック・パルスを生成するためのクロック回路
と、前記一連のクロック・パルスを受け取るように、一
方の入力を前記クロック回路の出力へ結合されたＡＮＤ
ゲートと、前記一連のクロック・パルスを受け取り、当
該一連のクロック・パルスを遅延させて、これを前記Ａ
ＮＤゲートの他方の入力へ供給するように結合された遅
延回路とが設けられ、当該遅延回路の遅延時間は、前記
一連のクロック・パルスの周期がその変動範囲内でどの
ように変動しようとも、当該遅延回路の出力から得られ
る遅延クロック・パルスの一方のレベル部分が、当該遅
延回路に加わる前記一連のクロック・パルスの一方のレ
ベル部分とオーバラップするように選ばれており、第１
及び第２のマスタ／スレーブ・ラッチ回路が設けられ、
当該マスタ／スレーブ・ラッチ回路の各々は、一のマス
タ・ラッチ及び一のスレーブ・ラッチから成り、当該各
マスタ・ラッチのクロック入力は前記ＡＮＤゲートの出
力を受け取るようにそれぞれ結合されており、前記一連
のクロック・パルスを反転してこれを前記スレーブ・ラ
ッチのクロック入力へ供給するように、前記クロック回
路の出力と前記各スレーブ・ラッチのクロック入力との
間に接続された反転回路と、前記第１のマスタ／スレー
ブ・ラッチ回路のデータ出力を処理し且つその処理結果
であるデータ入力を前記第２のマスタ／スレーブ・ラッ
チ回路へ供給するように、前記第１及び第２のマスタ／
スレーブ・ラッチ回路の間に一のディジタル論理回路を
接続するための手段とが設けられ、前記マスタ・ラッチ
のクロック入力がクロック・パルスの一方のエッジでト
リガされ、前記スレーブ・ラッチのクロック入力がクロ
ック・パルスの他方のエッジでトリガされ、前記ディジ
タル論理回路が前記第１のマスタ／スレーブ・ラッチ回
路からの前記データ出力を処理して前記第２のマスタ／
スレーブ・ラッチ回路へ前記データ入力を供給するのに
ほぼ１クロック周期を有するように、前記各スレーブ・
ラッチが前記各マスタ・ラッチとほぼ同じ時間にトリガ
されるようにした、コンピュータ・システム。 - 【請求項３】 周期が制限された範囲内で変動する、一
連のクロック・パルスを生成するためのクロック回路
と、前記一連のクロック・パルスを受け取るように、一
方の入力を前記クロック回路の出力へ結合されたＡＮＤ
ゲートと、第１及び第２のマスタ／スレーブ・ラッチ回
路とが設けられ、当該マスタ／スレーブ・ラッチ回路の
各々は、一のマスタ・ラッチ及び一のスレーブ・ラッチ
から成り、当該各マスタ・ラッチのクロック入力は前記
ＡＮＤゲートの出力を受け取るようにそれぞれ結合され
ており、前記一連のクロック・パルスを反転してこれを
前記各スレーブ・ラッチのクロック入力へそれぞれ供給
するように、前記クロック回路の出力と前記各スレーブ
・ラッチのクロック入力との間に接続された第１の反転
回路と、前記第１の反転回路の出力を受け取り、これを
遅延させるための遅延回路とが設けられ、当該遅延回路
の遅延時間は、前記一連のクロック・パルスの周期がそ
の変動範囲内でどのように変動しようとも、当該遅延回
路の出力から得られる遅延クロック・パルスのゼロ・レ
ベル部分が、当該遅延回路に加わる反転クロック・パル
スの１レベル部分とオーバラップするように選ばれてお
り、前記遅延回路の出力と前記ＡＮＤゲートの他方の入
力との間に接続された第２の反転回路と、前記第１のマ
スタ／スレーブ・ラッチ回路のデータ出力を処理し且つ
その処理結果であるデータ入力を前記第２のマスタ／ス
レーブ・ラッチ回路へ供給するように、前記第１及び第
２のマスタ／スレーブ・ラッチ回路の間に一のディジタ
ル論理回路を接続するための手段とが設けられ、全ての
前記ラッチはエッジ・トリガ形式のものであり、前記デ
ィジタル論理回路が前記第１のマスタ／スレーブ・ラッ
チ回路からの前記データ出力を処理して前記第２のマス
タ／スレーブ・ラッチ回路へ前記データ入力を供給する
のにほぼ１クロック周期を有するように、前記各スレー
ブ・ラッチが前記各マスタ・ラッチとほぼ同じ時間にト
リガされるようにした、コンピュータ・システム。 - 【請求項４】 周期が制限された範囲内で変動する、一
連のクロック・パルスを生成するためのクロック回路
と、前記一連のクロック・パルスを受け取るように、一
方の入力を前記クロック回路の出力へ結合されたＡＮＤ
ゲートと、前記ＡＮＤゲートの出力を受け取るように結
合された第１のバッファと、第１及び第２のマスタ／ス
レーブ・ラッチ回路とが設けられ、当該マスタ／スレー
ブ・ラッチ回路の各々は、一のマスタ・ラッチ及び一の
スレーブ・ラッチから成り、当該各マスタ・ラッチのク
ロック入力は前記第１のバッファの出力を受け取るよう
にそれぞれ結合されており、前記一連のクロック・パル
スを受け取るように前記クロック回路の出力へ結合され
た第２のバッファと、前記一連のクロック・パルスを反
転してこれを前記各スレーブ・ラッチのクロック入力へ
それぞれ供給するように、前記第２のバッファと前記各
スレーブ・ラッチのクロック入力との間に接続された第
１の反転回路と、前記第１の反転回路の出力を受け取
り、これを遅延させるための遅延回路とが設けられ、当
該遅延回路の遅延時間は、前記一連のクロック・パルス
の周期がその変動範囲内でどのように変動しようとも、
当該遅延回路の出力から得られる遅延クロック・パルス
のゼロ・レベル部分が、当該遅延回路に加わる反転クロ
ック・パルスの１レベル部分とオーバラップするように
選ばれており、前記遅延回路の出力と前記ＡＮＤゲート
の他方の入力との間に接続された第２の反転回路と、前
記第１のマスタ／スレーブ・ラッチ回路のデータ出力を
処理し且つその処理結果であるデータ入力を前記第２の
マスタ／スレーブ・ラッチ回路へ供給するように、前記
第１及び第２のマスタ／スレーブ・ラッチ回路の間に一
のディジタル論理回路を接続するための手段とが設けら
れ、全ての前記ラッチはエッジ・トリガ形式のものであ
り、前記ディジタル論理回路が前記第１のマスタ／スレ
ーブ・ラッチ回路からの前記データ出力を処理して前記
第２のマスタ／スレーブ・ラッチ回路へ前記データ入力
を供給するのにほぼ１クロック周期を有するように、前
記各スレーブ・ラッチが前記各マスタ・ラッチとほぼ同
じ時間にトリガされるようにした、コンピュータ・シス
テム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90111294A EP0461291A1 (en) | 1990-06-15 | 1990-06-15 | Clock generation in a multi-chip computersystem |
| DE90111294.6 | 1990-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233014A JPH04233014A (ja) | 1992-08-21 |
| JPH0760353B2 true JPH0760353B2 (ja) | 1995-06-28 |
Family
ID=8204098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3133231A Expired - Lifetime JPH0760353B2 (ja) | 1990-06-15 | 1991-05-10 | コンピュータ・システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5303365A (ja) |
| EP (1) | EP0461291A1 (ja) |
| JP (1) | JPH0760353B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453171A3 (en) * | 1990-04-18 | 1992-11-19 | Quickturn Systems Inc | Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like |
| US5615358A (en) * | 1992-05-28 | 1997-03-25 | Texas Instruments Incorporated | Time skewing arrangement for operating memory in synchronism with a data processor |
| US5771375A (en) * | 1995-09-18 | 1998-06-23 | International Business Machines Corporation | Automatic delay adjustment for static timing analysis using clock edge identification and half cycle paths |
| US6748565B1 (en) | 2000-10-02 | 2004-06-08 | International Business Machines Corporation | System and method for adjusting timing paths |
| FR2901930B1 (fr) * | 2006-05-31 | 2008-09-05 | Valeo Equip Electr Moteur | Procede et dispositif de generation de signaux binaires dephases et leur utilisation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912853U (ja) * | 1972-05-10 | 1974-02-02 | ||
| JPS5011740A (ja) * | 1973-06-04 | 1975-02-06 | ||
| US4409671A (en) * | 1978-09-05 | 1983-10-11 | Motorola, Inc. | Data processor having single clock pin |
| DE2853523C2 (de) * | 1978-12-12 | 1981-10-01 | Ibm Deutschland Gmbh, 7000 Stuttgart | Dezentrale Erzeugung von Taktsteuersignalen |
| JPS5856023A (ja) * | 1981-09-29 | 1983-04-02 | Shimadzu Corp | 配列変換装置 |
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