JPH0546274A - クロツク分配装置およびクロツク信号補正回路および電子回路システムおよび２相クロツク発生回路および半導体集積回路およびマイクロコンピユータ - Google Patents
クロツク分配装置およびクロツク信号補正回路および電子回路システムおよび２相クロツク発生回路および半導体集積回路およびマイクロコンピユータInfo
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- JPH0546274A JPH0546274A JP4003812A JP381292A JPH0546274A JP H0546274 A JPH0546274 A JP H0546274A JP 4003812 A JP4003812 A JP 4003812A JP 381292 A JP381292 A JP 381292A JP H0546274 A JPH0546274 A JP H0546274A
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- clock
- signal
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- circuit
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Abstract
(57)【要約】
【目的】 互いのクロックパルスが重なりあわない２つ
のクロック信号により動作タイミングが制御される複数
の電子回路を含むシステムにおいて、クロック周波数を
上げた場合にも高い信頼性を得る。 【構成】 クロック伝送路を通ってきた２つの基準クロ
ック信号φ１，φ２から互いのクロックパルスの重なり
のない２つのクロック信号φ１ｎ，φ２ｎを生成するク
ロック信号補正回路１３１，１３２，…を、クロック伝
送路と電子回路１４１，１４２，…の間にそれぞれ挿入
する。 【効果】 各電子回路に、適正なノンオーバラップ部分
をもつクロック信号を分配でき、高いクロック周波数で
も安定な動作を保証できる。
のクロック信号により動作タイミングが制御される複数
の電子回路を含むシステムにおいて、クロック周波数を
上げた場合にも高い信頼性を得る。 【構成】 クロック伝送路を通ってきた２つの基準クロ
ック信号φ１，φ２から互いのクロックパルスの重なり
のない２つのクロック信号φ１ｎ，φ２ｎを生成するク
ロック信号補正回路１３１，１３２，…を、クロック伝
送路と電子回路１４１，１４２，…の間にそれぞれ挿入
する。 【効果】 各電子回路に、適正なノンオーバラップ部分
をもつクロック信号を分配でき、高いクロック周波数で
も安定な動作を保証できる。
Description
【０００１】
【産業上の利用分野】本発明は、クロック分配装置，ク
ロック信号補正回路，電子回路システム，２相クロック
発生回路，半導体集積回路およびマイクロコンピュータ
に関し、さらに詳しくは、少なくとも２つのクロック信
号によって動作タイミングを制御している電子回路に互
いのクロックパルスが重なりあわない少なくとも２つの
クロック信号を分配するクロック分配装置，入力された
２つの基準クロック信号から互いのクロックパルスが重
なりあわない２つのクロック信号を生成するクロック信
号補正回路，異なるクロック信号で動作している電子回
路の間でデータの受け渡しを行う補正回路を含む電子回
路システム，１つの原クロック信号から互いのクロック
パルスが重なりあわない２つのクロック信号を生成する
２相クロック発生回路，前記クロック分配装置／クロッ
ク信号補正回路／電子回路システム／２相クロック発生
回路を備えた半導体集積回路およびマイクロコンピュー
タに関する。
ロック信号補正回路，電子回路システム，２相クロック
発生回路，半導体集積回路およびマイクロコンピュータ
に関し、さらに詳しくは、少なくとも２つのクロック信
号によって動作タイミングを制御している電子回路に互
いのクロックパルスが重なりあわない少なくとも２つの
クロック信号を分配するクロック分配装置，入力された
２つの基準クロック信号から互いのクロックパルスが重
なりあわない２つのクロック信号を生成するクロック信
号補正回路，異なるクロック信号で動作している電子回
路の間でデータの受け渡しを行う補正回路を含む電子回
路システム，１つの原クロック信号から互いのクロック
パルスが重なりあわない２つのクロック信号を生成する
２相クロック発生回路，前記クロック分配装置／クロッ
ク信号補正回路／電子回路システム／２相クロック発生
回路を備えた半導体集積回路およびマイクロコンピュー
タに関する。
【０００２】
【従来の技術】互いのクロックパルスが重なりあわない
少なくとも２つのクロック信号により動作タイミングが
制御される複数の電子回路に、１つのクロック発生回路
で発生した互いのクロックパルスが重なりあわない少な
くとも２つのクロック信号を、クロック伝送路を介し
て、それぞれ分配するクロック分配装置が知られてい
る。
少なくとも２つのクロック信号により動作タイミングが
制御される複数の電子回路に、１つのクロック発生回路
で発生した互いのクロックパルスが重なりあわない少な
くとも２つのクロック信号を、クロック伝送路を介し
て、それぞれ分配するクロック分配装置が知られてい
る。
【０００３】このようなクロック分配装置において、例
えばクロック周波数を上げて高速化を図ろうとすると、
クロック伝送路の入力端ではクロックパルスが重なりあ
っていないが、クロック伝送路における遅延に起因し
て、クロック伝送路の出力端ではクロックパルスの重な
りを生じることがある。
えばクロック周波数を上げて高速化を図ろうとすると、
クロック伝送路の入力端ではクロックパルスが重なりあ
っていないが、クロック伝送路における遅延に起因し
て、クロック伝送路の出力端ではクロックパルスの重な
りを生じることがある。
【０００４】従来、このクロックパルスの重なりを回避
するために、種々の技術が提案されている。
するために、種々の技術が提案されている。
【０００５】その第１の例は、クロックパルスの重なら
ない部分（ノンオーバラップ部分）の大きなクロック信
号をクロック発生回路で発生するものである。
ない部分（ノンオーバラップ部分）の大きなクロック信
号をクロック発生回路で発生するものである。
【０００６】その第２の例は、クロック伝送路の遅延を
均等にするものである（特開平１−１５７１１５号公
報，特開平２−３３６１１号公報）。
均等にするものである（特開平１−１５７１１５号公
報，特開平２−３３６１１号公報）。
【０００７】その第３の例は、例えば２つのクロック信
号がクロック伝送路から出力されるときに、一方のクロ
ック信号はそのまま電子回路に供給し、他方のクロック
信号は前記一方のクロック信号の反転信号との論理積を
とってから電子回路に供給するものである（特開平１ー
１７７１１６号公報）。
号がクロック伝送路から出力されるときに、一方のクロ
ック信号はそのまま電子回路に供給し、他方のクロック
信号は前記一方のクロック信号の反転信号との論理積を
とってから電子回路に供給するものである（特開平１ー
１７７１１６号公報）。
【０００８】なお、他の関連する従来技術としては、特
開昭５９−２０１５１７号公報に開示のクロック分配装
置がある。これは、単相クロックを複数の電子回路にク
ロック伝送路を介してそれぞれ分配し、各電子回路で前
記単相クロックから２相クロックを生成するものであ
る。
開昭５９−２０１５１７号公報に開示のクロック分配装
置がある。これは、単相クロックを複数の電子回路にク
ロック伝送路を介してそれぞれ分配し、各電子回路で前
記単相クロックから２相クロックを生成するものであ
る。
【０００９】
【発明が解決しようとする課題】上記従来技術のうち第
１の例では、クロックパルスの位相ずれは回避できない
ため、例えば２つのクロック信号のクロックパルスの間
隔が小さくなって、２つのクロック信号のうちの一方を
入力タイミングに用い，他方を出力タイミングに用いる
電子回路では、入力から出力までの動作時間が減少し、
必要な作動をさせることが難しくなる問題点がある。
１の例では、クロックパルスの位相ずれは回避できない
ため、例えば２つのクロック信号のクロックパルスの間
隔が小さくなって、２つのクロック信号のうちの一方を
入力タイミングに用い，他方を出力タイミングに用いる
電子回路では、入力から出力までの動作時間が減少し、
必要な作動をさせることが難しくなる問題点がある。
【００１０】また、第２の例では、実際の回路では規模
の相違やレイアウト上の制約があるため、実現が難しい
問題点がある。
の相違やレイアウト上の制約があるため、実現が難しい
問題点がある。
【００１１】また、第３の例では、進みの位相ずれか遅
れの位相ずれか一方の場合しか対応できないため、上記
第１の例と同じ問題点がある。
れの位相ずれか一方の場合しか対応できないため、上記
第１の例と同じ問題点がある。
【００１２】結局のところ、上記従来技術では、互いの
クロックパルスが重なりあわない少なくとも２つのクロ
ック信号により動作タイミングが制御される電子回路を
高速動作させるのに十分対応できない問題点がある。
クロックパルスが重なりあわない少なくとも２つのクロ
ック信号により動作タイミングが制御される電子回路を
高速動作させるのに十分対応できない問題点がある。
【００１３】そこで、本発明の目的は、互いのクロック
パルスが重なりあわない少なくとも２つのクロック信号
により動作タイミングが制御される電子回路を高速動作
させるのに十分対応できるようにしたクロック分配装置
を提供することにある。また、それに関連するクロック
信号補正回路，電子回路システム，２相クロック発生回
路，半導体集積回路およびマイクロコンピュータを提供
することにある。
パルスが重なりあわない少なくとも２つのクロック信号
により動作タイミングが制御される電子回路を高速動作
させるのに十分対応できるようにしたクロック分配装置
を提供することにある。また、それに関連するクロック
信号補正回路，電子回路システム，２相クロック発生回
路，半導体集積回路およびマイクロコンピュータを提供
することにある。
【００１４】
【課題を解決するための手段】第１の観点では、本発明
は、互いのクロックパルスが重なりあわない少なくとも
２つのクロック信号により動作タイミングが制御される
少なくとも２つの電子回路に、それぞれクロック伝送路
を介して、クロック発生回路から、少なくとも２つの基
準クロック信号を分配するクロック分配装置において、
各クロック伝送路と電子回路との間に、クロック伝送路
を通ってきた少なくとも２つの基準クロック信号の互い
のクロックパルスの重なりを除去して少なくとも１つの
クロック信号を出力するクロック信号補正回路をそれぞ
れ挿入したことを特徴とするクロック分配装置を提供す
る。
は、互いのクロックパルスが重なりあわない少なくとも
２つのクロック信号により動作タイミングが制御される
少なくとも２つの電子回路に、それぞれクロック伝送路
を介して、クロック発生回路から、少なくとも２つの基
準クロック信号を分配するクロック分配装置において、
各クロック伝送路と電子回路との間に、クロック伝送路
を通ってきた少なくとも２つの基準クロック信号の互い
のクロックパルスの重なりを除去して少なくとも１つの
クロック信号を出力するクロック信号補正回路をそれぞ
れ挿入したことを特徴とするクロック分配装置を提供す
る。
【００１５】第２の観点では、本発明は、第１の基準ク
ロック信号を或る時間だけ遅延させて第１の遅延基準ク
ロック信号を生成する第１の遅延手段と、第２の基準ク
ロック信号を或る時間だけ遅延させて第２の遅延基準ク
ロック信号を生成する第２の遅延手段と、前記第１の基
準クロック信号と前記第２の基準クロック信号の論理積
の否定をとって論理積否定信号を生成する論理積否定信
号生成手段と、前記第１の基準クロック信号と前記第１
の遅延基準クロック信号の論理積をとって又は前記第１
の基準クロック信号と前記第１の遅延基準クロック信号
と前記論理積否定信号の論理積をとって第１のクロック
信号を生成する第１クロック信号生成手段と、前記第２
の基準クロック信号と前記第２の遅延基準クロック信号
と前記論理積否定信号の論理積をとって第２のクロック
信号を生成する第２クロック信号生成手段とを具備して
なり、前記第１の遅延手段と前記第２の遅延手段で生じ
る遅延時間より前記論理積否定信号生成手段で生じる遅
延時間が短いことを特徴とするクロック信号補正回路を
提供する。
ロック信号を或る時間だけ遅延させて第１の遅延基準ク
ロック信号を生成する第１の遅延手段と、第２の基準ク
ロック信号を或る時間だけ遅延させて第２の遅延基準ク
ロック信号を生成する第２の遅延手段と、前記第１の基
準クロック信号と前記第２の基準クロック信号の論理積
の否定をとって論理積否定信号を生成する論理積否定信
号生成手段と、前記第１の基準クロック信号と前記第１
の遅延基準クロック信号の論理積をとって又は前記第１
の基準クロック信号と前記第１の遅延基準クロック信号
と前記論理積否定信号の論理積をとって第１のクロック
信号を生成する第１クロック信号生成手段と、前記第２
の基準クロック信号と前記第２の遅延基準クロック信号
と前記論理積否定信号の論理積をとって第２のクロック
信号を生成する第２クロック信号生成手段とを具備して
なり、前記第１の遅延手段と前記第２の遅延手段で生じ
る遅延時間より前記論理積否定信号生成手段で生じる遅
延時間が短いことを特徴とするクロック信号補正回路を
提供する。
【００１６】第３の観点では、本発明は、少なくとも１
つのクロック信号により動作タイミングが制御される第
１の電子回路とその第１の電子回路におけるクロック信
号とは別の少なくとも１つのクロック信号により動作タ
イミングが制御される第２の電子回路との間でデータを
受け渡す電子回路システムにおいて、第１の電子回路に
おけるクロック信号と第２の電子回路におけるクロック
信号の互いのクロックパルスの重なりを除去するクロッ
ク信号補正回路を設けると共に、その重なりを除去した
クロック信号によりデータの受け渡しの動作タイミング
を制御することを特徴とする電子回路システムを提供す
る。
つのクロック信号により動作タイミングが制御される第
１の電子回路とその第１の電子回路におけるクロック信
号とは別の少なくとも１つのクロック信号により動作タ
イミングが制御される第２の電子回路との間でデータを
受け渡す電子回路システムにおいて、第１の電子回路に
おけるクロック信号と第２の電子回路におけるクロック
信号の互いのクロックパルスの重なりを除去するクロッ
ク信号補正回路を設けると共に、その重なりを除去した
クロック信号によりデータの受け渡しの動作タイミング
を制御することを特徴とする電子回路システムを提供す
る。
【００１７】第４の観点では、１つの原クロック信号を
或る時間だけ遅延させて遅延原クロック信号を生成する
第１の遅延手段と、前記原クロック信号と前記遅延原ク
ロック信号の論理積をとって第１のクロック信号を生成
する論理積手段と、前記原クロック信号を反転する反転
手段と、その反転手段の出力を或る時間だけ遅延させて
第２のクロック信号を生成する第２の遅延手段とを具備
してなり、前記第１の遅延手段および論理積手段で生じ
る遅延時間より前記反転手段および第２の遅延手段で生
じる遅延時間が短いことを特徴とする２相クロック発生
回路を提供する。
或る時間だけ遅延させて遅延原クロック信号を生成する
第１の遅延手段と、前記原クロック信号と前記遅延原ク
ロック信号の論理積をとって第１のクロック信号を生成
する論理積手段と、前記原クロック信号を反転する反転
手段と、その反転手段の出力を或る時間だけ遅延させて
第２のクロック信号を生成する第２の遅延手段とを具備
してなり、前記第１の遅延手段および論理積手段で生じ
る遅延時間より前記反転手段および第２の遅延手段で生
じる遅延時間が短いことを特徴とする２相クロック発生
回路を提供する。
【００１８】第５の観点では、上記構成のクロック信号
補正回路，電子回路システム，２相クロック発生回路を
備えた半導体集積回路およびマイクロコンピュータを提
供する。
補正回路，電子回路システム，２相クロック発生回路を
備えた半導体集積回路およびマイクロコンピュータを提
供する。
【００１９】
【作用】上記第１の観点によるクロック分配装置では、
クロック伝送路から各電子回路に入力する時点で、互い
のクロックパルスの重なりのないクロック信号をそれぞ
れ得る。このため、クロック発生回路から適切な基準ク
ロック信号を送り出すことによって、各電子回路で、性
能を十分発揮できるようなクロック信号を供給できる。
クロック伝送路から各電子回路に入力する時点で、互い
のクロックパルスの重なりのないクロック信号をそれぞ
れ得る。このため、クロック発生回路から適切な基準ク
ロック信号を送り出すことによって、各電子回路で、性
能を十分発揮できるようなクロック信号を供給できる。
【００２０】上記第２の観点によるクロック信号補正回
路では、第１の遅延手段と第２の遅延手段と論理積否定
信号生成手段でそれぞれ生じる遅延時間を制御すること
により、互いのクロックパルスが重なる部分を除去す
る。このため、互いのクロックパルスの重なりのないク
ロック信号を好適に得られる。
路では、第１の遅延手段と第２の遅延手段と論理積否定
信号生成手段でそれぞれ生じる遅延時間を制御すること
により、互いのクロックパルスが重なる部分を除去す
る。このため、互いのクロックパルスの重なりのないク
ロック信号を好適に得られる。
【００２１】上記第３の観点による電子回路システムで
は、データを渡す側で用いるクロック信号と，データを
受け取る側で用いるクロック信号とから，互いのクロッ
クパルスの重なりのないクロック信号を得て、それによ
りデータの受け渡しを制御する。このため、位相ずれに
よる誤動作がなく、信頼性が高くなる。
は、データを渡す側で用いるクロック信号と，データを
受け取る側で用いるクロック信号とから，互いのクロッ
クパルスの重なりのないクロック信号を得て、それによ
りデータの受け渡しを制御する。このため、位相ずれに
よる誤動作がなく、信頼性が高くなる。
【００２２】上記第４の観点による２相クロック発生回
路では、１つの原クロック信号から互いのクロックパル
スの重なりのない２相クロック信号を生成するが、第１
の遅延手段および論理積手段で生じる遅延時間と反転手
段および第２の遅延手段で生じる遅延時間を制御するこ
とにより、互いのクロックパルスが重ならない部分の時
間を制御できる。このため、各電子回路で、性能を十分
発揮できるようなクロック信号を得られる。
路では、１つの原クロック信号から互いのクロックパル
スの重なりのない２相クロック信号を生成するが、第１
の遅延手段および論理積手段で生じる遅延時間と反転手
段および第２の遅延手段で生じる遅延時間を制御するこ
とにより、互いのクロックパルスが重ならない部分の時
間を制御できる。このため、各電子回路で、性能を十分
発揮できるようなクロック信号を得られる。
【００２３】第５の観点による半導体集積回路およびマ
イクロコンピュータでは、上記構成のクロック信号補正
回路，電子回路システム，２相クロック発生回路を備え
たので、信頼性を向上することが出来る。
イクロコンピュータでは、上記構成のクロック信号補正
回路，電子回路システム，２相クロック発生回路を備え
たので、信頼性を向上することが出来る。
【００２４】
【実施例】以下、本発明の実施例について、図面を用い
て説明する。なお、これにより本発明が限定されるもの
ではない。
て説明する。なお、これにより本発明が限定されるもの
ではない。
【００２５】図１は、本発明のクロック分配装置を適用
したＬＳＩ半導体チップ１０１の内部構成を示すブロッ
ク図である。クロック生成部１０２内の基準クロックパ
ルス発生回路１０３は、互いのクロックパルスが重なり
あわない第１の基準クロック信号φ１および第２の基準
クロック信号φ２を発生する。これらの基準クロック信
号φ１，φ２は、クロックドライバ回路１０４，１０５
およびクロック伝送路を介して、各電子回路ブロック１
１１〜１１６に供給される。
したＬＳＩ半導体チップ１０１の内部構成を示すブロッ
ク図である。クロック生成部１０２内の基準クロックパ
ルス発生回路１０３は、互いのクロックパルスが重なり
あわない第１の基準クロック信号φ１および第２の基準
クロック信号φ２を発生する。これらの基準クロック信
号φ１，φ２は、クロックドライバ回路１０４，１０５
およびクロック伝送路を介して、各電子回路ブロック１
１１〜１１６に供給される。
【００２６】図１では、電子回路ブロック１１１〜１１
６を代表させて、電子回路ブロック１１５の内部構成を
示している。この図１から分かるように、クロック伝送
路は電子回路ブロック１１５内で、クロックドライバ回
路１２１，１２２を経て分岐し、電子回路ブロック１１
５内の各電子回路範囲１４１〜１４２に入っている。そ
して、さらに、各電子回路範囲１４１〜１４２内のクロ
ック信号補正回路１３１〜１３３に入っている。
６を代表させて、電子回路ブロック１１５の内部構成を
示している。この図１から分かるように、クロック伝送
路は電子回路ブロック１１５内で、クロックドライバ回
路１２１，１２２を経て分岐し、電子回路ブロック１１
５内の各電子回路範囲１４１〜１４２に入っている。そ
して、さらに、各電子回路範囲１４１〜１４２内のクロ
ック信号補正回路１３１〜１３３に入っている。
【００２７】２つの基準クロック信号φ１およびφ２
は、もともとは互いのクロックパルスが重なりあわない
ものであったが、クロック伝送路を伝搬する時間の差に
起因する位相ずれが発生するために、各電子回路範囲１
４１〜１４３に至る時には、互いのクロックパルスが重
なりあうオーバラップ部分を生じてしまう。クロック信
号補正回路１３１〜１３３は、このオーバラップ部分を
削除するものである。
は、もともとは互いのクロックパルスが重なりあわない
ものであったが、クロック伝送路を伝搬する時間の差に
起因する位相ずれが発生するために、各電子回路範囲１
４１〜１４３に至る時には、互いのクロックパルスが重
なりあうオーバラップ部分を生じてしまう。クロック信
号補正回路１３１〜１３３は、このオーバラップ部分を
削除するものである。
【００２８】すなわち、クロック信号補正回路１３１〜
１３３は、入力される２つの基準クロック信号φ１およ
びφ２に，互いのクロックパルスが重なりあうオーバラ
ップ部分があるとき、そのオーバラップ部分を削除し
て、互いのクロックパルスが重なりあわない第１のクロ
ック信号φ１ｎおよび第２のクロック信号φ２ｎを生成
し、互いのクロックパルスが重なりあわない２つのクロ
ック信号により動作タイミングが制御される各電子回路
に、前記クロック信号φ１ｎ，φ２ｎを供給する。
１３３は、入力される２つの基準クロック信号φ１およ
びφ２に，互いのクロックパルスが重なりあうオーバラ
ップ部分があるとき、そのオーバラップ部分を削除し
て、互いのクロックパルスが重なりあわない第１のクロ
ック信号φ１ｎおよび第２のクロック信号φ２ｎを生成
し、互いのクロックパルスが重なりあわない２つのクロ
ック信号により動作タイミングが制御される各電子回路
に、前記クロック信号φ１ｎ，φ２ｎを供給する。
【００２９】各電子回路範囲１４１〜１４３の範囲は、
その範囲内ではクロック信号の伝搬経路における位相ず
れが無視できるような範囲である。
その範囲内ではクロック信号の伝搬経路における位相ず
れが無視できるような範囲である。
【００３０】上記のＬＳＩ半導体チップ１０１は、具体
的には、例えばシングルチップマイクロコンピュータで
ある。その場合、例えば、１０２はクロックジェネレー
タ，１１１はＡ／Ｄ，１１２はタイマ，１１３は他の周
辺回路，１１４はメモリ，１１５はＣＰＵ，１１６はＩ
／Ｏ（入出力）インタフェース，１４１は第１の制御
部，１４２は第２の制御部、１４３は演算部等に対応す
る。
的には、例えばシングルチップマイクロコンピュータで
ある。その場合、例えば、１０２はクロックジェネレー
タ，１１１はＡ／Ｄ，１１２はタイマ，１１３は他の周
辺回路，１１４はメモリ，１１５はＣＰＵ，１１６はＩ
／Ｏ（入出力）インタフェース，１４１は第１の制御
部，１４２は第２の制御部、１４３は演算部等に対応す
る。
【００３１】図２は、クロック信号補正回路１３１の具
体例を示す回路図である。図３は、図２のクロック信号
補正回路１３１の各部の信号のタイミング図である。
体例を示す回路図である。図３は、図２のクロック信号
補正回路１３１の各部の信号のタイミング図である。
【００３２】インバータ２１１とインバータ２１２は、
第１の基準クロック信号φ１を或る時間Ｔ１だけ遅延さ
せて第１の遅延基準クロック信号φ１ｄを生成する第１
の遅延手段である。
第１の基準クロック信号φ１を或る時間Ｔ１だけ遅延さ
せて第１の遅延基準クロック信号φ１ｄを生成する第１
の遅延手段である。
【００３３】インバータ２２１とインバータ２２２は、
第２の基準クロック信号φ２を或る時間Ｔ２だけ遅延さ
せて第２の遅延基準クロック信号φ２ｄを生成する第２
の遅延手段である。
第２の基準クロック信号φ２を或る時間Ｔ２だけ遅延さ
せて第２の遅延基準クロック信号φ２ｄを生成する第２
の遅延手段である。
【００３４】２入力ＮＡＮＤ２３１は、第１の基準クロ
ック信号φ１と第２の基準クロック信号φ２の論理積の
否定をとって論理積否定信号 not（φ１・φ２）を生成
する論理積否定信号生成手段である。この２入力ＮＡＮ
Ｄ２３１における遅延時間はＴ３であり、これは前記遅
延時間Ｔ１，Ｔ２よりも短くされている。
ック信号φ１と第２の基準クロック信号φ２の論理積の
否定をとって論理積否定信号 not（φ１・φ２）を生成
する論理積否定信号生成手段である。この２入力ＮＡＮ
Ｄ２３１における遅延時間はＴ３であり、これは前記遅
延時間Ｔ１，Ｔ２よりも短くされている。
【００３５】３入力ＮＡＮＤ２１３とインバータ２１４
は、第１の基準クロック信号φ１と第１の遅延基準クロ
ック信号φ１ｄと論理積否定信号 not（φ１・φ２）の
論理積をとって第１のクロック信号φ１ｎを生成する第
１クロック信号生成手段である。
は、第１の基準クロック信号φ１と第１の遅延基準クロ
ック信号φ１ｄと論理積否定信号 not（φ１・φ２）の
論理積をとって第１のクロック信号φ１ｎを生成する第
１クロック信号生成手段である。
【００３６】３入力ＮＡＮＤ２２３とインバータ２２４
は、第２の基準クロック信号φ２と第２の遅延基準クロ
ック信号φ２ｄと論理積否定信号 not（φ１・φ２）の
論理積をとって第２のクロック信号φ２ｎを生成する第
２クロック信号生成手段である。
は、第２の基準クロック信号φ２と第２の遅延基準クロ
ック信号φ２ｄと論理積否定信号 not（φ１・φ２）の
論理積をとって第２のクロック信号φ２ｎを生成する第
２クロック信号生成手段である。
【００３７】図３から理解されるように、第１の基準ク
ロック信号φ１と第２の基準クロック信号φ２とにオー
バラップ部分Ｌ１，Ｌ２があるとき、これらのオーバラ
ップ部分Ｌ１，Ｌ２と同じ時間だけのノンオーバラップ
部分が形成され、互いのクロックパルスが重なりあわな
い第１のクロック信号φ１ｎおよび第２のクロック信号
φ２ｎが生成されている。
ロック信号φ１と第２の基準クロック信号φ２とにオー
バラップ部分Ｌ１，Ｌ２があるとき、これらのオーバラ
ップ部分Ｌ１，Ｌ２と同じ時間だけのノンオーバラップ
部分が形成され、互いのクロックパルスが重なりあわな
い第１のクロック信号φ１ｎおよび第２のクロック信号
φ２ｎが生成されている。
【００３８】なお、図３のタイミング図では、説明の都
合上、３入力ＮＡＮＤ２１３とインバータ２１４におけ
る遅延時間と，３入力ＮＡＮＤ２２３とインバータ２２
４における遅延時間は無視している。
合上、３入力ＮＡＮＤ２１３とインバータ２１４におけ
る遅延時間と，３入力ＮＡＮＤ２２３とインバータ２２
４における遅延時間は無視している。
【００３９】図２のクロック信号補正回路１３１は、対
称な回路構成であるため回路設計が容易で信頼性が高い
利点を有している。
称な回路構成であるため回路設計が容易で信頼性が高い
利点を有している。
【００４０】図４は、クロック信号補正回路１３１の他
の具体例を示す回路図である。図５は、図４のクロック
信号補正回路１３１の各部の信号のタイミング図であ
る。
の具体例を示す回路図である。図５は、図４のクロック
信号補正回路１３１の各部の信号のタイミング図であ
る。
【００４１】インバータ２１１とインバータ２１２は、
第１の基準クロック信号φ１を或る時間Ｔ１だけ遅延さ
せて第１の遅延基準クロック信号φ１ｄを生成する第１
の遅延手段である。
第１の基準クロック信号φ１を或る時間Ｔ１だけ遅延さ
せて第１の遅延基準クロック信号φ１ｄを生成する第１
の遅延手段である。
【００４２】インバータ２２１とインバータ２２２は、
第２の基準クロック信号φ２を或る時間Ｔ２だけ遅延さ
せて第２の遅延基準クロック信号φ２ｄを生成する第２
の遅延手段である。
第２の基準クロック信号φ２を或る時間Ｔ２だけ遅延さ
せて第２の遅延基準クロック信号φ２ｄを生成する第２
の遅延手段である。
【００４３】２入力ＮＡＮＤ２３１は、第１の基準クロ
ック信号φ１と第２の基準クロック信号φ２の論理積の
否定をとって論理積否定信号 not（φ１・φ２）を生成
する論理積否定信号生成手段である。この２入力ＮＡＮ
Ｄ２３１における遅延時間はＴ３であり、これは前記遅
延時間Ｔ１，Ｔ２よりも短くされている。
ック信号φ１と第２の基準クロック信号φ２の論理積の
否定をとって論理積否定信号 not（φ１・φ２）を生成
する論理積否定信号生成手段である。この２入力ＮＡＮ
Ｄ２３１における遅延時間はＴ３であり、これは前記遅
延時間Ｔ１，Ｔ２よりも短くされている。
【００４４】２入力ＮＡＮＤ４１３とインバータ２１４
は、第１の基準クロック信号φ１と第１の遅延基準クロ
ック信号φ１ｄの論理積をとって第１のクロック信号φ
１ｎを生成する第１クロック信号生成手段である。
は、第１の基準クロック信号φ１と第１の遅延基準クロ
ック信号φ１ｄの論理積をとって第１のクロック信号φ
１ｎを生成する第１クロック信号生成手段である。
【００４５】３入力ＮＡＮＤ２２３とインバータ２２４
は、第２の基準クロック信号φ２と第２の遅延基準クロ
ック信号φ２ｄと論理積否定信号 not（φ１・φ２）の
論理積をとって第２のクロック信号φ２ｎを生成する第
２クロック信号生成手段である。
は、第２の基準クロック信号φ２と第２の遅延基準クロ
ック信号φ２ｄと論理積否定信号 not（φ１・φ２）の
論理積をとって第２のクロック信号φ２ｎを生成する第
２クロック信号生成手段である。
【００４６】図５から理解されるように、第１の基準ク
ロック信号φ１と第２の基準クロック信号φ２とにオー
バラップ部分Ｌ１，Ｌ２があっても、（Ｔ１−Ｔ３）時
間またはＴ３時間だけのノンオーバラップ部分が形成さ
れ、互いのクロックパルスが重なりあわない第１のクロ
ック信号φ１ｎおよび第２のクロック信号φ２ｎが生成
されている。
ロック信号φ１と第２の基準クロック信号φ２とにオー
バラップ部分Ｌ１，Ｌ２があっても、（Ｔ１−Ｔ３）時
間またはＴ３時間だけのノンオーバラップ部分が形成さ
れ、互いのクロックパルスが重なりあわない第１のクロ
ック信号φ１ｎおよび第２のクロック信号φ２ｎが生成
されている。
【００４７】なお、図５のタイミング図では、２入力Ｎ
ＡＮＤ４１３とインバータ２１４における遅延時間と，
３入力ＮＡＮＤ２２３とインバータ２２４における遅延
時間を無視している。これは、両遅延時間がほぼ等しい
ため、説明上、これらを無視してもタイミング関係に影
響しないからである。
ＡＮＤ４１３とインバータ２１４における遅延時間と，
３入力ＮＡＮＤ２２３とインバータ２２４における遅延
時間を無視している。これは、両遅延時間がほぼ等しい
ため、説明上、これらを無視してもタイミング関係に影
響しないからである。
【００４８】図４のクロック信号補正回路１３１は、遅
延時間Ｔ１，Ｔ３によってノンオーバラップ部分の時間
をコントロールできるため、ノンオーバラップ部分の時
間幅を、必要な最小限度の幅に設定することが可能とな
る利点がある。
延時間Ｔ１，Ｔ３によってノンオーバラップ部分の時間
をコントロールできるため、ノンオーバラップ部分の時
間幅を、必要な最小限度の幅に設定することが可能とな
る利点がある。
【００４９】さて、上記のように、クロック信号補正回
路１３１，１３２，…を用いることによって、各電子回
路範囲１４１〜１４３の範囲内では、互いのクロックパ
ルスが重なりあわない第１のクロック信号φ１ｎおよび
第２のクロック信号φ２ｎにより電子回路の動作タイミ
ングを制御できる。ところが、電子回路範囲１４１から
電子回路範囲１４２へデータ信号を渡す場合には、両者
のクロック信号の間の位相ずれのために、データ信号の
受け渡しの動作タイミングが狂うことがある。しかし、
このような場合でも、クロック信号補正回路を用いるこ
とによって、データ信号の受け渡しの動作タイミングを
適正に制御することが出来る。これを図６を参照して次
に説明する。
路１３１，１３２，…を用いることによって、各電子回
路範囲１４１〜１４３の範囲内では、互いのクロックパ
ルスが重なりあわない第１のクロック信号φ１ｎおよび
第２のクロック信号φ２ｎにより電子回路の動作タイミ
ングを制御できる。ところが、電子回路範囲１４１から
電子回路範囲１４２へデータ信号を渡す場合には、両者
のクロック信号の間の位相ずれのために、データ信号の
受け渡しの動作タイミングが狂うことがある。しかし、
このような場合でも、クロック信号補正回路を用いるこ
とによって、データ信号の受け渡しの動作タイミングを
適正に制御することが出来る。これを図６を参照して次
に説明する。
【００５０】図６において、電子回路範囲６１０では、
クロック信号補正回路６１３が、クロック伝送路６１
１，６１２から供給される第１の基準クロック信号φ１
１および第２の基準クロック信号φ２１から互いのクロ
ックパルスが重なりあわない第１のクロック信号φ１１
ｎおよび第２のクロック信号φ２１ｎを生成している。
そして、これらのクロック信号φ１１ｎ，φ２１ｎを用
いて、内部の動作タイミングをとるタイミングラッチ６
１５，６１６のラッチタイミングを制御している。
クロック信号補正回路６１３が、クロック伝送路６１
１，６１２から供給される第１の基準クロック信号φ１
１および第２の基準クロック信号φ２１から互いのクロ
ックパルスが重なりあわない第１のクロック信号φ１１
ｎおよび第２のクロック信号φ２１ｎを生成している。
そして、これらのクロック信号φ１１ｎ，φ２１ｎを用
いて、内部の動作タイミングをとるタイミングラッチ６
１５，６１６のラッチタイミングを制御している。
【００５１】他方、電子回路範囲６２０では、クロック
信号補正回路６２３が、クロック伝送路６２１，６２２
から供給される第１の基準クロック信号φ１２および第
２の基準クロック信号φ２２から互いのクロックパルス
が重なりあわない第１のクロック信号φ１２ｎおよび第
２のクロック信号φ２２ｎを生成している。そして、こ
れらのクロック信号φ１２ｎ，φ２２ｎを用いて、内部
の動作タイミングをとるタイミングラッチ６２５，６２
６，６２７のラッチタイミングを制御している。
信号補正回路６２３が、クロック伝送路６２１，６２２
から供給される第１の基準クロック信号φ１２および第
２の基準クロック信号φ２２から互いのクロックパルス
が重なりあわない第１のクロック信号φ１２ｎおよび第
２のクロック信号φ２２ｎを生成している。そして、こ
れらのクロック信号φ１２ｎ，φ２２ｎを用いて、内部
の動作タイミングをとるタイミングラッチ６２５，６２
６，６２７のラッチタイミングを制御している。
【００５２】電子回路範囲６２０に設けられているクロ
ック信号補正回路６２４は、クロック伝送路６１１から
供給される第１の基準クロック信号φ１１およびクロッ
ク伝送路６２２から供給される第２の基準クロック信号
φ２２から互いのクロックパルスが重なりあわない第１
のクロック信号φ１３ｎおよび第２のクロック信号φ２
３ｎを生成している。そして、これらのクロック信号φ
１３ｎ，φ２３ｎを用いて、電子回路範囲６１０から電
子回路範囲６２０へ渡されるデータ信号に関するタイミ
ングの整合をとるラッチ６３５，６３６のラッチタイミ
ングを制御している。
ック信号補正回路６２４は、クロック伝送路６１１から
供給される第１の基準クロック信号φ１１およびクロッ
ク伝送路６２２から供給される第２の基準クロック信号
φ２２から互いのクロックパルスが重なりあわない第１
のクロック信号φ１３ｎおよび第２のクロック信号φ２
３ｎを生成している。そして、これらのクロック信号φ
１３ｎ，φ２３ｎを用いて、電子回路範囲６１０から電
子回路範囲６２０へ渡されるデータ信号に関するタイミ
ングの整合をとるラッチ６３５，６３６のラッチタイミ
ングを制御している。
【００５３】電子回路範囲６２０の組み合わせ回路の左
半分には、電子回路範囲６１０からのデータ信号と，ラ
ッチ６３５からのデータ信号が入力されるが、電子回路
範囲６１０でデータ信号を生成するタイミングの基とな
る第１の基準クロック信号φ１１から生成した第１のク
ロック信号φ１３ｎによりラッチ６３５のタイミングを
制御しているため、両データ信号のタイミングが合致す
る。
半分には、電子回路範囲６１０からのデータ信号と，ラ
ッチ６３５からのデータ信号が入力されるが、電子回路
範囲６１０でデータ信号を生成するタイミングの基とな
る第１の基準クロック信号φ１１から生成した第１のク
ロック信号φ１３ｎによりラッチ６３５のタイミングを
制御しているため、両データ信号のタイミングが合致す
る。
【００５４】ラッチ６２６は、上記の如きタイミングで
動作する電子回路範囲６２０の組み合わせ回路の左半分
からのデータ信号をラッチし，そのラッチしたデータ信
号をタイミングラッチ６２６へと出力するものである
が、電子回路範囲６２０の組み合わせ回路の左半分でデ
ータ信号を生成するタイミングの基となる第１の基準ク
ロック信号φ１１と，タイミングラッチ６２６でデータ
信号をラッチするタイミングの基となる第２の基準クロ
ック信号φ２２とから生成した第２のクロック信号φ２
３ｎにより動作タイミングを制御されるため、適正な動
作タイミングとなる。
動作する電子回路範囲６２０の組み合わせ回路の左半分
からのデータ信号をラッチし，そのラッチしたデータ信
号をタイミングラッチ６２６へと出力するものである
が、電子回路範囲６２０の組み合わせ回路の左半分でデ
ータ信号を生成するタイミングの基となる第１の基準ク
ロック信号φ１１と，タイミングラッチ６２６でデータ
信号をラッチするタイミングの基となる第２の基準クロ
ック信号φ２２とから生成した第２のクロック信号φ２
３ｎにより動作タイミングを制御されるため、適正な動
作タイミングとなる。
【００５５】かくして、電子回路範囲６１０の動作タイ
ミングのクロック信号φ１１ｎ，φ２１ｎと電子回路範
囲６２０の動作タイミングのクロック信号φ２１ｎ，φ
２２ｎの間に位相ずれがあっても、両者の間で適正にデ
ータ信号が受け渡されるようになる。
ミングのクロック信号φ１１ｎ，φ２１ｎと電子回路範
囲６２０の動作タイミングのクロック信号φ２１ｎ，φ
２２ｎの間に位相ずれがあっても、両者の間で適正にデ
ータ信号が受け渡されるようになる。
【００５６】両者のクロック信号の間の位相ずれは、１
８０°未満である必要がある。ラッチ６３５，６３６の
間の回路動作に許容される時間は、位相ずれに起因する
クロックパルス幅の減少によって減少する可能性があ
る。この減少分は、元のタイミングラッチ間で許される
有効時間の５０％以下である。位相差が９０°未満であ
るとすると、２５％以下になる。
８０°未満である必要がある。ラッチ６３５，６３６の
間の回路動作に許容される時間は、位相ずれに起因する
クロックパルス幅の減少によって減少する可能性があ
る。この減少分は、元のタイミングラッチ間で許される
有効時間の５０％以下である。位相差が９０°未満であ
るとすると、２５％以下になる。
【００５７】電子回路範囲６１０からデータ信号が入力
される組み合わせ回路に，タイミングラッチ６２５から
のデータ信号が関係しない場合は、タイミングラッチ６
３５を省略することが出来る。
される組み合わせ回路に，タイミングラッチ６２５から
のデータ信号が関係しない場合は、タイミングラッチ６
３５を省略することが出来る。
【００５８】図６の変形例としては、クロック信号補正
回路６２４に入力する信号として、基準クロック信号６
１１の代わりにクロック信号φ１１ｎまたはφ２１ｎを
用いるものが挙げられる。また、基準クロック信号６１
１，６２２の代わりにクロック信号φ１１ｎ，φ２１ｎ
を用いるものが挙げられる。さらに、クロック信号補正
回路６２４を省略し、クロック信号φ１１ｎ，φ２１ｎ
によりラッチ６３５，６３６を制御するものが挙げられ
る。
回路６２４に入力する信号として、基準クロック信号６
１１の代わりにクロック信号φ１１ｎまたはφ２１ｎを
用いるものが挙げられる。また、基準クロック信号６１
１，６２２の代わりにクロック信号φ１１ｎ，φ２１ｎ
を用いるものが挙げられる。さらに、クロック信号補正
回路６２４を省略し、クロック信号φ１１ｎ，φ２１ｎ
によりラッチ６３５，６３６を制御するものが挙げられ
る。
【００５９】図７は、クロック信号の間に位相ずれがあ
る電子回路範囲６１０，６２０間でデータ信号を受け渡
すタイミングを制御する別の構成例を示している。
る電子回路範囲６１０，６２０間でデータ信号を受け渡
すタイミングを制御する別の構成例を示している。
【００６０】この図７の構成例は、電子回路範囲６１０
から入力されるデータ信号を受けるラッチ７４０を設
け、そのラッチ７４０の動作タイミングを、電子回路範
囲６１０でデータ信号を生成するタイミングの基となる
クロックφ１１ｎと同じタイミングであるはずのクロッ
ク信号φ２１ｎで制御するものである。
から入力されるデータ信号を受けるラッチ７４０を設
け、そのラッチ７４０の動作タイミングを、電子回路範
囲６１０でデータ信号を生成するタイミングの基となる
クロックφ１１ｎと同じタイミングであるはずのクロッ
ク信号φ２１ｎで制御するものである。
【００６１】さて、図２，図３のクロック信号補正回路
１３１では、基準クロック信号φ１，φ２にオーバッラ
ップ部分がなかった場合、元の基準クロック信号φ１
１，φ１２から遅延時間Ｔ１，Ｔ２だけパルス幅を削る
作用を行うだけになる。そこで、これを避けるために
は、基準クロック信号φ１，φ２として、互いにクロッ
クパルスが重なりあうオーバラップ２相クロック信号を
用いればよい。このようなオーバラップ２相クロック信
号は、互いにクロックパルスが重なりあわないノンオー
バラップ２相クロック信号を反転することにより得るこ
とが出来る。
１３１では、基準クロック信号φ１，φ２にオーバッラ
ップ部分がなかった場合、元の基準クロック信号φ１
１，φ１２から遅延時間Ｔ１，Ｔ２だけパルス幅を削る
作用を行うだけになる。そこで、これを避けるために
は、基準クロック信号φ１，φ２として、互いにクロッ
クパルスが重なりあうオーバラップ２相クロック信号を
用いればよい。このようなオーバラップ２相クロック信
号は、互いにクロックパルスが重なりあわないノンオー
バラップ２相クロック信号を反転することにより得るこ
とが出来る。
【００６２】図２，図３のクロック信号補正回路１３１
は、１つの原クロック信号をクロック伝送路で各電子回
路に分配し、各電子回路で原クロック信号からノンオー
バラップ２相クロック信号をそれぞれ生成し、そのノン
オーバラップ２相クロック信号で内部の動作タイミング
を制御する電子回路システムにも利用できる。
は、１つの原クロック信号をクロック伝送路で各電子回
路に分配し、各電子回路で原クロック信号からノンオー
バラップ２相クロック信号をそれぞれ生成し、そのノン
オーバラップ２相クロック信号で内部の動作タイミング
を制御する電子回路システムにも利用できる。
【００６３】すなわち、分配された原クロック信号を第
１の基準クロック信号φ１とし，分配された原クロック
信号をインバータで反転したものを第２の基準クロック
信号φ２としてクロック信号補正回路１３１に入力すれ
ば、互いにクロックパルスが重なりあわない２つのクロ
ック信号φ１ｎ，φ２ｎを得ることが出来る。
１の基準クロック信号φ１とし，分配された原クロック
信号をインバータで反転したものを第２の基準クロック
信号φ２としてクロック信号補正回路１３１に入力すれ
ば、互いにクロックパルスが重なりあわない２つのクロ
ック信号φ１ｎ，φ２ｎを得ることが出来る。
【００６４】さて、図８の２相クロック発生回路８００
は、１つの原クロック信号φ１ｇからノンオーバラップ
２相クロック信号φ１ｎ，φ２ｎを生成する２相クロッ
ク発生回路である。図９は、その各部の信号のタイミン
グ図である。
は、１つの原クロック信号φ１ｇからノンオーバラップ
２相クロック信号φ１ｎ，φ２ｎを生成する２相クロッ
ク発生回路である。図９は、その各部の信号のタイミン
グ図である。
【００６５】インバータ８１１，８１２は、原クロック
信号φ１ｇを或る時間だけ遅延させて遅延原クロック信
号φ１ｈを生成する第１の遅延回路である。２入力ＮＡ
ＮＤ８１３とインバータ８１４は、原クロック信号φ１
ｇと遅延原クロック信号φ１ｈの論理積をとって第１の
クロック信号φ１ｎを生成する論理積回路である。
信号φ１ｇを或る時間だけ遅延させて遅延原クロック信
号φ１ｈを生成する第１の遅延回路である。２入力ＮＡ
ＮＤ８１３とインバータ８１４は、原クロック信号φ１
ｇと遅延原クロック信号φ１ｈの論理積をとって第１の
クロック信号φ１ｎを生成する論理積回路である。
【００６６】インバータ８１１は、原クロック信号φ１
ｇを反転する反転回路である。さらに、インバータ８１
１は、原クロック信号φ１ｇを或る時間だけ遅延させて
第２のクロック信号φ２ｎを生成する第２の遅延回路で
ある。
ｇを反転する反転回路である。さらに、インバータ８１
１は、原クロック信号φ１ｇを或る時間だけ遅延させて
第２のクロック信号φ２ｎを生成する第２の遅延回路で
ある。
【００６７】インバータ８１１，８１２および２入力Ｎ
ＡＮＤ８１３とインバータ８１４で生じる遅延時間Ｔ１
より、インバータ８１１，８２３，８２４で生じる遅延
時間Ｔ２の方が短い。クロック信号φ１，φ２の間のノ
ンオーバラップ部分の時間幅は、（Ｔ１−Ｔ２）とな
る。これは、２入力ＮＡＮＤ８１３とインバータ８１４
で生じる遅延時間とインバータ８２３と８２４で生じる
遅延時間を等しくすると、インバータ８１１または８１
２で生じる遅延時間となる。
ＡＮＤ８１３とインバータ８１４で生じる遅延時間Ｔ１
より、インバータ８１１，８２３，８２４で生じる遅延
時間Ｔ２の方が短い。クロック信号φ１，φ２の間のノ
ンオーバラップ部分の時間幅は、（Ｔ１−Ｔ２）とな
る。これは、２入力ＮＡＮＤ８１３とインバータ８１４
で生じる遅延時間とインバータ８２３と８２４で生じる
遅延時間を等しくすると、インバータ８１１または８１
２で生じる遅延時間となる。
【００６８】図８の２相クロック発生回路８００は、ノ
ンオーバラップ部分の時間をコントロールできるため、
ノンオーバラップ部分の時間幅を、必要な最小限度の幅
に設定することが可能となる利点がある。
ンオーバラップ部分の時間をコントロールできるため、
ノンオーバラップ部分の時間幅を、必要な最小限度の幅
に設定することが可能となる利点がある。
【００６９】また、図８の２相クロック発生回路８００
により、先述した図６，図７の電子回路システムにおけ
るクロック信号補正回路６１３，６２３，６２４を置換
することが可能である。
により、先述した図６，図７の電子回路システムにおけ
るクロック信号補正回路６１３，６２３，６２４を置換
することが可能である。
【００７０】さらに別の実施例として、図１０の２相ク
ロック発生回路１０００は、１つの原クロック信号φｓ
から、ノンオーバラップ２相クロック信号φ１ｓ，φ２
ｓを生成する２相クロック発生回路である。図１１は、
その各部の信号のタイミング図である。
ロック発生回路１０００は、１つの原クロック信号φｓ
から、ノンオーバラップ２相クロック信号φ１ｓ，φ２
ｓを生成する２相クロック発生回路である。図１１は、
その各部の信号のタイミング図である。
【００７１】インバータ１０１１は、原クロックφｓを
反転させて、原クロックの反転信号not（φｓ）を生成
する反転回路である。インバータ１０１２は、原クロッ
クの反転信号 not（φｓ）をさらに反転させて、原クロ
ックの第１の遅延信号φｓｄを生成する反転回路であ
る。
反転させて、原クロックの反転信号not（φｓ）を生成
する反転回路である。インバータ１０１２は、原クロッ
クの反転信号 not（φｓ）をさらに反転させて、原クロ
ックの第１の遅延信号φｓｄを生成する反転回路であ
る。
【００７２】インバータ１０２１と１０２２は、第１の
遅延信号φｓｄをさらに遅延させて、原クロックの第２
の遅延信号φｓｄａを生成する遅延回路である。インバ
ータ１０３１と１０３２は、原クロック反転信号 not
（φｓ）を遅延させて、第３の遅延信号φｓｄｂを生成
する遅延回路である。
遅延信号φｓｄをさらに遅延させて、原クロックの第２
の遅延信号φｓｄａを生成する遅延回路である。インバ
ータ１０３１と１０３２は、原クロック反転信号 not
（φｓ）を遅延させて、第３の遅延信号φｓｄｂを生成
する遅延回路である。
【００７３】２入力ＮＡＮＤ１０２３とインバータ１０
２４は、第１の遅延信号φｓｄと第２の遅延信号φｓｄ
ａの論理積をとって、第１のクロック信号φ１ｓを生成
する論理積回路である。２入力ＮＡＮＤ１０３３とイン
バータ１０３４は、原クロックの反転信号 not（φｓ）
と第３の遅延信号φｓｄｂの論理積をとって、第２のク
ロック信号φ２ｓを生成する論理積回路である。
２４は、第１の遅延信号φｓｄと第２の遅延信号φｓｄ
ａの論理積をとって、第１のクロック信号φ１ｓを生成
する論理積回路である。２入力ＮＡＮＤ１０３３とイン
バータ１０３４は、原クロックの反転信号 not（φｓ）
と第３の遅延信号φｓｄｂの論理積をとって、第２のク
ロック信号φ２ｓを生成する論理積回路である。
【００７４】図１１は、説明のため、インバータ１０１
２，１０２１，１０２２，１０３１，１０３２以外の回
路遅延を無視したタイミングチャートである。インバー
タ１０１２で生じる遅延時間をｄ１とし、インバータ１
０２１と１０２２で生じる遅延時間をｄａとし、インバ
ータ１０３１と１０３２で生じる遅延時間をｄｂとする
と、２相クロック発生回路１０００で生成される第１の
クロック信号φ１ｓと第２のクロック信号φ２ｓのノン
オーバラップ部分の時間は、（ｄａ＋ｄ１）または（ｄ
ｂ−ｄ１）となる。
２，１０２１，１０２２，１０３１，１０３２以外の回
路遅延を無視したタイミングチャートである。インバー
タ１０１２で生じる遅延時間をｄ１とし、インバータ１
０２１と１０２２で生じる遅延時間をｄａとし、インバ
ータ１０３１と１０３２で生じる遅延時間をｄｂとする
と、２相クロック発生回路１０００で生成される第１の
クロック信号φ１ｓと第２のクロック信号φ２ｓのノン
オーバラップ部分の時間は、（ｄａ＋ｄ１）または（ｄ
ｂ−ｄ１）となる。
【００７５】インバータ１０１２で生じる遅延時間ｄ１
を、インバータ１０２１と１０２２で生じる遅延時間ｄ
ａおよびインバータ１０３１と１０３２で生じる遅延時
間ｄｂに較べて充分小さくとると、ノンオーバラップ部
分の時間幅はｄａおよびｄｂで制御できるため、ノンオ
ーバラップ部分の時間幅を、必要な最小限の幅に設定す
ることが出来る。
を、インバータ１０２１と１０２２で生じる遅延時間ｄ
ａおよびインバータ１０３１と１０３２で生じる遅延時
間ｄｂに較べて充分小さくとると、ノンオーバラップ部
分の時間幅はｄａおよびｄｂで制御できるため、ノンオ
ーバラップ部分の時間幅を、必要な最小限の幅に設定す
ることが出来る。
【００７６】また、図１０の２相クロック発生回路１０
００により、先述した図６，図７の電子回路システムに
おけるクロック信号補正回路６１３，６２３，６２４を
置換することが可能である。
００により、先述した図６，図７の電子回路システムに
おけるクロック信号補正回路６１３，６２３，６２４を
置換することが可能である。
【００７７】図８の２相クロック発生回路８００または
図１０の２相クロック発生回路１０００においては、第
１のクロックの立ち下がりから第２のクロックの立ち上
がりまでの第１のノンオーバラップ部分の時間幅と，第
２のクロックの立ち下がりから第１のクロックの立ち上
がりまでの第２のノンオーバラップ部分の時間幅を、独
立に制御することが出来る。そこで、先述した図６，図
７の電子回路システムにおけるクロック信号補正回路６
１３，６２３，６２４を、図８の２相クロック発生回路
８００または図１０の２相クロック発生回路１０００に
よって置換すれば、任意の電子回路範囲で、位相が同じ
で且つノンオーバラップ部分の時間幅が異なる２相クロ
ックを使用することが出来る。
図１０の２相クロック発生回路１０００においては、第
１のクロックの立ち下がりから第２のクロックの立ち上
がりまでの第１のノンオーバラップ部分の時間幅と，第
２のクロックの立ち下がりから第１のクロックの立ち上
がりまでの第２のノンオーバラップ部分の時間幅を、独
立に制御することが出来る。そこで、先述した図６，図
７の電子回路システムにおけるクロック信号補正回路６
１３，６２３，６２４を、図８の２相クロック発生回路
８００または図１０の２相クロック発生回路１０００に
よって置換すれば、任意の電子回路範囲で、位相が同じ
で且つノンオーバラップ部分の時間幅が異なる２相クロ
ックを使用することが出来る。
【００７８】一般に、電子回路の動作においては、必要
とする動作タイミングの条件が異なる場合が多い。例え
ば、第１の回路範囲では，第１のクロックの立ち上がり
から第２のクロックの立ち下がりまでの時間幅をできる
だけ大きく取ることが要求されるが，第１のクロックの
立ち下がりから第２のクロックの立ち上がりまでの時間
幅には何らそのような要求がなく、一方、第２の回路範
囲では，その逆であり、しかも、第１の回路範囲と第２
の回路範囲が同期動作している場合が考えられる。この
ような場合にでも、本回路によって、それぞれの電子回
路範囲に最適なクロック信号を供給することができ、な
おかつ最小限の位相のずれで同期動作させることが出来
る。
とする動作タイミングの条件が異なる場合が多い。例え
ば、第１の回路範囲では，第１のクロックの立ち上がり
から第２のクロックの立ち下がりまでの時間幅をできる
だけ大きく取ることが要求されるが，第１のクロックの
立ち下がりから第２のクロックの立ち上がりまでの時間
幅には何らそのような要求がなく、一方、第２の回路範
囲では，その逆であり、しかも、第１の回路範囲と第２
の回路範囲が同期動作している場合が考えられる。この
ような場合にでも、本回路によって、それぞれの電子回
路範囲に最適なクロック信号を供給することができ、な
おかつ最小限の位相のずれで同期動作させることが出来
る。
【００７９】ノンオーバラップ２相クロック信号φ１
ｎ，φ２ｎのうちの一方の信号だけが必要な場合や，両
方が必要だがそれぞれを別々に生成した方が伝搬経路に
よるスキューが小さくなり有利である場合や，レイアウ
ト効率等の点で一方の信号だけを生成した方が有利であ
る場合などには、上記図２，図４，図８，図１０に例示
した回路１３１，１３１，８００，１０００の不要な片
側の回路部分を省略してもよい。
ｎ，φ２ｎのうちの一方の信号だけが必要な場合や，両
方が必要だがそれぞれを別々に生成した方が伝搬経路に
よるスキューが小さくなり有利である場合や，レイアウ
ト効率等の点で一方の信号だけを生成した方が有利であ
る場合などには、上記図２，図４，図８，図１０に例示
した回路１３１，１３１，８００，１０００の不要な片
側の回路部分を省略してもよい。
【００８０】なお、以上の実施例で説明した回路は、信
号の論理を反転することによって、ドモルガンの定理に
従い、ＮＡＮＤをＮＯＲに変えたり，インバータを削除
・追加する等の変形を行うことが出来るが、それらは本
発明の範囲に含まれるものである。また、以上の実施例
は１チップ内でのクロック分配やデータ信号の受け渡し
であったが、１ボード内でのクロック分配やデータ信号
の受け渡しについても同様に本発明を適用することが出
来る。
号の論理を反転することによって、ドモルガンの定理に
従い、ＮＡＮＤをＮＯＲに変えたり，インバータを削除
・追加する等の変形を行うことが出来るが、それらは本
発明の範囲に含まれるものである。また、以上の実施例
は１チップ内でのクロック分配やデータ信号の受け渡し
であったが、１ボード内でのクロック分配やデータ信号
の受け渡しについても同様に本発明を適用することが出
来る。
【００８１】
【発明の効果】本発明のクロック分配装置によれば、各
電子回路で、性能を十分発揮できるようなクロック信号
を分配供給できる。
電子回路で、性能を十分発揮できるようなクロック信号
を分配供給できる。
【００８２】本発明のクロック信号補正回路によれば、
互いのクロックパルスの重なりのないクロック信号を好
適に得られる。
互いのクロックパルスの重なりのないクロック信号を好
適に得られる。
【００８３】本発明の電子回路システムによれば、デー
タの受け渡しにおいて位相ずれに起因する誤動作がなく
なり、信頼性が高くなる。
タの受け渡しにおいて位相ずれに起因する誤動作がなく
なり、信頼性が高くなる。
【００８４】本発明の２相クロック発生回路によれば、
１つの原クロック信号から、各電子回路で、性能を十分
発揮できるような２相クロック信号を得られる。
１つの原クロック信号から、各電子回路で、性能を十分
発揮できるような２相クロック信号を得られる。
【００８５】本発明の半導体集積回路およびマイクロコ
ンピュータによれば、作動の信頼性を向上することが出
来る。
ンピュータによれば、作動の信頼性を向上することが出
来る。
【図１】本発明のクロック分配装置の一実施例の説明
図。
図。
【図２】本発明のクロック信号補正回路の一実施例の回
路図。
路図。
【図３】図２のクロック信号補正回路の各部の信号のタ
イミング図。
イミング図。
【図４】本発明のクロック信号補正回路の他の実施例の
回路図。
回路図。
【図５】図４のクロック信号補正回路の各部の信号のタ
イミング図。
イミング図。
【図６】本発明の電子回路システムの一実施例のブロッ
ク図。
ク図。
【図７】本発明の電子回路システムの他の実施例のブロ
ック図。
ック図。
【図８】本発明の２相クロック発生回路の一実施例の回
路図。
路図。
【図９】図８の２相クロック発生回路の各部の信号のタ
イミング図。
イミング図。
【図１０】本発明の別の実施例の２相クロック発生回路
の一実施例の回路図。
の一実施例の回路図。
【図１１】図１０の２相クロック発生回路の各部の信号
のタイミング図。
のタイミング図。
１０１ ＬＳＩ半導体チップ １０２ クロック生成部 １０３ 基準クロックパルス発生回路 １０４，１０５ クロックドライバ回路 １１１，１１２，１１３，１１４，１１５，１１６ 電
子回路ブロック １２１，１２２ クロックドライバ回路 １３１，１３２，１３３ クロック信号補正回路 １４１，１４２，１４３ 電子回路範囲 ８００，１０００ ２相クロック発生回路 φ１，φ２ 基準クロック信号 φ１ｄ，φ２ｄ 遅延基準クロック信号 φ１ｎ，φ２ｎ クロック信号 φ１ｇ 原クロック信号 φ１ｈ 遅延原クロック信号
子回路ブロック １２１，１２２ クロックドライバ回路 １３１，１３２，１３３ クロック信号補正回路 １４１，１４２，１４３ 電子回路範囲 ８００，１０００ ２相クロック発生回路 φ１，φ２ 基準クロック信号 φ１ｄ，φ２ｄ 遅延基準クロック信号 φ１ｎ，φ２ｎ クロック信号 φ１ｇ 原クロック信号 φ１ｈ 遅延原クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 英夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (17)
- 【請求項１】 互いのクロックパルスが重なりあわない
少なくとも２つのクロック信号により動作タイミングが
制御される少なくとも２つの電子回路に、それぞれクロ
ック伝送路を介して、クロック発生回路から、少なくと
も２つの基準クロック信号を分配するクロック分配装置
において、 各クロック伝送路と電子回路との間に、クロック伝送路
を通ってきた少なくとも２つの基準クロック信号の互い
のクロックパルスの重なりを除去して少なくとも１つの
クロック信号を出力するクロック信号補正回路をそれぞ
れ挿入したことを特徴とするクロック分配装置。 - 【請求項２】 クロック伝送路のクロック入力端または
途中または分岐点または出力端の少なくともいずれかの
箇所にクロックドライバ回路を設けてなる請求項１のク
ロック分配装置。 - 【請求項３】 第１の基準クロック信号を或る時間だけ
遅延させて第１の遅延基準クロック信号を生成する第１
の遅延手段と、第２の基準クロック信号を或る時間だけ
遅延させて第２の遅延基準クロック信号を生成する第２
の遅延手段と、前記第１の基準クロック信号と前記第２
の基準クロック信号の論理積の否定をとって論理積否定
信号を生成する論理積否定信号生成手段と、前記第１の
基準クロック信号と前記第１の遅延基準クロック信号と
前記論理積否定信号の論理積をとって第１のクロック信
号を生成する第１クロック信号生成手段と、前記第２の
基準クロック信号と前記第２の遅延基準クロック信号と
前記論理積否定信号の論理積をとって第２のクロック信
号を生成する第２クロック信号生成手段とを具備してな
り、前記第１の遅延手段と前記第２の遅延手段で生じる
遅延時間より前記論理積否定信号生成手段で生じる遅延
時間が短いことを特徴とするクロック信号補正回路。 - 【請求項４】 第１の基準クロック信号を或る時間だけ
遅延させて第１の遅延基準クロック信号を生成する第１
の遅延手段と、第２の基準クロック信号を或る時間だけ
遅延させて第２の遅延基準クロック信号を生成する第２
の遅延手段と、前記第１の基準クロック信号と前記第２
の基準クロック信号の論理積の否定をとって論理積否定
信号を生成する論理積否定信号生成手段と、前記第１の
基準クロック信号と前記第１の遅延基準クロック信号と
前記論理積否定信号の論理積をとって第１のクロック信
号を生成する第１クロック信号生成手段と、前記第２の
基準クロック信号と前記第２の遅延基準クロック信号と
の論理積をとって第２のクロック信号を生成する第２ク
ロック信号生成手段とを具備してなり、前記第１の遅延
手段と前記第２の遅延手段で生じる遅延時間より前記論
理積否定信号生成手段で生じる遅延時間が短いことを特
徴とするクロック信号補正回路。 - 【請求項５】 少なくとも１つのクロック信号により動
作タイミングが制御される第１の電子回路とその第１の
電子回路におけるクロック信号とは別の少なくとも１つ
のクロック信号により動作タイミングが制御される第２
の電子回路との間でデータを受け渡す電子回路システム
において、 第１の電子回路におけるクロック信号と第２の電子回路
におけるクロック信号の互いのクロックパルスの重なり
を除去するクロック信号補正回路を設けると共に、その
重なりを除去したクロック信号によりデータの受け渡し
の動作タイミングを制御することを特徴とする電子回路
システム。 - 【請求項６】 １つの原クロック信号から第１の基準ク
ロック信号と第２の基準クロック信号とを生成する２相
クロック信号発生手段と、請求項３または請求項４のク
ロック信号補正手段とを具備してなることを特徴とする
２相クロック発生回路。 - 【請求項７】 １つの原クロック信号を或る時間だけ遅
延させて遅延原クロック信号を生成する第１の遅延手段
と、前記原クロック信号と前記遅延原クロック信号の論
理積をとって第１のクロック信号を生成する論理積手段
と、前記原クロック信号を反転する反転手段と、その反
転手段の出力を或る時間だけ遅延させて第２のクロック
信号を生成する第２の遅延手段とを具備してなり、前記
第１の遅延手段で生じる遅延時間より前記第２の遅延手
段で生じる遅延時間が短いことを特徴とする２相クロッ
ク発生回路。 - 【請求項８】 １つの原クロック信号を或る時間だけ遅
延させて遅延原クロック信号を生成する第１の遅延手段
と、前記原クロック信号と前記遅延原クロック信号の論
理積をとって第１のクロック信号を生成する論理積手段
と、前記原クロック信号を反転して原クロック反転信号
を生成する反転手段と、前記原クロック反転信号を或る
時間だけ遅延させて遅延原クロック反転信号生成する第
２の遅延手段と、前記原クロック反転信号と前記原クロ
ック反転信号の論理積をとって第２のクロック信号を生
成する論理積手段とを具備してなることを特徴とする２
相クロック発生回路。 - 【請求項９】 互いのクロックパルスが重なりあわない
第１のクロック信号と第２のクロック信号の２つのクロ
ック信号により動作タイミングが制御される１つまたは
２つ以上の電子回路に、クロック伝送路を介して、原ク
ロック発生回路から１つの原クロック信号を分配するク
ロック分配装置において、 クロック伝送路と電子回路との間に、請求項６または請
求項７または請求項８の２相クロック発生回路を挿入し
たことを特徴とするクロック分配装置。 - 【請求項１０】 クロック伝送路のクロック入力端また
は途中または分岐点または出力端の少なくともいずれか
の箇所にクロックドライバ回路を設けてなる請求項９の
クロック分配装置。 - 【請求項１１】 請求項６または請求項７または請求項
８の２相クロック発生回路が生成する第１のクロック信
号および第２のクロック信号により動作タイミングが制
御される第１の電子回路と，その第１の電子回路におけ
る２相クロック発生回路とは別の請求項６または請求項
７または請求項８の２相クロック発生回路が生成する第
１のクロック信号および第２のクロック信号により動作
タイミングが制御される第２の電子回路の間でデータを
受け渡す電子回路システムであって、 第１の電子回路または第２の電子回路の少なくとも一方
の電子回路における２相クロック発生回路に入力する原
クロック信号として、他方の電子回路における原クロッ
ク信号または基準クロック信号またはクロック信号を用
いることを特徴とする電子回路システム。 - 【請求項１２】 少なくとも１つのクロック信号により
動作タイミングが制御される第１の電子回路から，その
第１の電子回路におけるクロック信号とは別の少なくと
も１つのクロック信号により動作タイミングが制御され
る第２の電子回路へ，データを渡す電子回路システムに
おいて、 請求項１または請求項２のクロック分配装置を具備する
と共に、第２の電子回路にラッチ手段を設け、第２の電
子回路におけるクロック信号の中で，第１の電子回路に
おいてデータを生成するタイミングに使用されたクロッ
ク信号と同位相であるべきクロック信号で前記ラッチ手
段を制御して、第１の電子回路からのデータを受入れる
ようにしたことを特徴とする電子回路システム。 - 【請求項１３】 半導体基板上に請求項１または請求項
２または請求項９または請求項１０のクロック分配装置
を形成してなる半導体集積回路。 - 【請求項１４】 半導体基板上に請求項３または請求項
４のクロック信号補正回路を形成してなる半導体集積回
路。 - 【請求項１５】 半導体基板上に請求項５または請求項
１１または請求項１２の電子回路システムを形成してな
る半導体集積回路。 - 【請求項１６】 半導体基板上に請求項６または請求項
７または請求項８の２相クロック発生回路を形成してな
る半導体集積回路。 - 【請求項１７】 請求項１３から請求項１６のいずれか
に記載の半導体集積回路と同一の半導体基板上に、デー
タ処理を行なうプロセッサをさらに備えたことを特徴と
するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003812A JPH0546274A (ja) | 1991-01-17 | 1992-01-13 | クロツク分配装置およびクロツク信号補正回路および電子回路システムおよび２相クロツク発生回路および半導体集積回路およびマイクロコンピユータ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-3626 | 1991-01-17 | ||
| JP362691 | 1991-01-17 | ||
| JP4003812A JPH0546274A (ja) | 1991-01-17 | 1992-01-13 | クロツク分配装置およびクロツク信号補正回路および電子回路システムおよび２相クロツク発生回路および半導体集積回路およびマイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546274A true JPH0546274A (ja) | 1993-02-26 |
Family
ID=26337255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003812A Pending JPH0546274A (ja) | 1991-01-17 | 1992-01-13 | クロツク分配装置およびクロツク信号補正回路および電子回路システムおよび２相クロツク発生回路および半導体集積回路およびマイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129028A (ja) * | 2004-10-28 | 2006-05-18 | Toshiba Corp | 差動信号生成回路および差動信号送信回路 |
-
1992
- 1992-01-13 JP JP4003812A patent/JPH0546274A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129028A (ja) * | 2004-10-28 | 2006-05-18 | Toshiba Corp | 差動信号生成回路および差動信号送信回路 |
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