JP2002278642A - データ処理装置および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 放射電磁雑音を増大させることなくデータ処
理能力を高めることが可能なデータ処理装置および半導
体集積回路を提供する。 【解決手段】 装置各部に供給するクロックを生成する
クロック発生部と、ｎ×ｍビットのデータ幅を有するデ
ータバスと、を備えたデータ処理装置に使用される半導
体集積回路であって、クロック発生部からのクロックを
内部でｎ逓倍する逓倍部１１０と、データバスからのｎ
×ｍビット単位のデータをｍビット単位のデータに分割
する分割部１２０と、ｎ逓倍したクロックでデータ処理
を実行するデータ処理部１３０と、データ処理結果をｎ
×ｍビット単位の前記クロック発生部からのクロックに
同期したデータに合成して出力する合成部１４０と、を
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置お
よび半導体集積回路に関し、特に、ノイズ放射を抑えつ
つ高速処理が可能に構成されたデータ処理装置および半
導体集積回路に関する。

【０００２】

【従来の技術】各種ディジタル回路において、回路動作
のためにクロックを必要としている。そして、このクロ
ックの立ち上がり等に同期してデータ処理、データ転送
などが実行されるようになっている。

【０００３】このため、高速なデータ処理やデータ転送
を実行するためには、データ処理回路の能力を高めると
共に、クロックの周波数を上げればよいことになる。そ
こで、近年、大量のデータ処理の要請に基づいて、装置
のクロック周波数が上昇する傾向にある。

【０００４】

【発明が解決しようとする課題】なお、このクロックを
発生するクロック発生回路、およびクロックの供給を受
ける各種のデータ処理回路、データの転送を行うデータ
バスなどからは、クロックの周波数の整数倍の高調波が
放射電磁雑音として装置外部に輻射される。

【０００５】そして、機器の高速化に伴ってクロック周
波数が上昇すると、それに伴い放射電磁雑音の周波数も
上昇する。なお、電磁波のエネルギーは周波数に比例す
るものであるので、クロック周波数の上昇に伴い、放射
電磁雑音のエネルギーも増大する結果を招いている。

【０００６】このため、この放射電磁雑音が問題となっ
ており、これを減らすべく、ＥＭＩ（Electro-Magnetic
Interference）対策が各種提案されている。しかし、
根本的な解決はなされていない。

【０００７】本発明は、以上のような課題を解決するた
めになされたものであって、その目的は、放射電磁雑音
を増大させることなくデータ処理能力を高めることが可
能なデータ処理装置および半導体集積回路を提供するこ
とにある。

【０００８】

【課題を解決するための手段】以上の課題を解決する本
発明は、以下に記載するようなものである。 （１）請求項１記載の発明は、装置各部に供給するクロ
ックを生成するクロック発生部と、前記クロック発生部
からのクロックを内部でｎ逓倍してｍビット単位でデー
タ処理を実行する半導体集積回路と、ｎ×ｍビットのデ
ータ幅を有するデータバスと、を備えたデータ処理装置
であって、前記半導体集積回路は、前記データバスから
のｎ×ｍビット単位のデータをｍビット単位のデータに
分割し、ｎ逓倍したクロックでデータ処理を実行し、デ
ータ処理結果をｎ×ｍビット単位の前記クロック発生部
からのクロックに同期したデータに合成して出力する、
ことを特徴とするデータ処理装置である。

【０００９】この発明では、半導体集積回路は、データ
バスからのｎ×ｍビット単位のデータをｍビット単位の
データに分割したうえで、ｎ逓倍したクロックでデータ
処理を実行し、データ処理結果をｎ×ｍビット単位の前
記クロック発生部からのクロックに同期したデータに合
成して出力する。

【００１０】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。この結果、放射電磁雑音を増大させる
ことなくデータ処理能力を高めることが可能なデータ処
理装置を実現できる。

【００１１】（２）請求項２記載の発明は、装置各部に
供給するクロックを生成するクロック発生部と、前記ク
ロック発生部からのクロックを内部でｎ逓倍してｍビッ
ト単位でデータ処理を実行する複数の半導体集積回路
と、ｎ×ｍビットのデータ幅を有するデータバスと、を
備えたデータ処理装置であって、前記半導体集積回路
は、前記データバスからのｎ×ｍビット単位のデータを
ｍビット単位のデータに分割し、ｎ逓倍したクロックで
データ処理を実行し、データ処理結果をｎ×ｍビット単
位の前記クロック発生部からのクロックに同期したデー
タに合成して出力すると共に、該半導体集積回路同士で
はｎ逓倍したクロックに同期したｍビット単位のデータ
を送受信する、ことを特徴とするデータ処理装置であ
る。

【００１２】この発明では、半導体集積回路は、データ
バスからのｎ×ｍビット単位のデータをｍビット単位の
データに分割したうえで、ｎ逓倍したクロックでデータ
処理を実行し、データ処理結果をｎ×ｍビット単位の前
記クロック発生部からのクロックに同期したデータに合
成して出力する。また、同種の半導体集積回路同士で
は、ｎ逓倍したクロックに同期したｍビット単位のデー
タを送受信する。

【００１３】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。さらに、同種の半導体集積回路同士で
は高速なデータの授受が可能になり、高速処理に適して
いる。この結果、放射電磁雑音を増大させることなくデ
ータ処理能力を高めることが可能なデータ処理装置を実
現できる。

【００１４】（３）請求項３記載の発明は、装置各部に
供給するクロックを生成するクロック発生部と、前記ク
ロック発生部からのクロックを内部でｎ逓倍してｍビッ
ト単位でデータ処理を実行する複数の半導体集積回路
と、ｎ×ｍビットのデータ幅を有するデータバスと、を
備えたデータ処理装置であって、前記データバスからデ
ータを受ける入力側の半導体集積回路は、前記データバ
スからのｎ×ｍビット単位のデータをｍビット単位のデ
ータに分割し、ｎ逓倍したクロックでデータ処理を実行
し、他の半導体集積回路に対してｎ逓倍したクロックに
同期したｍビット単位のデータを送信し、前記ｎ逓倍し
たクロックに同期したｍビット単位のデータを受信する
出力側の半導体集積回路は、ｎ逓倍したクロックでデー
タ処理を実行し、データ処理結果をｎ×ｍビット単位の
前記クロック発生部からのクロックに同期したデータに
合成して出力する、ことを特徴とするデータ処理装置で
ある。

【００１５】この発明では、入力側の半導体集積回路
は、データバスからのｎ×ｍビット単位のデータをｍビ
ット単位のデータに分割したうえで、ｎ逓倍したクロッ
クでデータ処理を実行し、ｎ逓倍したクロックに同期し
たｍビット単位のデータを出力側の半導体集積回路に送
信する。そして、入力側の半導体集積回路からｎ逓倍し
たクロックに同期したｍビット単位のデータを受信した
出力側の半導体集積回路は、ｎ逓倍したクロックでデー
タ処理を実行し、データ処理結果をｎ×ｍビット単位の
前記クロック発生部からのクロックに同期したデータに
合成して出力する。

【００１６】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。さらに、同種の半導体集積回路同士で
は高速なデータの授受が可能になり、高速処理に適して
いる。この結果、放射電磁雑音を増大させることなくデ
ータ処理能力を高めることが可能なデータ処理装置を実
現できる。

【００１７】（４）請求項４記載の発明は、装置各部に
供給するクロックを生成するクロック発生部と、前記ク
ロック発生部からのクロックを内部でｎ逓倍してｍビッ
ト単位でデータ処理を実行する複数の半導体集積回路
と、ｎ×ｍビットのデータ幅を有するデータバスと、を
備えたデータ処理装置であって、前記データバスからデ
ータを受ける入力側の半導体集積回路は、前記データバ
スからのｎ×ｍビット単位のデータをｍビット単位のデ
ータに分割し、ｎ逓倍したクロックでデータ処理を実行
し、他の半導体集積回路に対してｎ逓倍したクロックに
同期したｍビット単位のデータを送信し、前記ｎ逓倍し
たクロックに同期したｍビット単位のデータを受信する
中間側の半導体集積回路は、ｎ逓倍したクロックでデー
タ処理を実行し、他の半導体集積回路に対してｎ逓倍し
たクロックに同期したｍビット単位のデータを送信し、
前記ｎ逓倍したクロックに同期したｍビット単位のデー
タを受信する出力側の半導体集積回路は、ｎ逓倍したク
ロックでデータ処理を実行し、データ処理結果をｎ×ｍ
ビット単位の前記クロック発生部からのクロックに同期
したデータに合成して出力する、ことを特徴とするデー
タ処理装置である。

【００１８】この発明では、入力側の半導体集積回路
は、データバスからのｎ×ｍビット単位のデータをｍビ
ット単位のデータに分割したうえで、ｎ逓倍したクロッ
クでデータ処理を実行し、ｎ逓倍したクロックに同期し
たｍビット単位のデータを中間側の半導体集積回路に送
信する。そして、入力側の半導体集積回路からｎ逓倍し
たクロックに同期したｍビット単位のデータを受信した
中間側の半導体集積回路は、ｎ逓倍したクロックでデー
タ処理を実行し、ｎ逓倍したクロックに同期したｍビッ
ト単位のデータを出力側の半導体集積回路に送信する。
さらに、中間側の半導体集積回路からｎ逓倍したクロッ
クに同期したｍビット単位のデータを受信した出力側の
半導体集積回路は、ｎ逓倍したクロックでデータ処理を
実行し、データ処理結果をｎ×ｍビット単位の前記クロ
ック発生部からのクロックに同期したデータに合成して
出力する。

【００１９】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。さらに、同種の半導体集積回路同士で
は高速なデータの授受が可能になり、高速処理に適して
いる。この結果、放射電磁雑音を増大させることなくデ
ータ処理能力を高めることが可能なデータ処理装置を実
現できる。

【００２０】（５）請求項５記載の発明は、前記半導体
集積回路は前記クロック発生部からのクロックを逓倍す
る倍数を複数有する、あるいは、逓倍する倍数を可変に
する機能を有する、ことを特徴とする請求項２乃至請求
項４のいずれかに記載のデータ処理装置である。

【００２１】この発明では、データ処理能力を高めるた
めに、クロック周波数を高くせずにデータバスを拡張す
ると共に、半導体集積回路内部ではデータ幅を拡張せず
にクロックを逓倍してデータ処理しており、その拡張と
逓倍との倍数を複数有する、あるいは、その倍数を可変
にする機能を有するので、処理能力を任意に変更するこ
とが可能になる。

【００２２】（６）請求項６記載の発明は、装置各部に
供給するクロックを生成するクロック発生部と、ｎ×ｍ
ビットのデータ幅を有するデータバスと、を備えたデー
タ処理装置に使用される半導体集積回路であって、ｎ×
ｍビット単位のデータをｍビット単位のデータに分割す
る機能と、前記クロック発生部からのクロックを内部で
ｎ逓倍する機能と、ｎ逓倍したクロックに従ってｍビッ
ト単位でデータ処理を実行する機能と、データ処理結果
をｎ×ｍビット単位に合成する機能と、前記クロック発
生部からのクロックに同期した状態でｎ×ｍビット単位
に合成したデータを出力する機能と、を備えることを特
徴とする半導体集積回路である。

【００２３】この発明では、半導体集積回路は、データ
バスからのｎ×ｍビット単位のデータをｍビット単位の
データに分割したうえで、ｎ逓倍したクロックでデータ
処理を実行し、データ処理結果をｎ×ｍビット単位の前
記クロック発生部からのクロックに同期したデータに合
成して出力する。

【００２４】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。この結果、放射電磁雑音を増大させる
ことなくデータ処理能力を高めることが可能なデータ処
理装置用の半導体集積回路を実現できる。

【００２５】（７）請求項７記載の発明は、装置各部に
供給するクロックを生成するクロック発生部と、ｎ×ｍ
ビットのデータ幅を有するデータバスと、を備えたデー
タ処理装置に使用される半導体集積回路であって、ｎ×
ｍビット単位のデータをｍビット単位のデータに分割す
る機能と、前記クロック発生部からのクロックを内部で
ｎ逓倍する機能と、ｎ逓倍したクロックに従ってｍビッ
ト単位でデータ処理を実行する機能と、同種の半導体集
積回路同士ではｎ逓倍したクロックに同期したｍビット
単位のデータを送受信する機能と、データ処理結果をｎ
×ｍビット単位に合成する機能と、前記クロック発生部
からのクロックに同期した状態でｎ×ｍビット単位に合
成したデータを出力する機能と、を備えることを特徴と
する半導体集積回路である。

【００２６】この発明では、半導体集積回路は、データ
バスからのｎ×ｍビット単位のデータをｍビット単位の
データに分割したうえで、ｎ逓倍したクロックでデータ
処理を実行し、データ処理結果をｎ×ｍビット単位の前
記クロック発生部からのクロックに同期したデータに合
成して出力する。また、同種の半導体集積回路同士で
は、ｎ逓倍したクロックに同期したｍビット単位のデー
タを送受信する。

【００２７】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。さらに、同種の半導体集積回路同士で
は高速なデータの授受が可能になり、高速処理に適して
いる。この結果、放射電磁雑音を増大させることなくデ
ータ処理能力を高めることが可能なデータ処理装置用の
半導体集積回路を実現できる。

【００２８】（８）請求項８記載の発明は、装置各部に
供給するクロックを生成するクロック発生部と、ｎ×ｍ
ビットのデータ幅を有するデータバスと、を備えたデー
タ処理装置において複数接続されて使用される半導体集
積回路であって、ｎ×ｍビット単位のデータをｍビット
単位のデータに分割する機能と、前記クロック発生部か
らのクロックを内部でｎ逓倍する機能と、ｎ逓倍したク
ロックに従ってｍビット単位でデータ処理を実行する機
能と、ｎ逓倍したクロックに同期したｍビット単位のデ
ータを他の半導体集積回路に出力する機能と、を備える
ことを特徴とする半導体集積回路である。

【００２９】この発明では、半導体集積回路は、データ
バスからのｎ×ｍビット単位のデータをｍビット単位の
データに分割したうえで、ｎ逓倍したクロックでデータ
処理を実行し、ｎ逓倍したクロックに同期したｍビット
単位のデータを他の半導体集積回路に送信する。

【００３０】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。さらに、同種の半導体集積回路同士で
は高速なデータの授受が可能になり、高速処理に適して
いる。この結果、放射電磁雑音を増大させることなくデ
ータ処理能力を高めることが可能なデータ処理装置用の
半導体集積回路を実現できる。

【００３１】（９）請求項９記載の発明は、装置各部に
供給するクロックを生成するクロック発生部と、ｎ×ｍ
ビットのデータ幅を有するデータバスと、を備えたデー
タ処理装置において複数接続されて使用される半導体集
積回路であって、前記クロック発生部からのクロックを
内部でｎ逓倍する機能と、ｎ逓倍したクロックに同期し
たｍビット単位のデータを他の半導体集積回路から受信
する機能と、ｎ逓倍したクロックに従ってｍビット単位
でデータ処理を実行する機能と、ｎ逓倍したクロックに
同期したｍビット単位のデータを他の半導体集積回路に
出力する機能と、を備えることを特徴とする半導体集積
回路である。

【００３２】この発明では、半導体集積回路は、ｍビッ
ト単位のデータについてｎ逓倍したクロックでデータ処
理を実行し、ｎ逓倍したクロックに同期したｍビット単
位のデータを他の半導体集積回路に送信する。

【００３３】すなわち、データ処理能力を高めるため
に、半導体集積回路の内部のみでクロック周波数を高く
しているので、処理能力が向上しているにもかかわらず
クロックに基づく放射電磁雑音を低下させることができ
る。また、半導体集積回路内部ではデータ幅を拡張せず
にクロックを逓倍してデータ処理しているので、回路規
模や配線長を増大させることが無く、放射電磁雑音を増
加させることが無い。さらに、同種の半導体集積回路同
士では高速なデータの授受が可能になり、高速処理に適
している。この結果、放射電磁雑音を増大させることな
くデータ処理能力を高めることが可能なデータ処理装置
用の半導体集積回路を実現できる。

【００３４】（１０）請求項１０記載の発明は、装置各
部に供給するクロックを生成するクロック発生部と、ｎ
×ｍビットのデータ幅を有するデータバスと、を備えた
データ処理装置において複数接続されて使用される半導
体集積回路であって、前記クロック発生部からのクロッ
クを内部でｎ逓倍する機能と、ｎ逓倍したクロックに同
期したｍビット単位のデータを他の半導体集積回路から
受信する機能と、ｎ逓倍したクロックに従ってｍビット
単位でデータ処理を実行する機能と、データ処理結果を
ｎ×ｍビット単位に合成する機能と、前記クロック発生
部からのクロックに同期した状態でｎ×ｍビット単位に
合成したデータを出力する機能と、を備えることを特徴
とする半導体集積回路である。

【００３５】この発明では、他の半導体集積回路からｎ
逓倍したクロックに同期したｍビット単位のデータを受
信した半導体集積回路は、ｎ逓倍したクロックでデータ
処理を実行し、データ処理結果をｎ×ｍビット単位の前
記クロック発生部からのクロックに同期したデータに合
成して出力する。

【００３６】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。さらに、同種の半導体集積回路同士で
は高速なデータの授受が可能になり、高速処理に適して
いる。この結果、放射電磁雑音を増大させることなくデ
ータ処理能力を高めることが可能なデータ処理装置用の
半導体集積回路を実現できる。

【００３７】（１１）請求項１１記載の発明は、前記ク
ロック発生部からのクロックを逓倍する倍数を複数有す
る、あるいは、逓倍する倍数を可変にする機能を有す
る、ことを特徴とする請求項７乃至請求項１０のいずれ
かに記載の半導体集積回路である。

【００３８】この発明では、データ処理能力を高めるた
めに、クロック周波数を高くせずにデータバスを拡張す
ると共に、半導体集積回路内部ではデータ幅を拡張せず
にクロックを逓倍してデータ処理しており、その拡張と
逓倍との倍数を複数有する、あるいは、その倍数を可変
にする機能を有するので、処理能力を任意に変更するこ
とが可能になる。

【００３９】

【発明の実施の形態】以下、本発明の実施の形態例につ
いて図面を参照しつつ詳細に説明する。 〈第１の実施の形態例〉図１は本発明のデータ処理装置
における半導体集積回路の実施の形態例を示すブロック
図である。

【００４０】この図１において、１００はクロック発生
部からのクロックを内部でｎ逓倍してｍビット単位でデ
ータ処理を実行する半導体集積回路であり、データバス
からのｎ×ｍビット単位のデータをｍビット単位のデー
タに分割し、ｎ逓倍したクロックでデータ処理を実行
し、データ処理結果をｎ×ｍビット単位の前記クロック
発生部からのクロックに同期したデータに合成して出力
することを特徴としている。

【００４１】１１０は装置のクロック発生部（図示せ
ず）からのクロック（外部CLK）を内部でｎ逓倍する逓
倍部、１２０はデータバスからのｎ×ｍビット単位のデ
ータをｍビット単位のデータに分割する分割部、１３０
はｎ逓倍したクロックでｍビット単位のデータを処理す
るデータ処理部、１４０はｍビット単位のデータ処理結
果をｎ×ｍビット単位であって逓倍前のクロックに同期
したデータに合成して出力する合成部である。

【００４２】また、図２は本発明のデータ処理装置にお
ける半導体集積回路の実施の形態例を示す回路構成図で
ある。ここでは、上述したｎが２であり、１６ビットの
データを８ビット単位で処理する場合の具体的回路を示
している。

【００４３】この図２において、逓倍部１１０はＰＬＬ
回路などにより装置のクロック発生部（図示せず）から
のクロック（外部CLK）を内部で２逓倍する。分割部１
２０では、データバスからの２×８ビット単位のデータ
を、フリップフロップ１２０ａと１２０ｂとにより８ビ
ット単位のデータに分割し、セレクタ１２０ｄとフリッ
プフロップ１２０ｅとで８ビット単位の２個の交互デー
タとして出力する。データ処理部１３０は２逓倍された
クロックに従って、８ビット単位のデータを処理する。
合成部１４０は８ビット単位のデータ処理結果を、フリ
ップフロップ１４０ａを用いて、２×８ビット単位であ
って２逓倍される前のクロックに同期した状態のデータ
に合成して出力する。

【００４４】図３は一般的な電子回路の構成を示してい
る。この図３に示すように、入力信号Ｄinに対して、ク
ロックと制御信号とにより、処理結果である出力信号Ｄ
outが得られる。この場合、外部クロック（図４
（ａ））とデータバス上のデータ（図４（ｂ））とは、
外部クロックのいずれか一方のエッジに同期するもので
ある。この図４の例では、外部クロックの立ち上がりに
同期してデータが変化している。

【００４５】従って、高速なデータ処理を実行するに
は、図５（ａ）（ｂ）（ｃ）のように、外部クロックの
周波数を高くして、データバスの転送速度、データ処理
の速度を上げざるを得ない。しかし、機器の高速化に伴
って外部クロック周波数が上昇すると、それに伴い放射
電磁雑音の周波数も上昇する。なお、電磁波のエネルギ
ーは周波数に比例するものであるので、クロック周波数
の上昇に伴い、放射電磁雑音のエネルギーも増大する結
果を招いている。

【００４６】そこで、本実施の形態例では、半導体集積
回路１００は、データバスからのｎ×ｍビット単位のデ
ータをｍビット単位のデータに分割したうえで、ｎ逓倍
したクロックでデータ処理を実行し、データ処理結果を
ｎ×ｍビット単位の前記クロック発生部からのクロック
に同期したデータに合成して出力するようにしている。

【００４７】すなわち、ｎ＝２、ｍ＝８の場合を例にす
ると、図５と同じ程度にデータ処理能力を高めるため
に、図６に示す本実施の形態例では、外部クロックの周
波数を高くしていない。図６（ａ）では、図５（ａ）の
１／２の周波数の外部クロックである。なお、この場合
に、データバスを２倍のビット数（従来＝８ビット、本
実施の形態例＝１６ビット）に拡張しておく。このよう
にすることで、データ転送能力（データバス幅×データ
バスクロック）が図５と同様に向上しているにもかかわ
らず、外部クロックに基づく放射電磁雑音を低下させる
ことができる。

【００４８】また、半導体集積回路１００内部ではデー
タ幅を１６ビットとはせずに８ビットで処理するように
する。すなわち、逓倍部１１０でクロックを２逓倍する
と共に、分割部１２０で１６ビットのデータを上位８ビ
ットと下位８ビットに分割して、交互に通過させる。そ
して、この８ビット単位のデータを２逓倍されたクロッ
クでデータ処理する。この場合、データバスを１６ビッ
トに拡張したが半導体集積回路内部では８ビットのまま
で処理しているので（図６（ｃ）（ｄ）参照）、回路規
模や配線長を増大させることが無く、この点でも、放射
電磁雑音を増加させることが無い。

【００４９】なお、データバスを１６ビットに拡張して
いることに合わせ、合成部１４０で８ビット単位のデー
タを１６ビット単位のデータに合成し、逓倍前のクロッ
クに同期した状態で出力する。このように、データ処理
結果については、拡張されたバス幅に合わせると共に、
低い周波数である外部クロックに合わせた状態に合成し
て出力することでも、放射電磁雑音の低減に寄与でき
る。

【００５０】以上のように構成した結果、放射電磁雑音
を増大させることなくデータ処理能力を高めることが可
能なデータ処理装置を実現できる。なお、図７は外部ク
ロックが３０ＭＨｚ、バス幅・データ処理ビット数がｍ
が８ビットである従来例（外部クロック＝３０ＭＨｚ）
と同等な処理能力を得る場合に、ｎ＝２の場合の実施例
＃１、ｎ＝３の場合の実施例＃２、ｎ＝４の場合の実施
例＃３の具体例を示している。

【００５１】この図７からも明らかなように、ｎの値に
応じてバス幅を拡張すると共に外部クロックの周波数を
低減させている。このようにすることで、データバスの
データ転送能力（データバス幅×データバスクロック）
は一定に保っているにもかかわらず、外部クロックに基
づく装置各部での放射電磁雑音を低下させることができ
る。また、半導体集積回路１００内部では、逓倍部１１
０でｎ逓倍した逓倍クロックに基づいて、拡張したバス
幅にかかわらず従来同様８ビットで処理している。この
ように、処理ビット数を８ビットのままで処理している
ので、回路規模や配線長を増大させることが無く、この
点でも、放射電磁雑音を増加させることが無い。また、
逓倍クロックに基づいて処理しているので、拡張された
データバスのデータ転送能力とのバランスも問題ない。
以上のように構成した結果、放射電磁雑音を増大させる
ことなくデータ処理能力を高めることが可能なデータ処
理装置を実現できる。

【００５２】〈第２の実施の形態例〉図８は本発明のデ
ータ処理装置における半導体集積回路の第２の実施の形
態例を示すブロック図である。

【００５３】この図８において、半導体集積回路１００
Ａと半導体集積回路１００Ｂとが、データバス３００と
データバス４００との間に配置されている。また、デー
タ処理装置の各部に供給するクロックを発生するクロッ
ク発生部２００が配置されており、半導体集積回路１０
０Ａと半導体集積回路１００Ｂとに外部クロックとして
供給している。

【００５４】半導体集積回路１００Ａと半導体集積回路
１００Ｂとは基本的に第１の実施の形態例で説明したも
のと同種であり、それぞれが単独でもデータ処理が可能
であるが、相互にデータの交換を行ってデータ処理を行
うことも可能である。

【００５５】すなわち、データ処理部１３０Ａの出力
（ｎ逓倍されたクロックに同期したｍビット単位のデー
タ出力）が、データ処理部１３０Ｂの入力（ｎ逓倍され
たクロックに同期したｍビット単位のデータ入力）に接
続されていて、データ交換が可能に構成されている。ま
た、同様に、データ処理部１３０Ｂの出力（ｎ逓倍され
たクロックに同期したｍビット単位のデータ出力）が、
データ処理部１３０Ａの入力（ｎ逓倍されたクロックに
同期したｍビット単位のデータ入力）に接続されてい
て、データ交換が可能に構成されている。すなわち、半
導体集積回路同士では、ｎ逓倍したクロックに同期した
ｍビット単位のデータを送受信する機能を有している。

【００５６】この第２の実施の形態例の構成では、半導
体集積回路は、データバスからのｎ×ｍビット単位のデ
ータをｍビット単位のデータに分割したうえで、ｎ逓倍
したクロックでデータ処理を実行し、データ処理結果を
ｎ×ｍビット単位の前記クロック発生部からのクロック
に同期したデータに合成して出力する。また、同種の半
導体集積回路同士では、ｎ逓倍したクロックに同期した
ｍビット単位のデータを送受信する。

【００５７】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。さらに、同種の半導体集積回路同士で
は高速なデータの授受が可能になり、高速処理に適して
いる。この結果、放射電磁雑音を増大させることなくデ
ータ処理能力を高めることが可能なデータ処理装置を実
現できる。

【００５８】〈第３の実施の形態例〉図９は本発明のデ
ータ処理装置における半導体集積回路の第３の実施の形
態例を示すブロック図である。

【００５９】この図９において、半導体集積回路１００
Ａと半導体集積回路１００Ｂとが、データバス３００と
データバス４００との間に配置されている。また、デー
タ処理装置の各部に供給するクロックを発生するクロッ
ク発生部２００が配置されており、半導体集積回路１０
０Ａと半導体集積回路１００Ｂとに外部クロックとして
供給している。

【００６０】半導体集積回路１００Ａは入力側の半導体
集積回路として動作するものであり、半導体集積回路１
００Ｂは出力側の半導体集積回路として動作するもので
あり、データの送受信を行って連携してデータ処理を行
うことが可能である。

【００６１】すなわち、データ処理部１３０Ａの出力
（ｎ逓倍されたクロックに同期したｍビット単位のデー
タ出力）が、データ処理部１３０Ｂの入力（ｎ逓倍され
たクロックに同期したｍビット単位のデータ入力）に接
続されていて、連携したデータ処理が可能に構成されて
いる。すなわち、半導体集積回路同士では、ｎ逓倍した
クロックに同期したｍビット単位のデータを送受信する
機能を有している。

【００６２】この第３の実施の形態例の構成では、半導
体集積回路は、データバスからのｎ×ｍビット単位のデ
ータをｍビット単位のデータに分割したうえで、ｎ逓倍
したクロックでデータ処理を実行し、データ処理結果を
ｎ×ｍビット単位の前記クロック発生部からのクロック
に同期したデータに合成して出力する。また、同種の半
導体集積回路同士では、ｎ逓倍したクロックに同期した
ｍビット単位のデータを送受信する。

【００６３】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。さらに、同種の半導体集積回路同士で
は高速なデータの授受が可能になり、高速処理に適して
いる。この結果、放射電磁雑音を増大させることなくデ
ータ処理能力を高めることが可能なデータ処理装置を実
現できる。

【００６４】〈第４の実施の形態例〉図１０は本発明の
データ処理装置における半導体集積回路の第４の実施の
形態例を示すブロック図である。

【００６５】この図１０において、半導体集積回路１０
０Ａと半導体集積回路１００Ｂと半導体集積回路１００
Ｃとが、データバス３００とデータバス４００との間に
配置されている。また、データ処理装置の各部に供給す
るクロックを発生するクロック発生部２００が配置され
ており、半導体集積回路１００Ａと半導体集積回路１０
０Ｂと半導体集積回路１００Ｃとに外部クロックとして
供給している。

【００６６】半導体集積回路１００Ａは入力側の半導体
集積回路として動作するものであり、半導体集積回路１
００Ｂは中間側の半導体集積回路として動作するもので
あり、半導体集積回路１００Ｃは出力側の半導体集積回
路として動作するものであり、データの送受信を行って
連携してデータ処理を行うことが可能である。

【００６７】すなわち、データ処理部１３０Ａの出力
（ｎ逓倍されたクロックに同期したｍビット単位のデー
タ出力）が、データ処理部１３０Ｂの入力（ｎ逓倍され
たクロックに同期したｍビット単位のデータ入力）に接
続されていて、さらに、データ処理部１３０Ｂの出力
（ｎ逓倍されたクロックに同期したｍビット単位のデー
タ出力）が、データ処理部１３０Ｃの入力（ｎ逓倍され
たクロックに同期したｍビット単位のデータ入力）に接
続されていて、連携したデータ処理が可能に構成されて
いる。すなわち、半導体集積回路同士では、ｎ逓倍した
クロックに同期したｍビット単位のデータを送受信する
機能を有している。

【００６８】この第３の実施の形態例の構成では、半導
体集積回路は、データバスからのｎ×ｍビット単位のデ
ータをｍビット単位のデータに分割したうえで、ｎ逓倍
したクロックでデータ処理を実行し、最終的なデータ処
理結果をｎ×ｍビット単位の前記クロック発生部からの
クロックに同期したデータに合成して出力する。また、
同種の半導体集積回路同士では、ｎ逓倍したクロックに
同期したｍビット単位のデータを送受信する。

【００６９】すなわち、データ処理能力を高めるため
に、クロック周波数を高くせずにデータバスを拡張して
いるので、処理能力が向上しているにもかかわらずクロ
ックに基づく放射電磁雑音を低下させることができる。
また、半導体集積回路内部ではデータ幅を拡張せずにク
ロックを逓倍してデータ処理しているので、回路規模や
配線長を増大させることが無く、放射電磁雑音を増加さ
せることが無い。さらに、同種の半導体集積回路同士で
は高速なデータの授受が可能になり、高速処理に適して
いる。この結果、放射電磁雑音を増大させることなくデ
ータ処理能力を高めることが可能なデータ処理装置を実
現できる。

【００７０】〈その他の実施の形態例〉以上の各実施の
形態例のデータ処理装置と半導体集積回路とは、実際の
データ処理を行う半導体集積回路の内部クロックよりも
低速な外部クロックで装置全体を動作させることが可能
であるため、大量のデータを高速に扱う必要がある画像
処理装置や画像形成装置などで放射電磁雑音を低減させ
る用途に特に好適である。

【００７１】

【発明の効果】以上説明したように本発明では、データ
処理能力を高めるために、クロック周波数を高くせずに
データバスを拡張しているので、処理能力が向上してい
るにもかかわらずクロックに基づく放射電磁雑音を低下
させることができ、また、半導体集積回路内部ではデー
タ幅を拡張せずにクロックを逓倍してデータ処理してい
るので、回路規模や配線長を増大させることが無く、放
射電磁雑音を増加させることが無い。この結果、放射電
磁雑音を増大させることなくデータ処理能力を高めるこ
とが可能なデータ処理装置および半導体集積回路を実現
できる。さらに、同種の半導体集積回路同士ではｎ逓倍
したクロックに同期したｍビット単位のデータの授受を
可能に構成することで、半導体集積回路同士で高速なデ
ータの授受が可能になり、高速処理に適している。この
結果、放射電磁雑音を増大させることなくデータ処理能
力を高めることが可能なデータ処理装置を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態例のデータ処理装置
における半導体集積回路の一例を示すブロック図であ
る。

【図２】本発明の第１の実施の形態例のデータ処理装置
における半導体集積回路の詳細回路一例を示す回路構成
図である。

【図３】本発明の第１の実施の形態例で使用する電子回
路（半導体集積回路）の入出力信号の例を示す説明図で
ある。

【図４】本発明の実施の形態例と比較するための従来装
置における信号タイミングを示すタイムチャートであ
る。

【図５】本発明の実施の形態例と比較するための従来装
置における信号タイミングを示すタイムチャートであ
る。

【図６】本発明の第１の実施の形態例のデータ処理装置
と半導体集積回路における信号タイミングを示すタイム
チャートである。

【図７】本発明の実施の形態例の動作状態を説明する説
明図である。

【図８】本発明の第２の実施の形態例のデータ処理装置
における半導体集積回路の接続例を示すブロック図であ
る。

【図９】本発明の第３の実施の形態例のデータ処理装置
における半導体集積回路の接続例を示すブロック図であ
る。

【図１０】本発明の第４の実施の形態例のデータ処理装
置における半導体集積回路の接続例を示すブロック図で
ある。

【符号の説明】

１００ 半導体集積回路 １１０ 逓倍部 １２０ 分割部 １３０ データ処理部 １４０ 合成部

Claims (11)

【特許請求の範囲】
1. 【請求項１】 装置各部に供給するクロックを生成する
   クロック発生部と、 前記クロック発生部からのクロックを内部でｎ逓倍して
   ｍビット単位でデータ処理を実行する半導体集積回路
   と、 ｎ×ｍビットのデータ幅を有するデータバスと、を備え
   たデータ処理装置であって、 前記半導体集積回路は、前記データバスからのｎ×ｍビ
   ット単位のデータをｍビット単位のデータに分割し、ｎ
   逓倍したクロックでデータ処理を実行し、データ処理結
   果をｎ×ｍビット単位の前記クロック発生部からのクロ
   ックに同期したデータに合成して出力する、ことを特徴
   とするデータ処理装置。
2. 【請求項２】 装置各部に供給するクロックを生成する
   クロック発生部と、 前記クロック発生部からのクロックを内部でｎ逓倍して
   ｍビット単位でデータ処理を実行する複数の半導体集積
   回路と、 ｎ×ｍビットのデータ幅を有するデータバスと、を備え
   たデータ処理装置であって、 前記半導体集積回路は、前記データバスからのｎ×ｍビ
   ット単位のデータをｍビット単位のデータに分割し、ｎ
   逓倍したクロックでデータ処理を実行し、データ処理結
   果をｎ×ｍビット単位の前記クロック発生部からのクロ
   ックに同期したデータに合成して出力すると共に、該半
   導体集積回路同士ではｎ逓倍したクロックに同期したｍ
   ビット単位のデータを送受信する、ことを特徴とするデ
   ータ処理装置。
3. 【請求項３】 装置各部に供給するクロックを生成する
   クロック発生部と、 前記クロック発生部からのクロックを内部でｎ逓倍して
   ｍビット単位でデータ処理を実行する複数の半導体集積
   回路と、 ｎ×ｍビットのデータ幅を有するデータバスと、を備え
   たデータ処理装置であって、 前記データバスからデータを受ける入力側の半導体集積
   回路は、前記データバスからのｎ×ｍビット単位のデー
   タをｍビット単位のデータに分割し、ｎ逓倍したクロッ
   クでデータ処理を実行し、他の半導体集積回路に対して
   ｎ逓倍したクロックに同期したｍビット単位のデータを
   送信し、 前記ｎ逓倍したクロックに同期したｍビット単位のデー
   タを受信する出力側の半導体集積回路は、ｎ逓倍したク
   ロックでデータ処理を実行し、データ処理結果をｎ×ｍ
   ビット単位の前記クロック発生部からのクロックに同期
   したデータに合成して出力する、ことを特徴とするデー
   タ処理装置。
4. 【請求項４】 装置各部に供給するクロックを生成する
   クロック発生部と、 前記クロック発生部からのクロックを内部でｎ逓倍して
   ｍビット単位でデータ処理を実行する複数の半導体集積
   回路と、 ｎ×ｍビットのデータ幅を有するデータバスと、を備え
   たデータ処理装置であって、 前記データバスからデータを受ける入力側の半導体集積
   回路は、前記データバスからのｎ×ｍビット単位のデー
   タをｍビット単位のデータに分割し、ｎ逓倍したクロッ
   クでデータ処理を実行し、他の半導体集積回路に対して
   ｎ逓倍したクロックに同期したｍビット単位のデータを
   送信し、 前記ｎ逓倍したクロックに同期したｍビット単位のデー
   タを受信する中間側の半導体集積回路は、ｎ逓倍したク
   ロックでデータ処理を実行し、他の半導体集積回路に対
   してｎ逓倍したクロックに同期したｍビット単位のデー
   タを送信し、 前記ｎ逓倍したクロックに同期したｍビット単位のデー
   タを受信する出力側の半導体集積回路は、ｎ逓倍したク
   ロックでデータ処理を実行し、データ処理結果をｎ×ｍ
   ビット単位の前記クロック発生部からのクロックに同期
   したデータに合成して出力する、ことを特徴とするデー
   タ処理装置。
5. 【請求項５】 前記半導体集積回路は前記クロック発生
   部からのクロックを逓倍する倍数を複数有する、あるい
   は、逓倍する倍数を可変にする機能を有する、ことを特
   徴とする請求項２乃至請求項４のいずれかに記載のデー
   タ処理装置。
6. 【請求項６】 装置各部に供給するクロックを生成する
   クロック発生部と、ｎ×ｍビットのデータ幅を有するデ
   ータバスと、を備えたデータ処理装置に使用される半導
   体集積回路であって、 ｎ×ｍビット単位のデータをｍビット単位のデータに分
   割する機能と、 前記クロック発生部からのクロックを内部でｎ逓倍する
   機能と、 ｎ逓倍したクロックに従ってｍビット単位でデータ処理
   を実行する機能と、 データ処理結果をｎ×ｍビット単位に合成する機能と、 前記クロック発生部からのクロックに同期した状態でｎ
   ×ｍビット単位に合成したデータを出力する機能と、を
   備えることを特徴とする半導体集積回路。
7. 【請求項７】 装置各部に供給するクロックを生成する
   クロック発生部と、ｎ×ｍビットのデータ幅を有するデ
   ータバスと、を備えたデータ処理装置に使用される半導
   体集積回路であって、 ｎ×ｍビット単位のデータをｍビット単位のデータに分
   割する機能と、 前記クロック発生部からのクロックを内部でｎ逓倍する
   機能と、 ｎ逓倍したクロックに従ってｍビット単位でデータ処理
   を実行する機能と、 同種の半導体集積回路同士ではｎ逓倍したクロックに同
   期したｍビット単位のデータを送受信する機能と、 データ処理結果をｎ×ｍビット単位に合成する機能と、 前記クロック発生部からのクロックに同期した状態でｎ
   ×ｍビット単位に合成したデータを出力する機能と、を
   備えることを特徴とする半導体集積回路。
8. 【請求項８】 装置各部に供給するクロックを生成する
   クロック発生部と、ｎ×ｍビットのデータ幅を有するデ
   ータバスと、を備えたデータ処理装置において複数接続
   されて使用される半導体集積回路であって、 ｎ×ｍビット単位のデータをｍビット単位のデータに分
   割する機能と、 前記クロック発生部からのクロックを内部でｎ逓倍する
   機能と、 ｎ逓倍したクロックに従ってｍビット単位でデータ処理
   を実行する機能と、 ｎ逓倍したクロックに同期したｍビット単位のデータを
   他の半導体集積回路に出力する機能と、を備えることを
   特徴とする半導体集積回路。
9. 【請求項９】 装置各部に供給するクロックを生成する
   クロック発生部と、ｎ×ｍビットのデータ幅を有するデ
   ータバスと、を備えたデータ処理装置において複数接続
   されて使用される半導体集積回路であって、 前記クロック発生部からのクロックを内部でｎ逓倍する
   機能と、 ｎ逓倍したクロックに同期したｍビット単位のデータを
   他の半導体集積回路から受信する機能と、 ｎ逓倍したクロックに従ってｍビット単位でデータ処理
   を実行する機能と、 ｎ逓倍したクロックに同期したｍビット単位のデータを
   他の半導体集積回路に出力する機能と、を備えることを
   特徴とする半導体集積回路。
10. 【請求項１０】 装置各部に供給するクロックを生成す
    るクロック発生部と、ｎ×ｍビットのデータ幅を有する
    データバスと、を備えたデータ処理装置において複数接
    続されて使用される半導体集積回路であって、 前記クロック発生部からのクロックを内部でｎ逓倍する
    機能と、 ｎ逓倍したクロックに同期したｍビット単位のデータを
    他の半導体集積回路から受信する機能と、 ｎ逓倍したクロックに従ってｍビット単位でデータ処理
    を実行する機能と、 データ処理結果をｎ×ｍビット単位に合成する機能と、 前記クロック発生部からのクロックに同期した状態でｎ
    ×ｍビット単位に合成したデータを出力する機能と、を
    備えることを特徴とする半導体集積回路。
11. 【請求項１１】 前記クロック発生部からのクロックを
    逓倍する倍数を複数有する、あるいは、逓倍する倍数を
    可変にする機能を有する、ことを特徴とする請求項７乃
    至請求項１０のいずれかに記載の半導体集積回路。