JP2725692B2 - １４０ｍクロック・ｓｔｍ−１電気クロック生成方式 - Google Patents
１４０ｍクロック・ｓｔｍ−１電気クロック生成方式Info
- Publication number
- JP2725692B2 JP2725692B2 JP7114204A JP11420495A JP2725692B2 JP 2725692 B2 JP2725692 B2 JP 2725692B2 JP 7114204 A JP7114204 A JP 7114204A JP 11420495 A JP11420495 A JP 11420495A JP 2725692 B2 JP2725692 B2 JP 2725692B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- circuit
- stm
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Time-Division Multiplex Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、通信装置の出力クロッ
ク生成方式に関し、特に非同期１４０Ｍ信号とＳＤＨ
ＳＴＭ−１電気信号の出力回路を同一プリント配線基盤
上に実現する際のクロック生成方式に関する。
ク生成方式に関し、特に非同期１４０Ｍ信号とＳＤＨ
ＳＴＭ−１電気信号の出力回路を同一プリント配線基盤
上に実現する際のクロック生成方式に関する。
【０００２】
【従来の技術】従来の１４０Ｍ・ＳＴＭ−１電気クロッ
ク生成方式の一実施例について図２を参照して説明す
る。従来の１４０Ｍ・ＳＴＭ−１電気クロック生成方式
は１４０Ｍ動作時若しくはＳＴＭ−１電気動作時におい
て、別個の回路によりそれぞれのクロックを生成し、そ
れを切り替えて出力している。
ク生成方式の一実施例について図２を参照して説明す
る。従来の１４０Ｍ・ＳＴＭ−１電気クロック生成方式
は１４０Ｍ動作時若しくはＳＴＭ−１電気動作時におい
て、別個の回路によりそれぞれのクロックを生成し、そ
れを切り替えて出力している。
【０００３】１４０Ｍ動作時においては、ＡＵ−４信号
処理回路２０１にて１４０Ｍ信号がマッピングされたＡ
Ｕ−４信号を処理し、バッファー２０５にて、受信した
ＳＤＨのＡＵ−４相当の信号をＳＤＨ網のクロックで書
き込み、１３９．２６４Ｍｂｐｓ信号の出力クロックで
読み出し、書き込みアドレスと読み出しアドレスとのオ
フセットを出力する。１４０Ｍ動作時には、１４０Ｍモ
ード／ＳＴＭ−１電気モード切り替え制御信号２０４に
よってセレクタ２０３にてバッファー２０５からのデー
タを選択する。ＣＰＵ回路２０６にて、バッファー２０
５から出力されたオフセット値を基に、数値制御発振器
２０７と発振器２０９の周波数の和が、ジッタ成分を抑
圧した２７８．５２８ＭＨｚとなるように数値制御発振
器２０７をバイナリデータにより制御する。数値制御発
振器２０７にて、ＣＰＵ回路２０６からのバイナリデー
タに応じたディジタル信号の正弦波を出力する。Ｄ／Ａ
変換回路２０８にて、そのディジタル信号の正弦波をア
ナログ信号に変換する。発振器２０９は２７５ＭＨｚの
クロックを生成する。ミックス回路２１０にてＤ／Ａ変
換回路２０８と発振器２０９の出力をミックスし、フィ
ルタ回路２１１にてミックス回路２１０の出力から２７
８．５２８ＭＨｚのクロック成分のみを抽出する。リミ
ッター回路２１２にてフィルタ回路２１１の出力をディ
ジタル信号に整形する。１４０Ｍ時のクロック生成にお
いては、ダイレクト・ディジタル・シンセサイズ回路
（以下、ＤＤＳ回路と呼ぶ）、即ちバッファー２０５、
ＣＰＵ回路２０６、数値制御発振器２０７、Ｄ／Ａ変換
回路２０８、発振器２０９、ミックス回路２１０、フィ
ルタ回路２１１、及びリミッター回路２１２が動作し
て、ジッタ成分を抑圧した２７８．５２８ＭＨｚのクロ
ックを生成している。生成された２７８．５２８ＭＨｚ
のクロックは、１４０Ｍモード／ＳＴＭ−１電気モード
切り替え制御信号２０４によってセレクタ２１４にて選
択出力される。
処理回路２０１にて１４０Ｍ信号がマッピングされたＡ
Ｕ−４信号を処理し、バッファー２０５にて、受信した
ＳＤＨのＡＵ−４相当の信号をＳＤＨ網のクロックで書
き込み、１３９．２６４Ｍｂｐｓ信号の出力クロックで
読み出し、書き込みアドレスと読み出しアドレスとのオ
フセットを出力する。１４０Ｍ動作時には、１４０Ｍモ
ード／ＳＴＭ−１電気モード切り替え制御信号２０４に
よってセレクタ２０３にてバッファー２０５からのデー
タを選択する。ＣＰＵ回路２０６にて、バッファー２０
５から出力されたオフセット値を基に、数値制御発振器
２０７と発振器２０９の周波数の和が、ジッタ成分を抑
圧した２７８．５２８ＭＨｚとなるように数値制御発振
器２０７をバイナリデータにより制御する。数値制御発
振器２０７にて、ＣＰＵ回路２０６からのバイナリデー
タに応じたディジタル信号の正弦波を出力する。Ｄ／Ａ
変換回路２０８にて、そのディジタル信号の正弦波をア
ナログ信号に変換する。発振器２０９は２７５ＭＨｚの
クロックを生成する。ミックス回路２１０にてＤ／Ａ変
換回路２０８と発振器２０９の出力をミックスし、フィ
ルタ回路２１１にてミックス回路２１０の出力から２７
８．５２８ＭＨｚのクロック成分のみを抽出する。リミ
ッター回路２１２にてフィルタ回路２１１の出力をディ
ジタル信号に整形する。１４０Ｍ時のクロック生成にお
いては、ダイレクト・ディジタル・シンセサイズ回路
（以下、ＤＤＳ回路と呼ぶ）、即ちバッファー２０５、
ＣＰＵ回路２０６、数値制御発振器２０７、Ｄ／Ａ変換
回路２０８、発振器２０９、ミックス回路２１０、フィ
ルタ回路２１１、及びリミッター回路２１２が動作し
て、ジッタ成分を抑圧した２７８．５２８ＭＨｚのクロ
ックを生成している。生成された２７８．５２８ＭＨｚ
のクロックは、１４０Ｍモード／ＳＴＭ−１電気モード
切り替え制御信号２０４によってセレクタ２１４にて選
択出力される。
【０００４】ＳＴＭ−１電気動作時には、１４０Ｍモー
ド／ＳＴＭ−１電気モード切り替え制御信号２０４によ
ってセレクタ２０３にて、受信したＡＵ−４信号にオー
バーヘッドを付加し、ＳＴＭ−１処理として機能するオ
ーバーヘッド付加回路２０２からのデータを選択する。
ＳＴＭ−１電気モード時はＰＬＬ回路２１３が動作し、
ＡＵ−４信号に同期した３１１．０４ＭＨｚのクロック
を生成する。そして、前記ＤＤＳ回路、ＰＬＬ回路２１
３で別個に生成したクロックを１４０Ｍモード／ＳＴＭ
−１電気モード切り替え制御信号２０４によってセレク
タ２１４にて、受信した装置内クロックに同期した３１
１．０４ＭＨｚクロックを生成するＰＬＬ回路２１３か
らの出力を選択する。
ド／ＳＴＭ−１電気モード切り替え制御信号２０４によ
ってセレクタ２０３にて、受信したＡＵ−４信号にオー
バーヘッドを付加し、ＳＴＭ−１処理として機能するオ
ーバーヘッド付加回路２０２からのデータを選択する。
ＳＴＭ−１電気モード時はＰＬＬ回路２１３が動作し、
ＡＵ−４信号に同期した３１１．０４ＭＨｚのクロック
を生成する。そして、前記ＤＤＳ回路、ＰＬＬ回路２１
３で別個に生成したクロックを１４０Ｍモード／ＳＴＭ
−１電気モード切り替え制御信号２０４によってセレク
タ２１４にて、受信した装置内クロックに同期した３１
１．０４ＭＨｚクロックを生成するＰＬＬ回路２１３か
らの出力を選択する。
【０００５】
【発明が解決しようとする課題】この従来の１４０Ｍク
ロック・ＳＴＭ−１電気クロック生成方式では、ＣＭＩ
符号出力用クロック生成のために、非同期１４０Ｍ信号
の場合ＤＤＳ回路を用い、ＳＴＭ−１電気の場合は、Ｐ
ＬＬ回路を用いており、それを切り替えてＣＭＩ信号出
力用クロックとしていたので回路規模が大きくなり、消
費電力、実装面積が大きくなるという問題があった。
ロック・ＳＴＭ−１電気クロック生成方式では、ＣＭＩ
符号出力用クロック生成のために、非同期１４０Ｍ信号
の場合ＤＤＳ回路を用い、ＳＴＭ−１電気の場合は、Ｐ
ＬＬ回路を用いており、それを切り替えてＣＭＩ信号出
力用クロックとしていたので回路規模が大きくなり、消
費電力、実装面積が大きくなるという問題があった。
【０００６】本発明の課題は、上記問題点を解消し、回
路規模及び実装面積を小さくし、消費電力を少なくでき
る１４０Ｍクロック・ＳＴＭ−１電気クロック生成方式
を提供することである。
路規模及び実装面積を小さくし、消費電力を少なくでき
る１４０Ｍクロック・ＳＴＭ−１電気クロック生成方式
を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、１４０
Ｍ信号がマッピングされたＡＵ−４信号を処理するＡＵ
−４信号処理回路と、前記ＡＵ−４信号にオーバーヘッ
ドを付加するオーバーヘッド付加回路と、１４０Ｍモー
ドとＳＴＭ−１電気モードを切り替える制御信号によ
り、前記１４０Ｍモード時には前記ＡＵ−４信号処理回
路からの出力信号を、前記ＳＴＭ−１電気モード時には
前記オーバーヘッド付加回路からの出力信号を選択する
選択回路と、受信したＳＤＨのＡＵ−４信号をＳＤＨ網
のクロックで書き込み、１３９．２６４Ｍｂｐｓ信号の
出力クロックに同期したクロック、又は１５５．５２０
Ｍｂｐｓ信号の出力クロックに同期したクロックで読み
出し、書き込みアドレスと読み出しアドレスとのオフセ
ットを出力するバッファーと、２７５ＭＨｚ及び３１４
ＭＨｚのクロックを切り替えて出力する発振器並びに２
７８．５２８ＭＨｚ又は３１１．０４ＭＨｚ成分を抽出
するフィルタ回路を含んで構成されるダイレクト・ディ
ジタル・シンセサイズ回路を有し、該ダイレクト・ディ
ジタル・シンセサイズ回路で非同期１４０Ｍ信号及びＳ
ＤＨのＳＴＭ−１電気信号のＣＭＩ符号出力用クロック
を生成することを特徴とする１４０Ｍクロック・ＳＴＭ
−１電気クロック生成方式が得られる。
Ｍ信号がマッピングされたＡＵ−４信号を処理するＡＵ
−４信号処理回路と、前記ＡＵ−４信号にオーバーヘッ
ドを付加するオーバーヘッド付加回路と、１４０Ｍモー
ドとＳＴＭ−１電気モードを切り替える制御信号によ
り、前記１４０Ｍモード時には前記ＡＵ−４信号処理回
路からの出力信号を、前記ＳＴＭ−１電気モード時には
前記オーバーヘッド付加回路からの出力信号を選択する
選択回路と、受信したＳＤＨのＡＵ−４信号をＳＤＨ網
のクロックで書き込み、１３９．２６４Ｍｂｐｓ信号の
出力クロックに同期したクロック、又は１５５．５２０
Ｍｂｐｓ信号の出力クロックに同期したクロックで読み
出し、書き込みアドレスと読み出しアドレスとのオフセ
ットを出力するバッファーと、２７５ＭＨｚ及び３１４
ＭＨｚのクロックを切り替えて出力する発振器並びに２
７８．５２８ＭＨｚ又は３１１．０４ＭＨｚ成分を抽出
するフィルタ回路を含んで構成されるダイレクト・ディ
ジタル・シンセサイズ回路を有し、該ダイレクト・ディ
ジタル・シンセサイズ回路で非同期１４０Ｍ信号及びＳ
ＤＨのＳＴＭ−１電気信号のＣＭＩ符号出力用クロック
を生成することを特徴とする１４０Ｍクロック・ＳＴＭ
−１電気クロック生成方式が得られる。
【０００８】さらに、本発明によれば、前記ダイレクト
・ディジタル・シンセサイズ回路には、さらに前記バッ
ファーから出力されたオフセット値を基に、１４０Ｍモ
ード時にはジッタ成分を抑圧するよう演算し、ＳＴＭ−
１電気モード時にはオフセットがロックするように演算
し、演算結果をバイナリデータの形で出力するＣＰＵ回
路と、該ＣＰＵ回路からのバイナリデータに応じた周波
数のディジタル信号の正弦波を出力する数値制御発振器
と、そのディジタル信号の正弦波をアナログ信号に変換
するＤ／Ａ変換回路と、前記発振器と前記Ｄ／Ａ変換回
路の出力をミックスするミックス回路と、前記フィルタ
回路からの出力をディジタル信号に整形するリミッター
回路を有することを特徴とする１４０Ｍクロック・ＳＴ
Ｍ−１電気クロック生成方式が得られる。
・ディジタル・シンセサイズ回路には、さらに前記バッ
ファーから出力されたオフセット値を基に、１４０Ｍモ
ード時にはジッタ成分を抑圧するよう演算し、ＳＴＭ−
１電気モード時にはオフセットがロックするように演算
し、演算結果をバイナリデータの形で出力するＣＰＵ回
路と、該ＣＰＵ回路からのバイナリデータに応じた周波
数のディジタル信号の正弦波を出力する数値制御発振器
と、そのディジタル信号の正弦波をアナログ信号に変換
するＤ／Ａ変換回路と、前記発振器と前記Ｄ／Ａ変換回
路の出力をミックスするミックス回路と、前記フィルタ
回路からの出力をディジタル信号に整形するリミッター
回路を有することを特徴とする１４０Ｍクロック・ＳＴ
Ｍ−１電気クロック生成方式が得られる。
【０００９】さらに、本発明によれば、前記選択回路は
前記バッファーの入力側に接続されていることを特徴と
する請求項１記載の１４０Ｍクロック・ＳＴＭ−１電気
クロック生成方式が得られる。
前記バッファーの入力側に接続されていることを特徴と
する請求項１記載の１４０Ｍクロック・ＳＴＭ−１電気
クロック生成方式が得られる。
【００１０】
【実施例】本発明に係る１４０Ｍクロック・ＳＴＭ−１
電気クロック生成方式の一実施例について図１を参照し
て説明する。図１は本発明の１４０Ｍクロック・ＳＴＭ
−１電気クロック生成方式を示したブロック図である。
ＡＵ−４信号処理回路１０１は１４０Ｍ信号がマッピン
グされたＡＵ−４信号を処理する。オーバーヘッド付加
回路１０２はＡＵ−４信号にオーバーヘッドを付加す
る。１４０Ｍモード／ＳＴＭ−１電気モード切り替え制
御信号１０４によりセレクタ１０３にて、１４０Ｍモー
ド時、ＳＴＭ−１電気モード時には、それぞれＡＵ−４
信号処理回路１０１からの出力、オーバーヘッド付加回
路１０２からの出力信号が選択される。バッファー１０
５は、受信した信号をＳＤＨ網のクロックで書き込み、
１３９．２６４Ｍｂｐｓ信号の出力クロックに同期した
クロック、又は１５５．５２０Ｍｂｐｓ信号の出力クロ
ックに同期したクロックで読み出し、書き込みアドレス
及び読み出しアドレスのオフセットを出力する。
電気クロック生成方式の一実施例について図１を参照し
て説明する。図１は本発明の１４０Ｍクロック・ＳＴＭ
−１電気クロック生成方式を示したブロック図である。
ＡＵ−４信号処理回路１０１は１４０Ｍ信号がマッピン
グされたＡＵ−４信号を処理する。オーバーヘッド付加
回路１０２はＡＵ−４信号にオーバーヘッドを付加す
る。１４０Ｍモード／ＳＴＭ−１電気モード切り替え制
御信号１０４によりセレクタ１０３にて、１４０Ｍモー
ド時、ＳＴＭ−１電気モード時には、それぞれＡＵ−４
信号処理回路１０１からの出力、オーバーヘッド付加回
路１０２からの出力信号が選択される。バッファー１０
５は、受信した信号をＳＤＨ網のクロックで書き込み、
１３９．２６４Ｍｂｐｓ信号の出力クロックに同期した
クロック、又は１５５．５２０Ｍｂｐｓ信号の出力クロ
ックに同期したクロックで読み出し、書き込みアドレス
及び読み出しアドレスのオフセットを出力する。
【００１１】ＣＰＵ回路１０６はバッファー１０５から
出力されたオフセット値を基に、数値制御発振器１０７
と発振器１０９の周波数和が１４０Ｍモード時にはジッ
タ成分を抑圧した２７８．５２８ＭＨｚのクロックとな
るよう演算し、ＳＴＭ−１電気モード時にはオフセット
がロックし、数値制御発振器１０７と発振器１０９の周
波数の和がＡＵ−４信号に同期した３１１．０４ＭＨｚ
となるように演算し、この演算結果をバイナリデータの
形で出力する。
出力されたオフセット値を基に、数値制御発振器１０７
と発振器１０９の周波数和が１４０Ｍモード時にはジッ
タ成分を抑圧した２７８．５２８ＭＨｚのクロックとな
るよう演算し、ＳＴＭ−１電気モード時にはオフセット
がロックし、数値制御発振器１０７と発振器１０９の周
波数の和がＡＵ−４信号に同期した３１１．０４ＭＨｚ
となるように演算し、この演算結果をバイナリデータの
形で出力する。
【００１２】数値制御発振器１０７は、ＣＰＵ回路１０
６から受信したバイナリデータに応じた周波数のディジ
タル信号の正弦波を出力する。Ｄ／Ａ変換回路１０８
は、そのディジタル信号の正弦波をアナログ信号に変換
する。発振器１０９は２７５ＭＨｚと３１４ＭＨｚのク
ロックを制御信号１０４により切り替えて出力する。ミ
ックス回路１１０は、Ｄ／Ａ変換回路１０８の出力と発
振器１０９の出力をミックスする。ミックス回路１１０
の出力は２７５ＭＨｚ±３．５２８ＭＨｚ又は３１４Ｍ
Ｈｚ±２．９６ＭＨｚの周波数成分を含むが、フィルタ
回路１１１により２７８．５２８ＭＨｚ又は３１１．０
４ＭＨｚのクロックが抽出される。そして、その出力は
リミッター回路１１２によりディジタル信号に波形整形
される。
６から受信したバイナリデータに応じた周波数のディジ
タル信号の正弦波を出力する。Ｄ／Ａ変換回路１０８
は、そのディジタル信号の正弦波をアナログ信号に変換
する。発振器１０９は２７５ＭＨｚと３１４ＭＨｚのク
ロックを制御信号１０４により切り替えて出力する。ミ
ックス回路１１０は、Ｄ／Ａ変換回路１０８の出力と発
振器１０９の出力をミックスする。ミックス回路１１０
の出力は２７５ＭＨｚ±３．５２８ＭＨｚ又は３１４Ｍ
Ｈｚ±２．９６ＭＨｚの周波数成分を含むが、フィルタ
回路１１１により２７８．５２８ＭＨｚ又は３１１．０
４ＭＨｚのクロックが抽出される。そして、その出力は
リミッター回路１１２によりディジタル信号に波形整形
される。
【００１３】従って、従来の方式ではＣＭＩ符号出力用
クロック生成のために、非同期１４０Ｍ信号の場合には
ＤＤＳ回路を用い、ＳＴＭ−１電気信号の場合にはＰＬ
Ｌ回路を用いており、それを切り換えてＣＭＩ信号出力
用クロックとしていたが、本発明のクロック生成方式に
よれば、一つのＤＤＳ回路のみで非同期１４０Ｍ信号及
びＳＴＭ−１電気信号のＣＭＩ符号出力用クロックを生
成することができる。
クロック生成のために、非同期１４０Ｍ信号の場合には
ＤＤＳ回路を用い、ＳＴＭ−１電気信号の場合にはＰＬ
Ｌ回路を用いており、それを切り換えてＣＭＩ信号出力
用クロックとしていたが、本発明のクロック生成方式に
よれば、一つのＤＤＳ回路のみで非同期１４０Ｍ信号及
びＳＴＭ−１電気信号のＣＭＩ符号出力用クロックを生
成することができる。
【００１４】
【発明の効果】以上説明したように本発明によれば、受
信した信号をＳＤＨ網のクロックで書き込み、１３９．
２６４Ｍｂｐｓ信号の出力クロックに同期したクロッ
ク、又は１５５．５２０Ｍｂｐｓ信号の出力クロックに
同期したクロックで読み出し、書き込みアドレス及び読
み出しアドレスのオフセットを出力するバッファー１０
５と、２７５ＭＨｚと３１４ＭＨｚのクロックを制御信
号１０４により切り替えて出力する発振器１０９と、２
７８．５２８ＭＨｚ又は３１１．０４ＭＨｚのクロック
を抽出するフィルタ回路１１１を含む構成により、一つ
のＤＤＳ回路で非同期１４０Ｍ信号とＳＤＨ ＳＴＭ−
１電気信号のＣＭＩ符号出力用クロックを生成できるた
め、ＳＴＭ−１電気用のＰＬＬ回路を備える必要がな
く、回路規模が小さくなり、消費電力、実装面積が小さ
くなるという効果を有する。
信した信号をＳＤＨ網のクロックで書き込み、１３９．
２６４Ｍｂｐｓ信号の出力クロックに同期したクロッ
ク、又は１５５．５２０Ｍｂｐｓ信号の出力クロックに
同期したクロックで読み出し、書き込みアドレス及び読
み出しアドレスのオフセットを出力するバッファー１０
５と、２７５ＭＨｚと３１４ＭＨｚのクロックを制御信
号１０４により切り替えて出力する発振器１０９と、２
７８．５２８ＭＨｚ又は３１１．０４ＭＨｚのクロック
を抽出するフィルタ回路１１１を含む構成により、一つ
のＤＤＳ回路で非同期１４０Ｍ信号とＳＤＨ ＳＴＭ−
１電気信号のＣＭＩ符号出力用クロックを生成できるた
め、ＳＴＭ−１電気用のＰＬＬ回路を備える必要がな
く、回路規模が小さくなり、消費電力、実装面積が小さ
くなるという効果を有する。
【図１】本発明に係る１４０Ｍクロック・ＳＴＭ−１電
気クロック生成方式を示したブロック図である。
気クロック生成方式を示したブロック図である。
【図２】従来の１４０Ｍ・ＳＴＭ−１電気クロック生成
方式を示したブロック図である。
方式を示したブロック図である。
１０１ ＡＵ−４信号処理回路 １０２ オーバーヘッド付加回路 １０３ セレクタ １０４ １４０Ｍモード／ＳＴＭ−１電気モード切り
替え制御信号 １０５ バッファー １０６ ＣＰＵ回路 １０７ 数値制御発振器 １０８ Ｄ／Ａ変換回路 １０９ 発振器 １１０ ミックス回路 １１１ フィルタ回路 １１２ リミッター回路
替え制御信号 １０５ バッファー １０６ ＣＰＵ回路 １０７ 数値制御発振器 １０８ Ｄ／Ａ変換回路 １０９ 発振器 １１０ ミックス回路 １１１ フィルタ回路 １１２ リミッター回路
Claims (3)
- 【請求項１】 １４０Ｍ信号がマッピングされたＡＵ−
４信号を処理するＡＵ−４信号処理回路と、前記ＡＵ−
４信号にオーバーヘッドを付加するオーバーヘッド付加
回路と、１４０ＭモードとＳＴＭ−１電気モードを切り
替える制御信号により、前記１４０Ｍモード時には前記
ＡＵ−４信号処理回路からの出力信号を、前記ＳＴＭ−
１電気モード時には前記オーバーヘッド付加回路からの
出力信号を選択する選択回路と、受信したＳＤＨのＡＵ
−４信号をＳＤＨ網のクロックで書き込み、１３９．２
６４Ｍｂｐｓ信号の出力クロックに同期したクロック、
又は１５５．５２０Ｍｂｐｓ信号の出力クロックに同期
したクロックで読み出し、書き込みアドレスと読み出し
アドレスとのオフセットを出力するバッファーと、２７
５ＭＨｚ及び３１４ＭＨｚのクロックを切り替えて出力
する発振器並びに２７８．５２８ＭＨｚ又は３１１．０
４ＭＨｚ成分を抽出するフィルタ回路を含んで構成され
るダイレクト・ディジタル・シンセサイズ回路を有し、
該ダイレクト・ディジタル・シンセサイズ回路で非同期
１４０Ｍ信号及びＳＤＨのＳＴＭ−１電気信号のＣＭＩ
符号出力用クロックを生成することを特徴とする１４０
Ｍクロック・ＳＴＭ−１電気クロック生成方式。 - 【請求項２】 前記ダイレクト・ディジタル・シンセサ
イズ回路には、さらに前記バッファーから出力されたオ
フセット値を基に、１４０Ｍモード時にはジッタ成分を
抑圧するよう演算し、ＳＴＭ−１電気モード時にはオフ
セットがロックするように演算し、演算結果をバイナリ
データの形で出力するＣＰＵ回路と、該ＣＰＵ回路から
のバイナリデータに応じた周波数のディジタル信号の正
弦波を出力する数値制御発振器と、そのディジタル信号
の正弦波をアナログ信号に変換するＤ／Ａ変換回路と、
前記発振器と前記Ｄ／Ａ変換回路の出力をミックスする
ミックス回路と、前記フィルタ回路からの出力をディジ
タル信号に整形するリミッター回路を有することを特徴
とする請求項１記載の１４０Ｍクロック・ＳＴＭ−１電
気クロック生成方式。 - 【請求項３】 前記選択回路は前記バッファーの入力側
に接続されていることを特徴とする請求項１記載の１４
０Ｍクロック・ＳＴＭ−１電気クロック生成方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7114204A JP2725692B2 (ja) | 1995-05-12 | 1995-05-12 | １４０ｍクロック・ｓｔｍ−１電気クロック生成方式 |
| CA002176308A CA2176308A1 (en) | 1995-05-12 | 1996-05-10 | Pdh/sdh signal processor with dual mode clock generator |
| EP96107444A EP0742653A3 (en) | 1995-05-12 | 1996-05-10 | PDH/SDH signal processor with dual mode clock generator |
| US08/647,689 US5815504A (en) | 1995-05-12 | 1996-05-13 | PDH/SDH signal processor with dual mode clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7114204A JP2725692B2 (ja) | 1995-05-12 | 1995-05-12 | １４０ｍクロック・ｓｔｍ−１電気クロック生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307380A JPH08307380A (ja) | 1996-11-22 |
| JP2725692B2 true JP2725692B2 (ja) | 1998-03-11 |
Family
ID=14631822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7114204A Expired - Lifetime JP2725692B2 (ja) | 1995-05-12 | 1995-05-12 | １４０ｍクロック・ｓｔｍ−１電気クロック生成方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5815504A (ja) |
| EP (1) | EP0742653A3 (ja) |
| JP (1) | JP2725692B2 (ja) |
| CA (1) | CA2176308A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131117A (ja) * | 1997-07-11 | 1999-02-02 | Mitsubishi Electric Corp | 信号処理装置 |
| DK176259B1 (da) * | 1997-11-20 | 2007-05-07 | Tellabs Denmark As | Fremgangsmåde til overföring af datasignaler samt fremgangsmåde og apparat til desynkronisering af PDH-signaler |
| EP0935362A3 (de) * | 1998-02-06 | 2005-02-02 | Alcatel | Synchronisiereinrichtung für ein synchrones digitales Nachrichtenübertragungssystem und Verfahren zum Erzeugen eines synchronen Ausgangssignales |
| US6192220B1 (en) * | 1998-08-31 | 2001-02-20 | Texas Instruments Incorporated | Phase lock loop system with ultrafast lock times for half duplex time division multiple access wireless data applications |
| US6952826B1 (en) * | 1999-10-21 | 2005-10-04 | Sony Corporation | Method for implementing a multi-level system model for deterministically handling selected data |
| US7286568B2 (en) | 2002-09-03 | 2007-10-23 | Intel Corporation | Techniques to generate a clock signal |
| US7778285B2 (en) * | 2004-09-29 | 2010-08-17 | Alcatel-Lucent Usa Inc. | Method and apparatus for extraction and insertion of plesiochronous overhead data |
| DE602004006008T2 (de) * | 2004-12-23 | 2007-12-20 | Alcatel Lucent | Digitaltaktfilter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2125942T3 (es) * | 1993-06-18 | 1999-03-16 | Cit Alcatel | Disposicion de circuito digital bloqueado en fase. |
-
1995
- 1995-05-12 JP JP7114204A patent/JP2725692B2/ja not_active Expired - Lifetime
-
1996
- 1996-05-10 CA CA002176308A patent/CA2176308A1/en not_active Abandoned
- 1996-05-10 EP EP96107444A patent/EP0742653A3/en not_active Withdrawn
- 1996-05-13 US US08/647,689 patent/US5815504A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2176308A1 (en) | 1996-11-13 |
| US5815504A (en) | 1998-09-29 |
| EP0742653A3 (en) | 1999-11-03 |
| JPH08307380A (ja) | 1996-11-22 |
| EP0742653A2 (en) | 1996-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06132816A (ja) | 位相ロックループ回路 | |
| JP2725692B2 (ja) | １４０ｍクロック・ｓｔｍ−１電気クロック生成方式 | |
| JPH0417496A (ja) | デジタル交換装置 | |
| US5986483A (en) | Direct digital frequency systhesizer | |
| JPH08317001A (ja) | ディジタル変復調回路 | |
| JP3508762B2 (ja) | 分周回路 | |
| KR0141285B1 (ko) | 직접 디지탈 주파수합성기 | |
| JP2004037332A (ja) | データ遅延回路 | |
| JP3487228B2 (ja) | マンチェスタ符号化装置 | |
| KR0175535B1 (ko) | 병렬 구조의 직접 디지탈 주파수 합성기 | |
| JP3461486B2 (ja) | 並列信号処理装置 | |
| JPH11312978A (ja) | データ変換装置 | |
| Calbaza et al. | A direct digitally delay generator | |
| JP3144086B2 (ja) | 擾乱付加信号発生回路 | |
| JPH05327782A (ja) | 速度変換回路 | |
| KR200292559Y1 (ko) | 다중화시스템의 동기원 생성장치 | |
| JP2722808B2 (ja) | サンプリングクロック発生回路 | |
| JPH0741228Y2 (ja) | デジタル信号多重化装置 | |
| JPH1056362A (ja) | ディジタル信号処理集積回路 | |
| KR20030054298A (ko) | 디지털 오디오 디코더의 클럭 발생기 | |
| JPH1165696A (ja) | クロックマスク回路 | |
| JPH05218999A (ja) | 列変換回路 | |
| JPS59115630A (ja) | 無線機のチヤンネル制御方式 | |
| JPH0546380A (ja) | プリセツト値発生装置 | |
| KR20010048618A (ko) | 통신 단말기의 디지털 톤 발생 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971105 |