JPH1131117A - 信号処理装置 - Google Patents
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- JPH1131117A JPH1131117A JP9187042A JP18704297A JPH1131117A JP H1131117 A JPH1131117 A JP H1131117A JP 9187042 A JP9187042 A JP 9187042A JP 18704297 A JP18704297 A JP 18704297A JP H1131117 A JPH1131117 A JP H1131117A
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- 230000005236 sound signal Effects 0.000 abstract description 29
- 230000005540 biological transmission Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 238000013481 data capture Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/16—Sound input; Sound output
- G06F3/162—Interface to dedicated audio devices, e.g. audio drivers, interface to CODECs
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Abstract
(57)【要約】
【課題】 従来の信号処理装置は、読み込みアドレス部
分のみを変えた個別のＩＣを作成しなければならずマス
ク等の余分な費用がかかるという課題があった。 【解決手段】 マイクロコンピュータを使って同じＩＣ
を２個制御する時、２本のラインでそれぞれクロックと
データを送り受信側ＩＣ内にデータとクロックを判別で
きる回路を内蔵しておくことにより、アドレスの異なる
２種類のＩＣを作る必要をなくして余分なマスク作成等
を不要とし、これにより原価低減を図ったものである。
分のみを変えた個別のＩＣを作成しなければならずマス
ク等の余分な費用がかかるという課題があった。 【解決手段】 マイクロコンピュータを使って同じＩＣ
を２個制御する時、２本のラインでそれぞれクロックと
データを送り受信側ＩＣ内にデータとクロックを判別で
きる回路を内蔵しておくことにより、アドレスの異なる
２種類のＩＣを作る必要をなくして余分なマスク作成等
を不要とし、これにより原価低減を図ったものである。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータにて全く同一のアドレスを有する複数の集積回路
ＩＣを少なくとも２線で別々に制御を行う信号処理装置
に関し、特に音声信号処理装置に関するものである。
ュータにて全く同一のアドレスを有する複数の集積回路
ＩＣを少なくとも２線で別々に制御を行う信号処理装置
に関し、特に音声信号処理装置に関するものである。
【０００２】
【従来の技術】図６は例えば従来の音声信号処理装置を
示すブロック図であり、図において、１２１は第１音声
信号制御回路、１２２は第２音声信号制御回路、１１０
はマイクロコンピュータである中央処理装置としての音
声信号処理ＩＣ制御送信回路、１３１は第１ボリューム
制御ＩＣ、１３２は第２ボリューム制御ＩＣ、Ｌｉｎは
左入力端子、Ｒｉｎは右入力端子である。これらが音声
信号処理装置１００を構成する。音声信号処理装置１０
０は、ＣＤ、カセットテープ等の音楽信号を左入力端子
Ｌｉｎおよび右入力端子Ｒｉｎより取り込み、キーコン
トロールやサラウンド等の処理を行う装置である。第１
および第２音声信号制御回路１２１，１２２は音声信号
処理装置１００の左入力端子Ｌｉｎ、右入力端子Ｒｉｎ
より入力された信号１Ａ、１Ｂを取り込み、キーコント
ロール、サラウンドエコー等の信号処理を行う回路であ
る。また、第１および第２ボリューム制御ＩＣ１３１，
１３２は音声信号制御回路１２２の出力を受けて、それ
ぞれ左チャネルＬｃｈ、右チャネルＲｃｈの音量すなわ
ちボリュームを制御する回路である。また、マイクロコ
ンピュータである音声信号処理ＩＣ制御送信回路１１０
は第１および第２音声信号制御回路１２１，１２２、第
１および第２ボリューム制御ＩＣ１３１，１３２にデー
タ、クロックを送信し動作を制御する回路である。
示すブロック図であり、図において、１２１は第１音声
信号制御回路、１２２は第２音声信号制御回路、１１０
はマイクロコンピュータである中央処理装置としての音
声信号処理ＩＣ制御送信回路、１３１は第１ボリューム
制御ＩＣ、１３２は第２ボリューム制御ＩＣ、Ｌｉｎは
左入力端子、Ｒｉｎは右入力端子である。これらが音声
信号処理装置１００を構成する。音声信号処理装置１０
０は、ＣＤ、カセットテープ等の音楽信号を左入力端子
Ｌｉｎおよび右入力端子Ｒｉｎより取り込み、キーコン
トロールやサラウンド等の処理を行う装置である。第１
および第２音声信号制御回路１２１，１２２は音声信号
処理装置１００の左入力端子Ｌｉｎ、右入力端子Ｒｉｎ
より入力された信号１Ａ、１Ｂを取り込み、キーコント
ロール、サラウンドエコー等の信号処理を行う回路であ
る。また、第１および第２ボリューム制御ＩＣ１３１，
１３２は音声信号制御回路１２２の出力を受けて、それ
ぞれ左チャネルＬｃｈ、右チャネルＲｃｈの音量すなわ
ちボリュームを制御する回路である。また、マイクロコ
ンピュータである音声信号処理ＩＣ制御送信回路１１０
は第１および第２音声信号制御回路１２１，１２２、第
１および第２ボリューム制御ＩＣ１３１，１３２にデー
タ、クロックを送信し動作を制御する回路である。
【０００３】従来の音声信号処理装置１００では、第１
および第２ボリューム制御ＩＣ１３１，１３２の制御を
行う音声信号処理ＩＣ制御送信回路１１０からの出力信
号クロック２、データ２の信号が同じである場合、第１
および第２ボリューム制御ＩＣ１３１，１３２に同じＩ
Ｃを使用した場合、双方のＩＣが全く同じ動作をしてし
まうため、別々に制御を行うことができなかった。従っ
て、ボリューム制御ＩＣのアドレスのみを変更したＩＣ
を２つ作ることにより別々の動作を可能にしていた。
および第２ボリューム制御ＩＣ１３１，１３２の制御を
行う音声信号処理ＩＣ制御送信回路１１０からの出力信
号クロック２、データ２の信号が同じである場合、第１
および第２ボリューム制御ＩＣ１３１，１３２に同じＩ
Ｃを使用した場合、双方のＩＣが全く同じ動作をしてし
まうため、別々に制御を行うことができなかった。従っ
て、ボリューム制御ＩＣのアドレスのみを変更したＩＣ
を２つ作ることにより別々の動作を可能にしていた。
【０００４】次に動作について説明する。図７は従来の
音声信号処理ＩＣ制御送信回路１１０からの出力信号を
示すデータ取り込みタイミングチャートである。ボリュ
ーム制御ＩＣ１３１，１３２のデータ数を７ビットとす
ると、クロック２は１４個のクロックを立ち上げ、デー
タを取り込む。そして、奇数番号のデータのみを取り込
み、ＩＣの制御信号とする。ここで、１４番目の信号Ｄ
Ｅが“Ｈ”か“Ｌ”かにより、ボリューム制御ＩＣ１３
１に対するデータか、ボリューム制御ＩＣ１３２に対す
るデータかを決定する。例えば、ボリューム制御ＩＣ１
３１は、ＤＥが“Ｈ”のときのみデータを読み、ボリュ
ーム制御ＩＣ１３２はＤＥが“Ｌ”のときのみデータを
読むＩＣとして別のＩＣを作っていた。
音声信号処理ＩＣ制御送信回路１１０からの出力信号を
示すデータ取り込みタイミングチャートである。ボリュ
ーム制御ＩＣ１３１，１３２のデータ数を７ビットとす
ると、クロック２は１４個のクロックを立ち上げ、デー
タを取り込む。そして、奇数番号のデータのみを取り込
み、ＩＣの制御信号とする。ここで、１４番目の信号Ｄ
Ｅが“Ｈ”か“Ｌ”かにより、ボリューム制御ＩＣ１３
１に対するデータか、ボリューム制御ＩＣ１３２に対す
るデータかを決定する。例えば、ボリューム制御ＩＣ１
３１は、ＤＥが“Ｈ”のときのみデータを読み、ボリュ
ーム制御ＩＣ１３２はＤＥが“Ｌ”のときのみデータを
読むＩＣとして別のＩＣを作っていた。
【０００５】
【発明が解決しようとする課題】従来の信号処理装置は
以上のように構成されていたので、上記の場合には信号
ＤＥの読み込みの部分のみを変えた２つのＩＣを作成せ
ねばならず、マスク等余分な費用がかかるという課題が
あった。
以上のように構成されていたので、上記の場合には信号
ＤＥの読み込みの部分のみを変えた２つのＩＣを作成せ
ねばならず、マスク等余分な費用がかかるという課題が
あった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、マイクロコンピュータにて同一の
アドレスを有する複数の集積回路ＩＣを少なくとも２線
のラインで別々に制御する信号処理装置を得ることを目
的とする。
めになされたもので、マイクロコンピュータにて同一の
アドレスを有する複数の集積回路ＩＣを少なくとも２線
のラインで別々に制御する信号処理装置を得ることを目
的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
る信号処理装置は、中央処理装置と、該中央処理装置か
ら送られた信号がデータかクロックかを判断してこれを
出力する信号判定回路を有している制御回路とを備えた
ものである。
る信号処理装置は、中央処理装置と、該中央処理装置か
ら送られた信号がデータかクロックかを判断してこれを
出力する信号判定回路を有している制御回路とを備えた
ものである。
【０００８】請求項２記載の発明に係る信号処理装置
は、信号判定回路は第１および第２開始判定回路と、上
記第１および第２開始判定回路からの出力を受けてデー
タまたはクロックを選択して出力するデータ出力回路と
を具備するものである。
は、信号判定回路は第１および第２開始判定回路と、上
記第１および第２開始判定回路からの出力を受けてデー
タまたはクロックを選択して出力するデータ出力回路と
を具備するものである。
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による音
声信号処理装置を示すブロック図である。図において、
２２１は第１音声信号制御回路、２２２は第２音声信号
制御回路、２１０はマイクロコンピュータである中央処
理装置としての音声信号処理ＩＣ制御送信回路、２３１
は第１ボリューム制御ＩＣ（制御回路）、２３２は第２
ボリューム制御ＩＣ（制御回路）、Ｌｉｎは左入力端
子、Ｒｉｎは右入力端子であり、これらが音声信号処理
装置２００を構成する。音声信号処理装置２００はＣ
Ｄ、カセットテープ等の音楽信号を左入力端子Ｌｉｎ、
右入力端子Ｒｉｎより取り込み、キーコントロールやサ
ラウンド等の処理を行う装置である。第１および第２ボ
リューム制御ＩＣ２３１，２３２は音声信号制御回路２
２２の出力を受け、左入力Ｌｃｈ、右入力Ｒｃｈそれぞ
れのボリューム制御を行う。
説明する。 実施の形態１．図１はこの発明の実施の形態１による音
声信号処理装置を示すブロック図である。図において、
２２１は第１音声信号制御回路、２２２は第２音声信号
制御回路、２１０はマイクロコンピュータである中央処
理装置としての音声信号処理ＩＣ制御送信回路、２３１
は第１ボリューム制御ＩＣ（制御回路）、２３２は第２
ボリューム制御ＩＣ（制御回路）、Ｌｉｎは左入力端
子、Ｒｉｎは右入力端子であり、これらが音声信号処理
装置２００を構成する。音声信号処理装置２００はＣ
Ｄ、カセットテープ等の音楽信号を左入力端子Ｌｉｎ、
右入力端子Ｒｉｎより取り込み、キーコントロールやサ
ラウンド等の処理を行う装置である。第１および第２ボ
リューム制御ＩＣ２３１，２３２は音声信号制御回路２
２２の出力を受け、左入力Ｌｃｈ、右入力Ｒｃｈそれぞ
れのボリューム制御を行う。
【００１０】この実施の形態１では、音声信号処理ＩＣ
制御送信回路２１０から第１および第２ボリューム制御
ＩＣ２３１，２３２へ送信する信号１，２を変化させて
いる。例えば、第１ボリューム制御ＩＣ２３１では信号
１をデータとして、信号２をクロックとして取り込むの
に対し、第２ボリューム制御ＩＣ２３２では信号２をデ
ータとして信号１をクロックとして取り込み、それぞれ
のＩＣのボリュームを制御する。そのことにより、第１
および第２ボリューム制御ＩＣ２３１，２３２は全く同
じＩＣを使用できる。
制御送信回路２１０から第１および第２ボリューム制御
ＩＣ２３１，２３２へ送信する信号１，２を変化させて
いる。例えば、第１ボリューム制御ＩＣ２３１では信号
１をデータとして、信号２をクロックとして取り込むの
に対し、第２ボリューム制御ＩＣ２３２では信号２をデ
ータとして信号１をクロックとして取り込み、それぞれ
のＩＣのボリュームを制御する。そのことにより、第１
および第２ボリューム制御ＩＣ２３１，２３２は全く同
じＩＣを使用できる。
【００１１】図２は図１に示される第１および第２ボリ
ューム制御ＩＣ２３１，２３２に内蔵されるクロックデ
ータ判定回路を示すブロック構成図であり、図におい
て、１０１，１０２，１０３，１１１，１１２および１
１３はフリップフロップ、１０４，１１４，２０１，２
０２，２０３，２０４，３０１および３０２はＡＮＤ回
路、２１はシフトレジスタ、２２はセレクタ、２３はラ
ッチ、３０は終了判定回路である。フリップフロップ１
０１，１０２および１０３とＡＮＤ回路１０４が開始判
定回路（第１開始判定回路）１０を構成し、フリップフ
ロップ１１１，１１２および１１３とＡＮＤ回路１１４
が開始判定回路（第２開始判定回路）１１を構成する。
また、ＡＮＤ回路２０１〜２０４、シフトレジスタ２
１、セレクタ２２、ラッチ２３、および終了判定回路３
０がデータ出力回路を構成する。このように、図２のク
ロックデータ判定回路は、２つの開始判定回路１０，１
１とデータ出力回路２０とから構成されている。
ューム制御ＩＣ２３１，２３２に内蔵されるクロックデ
ータ判定回路を示すブロック構成図であり、図におい
て、１０１，１０２，１０３，１１１，１１２および１
１３はフリップフロップ、１０４，１１４，２０１，２
０２，２０３，２０４，３０１および３０２はＡＮＤ回
路、２１はシフトレジスタ、２２はセレクタ、２３はラ
ッチ、３０は終了判定回路である。フリップフロップ１
０１，１０２および１０３とＡＮＤ回路１０４が開始判
定回路（第１開始判定回路）１０を構成し、フリップフ
ロップ１１１，１１２および１１３とＡＮＤ回路１１４
が開始判定回路（第２開始判定回路）１１を構成する。
また、ＡＮＤ回路２０１〜２０４、シフトレジスタ２
１、セレクタ２２、ラッチ２３、および終了判定回路３
０がデータ出力回路を構成する。このように、図２のク
ロックデータ判定回路は、２つの開始判定回路１０，１
１とデータ出力回路２０とから構成されている。
【００１２】次に動作について説明する。図３と図４は
この実施の形態１のクロックデータ判定回路によるデー
タ取り込みタイミングチャートであり、図において、信
号１，２および３はマイクロコンピュータからのＩＣ制
御信号であり、Ｔ１〜Ｔ２０までは信号１はデータを、
信号２はクロックを送っており、Ｔ２１〜Ｔ４８までは
信号１はクロックを、信号２はデータを送っている。Ｔ
４８以降の信号３が“Ｌ”入力である場合には、図２で
記述しているＩＣは動作せず、信号３が“Ｌ”の際に働
く他のＩＣ制御信号となる。開始判定回路１０，１１は
データ送信がいつ開始されるかを判定する回路であり、
開始判定回路１０は信号１がデータ信号である際に動作
し、開始判定回路１１は信号２がデータ信号である際に
動作する。
この実施の形態１のクロックデータ判定回路によるデー
タ取り込みタイミングチャートであり、図において、信
号１，２および３はマイクロコンピュータからのＩＣ制
御信号であり、Ｔ１〜Ｔ２０までは信号１はデータを、
信号２はクロックを送っており、Ｔ２１〜Ｔ４８までは
信号１はクロックを、信号２はデータを送っている。Ｔ
４８以降の信号３が“Ｌ”入力である場合には、図２で
記述しているＩＣは動作せず、信号３が“Ｌ”の際に働
く他のＩＣ制御信号となる。開始判定回路１０，１１は
データ送信がいつ開始されるかを判定する回路であり、
開始判定回路１０は信号１がデータ信号である際に動作
し、開始判定回路１１は信号２がデータ信号である際に
動作する。
【００１３】開始判定回路１０，１１は信号１，２の取
り込み場所が逆になっているだけで他は同じ動作をして
いるので、開始判定回路１０について動作を説明する。
開始判定回路１０は、信号１がデータ、信号２がクロッ
クを送っている際に働き、開始判定回路１１は信号２が
データ、信号１がクロックを送っている際に働き、どち
らの信号が送られた際にも、開始判定及び終了判定が行
える。これはデータ出力回路２０のシフトレジスタ２１
が別のデータを取り込んでしまうという誤動作を防止し
ている。フリップフロップ１０１は信号２の立ち上がり
に同期し、信号１を取り込むのと同様に、フリップフロ
ップ１０２は信号２の立ち上がりに同期し、フリップフ
ロップ１０１の出力信号を取り込む。ここで、フリップ
フロップ１０１〜１０３および１１１〜１１３は全て、
クロック信号の立ち上がりに同期し、クロック信号の立
ち上がり時に、Ｄの入力信号が“Ｈ”の場合には出力Ｑ
は“Ｈ”を出力し、その入力信号が“Ｌ”の場合には出
力Ｑは“Ｌ”を出力する。なお、出力ＱバーはＱ信号に
対し反転の信号を出力している。
り込み場所が逆になっているだけで他は同じ動作をして
いるので、開始判定回路１０について動作を説明する。
開始判定回路１０は、信号１がデータ、信号２がクロッ
クを送っている際に働き、開始判定回路１１は信号２が
データ、信号１がクロックを送っている際に働き、どち
らの信号が送られた際にも、開始判定及び終了判定が行
える。これはデータ出力回路２０のシフトレジスタ２１
が別のデータを取り込んでしまうという誤動作を防止し
ている。フリップフロップ１０１は信号２の立ち上がり
に同期し、信号１を取り込むのと同様に、フリップフロ
ップ１０２は信号２の立ち上がりに同期し、フリップフ
ロップ１０１の出力信号を取り込む。ここで、フリップ
フロップ１０１〜１０３および１１１〜１１３は全て、
クロック信号の立ち上がりに同期し、クロック信号の立
ち上がり時に、Ｄの入力信号が“Ｈ”の場合には出力Ｑ
は“Ｈ”を出力し、その入力信号が“Ｌ”の場合には出
力Ｑは“Ｌ”を出力する。なお、出力ＱバーはＱ信号に
対し反転の信号を出力している。
【００１４】Ｔ０〜Ｔ２１の状態について説明する。Ａ
ＮＤ回路１０４は、フリップフロップ１０１，１０２の
出力Ｑを受けフリップフロップ１０１，１０２の出力が
両方とも“Ｈ”の際（すなわち、信号２のクロックの立
ち上がりの際の信号１の信号が連続して２回“Ｈ”の
際）、“Ｈ”を出力する。フリップフロップ１０３はＡ
ＮＤ回路１０４の信号を受け、ＡＮＤ回路１０４の出力
の立ち上がりに同期して出力Ｑより“Ｈ”を出力する。
フリップフロップ１０３の出力Ｑが“Ｈ”になることに
より、ＡＮＤ回路２０１，２０２の信号が出力可能状態
になり、ＡＮＤ回路２０１は信号１の信号を出力し、Ａ
ＮＤ回路２０２は信号２の信号を出力し、シフトレジス
タ２１に入力され、シフトレジスタ２１は信号２の信号
（クロック）に同期し、信号１の信号（データ）を取り
込む。また同様に、フリップフロップ１０３の出力Ｑが
“Ｈ”になることにより、セレクタ２２がＡ側を選択
し、終了判定回路３０には信号２（クロック）が取り込
まれる。
ＮＤ回路１０４は、フリップフロップ１０１，１０２の
出力Ｑを受けフリップフロップ１０１，１０２の出力が
両方とも“Ｈ”の際（すなわち、信号２のクロックの立
ち上がりの際の信号１の信号が連続して２回“Ｈ”の
際）、“Ｈ”を出力する。フリップフロップ１０３はＡ
ＮＤ回路１０４の信号を受け、ＡＮＤ回路１０４の出力
の立ち上がりに同期して出力Ｑより“Ｈ”を出力する。
フリップフロップ１０３の出力Ｑが“Ｈ”になることに
より、ＡＮＤ回路２０１，２０２の信号が出力可能状態
になり、ＡＮＤ回路２０１は信号１の信号を出力し、Ａ
ＮＤ回路２０２は信号２の信号を出力し、シフトレジス
タ２１に入力され、シフトレジスタ２１は信号２の信号
（クロック）に同期し、信号１の信号（データ）を取り
込む。また同様に、フリップフロップ１０３の出力Ｑが
“Ｈ”になることにより、セレクタ２２がＡ側を選択
し、終了判定回路３０には信号２（クロック）が取り込
まれる。
【００１５】フリップフロップ１０３の出力Ｑが“Ｌ”
の際（Ｔ２１〜）にはＡＮＤ回路２０１，２０２が読み
出し可能にならないため、シフトレジスタ２１へは
“Ｌ”入力のみ入力される。セレクタ２２はＢ側を選択
し、終了判定回路３０には信号１（Ｔ２１からクロック
となっている）が取り込まれる。終了判定回路３０はセ
レクタ２２からの出力を受け、データが全て読み込まれ
るクロック数、図３では８つのクロックが入った時すな
わちＴ２１の時にシフトレジスタ２１が全てデータを読
み込んだとみなし終了判定出力として、２周期間“Ｌ”
信号を出力する（Ｔ１９〜Ｔ２１）。開始判定回路１０
と反対動作をする開始判定回路１１のフリップフロップ
１１３のＱバーからの出力は“Ｈ”であるため、“Ｌ”
信号により開始判定回路１０，１１がリセットされ、Ａ
ＮＤ回路２０４も一時“Ｌ”となるため、ラッチ２３に
立ち上り信号（Ｔ２１）により出力１からボリュームレ
ベル等の命令を実際に制御する装置に送り出す。
の際（Ｔ２１〜）にはＡＮＤ回路２０１，２０２が読み
出し可能にならないため、シフトレジスタ２１へは
“Ｌ”入力のみ入力される。セレクタ２２はＢ側を選択
し、終了判定回路３０には信号１（Ｔ２１からクロック
となっている）が取り込まれる。終了判定回路３０はセ
レクタ２２からの出力を受け、データが全て読み込まれ
るクロック数、図３では８つのクロックが入った時すな
わちＴ２１の時にシフトレジスタ２１が全てデータを読
み込んだとみなし終了判定出力として、２周期間“Ｌ”
信号を出力する（Ｔ１９〜Ｔ２１）。開始判定回路１０
と反対動作をする開始判定回路１１のフリップフロップ
１１３のＱバーからの出力は“Ｈ”であるため、“Ｌ”
信号により開始判定回路１０，１１がリセットされ、Ａ
ＮＤ回路２０４も一時“Ｌ”となるため、ラッチ２３に
立ち上り信号（Ｔ２１）により出力１からボリュームレ
ベル等の命令を実際に制御する装置に送り出す。
【００１６】以上のように、この実施の形態１によれ
ば、従来のように信号ＤＥの読み込みを変えた別々のＩ
Ｃを作成する必要がなく、したがって、個別のＩＣに対
応したマスク等を余分に用意する必要がなくその分製造
コストを節約できるという効果が得られる。
ば、従来のように信号ＤＥの読み込みを変えた別々のＩ
Ｃを作成する必要がなく、したがって、個別のＩＣに対
応したマスク等を余分に用意する必要がなくその分製造
コストを節約できるという効果が得られる。
【００１７】変形例１．図５は実施の形態１の変形例を
示すクロックデータ判定回路を示すブロック図であり、
図において、図２のクロックデータ判定回路との相違
は、信号１，２および３の入力にＡＮＤ回路３０１，３
０２を介していた代わりに信号１，２を直接入力させた
点であり、その他の構成は同様であるから同一部分には
同一符号を付して重複説明を省略する。この変形例１の
クロックデータ判定回路によっても上記実施の形態１と
同様の効果が得られるのはいうまでもない。
示すクロックデータ判定回路を示すブロック図であり、
図において、図２のクロックデータ判定回路との相違
は、信号１，２および３の入力にＡＮＤ回路３０１，３
０２を介していた代わりに信号１，２を直接入力させた
点であり、その他の構成は同様であるから同一部分には
同一符号を付して重複説明を省略する。この変形例１の
クロックデータ判定回路によっても上記実施の形態１と
同様の効果が得られるのはいうまでもない。
【００１８】
【発明の効果】以上のように、この発明によれば、アド
レスの異なる制御回路を個別に作成する必要がなくな
る。したがって、余分なマスクを作成する等の製造プロ
セス上でのコスト削減ができる効果がある。
レスの異なる制御回路を個別に作成する必要がなくな
る。したがって、余分なマスクを作成する等の製造プロ
セス上でのコスト削減ができる効果がある。
【００１９】また、第１および第２開始判定回路の一方
が信号をデータとして取り込んで動作している場合に
は、もう一方をデータ出力回路中に通常含まれるシフト
レジスタの誤動作防止に使用することができる効果があ
る。
が信号をデータとして取り込んで動作している場合に
は、もう一方をデータ出力回路中に通常含まれるシフト
レジスタの誤動作防止に使用することができる効果があ
る。
【図１】 この発明の実施の形態１による音声信号処理
装置を示すブロック図である。
装置を示すブロック図である。
【図２】 この発明の実施の形態１によるクロックデー
タ判定回路を示すブロック図である。
タ判定回路を示すブロック図である。
【図３】 この発明の実施の形態１によるクロックデー
タ判定回路によるデータ取り込みタイミングチャートで
ある。
タ判定回路によるデータ取り込みタイミングチャートで
ある。
【図４】 この発明の実施の形態１によるクロックデー
タ判定回路によるデータ取り込みタイミングチャートで
ある。
タ判定回路によるデータ取り込みタイミングチャートで
ある。
【図５】 この発明の実施の形態１による変形例１のク
ロックデータ判定回路を示すブロック図である。
ロックデータ判定回路を示すブロック図である。
【図６】 従来の音声信号処理装置を示すブロック図で
ある。
ある。
【図７】 従来の音声信号処理ＩＣ制御送信回路からの
出力信号を示すデータ取り込みタイミングチャートであ
る。
出力信号を示すデータ取り込みタイミングチャートであ
る。
１０，１１ 開始判定回路（第１開始判定回路、第２開
始判定回路）、２０データ出力回路、２１０ 音声信号
処理ＩＣ制御送信回路（中央処理装置）、２３１ 第１
ボリューム制御ＩＣ（制御回路）、２３２ 第２ボリュ
ーム制御ＩＣ（制御回路）。
始判定回路）、２０データ出力回路、２１０ 音声信号
処理ＩＣ制御送信回路（中央処理装置）、２３１ 第１
ボリューム制御ＩＣ（制御回路）、２３２ 第２ボリュ
ーム制御ＩＣ（制御回路）。
Claims (2)
- 【請求項１】 中央処理装置と、該中央処理装置から送
られた信号がデータかクロックかを判断してこれを出力
する信号判定回路を有している制御回路とを備えた信号
処理装置。 - 【請求項２】 信号判定回路は、第１および第２開始判
定回路と、上記第１および第２開始判定回路からの出力
を受けてデータまたはクロックを選択して出力するデー
タ出力回路とを具備していることを特徴とする請求項１
記載の信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187042A JPH1131117A (ja) | 1997-07-11 | 1997-07-11 | 信号処理装置 |
| US08/976,181 US6067630A (en) | 1997-07-11 | 1997-11-21 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187042A JPH1131117A (ja) | 1997-07-11 | 1997-07-11 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131117A true JPH1131117A (ja) | 1999-02-02 |
Family
ID=16199165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9187042A Pending JPH1131117A (ja) | 1997-07-11 | 1997-07-11 | 信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6067630A (ja) |
| JP (1) | JPH1131117A (ja) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786137A (en) * | 1980-11-18 | 1982-05-29 | Sony Corp | Pcm signal recording system |
| DE3635784A1 (de) * | 1985-10-21 | 1987-04-30 | Ricoh Kk | Lese- und aufzeichnungseinrichtung |
| US5247627A (en) * | 1987-06-05 | 1993-09-21 | Mitsubishi Denki Kabushiki Kaisha | Digital signal processor with conditional branch decision unit and storage of conditional branch decision results |
| US5237667A (en) * | 1987-06-05 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | Digital signal processor system having host processor for writing instructions into internal processor memory |
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| US5519641A (en) * | 1994-05-20 | 1996-05-21 | International Business Machines Corporation | Method and apparatus for configuring plural multimedia audio cards as a local area network |
| KR100326312B1 (ko) * | 1994-06-17 | 2002-06-22 | 윤종용 | 대역확산통신방식의동기식송신및수신장치 |
| US5634043A (en) * | 1994-08-25 | 1997-05-27 | Intel Corporation | Microprocessor point-to-point communication |
| JP2725692B2 (ja) * | 1995-05-12 | 1998-03-11 | 日本電気株式会社 | １４０ｍクロック・ｓｔｍ−１電気クロック生成方式 |
| US5731728A (en) * | 1995-11-13 | 1998-03-24 | National Semiconductor Corporation | Digital modulated clock circuit for reducing EMI spectral density |
-
1997
- 1997-07-11 JP JP9187042A patent/JPH1131117A/ja active Pending
- 1997-11-21 US US08/976,181 patent/US6067630A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6067630A (en) | 2000-05-23 |
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