JPH1165696A - クロックマスク回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、入力されたクロック信号と
同じ周波数で動作する必要のある集積回路の数を減らす
と同時に、回路を構成する部品点数を少なくして実装面
積を小さくし、回路の調整を容易とし、また、マスク信
号の１回の操作で複数のクロックをマスクすることが可
能なクロックマスク回路を提供することである。 【解決手段】 Ｍビットパラレルシリアル変換器１６
は、マスク信号がＨｉｇｈの時には、マスククロック数
設定端子１８から入力されるパラレルデータを取り込
み、Ｌｏｗの時には、前記取り込んだパラレルデータを
シリアルデータに変換して、Ｄ（ｉ）として出力し、Ｄ
（ｉ）以外の入力データをＬｏｗに固定されたＮ：１多
重回路１７は、入力されたＮビットのデータを、クロッ
ク信号に同期して多重してＯＲ回路５に対して出力する
構成にすることにより、クロックをマスクするパルスの
発生数は、マスククロック数設定端子１８から入力され
るパラレルデータに設定されているＨｉｇｈレベルのビ
ット数で決定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のタイミング
発生回路を同期させるために、入力されたクロックを必
要に応じてマスクしてタイミング発生回路に出力するク
ロックマスク回路に関する。

【０００２】

【従来の技術】従来より、タイミング発生回路のクロッ
ク入力を制御するためにクロックマスク回路が使用され
ている。例えば、図７のブロック図に示すように、タイ
ミング発生回路（カウンタ等）と、該タイミング発生回
路から出力されるタイミングパルスに基づいて信号処理
を行う信号処理回路の組み合わせが、複数存在するよう
な回路構成であり、それぞれの信号処理回路を同期して
動作させる場合にクロックマスク回路が必要となる。

【０００３】このとき、各タイミング発生回路のクロッ
ク入力の前段にクロックマスク回路を挿入し、タイミン
グ発生回路が同期していない場合には、クロックマスク
回路が入力クロックの一部をマスクすることで、いずれ
かのタイミング発生回路のタイミングをずらし、他のタ
イミング発生回路と同期させる。

【０００４】図５は従来のクロックマスク回路５０の回
路構成を示すブロック図である。

【０００５】図５において、クロックマスク回路５０
は、クロック分岐回路５４、ＯＲ回路５５、ＤＦＦ回路
５６、ＤＦＦ回路５７、ＤＦＦ回路５８、及びＡＮＤ回
路５９によって構成され、外部端子としてクロック入力
端子５１、マスク信号入力端子５２、及びマスククロッ
ク出力端子５３を有している。

【０００６】クロック分岐回路５４は、クロック入力端
子５１に入力されるクロック信号を分岐させて、ＯＲ回
路５５の一方の入力端子、及びＤＦＦ回路５６、５７、
５８のそれぞれのクロック入力端子に対して出力する。

【０００７】ＤＦＦ（D-Flip-Flop）回路５６は、マス
ク信号入力端子５２からデータ入力端子に入力されるマ
スク信号を、クロック入力端子に入力されるクロック信
号の立ち上がりエッジでラッチして、データ出力端子か
らＡＮＤ回路５９の一方の入力端子に対して出力すると
ともに、前記ラッチした信号の反転（インバート）信号
をインバートデータ出力端子からＤＦＦ回路５７のデー
タ入力端子に対して出力する。

【０００８】ＤＦＦ回路５７は、ＤＦＦ回路５６のイン
バートデータ出力端子からデータ入力端子に入力される
信号を、クロック入力端子に入力されるクロック信号の
立ち上がりエッジでラッチして、データ出力端子からＡ
ＮＤ回路５９の一方の入力端子に対して出力する。

【０００９】ＡＮＤ回路５９は、ＤＦＦ回路５６、５７
のそれぞれのデータ出力端子から入力される信号のＡＮ
Ｄ演算を行い、ＤＦＦ回路５８のデータ入力端子に対し
て出力する。

【００１０】ＤＦＦ回路５８は、ＡＮＤ回路５９からデ
ータ入力端子に入力される信号を、クロック入力端子に
入力されるクロック信号の立ち上がりエッジでラッチし
て、データ出力端子からＯＲ回路５５の一方の入力端子
に対して出力する。

【００１１】ＯＲ回路５５は、クロック分岐回路５４か
ら入力されるクロック信号と、ＤＦＦ回路５８のデータ
出力端子から入力される信号とのＯＲ演算を行い、マス
ククロック信号として、マスククロック出力端子５３を
介して後段のタイミング発生回路に対して出力する。

【００１２】次に、図６に示すタイミングチャートを参
照してクロックマスク回路５０の動作について説明す
る。

【００１３】図６のタイミングチャートにおいては、マ
スク信号入力端子５２の信号がＬｏｗレベルからＨｉｇ
ｈレベルに変化したのを検出して、クロック入力端子５
１から入力されたクロック信号の１クロック分のクロッ
クをＨｉｇｈレベルに変換し、マスククロック出力端子
５３から後段のタイミング発生回路に対して出力するよ
うに記述されている。

【００１４】まず、クロック入力端子５１には、ある固
定した周波数のクロック信号が入力される。そして、マ
スク信号入力端子５２に入力されるマスク信号は、通常
はＬｏｗレベルで固定されているが、クロック入力端子
５１に入力されるクロック信号の１クロックをマスクし
て、マスククロック出力端子５３から後段のタイミング
発生回路に対して出力する際には、Ｈｉｇｈレベルに切
り換えられる。このマスク信号は、図６に示すようにク
ロック入力端子５１に入力されるクロック信号とは非同
期の信号である。

【００１５】マスク信号がＬｏｗレベルである時刻ｔ５
１以前においては、ＤＦＦ回路５６は、データ入力端子
に入力されるＬｏｗレベルのマスク信号をラッチし、デ
ータ出力端子からＡＮＤ回路５９の一方の入力端子に対
して出力し、インバートデータ出力端子からは、ＤＦＦ
回路５７のデータ入力端子に対してＨｉｇｈレベル信号
を出力する。

【００１６】そして、ＤＦＦ回路５７は、ＤＦＦ回路５
６のインバート出力端子からデータ入力端子に入力され
たＨｉｇｈレベル信号をラッチして、データ出力端子か
らＡＮＤ回路５９の一方の入力端子に対して出力する。

【００１７】ＡＮＤ回路５９は、ＤＦＦ回路５６から入
力されるＬｏｗレベル信号と、ＤＦＦ回路５７から入力
されるＨｉｇｈレベル信号と、を２入力としてＡＮＤ演
算を行い、Ｌｏｗレベル信号をＤＦＦ回路５８のデータ
入力端子に対して出力する。

【００１８】ＤＦＦ回路５８は、ＡＮＤ回路５９からデ
ータ入力端子に入力されるＬｏｗ信号をラッチして、デ
ータ出力端子からＯＲ回路５５の一方の入力端子に対し
て出力する。

【００１９】ＯＲ回路５５は、クロック入力端子５１か
らクロック分岐回路５４を介して入力されるクロック信
号と、ＤＦＦ回路５８から入力されるＬｏｗレベル信号
と、を２入力としてＯＲ演算を行い、クロック入力端子
５１に入力されるクロック信号と同波形のクロック信号
をマスククロック出力端子５３から後段のタイミング発
生回路に対して出力する。

【００２０】すなわち、マスク信号がＬｏｗレベル信号
である時刻ｔ５１以前においては、クロックマスク回路
５０の入力クロック信号と出力クロック信号は同波形と
なっている。

【００２１】時刻ｔ５１においてマスク信号がＨｉｇｈ
レベルとなると、ＤＦＦ回路５６は、時刻ｔ５２におけ
るクロック信号の立ち上がりエッジで該Ｈｉｇｈレベル
のマスク信号をラッチすることでマスク信号をリタイミ
ングして、データ出力端子からＡＮＤ回路５９の一方の
入力端子に対して出力し、インバートデータ出力端子か
らは、ＤＦＦ回路５７のデータ入力端子に対してＬｏｗ
レベル信号を出力する。

【００２２】このとき、ＤＦＦ回路５７は、時刻ｔ５２
におけるクロック信号の立ち上がりエッジ時にＤＦＦ回
路５６のインバート出力端子からデータ入力端子に入力
されていたＨｉｇｈレベル信号をラッチし、データ出力
端子からＡＮＤ回路５９の一方の入力端子に対して出力
し、時刻ｔ５３におけるクロック信号の立ち上がりエッ
ジで、ＤＦＦ回路５６のインバート出力端子からデータ
入力端子に入力されるＬｏｗレベル信号をラッチし、デ
ータ出力端子からＡＮＤ回路５９の一方の入力端子に対
して出力する。

【００２３】また、ＡＮＤ回路５９は、時刻ｔ５２〜ｔ
５３においては、ＤＦＦ回路５６から入力されるＨｉｇ
ｈレベル信号と、ＤＦＦ回路５７から入力されるＨｉｇ
ｈレベル信号と、を２入力としてＡＮＤ演算を行い、Ｈ
ｉｇｈレベル信号をＤＦＦ回路５８のデータ入力端子に
対して出力する。

【００２４】また、ＤＦＦ回路５８は、時刻ｔ５２にお
けるクロック信号の立ち上がりエッジ時にＡＮＤ回路５
９からデータ入力端子に入力されていたＬｏｗ信号をラ
ッチして、データ出力端子からＯＲ回路５５の一方の入
力端子に対して出力し、時刻ｔ５３におけるクロック信
号の立ち上がりエッジで、ＡＮＤ回路５９からデータ入
力端子に入力されるＨｉｇｈレベル信号をラッチし、デ
ータ出力端子からＡＮＤ回路５９の一方の入力端子に対
して出力する。

【００２５】ＯＲ回路５５は、時刻ｔ５２〜ｔ５３にお
いては、クロック入力端子５１からクロック分岐回路５
４を介して入力されるクロック信号と、ＤＦＦ回路５８
から入力されるＬｏｗレベル信号と、を２入力としてＯ
Ｒ演算を行い、クロック入力端子５１に入力されるクロ
ック信号と同波形のクロック信号をマスククロック出力
端子５３から後段のタイミング発生回路に対して出力す
る。

【００２６】すなわち、マスク信号がＬｏｗレベルから
Ｈｉｇｈレベルに切り換えられた後の１クロックである
時刻ｔ５２〜ｔ５３においても、クロックマスク回路５
０の入力クロック信号と出力クロック信号は同波形とな
っている。

【００２７】時刻ｔ５３におけるクロック信号の立ち上
がりエッジでＤＦＦ回路５８にラッチされたＨｉｇｈレ
ベル信号は、時刻ｔ５４におけるクロック信号の立ち上
がりエッジによってＬｏｗレベル信号となるまでの１ク
ロックの間、ＤＦＦ回路５８によってＨｉｇｈ信号とし
てラッチされる。

【００２８】この時刻ｔ５３〜ｔ５４において、ＯＲ回
路５５は、クロック入力端子５１からクロック分岐回路
５４を介して入力されるクロック信号と、ＤＦＦ回路５
８から入力されるＨｉｇｈレベル信号と、を２入力とし
てＯＲ演算を行い、Ｈｉｇｈレベル信号をマスククロッ
ク出力端子５３から後段のタイミング発生回路に対して
出力する。

【００２９】すなわち、マスク信号入力端子５２に入力
されるマスク信号が、ＬｏｗレベルからＨｉｇｈレベル
に切り換えられた時刻ｔ５１後の２クロック目の１クロ
ック分がマスクされて、クロック数を１つ減じたマスク
クロック信号がマスククロック出力端子５３から後段の
タイミング発生回路に対して出力されることとなる。

【００３０】

【発明が解決しようとする課題】しかしながら、上述し
たような従来のクロックマスク回路５０においては、ク
ロックをマスクするパルスを発生させる回路が入力クロ
ックと同じ周波数で動作する必要がある。すなわち、Ｄ
ＦＦ回路５６、５７、５８、及びＡＮＤ回路５９のすべ
ての回路がクロック入力端子１に入力されるクロック信
号の周波数で動作しなければならない。したがって、従
来のクロックマスク回路５０を数ＧＨｚ以上の高速で動
作させようとした場合、該クロックマスク回路５０を構
成できる集積回路が限られ、また、高価なものとなる。
更に、ＤＦＦ回路５６、５７、５８に分配するクロック
信号は、それぞれタイミング調整の必要があるため、調
整箇所が多くなり、回路の調整が難しくなる。

【００３１】また、従来の回路においては、マスク信号
入力端子２への１回の操作でマスクされるクロックは１
クロック分である。したがって、複数のクロックをマス
クしたいというような場合においては、マスク信号入力
端子２への操作をマスクしたいクロック数だけ行う必要
があり操作が煩雑であった。

【００３２】そこで、本発明の課題は、入力されたクロ
ック信号と同じ周波数で動作する必要のある集積回路の
数を減らすと同時に、回路を構成する部品点数を少なく
して実装面積を小さくし、回路の調整を容易とし、ま
た、マスク信号の１回の操作で複数のクロックをマスク
することが可能なクロックマスク回路を提供することで
ある。

【００３３】

【課題を解決するための手段】請求項１記載の発明は、
クロック信号入力部に入力されたクロック信号の任意の
数のクロックをマスクしてクロック数を減じてマスクク
ロック信号としてマスククロック信号出力部から出力す
るクロックマスク回路において、前記クロック信号をマ
スクする指示を与えるマスク信号を入力するマスク信号
入力部と、前記クロック信号のクロックマスク数を設定
するマスク数設定手段と、前記マスク信号入力部にマス
ク信号が入力された際に、前記マスク数設定手段によっ
て指示される前記クロックマスク数のクロックをマスク
して、マスククロック信号出力部から出力するマスク手
段と、を備えたことを特徴としている。

【００３４】請求項１記載の発明のクロックマスク回路
によれば、クロック信号入力部に入力されたクロック信
号の任意の数のクロックをマスクしてクロック数を減じ
てマスククロック信号としてマスククロック信号出力部
から出力するクロックマスク回路において、マスク信号
入力部は、前記クロック信号をマスクする指示を与える
マスク信号を入力し、マスク数設定手段は、前記クロッ
ク信号のクロックマスク数を設定し、マスク手段は、前
記マスク信号入力部にマスク信号が入力された際に、前
記マスク数設定手段によって指示される前記クロックマ
スク数のクロックをマスクして、マスククロック信号出
力部から出力する。

【００３５】したがって、一度のマスク信号の入力で、
マスク数設定手段によって設定される任意の数のクロッ
クをマスクすることができ、クロックマスク回路の操作
の煩雑さが解消される。

【００３６】請求項２記載の発明は、請求項１記載のク
ロックマスク回路において、前記マスク数設定手段は、
前記クロック信号のクロックマスク数を設定するマスク
数設定信号を入力するマスク数設定信号入力部を備え、
外部から任意のクロックマスク数を設定可能であること
を特徴としている。

【００３７】請求項２記載の発明のクロックマスク回路
によれば、請求項１記載のクロックマスク回路におい
て、前記マスク数設定手段は、前記クロック信号のクロ
ックマスク数を設定するマスク数設定信号を入力するマ
スク数設定信号入力部を備え、外部から任意のクロック
マスク数を設定可能である。

【００３８】したがって、請求項１記載の発明のクロッ
クマスク回路の効果に加えて、一度のマスク信号の入力
で、外部から入力するマスク設定信号によって可変な任
意の数のクロックをマスクすることができ、適宜必要数
のクロックをマスクすることが可能となり、クロックマ
スク回路の操作の煩雑さが解消され、より効率的なクロ
ックマスクを行うことができる。

【００３９】請求項３記載の発明は、請求項２記載のク
ロックマスク回路において、前記マスク数設定信号入力
部は、前記クロックマスク数を複数ビットの信号のパタ
ーンによって指定する前記マスク数設定信号を入力する
ための複数ビットの入力端によって構成され、前記マス
ク手段は、前記クロック信号よりも低いクロック周波数
で動作し、前記マスク数設定信号入力部の複数ビットの
入力端からパラレルに入力されたマスク数設定信号を前
記クロック信号よりも大きいクロック幅のシリアル信号
に変換する第１の変換手段と、前記クロック信号のクロ
ック周波数で動作し、前記第１の変換手段から入力され
る前記クロック信号よりも大きいクロック幅のシリアル
信号を前記クロック信号をマスクするために適切なクロ
ック幅に変換して、クロック信号をマスクするためのパ
ターン信号を生成する第２の変換手段と、前記クロック
信号と前記パターン信号を合成することにより、前記ク
ロック信号のクロックを前記クロックマスク数分マスク
する合成手段と、によって構成されることを特徴として
いる。

【００４０】請求項３記載の発明のクロックマスク回路
によれば、請求項２記載のクロックマスク回路におい
て、前記マスク数設定信号入力部は、前記クロックマス
ク数を複数ビットの信号のパターンによって指定する前
記マスク数設定信号を入力するための複数ビットの入力
端によって構成され、前記マスク手段を構成する第１の
変換手段は、前記クロック信号よりも低いクロック周波
数で動作し、前記マスク数設定信号入力部の複数ビット
の入力端からパラレルに入力されたマスク数設定信号を
前記クロック信号よりも大きいクロック幅のシリアル信
号に変換し、前記マスク手段を構成する第２の変換手段
は、前記クロック信号のクロック周波数で動作し、前記
第１の変換手段から入力される前記クロック信号よりも
大きいクロック幅のシリアル信号を前記クロック信号を
マスクするために適切なクロック幅に変換して、クロッ
ク信号をマスクするためのパターン信号を生成し、前記
マスク手段を構成する合成手段は、前記クロック信号と
前記パターン信号を合成することにより、前記クロック
信号のクロックを前記クロックマスク数分マスクする。

【００４１】したがって、請求項２記載の発明のクロッ
クマスク回路の効果に加えて、クロックマスク回路を数
ＧＨｚ以上の高速で動作させる場合にも、高速で動作す
る必要があるのは、第２の変換手段のみであり、入力ク
ロックの分岐数が少なくなり、タイミング調整が容易に
なる。

【００４２】請求項４記載の発明は、請求項３記載のク
ロックマスク回路において、前記第１の変換手段はパラ
レルシリアル変換器であり、前記第２の変換手段はＮ：
１多重回路であり、前記合成手段はＯＲ回路であり、前
記マスク信号の１度の入力に対して、Ｎまでの任意の数
の前記クロックマスク数を前記マスク数設定信号によっ
て設定可能であることを特徴としている。

【００４３】請求項４記載の発明のクロックマスク回路
によれば、請求項３記載のクロックマスク回路におい
て、前記第１の変換手段はパラレルシリアル変換器であ
り、前記第２の変換手段はＮ：１多重回路であり、前記
合成手段はＯＲ回路であり、前記マスク信号の１度の入
力に対して、Ｎまでの任意の数の前記クロックマスク数
を前記マスク数設定信号によって設定可能である。

【００４４】したがって、一度のマスク信号の入力で、
外部から入力するマスク設定信号によって可変な任意の
数（Ｎ以下）のクロックをマスクすることができ、適宜
必要数のクロックをマスクすることが可能となり、クロ
ックマスク回路の操作の煩雑さが解消され、より効率的
なクロックマスクを行うことができる。

【００４５】また、クロックマスク回路を数ＧＨｚ以上
の高速で動作させる場合にも、高速で動作する必要のあ
る回路は、Ｎ：１多重回路のみであり、入力クロックの
分岐数が少なくなり、タイミング調整が容易になる。

【００４６】更に、クロックをマスクするパルスを発生
させるための回路が、Ｎ：１多重回路とパラレルシリア
ル変換器の２つの集積回路で構成できるため、部品点数
が少なく、実装面積を小さくすることができる。

【００４７】請求項５記載の発明は、請求項２記載のク
ロックマスク回路において、前記マスク数設定信号入力
部は、前記クロックマスク数を複数ビットの信号のパタ
ーンによって指定する前記マスク数設定信号を入力する
ための複数ビットの入力端によって構成され、前記マス
ク手段は、前記クロック信号のクロック周波数で動作
し、前記マスク数設定信号入力部の複数ビットの入力端
からパラレルに入力されたマスク数設定信号を前記クロ
ック信号をマスクするために適切なクロック幅のパター
ン信号に変換する変換手段と、前記マスク信号入力部に
マスク信号が入力された際に、前記変換手段を動作状態
に設定し、前記変換手段によるパターン信号の生成が終
了した際に、前記変換手段を非動作状態に設定する設定
手段と、前記クロック信号と前記パターン信号を合成す
ることにより、前記クロック信号のクロックを前記クロ
ックマスク数分マスクする合成手段と、によって構成さ
れることを特徴としている。

【００４８】請求項５記載の発明のクロックマスク回路
によれば、請求項２記載のクロックマスク回路におい
て、前記マスク数設定信号入力部は、前記クロックマス
ク数を複数ビットの信号のパターンによって指定する前
記マスク数設定信号を入力するための複数ビットの入力
端によって構成され、前記マスク手段を構成する変換手
段は、前記クロック信号のクロック周波数で動作し、前
記マスク数設定信号入力部の複数ビットの入力端からパ
ラレルに入力されたマスク数設定信号を前記クロック信
号をマスクするために適切なクロック幅のパターン信号
に変換し、前記マスク手段を構成する設定手段は、前記
マスク信号入力部にマスク信号が入力された際に、前記
変換手段を動作状態に設定し、前記変換手段によるパタ
ーン信号の生成が終了した際に、前記変換手段を非動作
状態に設定し、前記マスク手段を構成する合成手段は、
前記クロック信号と前記パターン信号を合成することに
より、前記クロック信号のクロックを前記クロックマス
ク数分マスクする。

【００４９】したがって、請求項２記載の発明のクロッ
クマスク回路の効果に加えて、クロックマスク回路を数
ＧＨｚ以上の高速で動作させる場合にも、高速で動作す
る必要があるのは、変換手段のみであり、入力クロック
の分岐数が少なくなり、タイミング調整が容易になる。

【００５０】請求項６記載の発明は、請求項５記載のク
ロックマスク回路において、前記変換手段はリセット端
子付Ｎ：１多重回路であり、前記設定手段は前記リセッ
ト端子付Ｎ：１多重回路のリセット端子へのリセット信
号入力によって、前記リセット端子付Ｎ：１多重回路の
動作状態を設定し、前記合成手段はＯＲ回路であり、前
記マスク信号の１度の入力に対して、Ｎまでの任意の数
の前記クロックマスク数を前記マスク数設定信号によっ
て設定可能であることを特徴としている。

【００５１】請求項６記載の発明のクロックマスク回路
によれば、請求項５記載のクロックマスク回路におい
て、前記変換手段はリセット端子付Ｎ：１多重回路であ
り、前記設定手段は前記リセット端子付Ｎ：１多重回路
のリセット端子へのリセット信号入力によって、前記リ
セット端子付Ｎ：１多重回路の動作状態を設定し、前記
合成手段はＯＲ回路であり、前記マスク信号の１度の入
力に対して、Ｎまでの任意の数の前記クロックマスク数
を前記マスク数設定信号によって設定可能である。

【００５２】したがって、一度のマスク信号の入力で、
外部から入力するマスク設定信号によって可変な任意の
数（Ｎ以下）のクロックをマスクすることができ、適宜
必要数のクロックをマスクすることが可能となり、クロ
ックマスク回路の操作の煩雑さが解消され、より効率的
なクロックマスクを行うことができる。

【００５３】また、クロックマスク回路を数ＧＨｚ以上
の高速で動作させる場合にも、高速で動作する必要のあ
る回路は、リセット端子付Ｎ：１多重回路のみであり、
入力クロックの分岐数が少なくなり、タイミング調整が
容易になる。

【００５４】

【発明の実施の形態】以下、図１〜図４を参照して本発
明に係るクロックマスク回路の実施の形態を詳細に説明
する。

【００５５】（第１の実施の形態）図１、及び図２を参
照して第１の実施の形態のクロックマスク回路１０につ
いて詳細に説明する。

【００５６】まず構成を説明する。図１は第１の実施の
形態のクロックマスク回路１０の回路構成を示すブロッ
ク図である。

【００５７】図１において、クロックマスク回路１０
は、クロック分岐回路４、ＯＲ回路５、Ｍビットパラレ
ルシリアル変換器１６、及びＮ：１多重回路１７によっ
て構成されており、外部端子として、クロック入力端子
１、マスク信号入力端子２、及びマスククロック出力端
子３、及びマスククロック数設定端子１８を有してい
る。

【００５８】クロック分岐回路４は、クロック入力端子
１に入力されるクロック信号を分岐させて、ＯＲ回路５
の一方の入力端子、及びＮ：１多重回路１７のクロック
入力端子に対して出力する。

【００５９】Ｍビットパラレルシリアル変換器１６のシ
リアルデータ入力端子には、シリアルデータＳとしてＬ
ｏｗレベル信号が固定して入力されている。そして、Ｍ
ビットパラレルシリアル変換器１６は、マスク信号入力
端子２からセレクタ入力端子ＳＥＬに入力されるマスク
信号がＨｉｇｈレベルの時には、マスククロック数設定
端子１８からＭビットのパラレルデータ入力端子に入力
されるパラレルデータＰ（１）〜Ｐ（Ｍ）を内部のレジ
スタに取り込む。また、マスク信号入力端子２からセレ
クタ入力端子ＳＥＬに入力されるマスク信号がＬｏｗレ
ベルの時には、前記内部のレジスタに取り込んだパラレ
ルデータＰ（１）〜Ｐ（Ｍ）をシリアルデータに変換し
て、Ｎ：１多重回路１７のＮ分の１クロック出力端子Ｃ
／Ｎからクロック入力端子に入力されるＮ分の１の周波
数のクロック信号の立ち上がりエッジ毎に、Ｐ（１），
Ｐ（２），・・・，Ｐ（Ｍ），Ｓという順序で、データ
出力端子ＱｍからＮ：１多重回路１７のＮビットのデー
タ入力端子のうちの１ビットに対してＤ（ｉ）として出
力する。このＭビットパラレルシリアル変換器１６は、
１つの集積回路で実現できる。

【００６０】Ｎ：１多重回路１７は、Ｎビットのデータ
入力端子の内の１ビットがＭビットパラレルシリアル変
換器１６のデータ出力端子Ｑｍに接続され、入力される
データＤ（１）〜Ｄ（Ｎ）の内の１ビットＤ（ｉ）（ｉ
は１以上Ｍ以下の任意の整数）はＭビットパラレルシリ
アル変換器１６のデータ出力端子Ｑｍの出力値となり、
その他のビットはＬｏｗレベルで固定されている。

【００６１】そして、Ｎ：１多重回路１７は、Ｎビット
のデータ入力端子に入力されたデータＤ（１）〜Ｄ
（Ｎ）を、クロック入力端子１からクロック分岐回路４
を介してクロック入力端子に入力されるクロック信号に
同期して時間的に多重し、Ｄ（１），Ｄ（２），・・
・，Ｄ（Ｎ）という順序で、データ出力端子ＱからＯＲ
回路５の一方の入力端子に対して出力する。また、Ｎ：
１多重回路１７は、入力されるクロック信号をＮ分の１
の周波数に分周した結果をＮ分の１クロック出力端子Ｃ
／ＮからＭビットパラレルシリアル変換器１６のクロッ
ク入力端子に対して出力する。

【００６２】ＯＲ回路５は、クロック分岐回路４から一
方の入力端子に入力されるクロック信号と、Ｎ：１多重
回路１７のデータ出力端子から他方の入力端子に入力さ
れる信号とのＯＲ演算を行い、マスククロック信号とし
て、マスククロック出力端子３を介して後段のタイミン
グ発生回路に対して出力する。

【００６３】次に、図２に示すタイミングチャートを参
照してクロックマスク回路１０の動作について説明す
る。

【００６４】図２のタイミングチャートにおいては、一
例として、Ｎ＝４であり、マスククロック数設定端子１
８からＭビットパラレルシリアル変換器１６に入力され
るパラレルデータＰ（１）〜Ｐ（Ｍ）は、Ｐ（３）にＨ
ｉｇｈレベルが設定され、他のビットにはＬｏｗレベル
が設定されている場合について示している。そして、ク
ロック入力端子１には、固定周波数のクロックが入力さ
れ、Ｎ：１多重回路１７のＮ分の１クロック出力端子Ｃ
／ＮからＭビットパラレルシリアル変換器１６のクロッ
ク入力端子に対しては、クロック入力端子１から入力さ
れるクロック信号の４分の１の周波数のクロック信号が
入力される。

【００６５】時刻ｔ１において、マスク信号入力端子２
に入力されるマスク信号が、ＬｏｗレベルからＨｉｇｈ
レベルに切り換えられると、Ｍビットパラレルシリアル
変換器１６は、クロック入力端子に入力される４分の１
の周波数のクロック信号の立ち上がりエッジ（時刻ｔ
２）で、マスククロック数設定端子１８から入力される
パラレルデータＰ（１）〜Ｐ（Ｍ）の値を内部のレジス
タに取り込む。

【００６６】次いで、時刻ｔ３においてマスク信号入力
端子２に入力されるマスク信号が、Ｈｉｇｈレベルから
Ｌｏｗレベルに切り換えられると、Ｍビットパラレルシ
リアル変換器１６は、前記パラレルデータＰ（１）〜Ｐ
（Ｍ）をシリアルデータに変換して、クロック入力端子
に入力される４分の１の周波数のクロック信号の立ち上
がりエッジ毎に、Ｐ（１），Ｐ（２），・・・，Ｐ
（Ｍ），Ｓという順序で出力する。

【００６７】図２の例においては、前述の通りＰ（３）
のみがＨｉｇｈレベルに設定されているので、時刻ｔ３
においてマスク信号がＬｏｗレベルとなった後の、３ク
ロック目の時刻ｔ４〜ｔ５までの４分の１の周波数のク
ロック信号の１クロック分の期間のみにおいて、Ｍビッ
トパラレルシリアル変換器１６のデータ出力端子Ｑｍの
出力はＨｉｇｈレベルとなり、Ｎ：１多重回路１７のＮ
ビットのデータ入力端子の内の１ビットに対してＤ
（ｉ）（ｉは１以上４以下の任意の整数）として出力さ
れる。

【００６８】Ｎ：１多重回路１７は、入力データＤ
（１）〜Ｄ（４）を時間的に多重して、Ｄ（１），Ｄ
（２），Ｄ（３），Ｄ（４）という順序で出力する。Ｍ
ビットシリアルパラレル変換回路６と接続されているビ
ットＤ（ｉ）以外のデータ入力はＬｏｗレベルが固定的
に設定されているため、Ｎ：１多重回路１７はＭビット
パラレルシリアル変換回路６の出力のパルス幅を４分の
１に圧縮して出力することになる。図２においては、時
刻ｔ４〜ｔ５の期間にＭビットパラレルシリアル変換器
１６から出力されていたＨｉｇｈレベルパルスが、時刻
ｔ６〜ｔ７の期間（時刻ｔ４〜ｔ５の期間の４分の１）
において、Ｎ：１多重回路１７のデータ出力端子Ｑから
Ｈｉｇｈレベルパルスとして出力されている。

【００６９】ゲート回路５は、クロック分岐回路４から
一方の入力端子に入力されるクロック信号と、Ｎ：１多
重回路１７のデータ出力端子Ｑから他方の入力端子に入
力される信号との論理和を演算して出力する。したがっ
て、ゲート回路５は、Ｎ：１多重回路１７の出力がＬｏ
ｗレベルの時には、クロック信号をそのまま出力し、Ｈ
ｉｇｈレベルの時には、Ｈｉｇｈレベルにマスクされた
マスククロック信号を出力する。図２においては、マス
ククロック数設定端子１８から入力されるパラレルデー
タのうちＰ（３）のみをＨｉｇｈレベルとしたので、ク
ロック入力端子１から入力されるクロック信号の時刻ｔ
６〜ｔ７の間の１クロック分のみがマスクされて、ＯＲ
回路５からマスククロック出力端子３を介して後段のタ
イミング発生回路に対して出力される。

【００７０】図２のタイミングチャートにおいては、パ
ラレルデータＰ（１）〜Ｐ（Ｍ）の内Ｐ（３）のみをＨ
ｉｇｈレベルとした場合について説明したが、上述した
動作を基本として、マスククロック数設定端子１８から
入力されるパラレルデータＰ（１）〜Ｐ（Ｍ）の内Ｈｉ
ｇｈレベルに設定したビット数に応じた数のクロックが
一度のマスク信号の操作によってマスクされることとな
る。

【００７１】以上説明したように、本実施の形態のクロ
ックマスク回路１０によれば、Ｍビットパラレルシリア
ル変換器１６は、マスク信号入力端子２からセレクタ入
力端子ＳＥＬに入力されるマスク信号がＨｉｇｈレベル
の時には、マスククロック数設定端子１８からＭビット
のパラレルデータ入力端子に入力されるパラレルデータ
Ｐ（１）〜Ｐ（Ｍ）を内部のレジスタに取り込み、Ｌｏ
ｗレベルの時には、前記内部のレジスタに取り込んだパ
ラレルデータをシリアルデータに変換して、Ｐ（１），
Ｐ（２），・・・，Ｐ（Ｍ），Ｓという順序で、Ｎ：１
多重回路１７のＮビットのデータ入力端子のうちの１ビ
ットにＤ（ｉ）として出力する。

【００７２】そして、Ｄ（ｉ）以外のデータをＬｏｗレ
ベルに固定されたＮ：１多重回路１７は、Ｎビットのデ
ータ入力端子から入力されたデータを、クロック入力端
子１からクロック分岐回路４を介してクロック入力端子
に入力されるクロック信号に同期して時間的に多重し
て、Ｄ（１），Ｄ（２），・・・という順序で出力する
ことにより、Ｍビットパラレルシリアル変換器１６から
出力されるパルスの幅を短くしてＯＲ回路５に対して出
力する。このような構成にすることにより、クロックを
マスクするパルスの発生数は、マスククロック数設定端
子１８から入力されるパラレルデータに設定されている
Ｈｉｇｈレベルのビット数で決定することができる。

【００７３】したがって、マスク信号入力端子２から入
力されるマスク信号に対する一度の操作によって、外部
から可変な任意の数（Ｎ以下）のクロックをマスクする
ことができ、クロックマスク回路の操作の煩雑さが解消
される。

【００７４】また、本実施の形態のクロックマスク回路
１０によれば、Ｎ：１多重回路１７は、入力されるクロ
ック信号をＮ分の１の周波数に分周した結果をＮ分の１
クロック出力端子Ｃ／ＮからＭビットパラレルシリアル
変換器１６のクロック入力端子に対して出力するためＭ
ビットパラレルシリアル変換器１６は、クロック入力端
子１から入力されるクロック信号のＮ分の１のクロック
で動作する構成となっている。

【００７５】したがって、クロックマスク回路を数ＧＨ
ｚ以上の高速で動作させる場合にも、高速で動作する必
要のある回路は、Ｎ：１多重回路１７のみであり、入力
クロックの分岐数が少なくなり、タイミング調整が容易
になる。

【００７６】また、クロックをマスクするパルスを発生
させるための回路が、Ｎ：１多重回路１７とＭビットパ
ラレルシリアル変換器１６の２つの集積回路で構成でき
るため、部品点数が少なく、実装面積を小さくすること
ができる。

【００７７】（第２の実施の形態）図３、及び図４を参
照して第２の実施の形態のクロックマスク回路２０につ
いて詳細に説明する。

【００７８】まず構成を説明する。図３は第２の実施の
形態のクロックマスク回路２０の回路構成を示すブロッ
ク図である。なお、図３においては、図１に示したクロ
ックマスク回路１０と同一の構成要素については同一の
符号を付している。

【００７９】図３において、クロックマスク回路２０
は、クロック分岐回路４、ＯＲ回路５、リセット端子付
Ｎ：１多重回路２７、ＤＦＦ回路２９、及びＴＦＦ回路
３０によって構成されており、外部端子として、クロッ
ク入力端子１、マスク信号入力端子２、マスククロック
出力端子３、及びマスククロック数設定端子２８を有し
ている。

【００８０】クロック分岐回路４は、クロック入力端子
１に入力されるクロック信号を分岐させて、ＯＲ回路５
の一方の入力端子、及びリセット端子付Ｎ：１多重回路
２７のクロック入力端子に対して出力する。

【００８１】ＤＦＦ（D-Flip-Flop）回路２９は、デー
タ入力端子に入力されるＬｏｗレベルで固定された信号
を、マスク信号入力端子２からクロック入力端子に入力
されるマスク信号の立ち上がりエッジでラッチして、デ
ータ出力端子からリセット端子付Ｎ：１多重回路２７の
リセット端子Ｒ、及びＴＦＦ回路３０のリセット端子Ｒ
に対して出力して、リセット端子付Ｎ：１多重回路２
７、及びＴＦＦ回路３０のリセット状態を解除する。ま
た、ＤＦＦ回路２９は、ＴＦＦ回路３０のデータ出力端
子からセット端子Ｓに入力されるＨｉｇｈレベルの信号
によってセットされ、データ出力端子からＨｉｇｈレベ
ル信号をリセット端子付Ｎ：１多重回路２７のリセット
端子Ｒ、及びＴＦＦ回路３０のリセット端子Ｒに対して
出力して、リセット端子付Ｎ：１多重回路２７、及びＴ
ＦＦ回路３０をリセットする。

【００８２】リセット端子付Ｎ：１多重回路２７は、Ｎ
ビットのデータ入力端子がマスククロック数設定端子２
８と接続され、該マスククロック数設定端子２８から入
力されるデータＤ（１）〜Ｄ（Ｎ）の内の少なくとも１
ビット以上は、Ｈｉｇｈレベル信号が入力されている。
また、リセット端子付Ｎ：１多重回路２７は、クロック
マスクを行わない通常の状態においては、ＤＦＦ回路２
９のデータ出力端子からリセット端子Ｒに入力されるＨ
ｉｇｈレベル信号によってリセット状態にされており動
作を行わない。

【００８３】そして、リセット端子付Ｎ：１多重回路２
７は、ＤＦＦ回路２９のデータ出力端子からリセット端
子Ｒに入力される信号がＬｏｗレベル信号となるとリセ
ット状態を解除され、Ｎビットのデータ入力端子に入力
されたデータＤ（１）〜Ｄ（Ｎ）を、クロック入力端子
１からクロック分岐回路４を介してクロック入力端子に
入力されるクロック信号に同期して時間的に多重し、Ｄ
（１），Ｄ（２），・・・，Ｄ（Ｎ）という順序で、デ
ータ出力端子ＱからＯＲ回路５の一方の入力端子に対し
て出力する。また、リセット端子付Ｎ：１多重回路２７
は、入力されるクロック信号をＮ分の１の周波数に分周
した結果をＮ分の１クロック出力端子Ｃ／ＮからＴＦＦ
回路３０のクロック入力端子に対して出力する。

【００８４】ＴＦＦ（T-Flip-Flop）回路３０は、リセ
ット端子付Ｎ：１多重回路２７と同様に、クロックマス
クを行わない通常の状態においては、ＤＦＦ回路２９に
よってリセット状態にされているが、リセットが解除さ
れて動作を開始すると、リセット端子付Ｎ：１多重回路
２７のＮ分の１クロック出力端子Ｃ／Ｎからクロック入
力端子に反転されて入力されたＮ分の１の周波数のクロ
ック信号の立ち下がりエッジで、データ出力端子からＤ
ＦＦ回路２９のセット端子Ｓに対してＨｉｇｈレベル信
号を出力してＤＦＦ回路２９をセットする。

【００８５】ＯＲ回路５は、クロック分岐回路４から一
方の入力端子に入力されるクロック信号と、リセット端
子付Ｎ：１多重回路２７のデータ出力端子Ｑから他方の
入力端子に入力される信号とのＯＲ演算を行い、マスク
クロック信号として、マスククロック出力端子３を介し
て後段のタイミング発生回路に対して出力する。

【００８６】次に、図４に示すタイミングチャートを参
照してクロックマスク回路２０の動作について説明す
る。

【００８７】図４のタイミングチャートにおいては、一
例として、Ｎ＝８であり、マスククロック数設定端子１
８からリセット端子付Ｎ：１多重回路２７に入力される
データＤ（１）〜Ｄ（８）の内、Ｄ（２）とＤ（４）の
２ビットにＨｉｇｈレベルが設定されている場合につい
て示している。そして、クロック入力端子１には、固定
周波数のクロックが入力され、また、クロックマスクを
行わない通常の状態においては、ＤＦＦ回路２９にはＨ
ｉｇｈレベルが設定されて、リセット端子付Ｎ：１多重
回路２７のリセット端子に対して出力されており、リセ
ット端子付Ｎ：１多重回路２７のＮ分の１クロック出力
端子Ｃ／Ｎからは信号が出力されていない状態である。

【００８８】時刻ｔ１１において、マスク信号入力端子
２に入力されるマスク信号が、ＬｏｗレベルからＨｉｇ
ｈレベルに切り換えられると、ＤＦＦ回路２９は、クロ
ック入力端子に入力される前記マスク信号の立ち上がり
エッジで、データ入力端子に入力されるＬｏｗレベル信
号をラッチしてデータ出力端子からリセット端子付Ｎ：
１多重回路２７のリセット端子Ｒ、及びＴＦＦ回路３０
のリセット端子Ｒに対して出力して、リセット端子付
Ｎ：１多重回路２７、及びＴＦＦ回路３０のリセット状
態を解除する。

【００８９】リセット状態が解除されたリセット端子付
Ｎ：１多重回路２７は、入力データを時間的に多重し
て、Ｄ（１），Ｄ（２），・・・，Ｄ（８）という順序
で出力する。図４の例では、２ビット目のＤ（２）、及
び４ビット目のＤ（４）にＨｉｇｈレベルが設定されて
いるため、リセット端子付Ｎ：１多重回路２７は、時刻
ｔ１１でリセット状態が解除された後の２クロック目
（時刻ｔ１２）、及び４クロック目（時刻ｔ１３）のク
ロック信号の立ち上がりエッジで、１クロック分のＨｉ
ｇｈレベル信号をデータ出力端子ＱからＯＲ回路５の一
方の入力端子に対して出力する。

【００９０】ゲート回路５は、クロック分岐回路４から
一方の入力端子に入力されるクロック信号と、リセット
端子付Ｎ：１多重回路２７のデータ出力端子Ｑから他方
の入力端子に入力される信号との論理和を演算して出力
する。したがって、ゲート回路５は、リセット端子付
Ｎ：１多重回路２７の出力がＬｏｗレベルの時には、ク
ロック信号をそのまま出力し、Ｈｉｇｈレベルの時に
は、Ｈｉｇｈレベルにマスクされたマスククロック信号
を出力する。図４においては、マスククロック数設定端
子１８から入力されるデータのうちＤ（２）とＤ（４）
をＨｉｇｈレベルとしたので、クロック入力端子１から
入力されるクロック信号の時刻ｔ１２からの１クロック
分と、ｔ１３からの１クロック分の２クロック分がマス
クされている。

【００９１】また、リセット状態が解除されたリセット
端子付Ｎ：１多重回路２７は、Ｎ分の１クロック出力端
子Ｃ／Ｎから８分の１の周波数のクロック信号をＴＦＦ
回路３０のクロック入力端子に対して出力する。すなわ
ち、リセット端子付Ｎ：１多重回路２７は、時刻ｔ１１
でリセット状態が解除された後の４クロック目（時刻ｔ
１３）まではＬｏｗレベル信号を出力し、その後８クロ
ック目（時刻ｔ１４）まではＨｉｇｈレベル信号を出力
する。

【００９２】時刻ｔ１４において、ＴＦＦ回路３０のク
ロック入力端子に入力される８分の１の周波数のクロッ
ク信号の立ち下がりエッジは、該クロック入力端子にお
いて反転されるため立ち上がりエッジとなり、該立ち上
がりエッジを受けてＴＦＦ回路３０はデータ出力端子か
らＤＦＦ回路２９のセット端子Ｓに対して出力していた
Ｌｏｗレベル信号を反転してＨｉｇｈレベル信号を出力
する。

【００９３】このセット端子Ｓに入力されるＨｉｇｈレ
ベル信号を受けて、ＤＦＦ回路２９はセットされて、デ
ータ出力端子からリセット端子付Ｎ：１多重回路２７の
リセット端子Ｒ、及びＴＦＦ回路３０のリセット端子Ｒ
に対してＨｉｇｈレベル信号を出力し、リセット端子付
Ｎ：１多重回路２７、及びＴＦＦ回路３０をリセットし
てマスク信号がＨｉｇｈレベルに切り換えられた時刻ｔ
１１以前の状態（クロックマスクを行わない通常の状
態）に戻る。

【００９４】図４のタイミングチャートにおいては、デ
ータＤ（１）〜Ｄ（８）の内Ｄ（２）とＤ（４）をＨｉ
ｇｈレベルとした場合について説明したが、上述した動
作を基本として、マスククロック数設定端子１８から入
力されるデータＤ（１）〜Ｄ（Ｎ）の内、Ｈｉｇｈレベ
ルに設定したビット数に応じた数のクロックが一度のマ
スク信号の操作によってマスクされることとなる。

【００９５】以上説明したように、本実施の形態のクロ
ックマスク回路２０によれば、ＤＦＦ（D-Flip-Flop）
回路２９は、データ入力端子に入力されるＬｏｗレベル
で固定された信号を、マスク信号入力端子２からクロッ
ク入力端子に入力されるマスク信号の立ち上がりエッジ
でラッチして、データ出力端子からリセット端子付Ｎ：
１多重回路２７のリセット端子Ｒ、及びＴＦＦ回路３０
のリセット端子Ｒに対して出力して、リセット端子付
Ｎ：１多重回路２７、及びＴＦＦ回路３０のリセット状
態を解除する。

【００９６】そして、リセット端子付Ｎ：１多重回路２
７は、リセット状態を解除されると、Ｎビットのデータ
入力端子に入力されたデータＤ（１）〜Ｄ（Ｎ）を、ク
ロック入力端子１からクロック分岐回路４を介してクロ
ック入力端子に入力されるクロック信号に同期して時間
的に多重し、Ｄ（１），Ｄ（２），・・・，Ｄ（Ｎ）と
いう順序で、データ出力端子ＱからＯＲ回路５の一方の
入力端子に対して出力する。また、リセット端子付Ｎ：
１多重回路２７は、入力されるクロック信号をＮ分の１
の周波数に分周した結果をＮ分の１クロック出力端子Ｃ
／ＮからＴＦＦ回路３０のクロック入力端子に対して出
力する。

【００９７】また、ＴＦＦ（T-Flip-Flop）回路３０
は、リセットが解除されると、リセット端子付Ｎ：１多
重回路２７のＮ分の１クロック出力端子Ｃ／Ｎからクロ
ック入力端子に反転されて入力されたＮ分の１の周波数
のクロック信号の立ち下がりエッジで、データ出力端子
からＤＦＦ回路２９のセット端子Ｓに対してＨｉｇｈレ
ベル信号を出力してＤＦＦ回路２９をセットし、ＤＦＦ
回路２９は、セットされると、データ出力端子からＨｉ
ｇｈレベル信号をリセット端子付Ｎ：１多重回路２７の
リセット端子Ｒ、及びＴＦＦ回路３０のリセット端子Ｒ
に対して出力して、リセット端子付Ｎ：１多重回路２
７、及びＴＦＦ回路３０を再びリセットする。

【００９８】このような構成にすることにより、リセッ
ト端子付Ｎ：１多重回路２７は、ＤＦＦ回路２９とＴＦ
Ｆ回路３０によって、マスク信号が入力されてからＮク
ロックの期間だけ動作するように制御され、クロックを
マスクするパルスの発生数は、マスククロック数設定端
子１８から入力されるデータＤ（１）〜Ｄ（Ｎ）に設定
されているＨｉｇｈレベルのビット数で決定することが
できる。

【００９９】したがって、マスク信号入力端子２から入
力されるマスク信号に対する一度の操作によって、外部
から可変な任意の数（Ｎ以下）のクロックをマスクする
ことができ、クロックマスク回路の操作の煩雑さが解消
される。

【０１００】また、本実施の形態のクロックマスク回路
２０によれば、リセット端子付Ｎ：１多重回路２７は、
入力されるクロック信号をＮ分の１の周波数に分周した
結果をＮ分の１クロック出力端子Ｃ／ＮからＴＦＦ回路
３０のクロック入力端子に対して出力するためＴＦＦ回
路３０は、クロック入力端子１から入力されるクロック
信号のＮ分の１のクロックで動作する構成となってい
る。

【０１０１】したがって、クロックマスク回路を数ＧＨ
ｚ以上の高速で動作させる場合にも、高速で動作する必
要のある回路は、リセット端子付Ｎ：１多重回路２７の
みであり、入力クロックの分岐数が少なくなり、タイミ
ング調整が容易になる。

【０１０２】なお、本発明のクロックマスク回路は、上
記第１、及び第２の実施の形態において示したクロック
マスク回路の回路構成に限られるものではなく、同様の
効果を得られる回路構成であれば、その他の回路構成で
あってもよいことは勿論である。

【０１０３】

【発明の効果】請求項１記載の発明のクロックマスク回
路によれば、一度のマスク信号の入力で、マスク数設定
手段によって設定される任意の数のクロックをマスクす
ることができ、クロックマスク回路の操作の煩雑さが解
消される。

【０１０４】請求項２記載の発明のクロックマスク回路
によれば、請求項１記載の発明のクロックマスク回路の
効果に加えて、一度のマスク信号の入力で、外部から入
力するマスク設定信号によって可変な任意の数のクロッ
クをマスクすることができ、適宜必要数のクロックをマ
スクすることが可能となり、クロックマスク回路の操作
の煩雑さが解消され、より効率的なクロックマスクを行
うことができる。

【０１０５】請求項３記載の発明のクロックマスク回路
によれば、請求項２記載の発明のクロックマスク回路の
効果に加えて、クロックマスク回路を数ＧＨｚ以上の高
速で動作させる場合にも、高速で動作する必要があるの
は、第２の変換手段のみであり、入力クロックの分岐数
が少なくなり、タイミング調整が容易になる。

【０１０６】請求項４記載の発明のクロックマスク回路
によれば、一度のマスク信号の入力で、外部から入力す
るマスク設定信号によって可変な任意の数（Ｎ以下）の
クロックをマスクすることができ、適宜必要数のクロッ
クをマスクすることが可能となり、クロックマスク回路
の操作の煩雑さが解消され、より効率的なクロックマス
クを行うことができる。

【０１０７】また、クロックマスク回路を数ＧＨｚ以上
の高速で動作させる場合にも、高速で動作する必要のあ
る回路は、Ｎ：１多重回路のみであり、入力クロックの
分岐数が少なくなり、タイミング調整が容易になる。

【０１０８】更に、クロックをマスクするパルスを発生
させるための回路が、Ｎ：１多重回路とパラレルシリア
ル変換器の２つの集積回路で構成できるため、部品点数
が少なく、実装面積を小さくすることができる。

【０１０９】請求項５記載の発明のクロックマスク回路
によれば、請求項２記載の発明のクロックマスク回路の
効果に加えて、クロックマスク回路を数ＧＨｚ以上の高
速で動作させる場合にも、高速で動作する必要があるの
は、変換手段のみであり、入力クロックの分岐数が少な
くなり、タイミング調整が容易になる。

【０１１０】請求項６記載の発明のクロックマスク回路
によれば、一度のマスク信号の入力で、外部から入力す
るマスク設定信号によって可変な任意の数（Ｎ以下）の
クロックをマスクすることができ、適宜必要数のクロッ
クをマスクすることが可能となり、クロックマスク回路
の操作の煩雑さが解消され、より効率的なクロックマス
クを行うことができる。

【０１１１】また、クロックマスク回路を数ＧＨｚ以上
の高速で動作させる場合にも、高速で動作する必要のあ
る回路は、リセット端子付Ｎ：１多重回路のみであり、
入力クロックの分岐数が少なくなり、タイミング調整が
容易になる。

【図面の簡単な説明】

【図１】第１の実施の形態のクロックマスク回路１０の
回路構成を示すブロック図。

【図２】図１のクロックマスク回路１０の動作を説明す
るタイミングチャート。

【図３】第２の実施の形態のクロックマスク回路２０の
回路構成を示すブロック図。

【図４】図３のクロックマスク回路２０の動作を説明す
るタイミングチャート。

【図５】従来のクロックマスク回路５０の回路構成を示
すブロック図。

【図６】図５のクロックマスク回路５０の動作を説明す
るタイミングチャート。

【図７】タイミング発生回路のクロック入力を制御する
ためのクロックマスク回路の使用状態を示すブロック
図。

【符号の説明】

１０ クロックマスク回路 １ クロック入力端子 ２ マスク信号入力端子 ３ マスククロック出力端子 ４ クロック分岐回路 ５ ＯＲ回路 １６ Ｍビットパラレルシリアル変換器 １７ Ｎ：１多重回路 １８ マスククロック数設定端子 ２０ クロックマスク回路 ２７ リセット端子付Ｎ：１多重回路 ２８ マスククロック数設定端子 ２９ ＤＦＦ回路 ３０ ＴＦＦ回路 ５０ クロックマスク回路 ５１ クロック入力端子 ５２ マスク信号入力端子 ５３ マスククロック出力端子 ５４ クロック分岐回路 ５５ ＯＲ回路 ５６ ＤＦＦ回路 ５７ ＤＦＦ回路 ５８ ＤＦＦ回路 ５９ ＡＮＤ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】クロック信号入力部に入力されたクロック
   信号の任意の数のクロックをマスクしてクロック数を減
   じてマスククロック信号としてマスククロック信号出力
   部から出力するクロックマスク回路において、 前記クロック信号をマスクする指示を与えるマスク信号
   を入力するマスク信号入力部と、 前記クロック信号のクロックマスク数を設定するマスク
   数設定手段と、 前記マスク信号入力部にマスク信号が入力された際に、
   前記マスク数設定手段によって指示される前記クロック
   マスク数のクロックをマスクして、マスククロック信号
   出力部から出力するマスク手段と、 を備えたことを特徴とするクロックマスク回路。
2. 【請求項２】前記マスク数設定手段は、前記クロック信
   号のクロックマスク数を設定するマスク数設定信号を入
   力するマスク数設定信号入力部を備え、外部から任意の
   クロックマスク数を設定可能であることを特徴とする請
   求項１記載のクロックマスク回路。
3. 【請求項３】前記マスク数設定信号入力部は、前記クロ
   ックマスク数を複数ビットの信号のパターンによって指
   定する前記マスク数設定信号を入力するための複数ビッ
   トの入力端によって構成され、 前記マスク手段は、 前記クロック信号よりも低いクロック周波数で動作し、
   前記マスク数設定信号入力部の複数ビットの入力端から
   パラレルに入力されたマスク数設定信号を前記クロック
   信号よりも大きいクロック幅のシリアル信号に変換する
   第１の変換手段と、 前記クロック信号のクロック周波数で動作し、前記第１
   の変換手段から入力される前記クロック信号よりも大き
   いクロック幅のシリアル信号を前記クロック信号をマス
   クするために適切なクロック幅に変換して、クロック信
   号をマスクするためのパターン信号を生成する第２の変
   換手段と、 前記クロック信号と前記パターン信号を合成することに
   より、前記クロック信号のクロックを前記クロックマス
   ク数分マスクする合成手段と、 によって構成されることを特徴とする請求項２記載のク
   ロックマスク回路。
4. 【請求項４】前記第１の変換手段はパラレルシリアル変
   換器であり、前記第２の変換手段はＮ：１多重回路であ
   り、前記合成手段はＯＲ回路であり、前記マスク信号の
   １度の入力に対して、Ｎまでの任意の数の前記クロック
   マスク数を前記マスク数設定信号によって設定可能であ
   ることを特徴とする請求項３記載のクロックマスク回
   路。
5. 【請求項５】前記マスク数設定信号入力部は、前記クロ
   ックマスク数を複数ビットの信号のパターンによって指
   定する前記マスク数設定信号を入力するための複数ビッ
   トの入力端によって構成され、 前記マスク手段は、 前記クロック信号のクロック周波数で動作し、前記マス
   ク数設定信号入力部の複数ビットの入力端からパラレル
   に入力されたマスク数設定信号を前記クロック信号をマ
   スクするために適切なクロック幅のパターン信号に変換
   する変換手段と、 前記マスク信号入力部にマスク信号が入力された際に、
   前記変換手段を動作状態に設定し、前記変換手段による
   パターン信号の生成が終了した際に、前記変換手段を非
   動作状態に設定する設定手段と、 前記クロック信号と前記パターン信号を合成することに
   より、前記クロック信号のクロックを前記クロックマス
   ク数分マスクする合成手段と、 によって構成されることを特徴とする請求項２記載のク
   ロックマスク回路。
6. 【請求項６】前記変換手段はリセット端子付Ｎ：１多重
   回路であり、前記設定手段は前記リセット端子付Ｎ：１
   多重回路のリセット端子へのリセット信号入力によっ
   て、前記リセット端子付Ｎ：１多重回路の動作状態を設
   定し、前記合成手段はＯＲ回路であり、前記マスク信号
   の１度の入力に対して、Ｎまでの任意の数の前記クロッ
   クマスク数を前記マスク数設定信号によって設定可能で
   あることを特徴とする請求項５記載のクロックマスク回
   路。