KR20220150573A - 레이다 신호 처리용 하이브리드 회로 및 그를 이용한 신호 처리 보드 - Google Patents

레이다 신호 처리용 하이브리드 회로 및 그를 이용한 신호 처리 보드 Download PDF

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Abstract

레이다 신호 처리용 하이브리드 회로 및 그를 이용한 신호 처리 보드를 개시한다.
본 발명의 실시예에 따른 레이다 신호 처리용 하이브리드 회로는, 적어도 하나의 메모리; 기준 클럭을 입력 받는 클럭 입력부; 외부로부터 설정 제어신호를 입력 받는 입력 인터페이스부; 상기 기준 클럭 및 상기 설정 제어신호를 기반으로 적어도 하나의 공급 클럭을 생성하는 적어도 하나의 위상 동기 회로; 및 상기 메모리와 연동하며, 상기 적어도 하나의 공급 클럭에 대응하는 클럭 주파수를 이용하여 레이다 영상에 대한 연산 및 영상 처리를 수행하는 적어도 하나의 디지털 신호 프로세서를 포함할 수 있다.

Description

레이다 신호 처리용 하이브리드 회로 및 그를 이용한 신호 처리 보드{Hybrid Circuit for Radar Signal Processing and Signal Processing Board Using the Same}
본 발명은 레이다 신호 처리를 위한 하이브리드 회로 및 하이브리드 회로를 이용한 신호 처리 보드에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
일반적으로 소형 레이다에는 신호 처리를 위한 신호 처리 보드가 포함된다.
도 1을 참고하면, 소형 레이다에 적용되는 신호 처리 보드(100)는 실시간 신호 처리를 위한 디지털 신호 프로세서(DSP: Digital Signal Processor), 메모리, 주변의 인터페이스를 위한 FPGA(Field-Programmable Gate Array), 복수의 인터페이스 집적 회로(IC: Integrated Circuit) 등으로 구성된다.
종래의 신호 처리 보드는 CPU 성능 측면과 제조사별 특성에 맞게 제작되고, 인쇄 회로 기판(PCB: Printed Circuit Board)에 디지털 신호 프로세서, 메모리 칩 등을 배치하는 형태로 제작되기 때문에 보드의 사이즈가 커지게 되고, 제작 비용이 비싸지게 되는 문제점이 있다.
또한, 종래의 신호 처리 보드는 칩들의 연결되는 회로의 공간이 50 % 이상 차지하고, 신호의 처리 경로(Path)가 길어지게 되어 고속 신호 전달이 어렵다. 또한, 종래의 신호 처리 보드는 고속의 신호에 대한 별도의 전자파 장애(EMI: Electromagnetic Interference) 처리가 필요하며, 물리적 인쇄 회로 기판 신호 패턴의 크기로 인한 전력 손실이 크다는 문제점이 있다.
본 발명은 신호 처리 보드의 사이즈를 줄이고, 고속 신호 처리를 위하여, 적어도 하나의 메모리; 기준 클럭을 입력 받는 클럭 입력부; 외부로부터 설정 제어신호를 입력 받는 입력 인터페이스부; 상기 기준 클럭 및 상기 설정 제어신호를 기반으로 적어도 하나의 공급 클럭을 생성하는 적어도 하나의 위상 동기 회로; 및 상기 메모리와 연동하며, 상기 적어도 하나의 공급 클럭에 대응하는 클럭 주파수를 이용하여 레이다 영상에 대한 연산 및 영상 처리를 수행하는 적어도 하나의 디지털 신호 프로세서를 포함하는 레이다 신호 처리용 하이브리드 회로 및 그를 이용한 신호 처리 보드를 제공하는 데 주된 목적이 있다.
본 발명의 일 측면에 의하면, 상기 목적을 달성하기 위한 레이다 신호 처리용 하이브리드 회로는, 적어도 하나의 메모리; 기준 클럭을 입력 받는 클럭 입력부; 외부로부터 설정 제어신호를 입력 받는 입력 인터페이스부; 상기 기준 클럭 및 상기 설정 제어신호를 기반으로 적어도 하나의 공급 클럭을 생성하는 적어도 하나의 위상 동기 회로; 및 상기 메모리와 연동하며, 상기 적어도 하나의 공급 클럭에 대응하는 클럭 주파수를 이용하여 레이다 영상에 대한 연산 및 영상 처리를 수행하는 적어도 하나의 디지털 신호 프로세서를 포함할 수 있다.
그리고, 상기 클럭 입력부는, 상기 기준 클럭을 저전압 차등 시그널링(LVDS: Low Voltage Differential Signaling)으로 입력 받고, 상기 기준 클럭을 적어도 하나의 클럭으로 분주한다.
그리고, 상기 입력 인터페이스부는, 상기 적어도 하나의 위상 동기 회로의 설정을 위하여 상기 설정 제어신호를 입력 받고, 버퍼 처리를 통해 상기 적어도 하나의 위상 동기 회로 각각으로 상기 설정 제어신호를 공급한다.
그리고, 상기 입력 인터페이스부는, SPI(Serial Peripheral Interface), I2C(Inter-Integrated Circuit) 및 SRIO(Serial RapidIO) 중 적어도 하나의 외부 인터페이스를 포함한다.
그리고, 상기 적어도 하나의 위상 동기 회로는, 분주된 상기 적어도 하나의 클럭을 입력 받고, 상기 설정 제어신호를 이용하여 적어도 하나의 서로 다른 상기 공급 클럭을 생성하여 상기 적어도 하나의 디지털 신호 프로세서 각각으로 공급한다.
그리고, 상기 적어도 하나의 디지털 신호 프로세서 각각은, 서로 다른 상기 공급 클럭을 기반으로 레이다 영상에 대한 연산 및 영상 처리를 수행하되, 상기 연산 및 상기 영상 처리의 처리량에 따라 추가 하이브리드 회로와 연동한다.
또한, 본 발명의 다른 측면에 의하면, 상기 목적을 달성하기 위한 신호 처리 보드는, 레이다 장치와 데이터 송수신을 위하여 연결되는 커넥터; 레이다 장치로부터 수신된 데이터를 디지털 신호로 변환하는 ADC; 레이다 신호 처리 결과 데이터를 아날로그 신호로 변환하여 출력하는 DAC; 상기 디지털 신호 및 사용자의 입력신호를 기반으로 설정 제어신호를 생성하는 FPGA; 및 상기 디지털 신호 및 상기 설정 제어신호를 기반으로 클럭을 조정하여 레이다 영상에 대한 연산 및 영상 처리를 수행하는 레이다 신호 처리용 하이브리드 회로를 포함할 수 있다.
그리고, 상기 레이다 신호 처리용 하이브리드 회로는, 적어도 하나의 메모리; 기준 클럭을 입력 받는 클럭 입력부; 외부로부터 설정 제어신호를 입력 받는 입력 인터페이스부; 상기 기준 클럭 및 상기 설정 제어신호를 기반으로 적어도 하나의 공급 클럭을 생성하는 적어도 하나의 위상 동기 회로; 및 상기 메모리와 연동하며, 상기 적어도 하나의 공급 클럭에 대응하는 클럭 주파수를 이용하여 레이다 영상에 대한 연산 및 영상 처리를 수행하는 적어도 하나의 디지털 신호 프로세서를 포함할 수 있다.
그리고, 상기 신호 처리 보드는, 상기 레이다 영상에 대한 연산 및 영상 처리의 처리량에 따라 상기 레이다 신호 처리용 하이브리드 회로와 연동하는 추가 하이브리드 회로를 추가로 포함하되, 상기 레이다 신호 처리용 하이브리드 회로와 상기 추가 하이브리드 회로는 하나의 상기 FPGA에 의해 제어된다.
그리고, 상기 클럭 입력부는, 상기 기준 클럭을 저전압 차등 시그널링(LVDS: Low Voltage Differential Signaling)으로 입력 받고, 상기 기준 클럭을 적어도 하나의 클럭으로 분주한다.
그리고, 상기 입력 인터페이스부는, 상기 적어도 하나의 위상 동기 회로의 설정을 위하여 상기 설정 제어신호를 입력 받고, 버퍼 처리를 통해 상기 적어도 하나의 위상 동기 회로 각각으로 상기 설정 제어신호를 공급한다.
그리고, 상기 적어도 하나의 위상 동기 회로는, 분주된 상기 적어도 하나의 클럭을 입력 받고, 상기 설정 제어신호를 이용하여 적어도 하나의 서로 다른 상기 공급 클럭을 생성하여 상기 적어도 하나의 디지털 신호 프로세서 각각으로 공급한다.
이상에서 설명한 바와 같이, 본 발명은 범용으로 사용 가능한 칩 모듈 단위에서 멀티칩 모듈을 하이브리드 집적 회로화 하여 신호 처리 보드를 더욱 소형화하고 저가화 할 수 있다는 효과가 있다.
또한, 본 발명은 고속의 데이터 전달과 신호 처리를 위한 메모리와의 고속 신호 연동 등이 하이브리드 집적 회로 내부에서 처리되고, 외부와의 인터페이스가 최소화되어 가격이 저렴하고, 사이즈 및 부피가 작게 제작될 수 있는 효과가 있다.
또한, 본 발명은 고속의 데이터 전달과 신호 처리를 위한 메모리와의 고속 신호 연동 등이 하이브리드 집적 회로 내부에서 처리되고, 외부와의 인터페이스가 최소화되어 노이즈 발생을 최소화할 수 있고, 별도의 전자파 장애(EMI) 처리 없이 고속의 신호 처리가 가능하다는 효과가 있다.
도 1은 레이다에 적용되는 종래의 신호 처리 보드를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 신호 처리 보드를 개략적으로 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 복수의 레이다 신호 처리용 하이브리드 회로가 적용된 신호 처리 보드를 나타낸 도면이다.
도 4 및 도 5는 본 발명의 실시예에 따른 레이다 신호 처리용 하이브리드 회로를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 레이다 신호 처리용 하이브리드 회로의 동작을 설명하기 위한 도면이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다. 이하에서는 도면들을 참조하여 본 발명에서 제안하는 레이다 신호 처리용 하이브리드 회로 및 그를 이용한 신호 처리 보드에 대해 자세하게 설명하기로 한다.
본 발명의 신호 처리용 하이브리드 회로 및 신호 처리 보드는 이동 가능한 장치, 별도의 장치에 장착 가능한 드론장비, 유도탄, 소형 레이다 등과 같이 소형 레이다 신호 처리가 필요한 모든 장비에 적용될 수 있다.
도 2는 본 발명의 실시예에 따른 신호 처리 보드를 개략적으로 나타낸 도면이다.
본 실시예에 따른 신호 처리 보드(200)는 커넥터(210), ADC(220), DAC(230), FPGA(240) 및 레이다 신호 처리용 하이브리드 회로(250)를 포함한다. 도 2의 신호 처리 보드(200)은 일 실시예에 따른 것으로서, 도 2에 도시된 모든 블록이 필수 구성요소는 아니며, 다른 실시예에서 신호 처리 보드(200)에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다.
커넥터(210)는 레이다 장치와 데이터 송수신을 위하여 레이다 장치와 연결된다. 커넥터(210)는 레이다 장치에 연결되는 다양한 방식의 형태로 구현될 수 있다. 또한, 커넥터(210)는 레이다 장치에 착탈 가능한 형태로 구현될 수 있으나 반드시 이에 한정되는 것은 아니다.
ADC(220)는 레이다 장치로부터 수신된 데이터(아날로그 데이터)를 디지털 신호로 변환한다.
DAC(230)는 FPGA(240) 및 레이다 신호 처리용 하이브리드 회로(250)를 통해 디지털 신호 형태의 데이터가 처리된 레이다 신호 처리 결과 데이터를 획득하고, 획득된 레이다 신호 처리 결과 데이터를 아날로그 신호로 변환하여 출력한다. DAC(230)는 레이다 장치에 구비된 출력부(미도시)와 연결되어 아날로그 신호를 출력할 수 있다.
FPGA(240)는 레이다 신호 처리를 위한 신호 처리 보드(200)의 전반적인 제어를 수행한다.
FPGA(240)는 디지털 신호 및 사용자의 입력신호를 기반으로 설정 제어신호를 생성한다. 여기서, 설정 제어신호는 공급 클럭을 생성하기 위한 설정 신호, 연산 및 영상 처리를 위한 설정 신호, 연동 모듈의 동작에 대한 연동 설정 신호 등을 포함할 수 있다.
레이다 신호 처리용 하이브리드 회로(250)는 디지털 신호 및 설정 제어신호를 기반으로 클럭을 조정하여 레이다 영상에 대한 연산 및 영상 처리를 수행한다.
레이다 신호 처리용 하이브리드 회로(250)는 복수의 집적 회로들이 하나의 칩에 내장된 형태로 패키징된 형태를 가진다.
일반적인 신호 처리 보드의 경우 패턴의 길이로 인하여 클럭 주파수가 제한되는 단점이 있다.
본 실시예에 따른 신호 처리 보드(200)는 레이다 신호 처리용 하이브리드 회로(250)를 적용하여, 일반적인 신호 처리 보드 대비 3 ~ 10 배 신호의 전송 지연을 줄일 수 있다.
또한, 신호 처리 보드(200)는 레이다 신호 처리용 하이브리드 회로(250)를 적용하여 모듈 간의 연결 길이가 짧아짐에 따라 개별 집적 회로(IC)의 출력 부하의 커패시턴스가 낮아져 발생되는 스위칭 노이즈를 감소시킬 수 있다.
신호 처리 보드(200)의 레이다 신호 처리용 하이브리드 회로(250)는 개개별 웨이퍼 칩을 이용하여 소형화된 패턴에 와이어 본딩을 통하여 연결하여 회로를 구성할 수 있다.
레이다 신호 처리용 하이브리드 회로(250)는 내부에 사용되는 클럭은 기준 클럭을 저전압 차등 시그널링(LVDS: Low Voltage Differential Signaling)으로 입력 받아 위상 동기 회로(PLL)를 통하여 원하는 클럭을 생성한다. 여기서, 레이다 신호 처리용 하이브리드 회로(250)는 위상 동기 회로(PLL)의 프로그래밍을 위하여 외부와 인터페이스로 연결되며 FPGA(240)와 연동하여 클럭의 주파수를 설정(Setting)한다.
도 3은 본 발명의 다른 실시예에 따른 복수의 레이다 신호 처리용 하이브리드 회로가 적용된 신호 처리 보드를 나타낸 도면이다.
신호 처리 보드(200)에서는 더 많은 연산을 위해서는 더 많은 디지털 신호 프로세서가 필요로 하게 된다.
도 3의 (a)를 참고하면, 종래의 신호 처리 보드에서는 12 개의 디지털 신호 프로세서가 필요로 할 경우, 동일한 신호 처리 보드가 3 장이 필요하게 된다.
하지만 도 3의 (b)를 참고하면, 본 발명에 따른 신호 처리 보드(200)는 레이다 신호 처리용 하이브리드 회로(250)를 적용하여 사이즈가 확장된 보드를 사용함으로써, 하나의 신호 처리 보드(200)로 필요한 디지털 신호 프로세서를 추가할 수 있으며, 별도의 FPGA 없이 기존 하나의 FPGA와 연동하는 형태로 구현될 수 있다.
본 실시예에 따른 신호 처리 보드(200)는 인쇄 회로 기판의 사이즈가 확장되어 레이다 신호 처리용 하이브리드 회로(250) 외에 추가 하이브리드 회로(252a, 252b)를 장착하는 것이 바람직하나 반드시 이에 한정되는 것은 아니며, 신호 처리 보드(200)에 추가 연장 슬롯을 구비하여, 추가 하이브리드 회로(252a, 252b)가 장착된 추가 인쇄 회로 기판을 연결하는 형태로 구현될 수도 있다.
신호 처리 보드(200)는 FPGA에서 생성된 연동 설정 신호를 기반으로 레이다 신호 처리용 하이브리드 회로(250) 및 하이브리드 회로(252a, 252b)를 연동하여 레이다 영상에 대한 연산 및 영상 처리를 수행할 수 있다.
신호 처리 보드(200)는 연동 설정 신호를 기반으로 레이다 영상의 종류(장거리 레이다, 단거리 레이다, 레이다 방식 등), 복수의 하이브리드 회로(250, 252a, 252b)의 성능 조건, 기 설정된 우선순위 조건 등에 근거하여 적어도 하나의 하이브리드 회로를 선정하여 레이다 영상에 대한 연산 및 영상 처리를 수행한다.
예를 들어, 신호 처리 보드(200)는 레이다 영상의 매칭되는 복수의 하이브리드 회로(250, 252a, 252b) 각각을 서로 연동한 조합 성능 조건(예: 기 평가된 연산 성능)을 확인하여 조합 조건 각각에 대한 제1 스코어를 산출하고, 복수의 하이브리드 회로(250, 252a, 252b) 각각에 대한 선택 빈도수(과거 선택 이력에 근거한 선택 빈도수)를 기반으로 제2 스코어를 산출한 후 제1 스코어 및 제2 스코어를 합산하여 복수의 하이브리드 회로(250, 252a, 252b)의 조합 조건 각각의 합산값을 산출한다. 이후, 신호 처리 보드(200)는 복수의 하이브리드 회로(250, 252a, 252b)의 조합 조건 중 합산값이 가장 높은 하이브리드 회로(250, 252a, 252b)의 조합 조건에 대응하는 적어도 하나의 하이브리드 회로를 최종적으로 선정하여 레이다 영상에 대한 연산 및 영상 처리를 수행한다.
한편, 신호 처리 보드(200)는 우선순위를 추가로 적용하여 적어도 하나의 하이브리드 회로를 선정할 수 있다.
예를 들어, 신호 처리 보드(200)는 복수의 하이브리드 회로(250, 252a, 252b) 각각에 대한 우선순위가 기 설정되어 있는 경우 해당 우선순위 각각에 설정된 가중치를 확인하고, 확인된 가중치를 적용하여 제1 스코어 및 제2 스코어를 산출하여 복수의 하이브리드 회로(250, 252a, 252b)의 조합 조건 각각의 합산값을 산출할 수 있다. 이후, 신호 처리 보드(200)는 가중치가 적용된 복수의 하이브리드 회로(250, 252a, 252b)의 조합 조건 중 합산값이 가장 높은 하이브리드 회로(250, 252a, 252b)의 조합 조건에 대응하는 적어도 하나의 하이브리드 회로를 최종적으로 선정하여 레이다 영상에 대한 연산 및 영상 처리를 수행한다.
도 4 및 도 5는 본 발명의 실시예에 따른 레이다 신호 처리용 하이브리드 회로를 나타낸 도면이다.
도 5를 참고하면, 본 실시예에 따른 레이다 신호 처리용 하이브리드 회로(250)는 클럭 입력부(510), 입력 인터페이스부(520), 위상 동기부(530) 및 연산 처리부(540)를 포함한다. 도 5의 레이다 신호 처리용 하이브리드 회로(250)는 일 실시예에 따른 것으로서, 도 5에 도시된 모든 블록이 필수 구성요소는 아니며, 다른 실시예에서 레이다 신호 처리용 하이브리드 회로(250)에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다.
예를 들어, 도 4를 참고하면, 레이다 신호 처리용 하이브리드 회로(250)는 4 개의 8 CORE 기반 디지털 신호 프로세서(542, 543, 544, 545), 4 개의 DDR4 메모리, 디지털 신호 프로세서 각각에 클럭을 공급해 주기 위한 주변회로, 클럭 입력, SPI, I2C, SRIO 등의 외부 인터페이스 등을 포함하여 구성된 멀티칩 모듈일 수 있다.
레이다 신호 처리용 하이브리드 회로(250)의 입력 신호는 전원, 클럭, PLL 명령, I2C, SPI, PCI_EX, SRIO, 이더넷 등의 인터페이스 입력 등이 포함될 수 있다. 또한, 레이다 신호 처리용 하이브리드 회로(250)의 출력 신호는 RS422, I2C, SPI, PCI_EX, SRIO, 이더넷 등의 인터페이스 출력 등이 포함될 수 있다.
본 실시예에 따른 레이다 신호 처리용 하이브리드 회로(250)는 디지털 신호 및 설정 제어신호를 기반으로 클럭을 조정하여 레이다 영상에 대한 연산 및 영상 처리를 수행한다. 이하, 레이다 신호 처리용 하이브리드 회로(250)에 포함된 구성요소 각각에 대해 설명하도록 한다.
클럭 입력부(510)는 외부 모듈로부터 기준 클럭을 입력 받는 동작을 수행한다.
클럭 입력부(510)는 기준 클럭을 저전압 차등 시그널링(LVDS: Low Voltage Differential Signaling)으로 입력 받는다.
클럭 입력부(510)는 기준 클럭을 적어도 하나의 클럭으로 분주한다.
클럭 입력부(510)는 위상 동기부(530)에 포함된 적어도 하나의 위상 동기 회로의 개수와 동일한 개수의 클럭으로 분주한다. 예를 들어, 4 개의 위상 동기 회로의 경우 클럭 입력부(510)는 기준 클럭을 4 개의 클럭으로 분주한다.
입력 인터페이스부(520)는 외부로부터 설정 제어신호를 입력 받는 동작을 수행한다.
입력 인터페이스부(520)는 위상 동기부(530)에 포함된 적어도 하나의 위상 동기 회로의 설정을 위하여 설정 제어신호를 입력 받고, 버퍼 처리를 통해 적어도 하나의 위상 동기 회로 각각으로 설정 제어신호를 공급한다.
입력 인터페이스부(520)는 SPI(Serial Peripheral Interface), I2C(Inter-Integrated Circuit) 및 SRIO(Serial RapidIO) 중 적어도 하나의 외부 인터페이스를 포함할 수 있다.
위상 동기부(530)는 적어도 하나의 위상 동기 회로(532, 534, 536, 538)를 포함한다.
위상 동기부(530)는 기준 클럭 및 설정 제어신호를 기반으로 적어도 하나의 공급 클럭을 생성하는 동작을 수행한다.
위상 동기부(530)에 포함된 적어도 하나의 위상 동기 회로(532, 534, 536, 538)는 분주된 적어도 하나의 클럭을 입력 받고, 설정 제어신호를 이용하여 적어도 하나의 서로 다른 상기 공급 클럭을 생성하여 적어도 하나의 디지털 신호 프로세서(542, 543, 544, 545) 각각으로 공급한다.
연산 처리부(540)는 적어도 하나의 메모리(546, 547, 548, 549) 및 적어도 하나의 디지털 신호 프로세서(542, 543, 544, 545)를 포함한다.
연산 처리부(540)의 적어도 하나의 디지털 신호 프로세서(542, 543, 544, 545)는 적어도 하나의 메모리(546, 547, 548, 549)와 연동하여 동작한다. 여기서, 적어도 하나의 메모리(546, 547, 548, 549)는 DDR4(Double Data Rate 4)일 수 있으나 반드시 이에 한정되는 것은 아니며, 다양한 형태의 메모리일 수 있다.
연산 처리부(540)의 적어도 하나의 디지털 신호 프로세서(542, 543, 544, 545)는 적어도 하나의 공급 클럭에 대응하는 클럭 주파수를 이용하여 레이다 영상에 대한 연산 및 영상 처리를 수행한다.
적어도 하나의 디지털 신호 프로세서(542, 543, 544, 545) 각각은 서로 다른 상기 공급 클럭을 기반으로 레이다 영상에 대한 연산 및 영상 처리를 수행한다.
적어도 하나의 디지털 신호 프로세서(542, 543, 544, 545)는 연산 및 영상 처리의 처리량에 따라 추가 하이브리드 회로와 연동할 수 있다.
도 6은 본 발명의 실시예에 따른 레이다 신호 처리용 하이브리드 회로의 동작을 설명하기 위한 도면이다.
레이다 신호 처리용 하이브리드 회로(250)는 위상 동기부(530)에 4 개의 위상 동기 회로(532, 534, 536, 538), 연산 처리부(540)에 4 개의 디지털 신호 프로세서(542, 543, 544, 545) 및 4 개의 메모리(546, 547, 548, 549)가 포함된 것으로 가정한다.
단계 S610에서, 레이다 신호 처리용 하이브리드 회로(250)는 입력단으로 저전압 차등 시그널링인 기준 클럭을 입력 받고, 위상 동기 회로의 설정을 위하여 외부로부터 설정 제어신호를 입력 받는다.
또한, 단계 S610에서, 레이다 신호 처리용 하이브리드 회로(250)는 기준 클럭을 4 개의 클럭으로 분주한다.
또한, 단계 S610에서, 레이다 신호 처리용 하이브리드 회로(250)는 입력된 설정 제어신호를 버퍼를 통하여 4 개의 위상 동기 회로(532, 534, 536, 538) 각각으로 공급한다.
단계 S620에서, 레이다 신호 처리용 하이브리드 회로(250)는 4 개로 분주된 클럭(저전압 차등 시그널링)을 4 개의 위상 동기 회로(532, 534, 536, 538) 각각으로 입력 하고, 위상 동기 회로(532, 534, 536, 538) 각각을 통해 서로 다른 공급 클럭을 생성한다. 여기서, 생성된 4 개의 공급 클럭은 4 개의 디지털 신호 프로세서(542, 543, 544, 545) 각각으로 공급된다.
단계 S630 및 단계 S640에서, 레이다 신호 처리용 하이브리드 회로(250)는 4 개의 디지털 신호 프로세서(542, 543, 544, 545) 각각을 통해 레이다 영상에 대한 연산 및 영상 처리를 수행하며, 4 개의 디지털 신호 프로세서(542, 543, 544, 545)는 연산 및 영상 처리를 위하여 4 개의 메모리(546, 547, 548, 549) 각각과 연동하여 동작한다.
이상의 설명은 본 발명의 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명의 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 실시예들은 본 발명의 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
200: 신호 처리 보드 210: 커넥터
220: ADC 230: DAC
240: FPGA 250: 레이다 신호 처리용 하이브리드 회로
510: 클럭 입력부 520: 입력 인터페이스부
530: 위상 동기부 540: 연산 처리부

Claims (12)

  1. 레이다 신호 처리를 위한 하이브리드 회로에 있어서,
    적어도 하나의 메모리;
    기준 클럭을 입력 받는 클럭 입력부;
    외부로부터 설정 제어신호를 입력 받는 입력 인터페이스부;
    상기 기준 클럭 및 상기 설정 제어신호를 기반으로 적어도 하나의 공급 클럭을 생성하는 적어도 하나의 위상 동기 회로; 및
    상기 메모리와 연동하며, 상기 적어도 하나의 공급 클럭에 대응하는 클럭 주파수를 이용하여 레이다 영상에 대한 연산 및 영상 처리를 수행하는 적어도 하나의 디지털 신호 프로세서
    를 포함하는 것을 특징으로 하는 레이다 신호 처리용 하이브리드 회로.
  2. 제1항에 있어서,
    상기 클럭 입력부는,
    상기 기준 클럭을 저전압 차등 시그널링(LVDS: Low Voltage Differential Signaling)으로 입력 받고,
    상기 기준 클럭을 적어도 하나의 클럭으로 분주하는 것을 특징으로 하는 레이다 신호 처리용 하이브리드 회로.
  3. 제2항에 있어서,
    상기 입력 인터페이스부는,
    상기 적어도 하나의 위상 동기 회로의 설정을 위하여 상기 설정 제어신호를 입력 받고, 버퍼 처리를 통해 상기 적어도 하나의 위상 동기 회로 각각으로 상기 설정 제어신호를 공급하는 것을 특징으로 하는 레이다 신호 처리용 하이브리드 회로.
  4. 제3항에 있어서,
    상기 입력 인터페이스부는,
    SPI(Serial Peripheral Interface), I2C(Inter-Integrated Circuit) 및 SRIO(Serial RapidIO) 중 적어도 하나의 외부 인터페이스를 포함하는 것을 특징으로 하는 레이다 신호 처리용 하이브리드 회로.
  5. 제3항에 있어서,
    상기 적어도 하나의 위상 동기 회로는,
    분주된 상기 적어도 하나의 클럭을 입력 받고, 상기 설정 제어신호를 이용하여 적어도 하나의 서로 다른 상기 공급 클럭을 생성하여 상기 적어도 하나의 디지털 신호 프로세서 각각으로 공급하는 것을 특징으로 하는 레이다 신호 처리용 하이브리드 회로.
  6. 제5항에 있어서,
    상기 적어도 하나의 디지털 신호 프로세서 각각은,
    서로 다른 상기 공급 클럭을 기반으로 레이다 영상에 대한 연산 및 영상 처리를 수행하되,
    상기 연산 및 상기 영상 처리의 처리량에 따라 추가 하이브리드 회로와 연동하는 것을 특징으로 하는 레이다 신호 처리용 하이브리드 회로.
  7. 레이다 장치와 연동하는 신호 처리 보드에 있어서,
    레이다 장치와 데이터 송수신을 위하여 연결되는 커넥터;
    레이다 장치로부터 수신된 데이터를 디지털 신호로 변환하는 ADC;
    레이다 신호 처리 결과 데이터를 아날로그 신호로 변환하여 출력하는 DAC;
    상기 디지털 신호 및 사용자의 입력신호를 기반으로 설정 제어신호를 생성하는 FPGA; 및
    상기 디지털 신호 및 상기 설정 제어신호를 기반으로 클럭을 조정하여 레이다 영상에 대한 연산 및 영상 처리를 수행하는 레이다 신호 처리용 하이브리드 회로
    를 포함하는 것을 특징으로 하는 신호 처리 보드.
  8. 제7항에 있어서,
    상기 레이다 신호 처리용 하이브리드 회로는,
    적어도 하나의 메모리;
    기준 클럭을 입력 받는 클럭 입력부;
    외부로부터 설정 제어신호를 입력 받는 입력 인터페이스부;
    상기 기준 클럭 및 상기 설정 제어신호를 기반으로 적어도 하나의 공급 클럭을 생성하는 적어도 하나의 위상 동기 회로; 및
    상기 메모리와 연동하며, 상기 적어도 하나의 공급 클럭에 대응하는 클럭 주파수를 이용하여 레이다 영상에 대한 연산 및 영상 처리를 수행하는 적어도 하나의 디지털 신호 프로세서
    를 포함하는 것을 특징으로 하는 신호 처리 보드.
  9. 제8항에 있어서,
    상기 신호 처리 보드는,
    상기 레이다 영상에 대한 연산 및 영상 처리의 처리량에 따라 상기 레이다 신호 처리용 하이브리드 회로와 연동하는 추가 하이브리드 회로를 추가로 포함하되,
    상기 레이다 신호 처리용 하이브리드 회로와 상기 추가 하이브리드 회로는 하나의 상기 FPGA에 의해 제어되는 것을 특징으로 하는 신호 처리 보드.
  10. 제8항에 있어서,
    상기 클럭 입력부는,
    상기 기준 클럭을 저전압 차등 시그널링(LVDS: Low Voltage Differential Signaling)으로 입력 받고,
    상기 기준 클럭을 적어도 하나의 클럭으로 분주하는 것을 특징으로 하는 신호 처리 보드.
  11. 제10항에 있어서,
    상기 입력 인터페이스부는,
    상기 적어도 하나의 위상 동기 회로의 설정을 위하여 상기 설정 제어신호를 입력 받고, 버퍼 처리를 통해 상기 적어도 하나의 위상 동기 회로 각각으로 상기 설정 제어신호를 공급하는 것을 특징으로 하는 신호 처리 보드.
  12. 제11항에 있어서,
    상기 적어도 하나의 위상 동기 회로는,
    분주된 상기 적어도 하나의 클럭을 입력 받고, 상기 설정 제어신호를 이용하여 적어도 하나의 서로 다른 상기 공급 클럭을 생성하여 상기 적어도 하나의 디지털 신호 프로세서 각각으로 공급하는 것을 특징으로 하는 신호 처리 보드.
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