CN111522270A - 适用于数据采集系统的同步电路装置 - Google Patents

适用于数据采集系统的同步电路装置 Download PDF

Info

Publication number
CN111522270A
CN111522270A CN202010339750.7A CN202010339750A CN111522270A CN 111522270 A CN111522270 A CN 111522270A CN 202010339750 A CN202010339750 A CN 202010339750A CN 111522270 A CN111522270 A CN 111522270A
Authority
CN
China
Prior art keywords
clock
circuit
fpga
data acquisition
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202010339750.7A
Other languages
English (en)
Inventor
陈牧
孙方伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shandong Dacheng Medical Technology Co ltd
Original Assignee
Shandong Dacheng Medical Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shandong Dacheng Medical Technology Co ltd filed Critical Shandong Dacheng Medical Technology Co ltd
Priority to CN202010339750.7A priority Critical patent/CN111522270A/zh
Publication of CN111522270A publication Critical patent/CN111522270A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Information Transfer Systems (AREA)

Abstract

本发明提供了一种适用于数据采集系统的同步电路装置，包括：控制模组10、采集模组20；所述采集模组20与控制模组10相连；所述采集模组20包括：探测器电路21；所述采集模组20的数量为多个；所述控制模组10包括：同步控制逻辑电路11、时钟扇出电路12；所述同步控制逻辑电路11与时钟扇出电路12相连。本发明通过采用FPGA延时输出与PCB走线分组等长设计相结合的方法，使所有信号传输线的延时相同，从而实现所有探测器阵列严格同步地接收控制命令，同步执行信号探测和数据采集。

Description

适用于数据采集系统的同步电路装置
技术领域
本发明涉及同步电路技术领域，具体地，涉及一种适用于数据采集系统的同步电路装置。
背景技术
现有技术通过一个Clock buffer将时钟发生装置扇出多个独立的同步信号，通过等长线缆再分配到另一组Clock buffer再进行下一级扇出同步信号，该同步方式单纯采用硬件方式实现同步，缺乏设计灵活性，因此，现有技术亟需一种同步电路装置适用于探测器数量大并且同步要求高的数据采集系统。
专利文献CN110176975A公开了一种时钟同步装置，该电路理论上可以实现不同板卡不同模块之间的时钟同步，但是忽视了PCB走线也会引起信号延迟，实际无法可靠同步；如果采用了这种设计方案又对PCB相关走线进行等长处理，设计难度大，需要占用较大的PCB空间，将增加产品的设计尺寸和成本。另外，本专利解决的首要问题是对高速探测器阵列进行同步数据采集，对复位同步没有严格要求。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种适用于数据采集系统的同步电路装置。
根据本发明提供的一种适用于数据采集系统的同步电路装置，包括：控制模组10、采集模组20；所述采集模组20与控制模组10相连；所述采集模组20包括：探测器电路21；所述采集模组20的数量为多个；所述控制模组10包括：同步控制逻辑电路11、时钟扇出电路12；所述同步控制逻辑电路11与时钟扇出电路12相连。
优选地，所述同步控制逻辑电路11采用FPGA逻辑电路。
优选地，采集模组20还包括：FPGA/ASIC电路22；所述FPGA/ASIC电路22与探测器电路21相连。
优选地，所述采集模组20还包括：物理接口13；所述物理接口13与时钟扇出电路12相连。
优选地，所述控制模组10包括：一组或者多组同步控制逻辑电路11；所述控制模组10包括：一组或者多组时钟扇出电路12；所述多组的同步控制逻辑电路11和多组的时钟扇出电路12组合使用。
优选地，所述同步控制逻辑电路11包括：有源时钟芯片、FPGA芯片；所述有源时钟芯片能够产生基准时钟信号发送给FPGA芯片；所述FPGA芯片通过内部逻辑以此为基准扩展出多路时钟信号输出给下一级电路；所述FPGA芯片下发的命令数据信号与FPGA芯片输出的时钟信号同步；FPGA通过逻辑代码约束时钟输出的延迟，并且每一路输出的延时可以单独被设定。
优选地，所述时钟扇出电路12包括：一个或者多个Clock Buffer芯片；所述ClockBuffer芯片的输入端与同步控制逻辑电路11的输出端互连；互连信号可以是差分走线也可以是单端走线，互连信号可以是clock信号也可以是command信号。所述Clock Buffer芯片能够输2～16个相互独立的信号，这些同步时钟频率和相位相同。同一个Clock Buffer芯片输出的信号作为一组，同组内信号在PCB上通过控制等长来保持延时相同，但不同组之间的信号延迟可以不一样。受PCB的实际布线空间限制，“因地制宜”地进行时钟信号的分组，不再要求所有的PCB走线都等长。同理，每个探测器电路21到控制模组10之间的互连线缆也只需要作分组等长即可，可根据探测器在系统中的空间分布灵活处理。
优选地，所述探测器电路21包括：传感器、ADC电路；所述传感器能够产生电信号；采样的实时性对性能有较大影响，探测器电路21需要与FPGA/ASIC电路22协同工作。
优选地，所述传感器能够产生模拟信号；所述传感器的输出端与ADC电路的输入端互连；所述ADC电路能够将模拟信号进行调理转换成数字信号，然后通过输出端发送出去。为了使作用一致的探测器同步工作，
优选地，所述ADC电路同步接收时钟和命令。此部分可以有两种结构，一是时钟扇出电路12的输出端与ADC电路的输入端直接互连，二是如实施例图1，时钟扇出电路12的输出时钟和命令经过了其他集成电路(FPGA/ASIC或Clock Buffer)分发再与ADC电路输入端互连。
与现有技术相比，本发明具有如下的有益效果：
1、本发明通过采用FPGA的逻辑资源和IO Delay功能，并对不同组通信信号之间因PCB走线造成的延迟不等进行补偿，从而实现各组通信信号达到探测器的实际延迟相同，达到系统同步通信的目的；
2、本发明通过采用同步通信信号分组进行等长设计，仅需组内保持信号的延迟相等，从而实现降低PCB设计难度，提高板卡设计的可行性和设计效率；
3、本发明通过采用Buffer电路分发数据采集命令，采集命令通过同一协议且延时相同，从而实现所有探测器同时进行数据采集动作；
4、本发明通过采用FPGA逻辑电路结合Buffer电路扩展出多路同步时钟信号和命令数据信号，从而实现节约FPGA接口资源。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明的整体结构示意图。
图中：
控制模组10 采集模组20
同步控制逻辑电路11 探测器电路21
时钟扇出电路12 FPGA/ASIC电路22
物理接口13
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
如图1所示，根据本发明提供的一种适用于数据采集系统的同步电路装置，其特征在于，包括：控制模组10、采集模组20；所述采集模组20与控制模组10相连；所述采集模组20包括：探测器电路21；所述采集模组20的数量为多个；所述控制模组10包括：同步控制逻辑电路11、时钟扇出电路12；所述同步控制逻辑电路11与时钟扇出电路12相连。
本发明通过分组控制同步信号的PCB走线等长，结合FPGA时钟输出延时设计实现探测器阵列同步采数工作。
优选地，所述同步控制逻辑电路11采用FPGA逻辑电路。
优选地，采集模组20还包括：FPGA/ASIC电路22；所述FPGA/ASIC电路22与探测器电路21相连。
优选地，所述采集模组20还包括：物理接口13；所述物理接口13与时钟扇出电路12相连；
优选地，所述控制模组10包括：一组或者多组同步控制逻辑电路11；所述控制模组10包括：一组或者多组时钟扇出电路12；所述多组的同步控制逻辑电路11和多组的时钟扇出电路12组合使用。
优选地，所述同步控制逻辑电路11包括：有源时钟芯片、FPGA芯片；所述有源时钟芯片能够产生基准时钟信号发送给FPGA芯片；所述FPGA芯片通过内部逻辑以此为基准扩展出多路时钟信号输出给下一级电路；所述FPGA芯片下发的命令数据信号与FPGA芯片输出的时钟信号同步；FPGA通过逻辑代码约束时钟输出的延迟，并且每一路输出的延时可以单独被设定。
优选地，所述时钟扇出电路12包括：所述时钟扇出电路12包括：一个或者多个Clock Buffer芯片；所述Clock Buffer芯片的输入端与同步控制逻辑电路11的输出端互连；互连信号可以是差分走线也可以是单端走线，互连信号可以是clock信号也可以是command信号。所述Clock Buffer芯片能够输2～16个相互独立的信号，这些同步时钟频率和相位相同。同一个Clock Buffer芯片输出的信号作为一组，同组内信号在PCB上通过控制等长来保持延时相同，但不同组之间的信号延迟可以不一样。受PCB的实际布线空间限制，“因地制宜”地进行时钟信号的分组，不再要求所有的PCB走线都等长。同理，每个探测器电路21到控制模组10之间的互连线缆也只需要作分组等长即可，可根据探测器在系统中的空间分布灵活处理。
优选地，所述探测器电路21包括：传感器、ADC电路；所述传感器能够产生电信号；采样的实时性对性能有较大影响，某些系统中需要与FPGA/ASIC电路22协同工作。
优选地，所述传感器能够产生模拟信号；所述传感器的输出端与ADC电路的输入端互连；所述ADC电路能够将模拟信号进行调理转换成数字信号，然后通过输出端发送出去。为了使作用一致的探测器同步工作，
优选地，所述ADC电路同步接收时钟和命令。此部分可以有两种结构，一是时钟扇出电路12的输出端与ADC电路的输入端直接互连，二是如实施例图1，时钟扇出电路12的输出时钟和命令经过了其他集成电路(FPGA/ASIC或Clock Buffer)分发再与ADC电路输入端互连。
具体地，在一个实施例中，一种采集系统必不可少的同步电路包括FPGA逻辑电路11、时钟扇出电路12、探测器电路21。在实施例图1中，探测器电路21与FPGA/ASIC电路22组成一个采集模组20，一个系统中有多个这样的模组并行接入同步控制模组10。控制模组10集成同步控制逻辑电路11、时钟扇出电路12，并提供与采集模组20互连的物理接口13。所述电路结构中同步控制模组10可以是多组FPGA逻辑电路11和多组时钟扇出电路12组合使用。
FPGA逻辑电路11包括一个有源时钟和一个FPGA芯片，有源时钟产生基准时钟信号发送给FPGA芯片，FPGA通过内部逻辑以此为基准扩展出多路时钟信号输出给下一级电路，FPGA下发的命令数据信号与FPGA输出的时钟信号同步。FPGA通过逻辑代码约束时钟输出的延迟，并且每一路输出的延时可以单独被设定。
时钟扇出电路12包括：多个Clock Buffer芯片，Clock Buffer芯片输入端与FPGA逻辑电路11输出端互连，互连信号可以是差分走线也可以是单端走线，互连信号可以是clock信号也可以是command信号。Clock Buffer芯片输出2～16个相互独立的信号，这些同步时钟频率和相位相同。同一个Clock Buffer芯片输出的信号作为一组，同组内信号在PCB上通过控制等长来保持延时相同，但不同组之间的信号延迟可以不一样。受PCB的实际布线空间限制，“因地制宜”地进行时钟信号的分组，不再要求所有的PCB走线都等长。同理，每个探测器电路21到控制模组10之间的互连线缆也只需要作分组等长即可，可根据探测器在系统中的空间分布灵活处理。
探测器电路21包括：能产生电信号的传感器和ADC电路，采样的实时性对性能有较大影响，某些系统中需要与FPGA/ASIC电路22协同工作。传感器产生模拟信号经其输出端与ADC电路的输入端互连，ADC电路可以将模拟信号进行调理转换成数字信号，然后通过输出端发送出去。为了使作用一致的探测器同步工作，所有ADC电路必须同步接收时钟和命令。此部分可以有两种结构，一是时钟扇出电路12的输出端与ADC电路的输入端直接互连，二是如图1，时钟扇出电路12的输出时钟和命令经过了其他集成电路(FPGA/ASIC或ClockBuffer)分发再与ADC电路输入端互连。
具体地，在一个实施例中，FPGA逻辑电路11中由有源晶振产生时钟震荡，输入FPGA的参考时钟引脚。FPGA内部的时钟管理器，可以将基准时钟扩展出多路同步信号，再发送出去。FPGA与探测模块之间通过源同步接口通信，FPGA发送同步信号和命令信号，探测器作为接收端。
扩展出去的时钟信号到达目的终端因传输线长短不同而造成延迟各不相同，这里说的传输线可以是集成芯片内部走线、PCB走线以及互连线缆。为了平衡走线延迟时间，可以通过FPGA逻辑对走线延迟少的进行延时补偿，使到达终端设备的时钟最终同步。
由于本系统中探测器数量众多，而FPGA内部时钟和接口资源是有限的，为了节省FPGA资源，我们通过Clock Buffer芯片对FPGA扩展出的同步信号再进行一次扩展。每一路从FPGA输出的同步信号和命令信号都连接一片Clock Buffer，每个Clock Buffer输出的信号自成一组，同组时钟信号受到逻辑延时设置的影响相同，而不同组之间的相对延迟是可调整的。根据这一特点我们可以将这些信号线分组设置等长，如何分组可以根据空间距离分配，增加了PCB布线的灵活性。
传输线对信号延迟的影响我们可以通过下面简化的信号传播速度公式来计算：
Figure BDA0002468150320000061
其中εr为PCB材质的介电常数，c为光速，v为信号传播速度。不同组之间的信号延迟差异，可以通过信号传播速度来计算延时，并比较延时差值，最后将差值写入FPGA逻辑代码中，对输出延时进行补偿，使所有同步信号和命令信号最终的延时相同。
除了通过计算的方式，还可以实测的方法来获得延迟信息，只要通过FPGA直接扩展出信号，先不做任何延迟设置，再用示波器在终端直接测出各组时钟和数据信号的偏差即可。得到实际延迟数据后，再进一步调整每个FPGA时钟输出延时时间。通过直接测试的方法兼顾了集成芯片内部走线、PCB走线以及互连线缆三种因素。由于前述步骤的实施，所有探测器电路是同步工作的，相互之间的同步偏差可以做到纳秒级。
本发明通过采用FPGA的逻辑资源和IO Delay功能，并对不同组通信信号之间因PCB走线造成的延迟不等进行补偿，从而实现各组通信信号达到探测器的实际延迟相同，达到系统同步通信的目的；本发明通过采用同步通信信号分组进行等长设计，仅组内保持信号的延迟相等，实现降低PCB设计难度，提高板卡设计的可行性和设计效率；本发明通过采用Buffer电路分发数据采集命令，采集命令通过同一传输协议且延时相同，从而实现所有探测器同时进行数据采集动作；本发明通过采用FPGA逻辑电路结合Buffer电路扩展出多路同步时钟和命令信号，节约了FPGA内部时钟和FPGA接口资源。
在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (10)

1.一种适用于数据采集系统的同步电路装置，其特征在于，包括：控制模组(10)、采集模组(20)；
所述采集模组(20)与控制模组(10)相连；
所述采集模组(20)包括：探测器电路(21)；
所述采集模组(20)的数量为多个；
所述多个采集模组(20)并行接入控制模组(10)；
所述控制模组(10)包括：同步控制逻辑电路(11)、时钟扇出电路(12)；
所述同步控制逻辑电路(11)与时钟扇出电路(12)相连。
2.根据权利要求1所述的适用于数据采集系统的同步电路装置，其特征在于，所述同步控制逻辑电路(11)采用FPGA逻辑电路。
3.根据权利要求2所述的适用于数据采集系统的同步电路装置，其特征在于，采集模组(20)还包括：FPGA/ASIC电路(22)；
所述FPGA/ASIC电路(22)与探测器电路(21)相连。
4.根据权利要求1所述的适用于数据采集系统的同步电路装置，其特征在于，所述采集模组(20)还包括：物理接口(13)；
所述物理接口(13)与时钟扇出电路(12)相连；
所述物理接口(13)与采集模组(20)相连。
5.根据权利要求1所述的适用于数据采集系统的同步电路装置，其特征在于，所述控制模组(10)包括：一组或者多组同步控制逻辑电路(11)；
所述控制模组(10)包括：一组或者多组时钟扇出电路(12)；
所述多组同步控制逻辑电路(11)和多组时钟扇出电路(12)组合使用。
6.根据权利要求1所述的适用于数据采集系统的同步电路装置，其特征在于，所述同步控制逻辑电路(11)包括：有源时钟芯片、FPGA芯片；
所述有源时钟芯片能够产生基准时钟信号发送给FPGA芯片；
所述FPGA芯片下发的时钟信号与有源时钟芯片输出的时钟信号同步，或
所述FPGA芯片下发的时钟信号由有源时钟信号分频或倍频产生。
7.根据权利要求1所述的适用于数据采集系统的同步电路装置，其特征在于，所述时钟扇出电路(12)包括：
所述时钟扇出电路(12)包括：一个或者多个Clock Buffer芯片；
所述Clock Buffer芯片的输入端与同步控制逻辑电路(11)的输出端互连；
所述Clock Buffer芯片能够输入以下任一种信息：
-时钟信号；
-数据信号；
所述Clock Buffer芯片能够输出2-16个相互独立的信号；
所述Clock Buffer芯片与物理接口(13)互连；
所述Clock Buffer芯片能够输出以下任一种信息：
-时钟信号；
-数据信号。
8.根据权利要求1所述的适用于数据采集系统的同步电路装置，其特征在于，所述探测器电路(21)包括：传感器、ADC电路；
所述传感器能够产生电信号。
9.根据权利要求8所述的适用于数据采集系统的同步电路装置，其特征在于，所述传感器能够产生模拟信号；
所述传感器的输出端与ADC电路的输入端互连；
所述ADC电路能够将模拟信号进行调理转换成数字信号。
10.根据权利要求9所述的适用于数据采集系统的同步电路装置，其特征在于，所述ADC电路同步接收时钟和命令。
CN202010339750.7A 2020-04-26 2020-04-26 适用于数据采集系统的同步电路装置 Withdrawn CN111522270A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010339750.7A CN111522270A (zh) 2020-04-26 2020-04-26 适用于数据采集系统的同步电路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010339750.7A CN111522270A (zh) 2020-04-26 2020-04-26 适用于数据采集系统的同步电路装置

Publications (1)

Publication Number Publication Date
CN111522270A true CN111522270A (zh) 2020-08-11

Family

ID=71904919

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010339750.7A Withdrawn CN111522270A (zh) 2020-04-26 2020-04-26 适用于数据采集系统的同步电路装置

Country Status (1)

Country Link
CN (1) CN111522270A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114785940A (zh) * 2022-03-29 2022-07-22 海信视像科技股份有限公司 图像采集设备及同步采集控制方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114785940A (zh) * 2022-03-29 2022-07-22 海信视像科技股份有限公司 图像采集设备及同步采集控制方法
CN114785940B (zh) * 2022-03-29 2024-04-05 海信视像科技股份有限公司 图像采集设备及同步采集控制方法

Similar Documents

Publication Publication Date Title
KR100528380B1 (ko) 클록신호디스큐시스템
EP0871931B1 (en) Signal deskewing system for synchronous logic circuit
US5712882A (en) Signal distribution system
CN111736517A (zh) 一种基于多通道adc和fpga的同步采集处理卡系统
KR101916992B1 (ko) 넓은 주파수 범위에 걸친 정확한 클록 도메인 동기화를 위한 반도체 디바이스 및 방법
CN100412839C (zh) 同步数据传输电路、计算机系统和存储器系统
US9201449B1 (en) Method and apparatus for source-synchronous capture using a first-in-first-out unit
CN113128148B (zh) 基于延时链的触发信号同步系统、方法及半导体测试设备
US8593313B2 (en) Parallel-to-serial conversion circuit, information processing apparatus, information processing system, and parallel-to-serial conversion method
CN111522270A (zh) 适用于数据采集系统的同步电路装置
US6088254A (en) Uniform mesh clock distribution system
JP4236913B2 (ja) データ転送装置
US8185714B1 (en) Method and apparatus for strobe-based source-synchronous capture using a first-in-first-out unit
KR100890388B1 (ko) 클록 데이터 복구 방법, 클록 데이터 복구 회로를 구비한 반도체 메모리 장치 및 그를 구비하는 시스템
US9041432B2 (en) Clock multiplexing and repeater network
CN118068063B (zh) 示波器
CN110046125B (zh) 一种同频连续串行数据同步方法及装置
JPH0335613A (ja) 遅延調整回路およびこれを用いたデータ処理装置
CN117155530B (zh) 一种级联触发系统的触发同步精度提升方法
Torralba et al. A VLSI for deskewing and fault tolerance in LVDS links
CN115729149A (zh) 一种基于jesd204b协议的多板卡同步采样装置
Gu et al. Design of the Trigger Interface and Distribution Board for TJNAF 12 GeV Upgrade
CN118075038A (zh) 一种支持高通量网络流量处理的多PCIe接口网卡设计方法及装置
CN117997335A (zh) 一种高精度多通道数字io模块同步及补偿方法
CN117155530A (zh) 一种级联触发系统的触发同步精度提升方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20200811