KR20200047900A - 스위칭 노이즈를 감소시킬 수 있는 수신 장치 및 이를 포함하는 전송 시스템 - Google Patents

스위칭 노이즈를 감소시킬 수 있는 수신 장치 및 이를 포함하는 전송 시스템 Download PDF

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Abstract

송신 장치와 통신하는 수신 장치가 개시된다. 상기 수신 장치는, 상기 송신 장치로부터 클록 신호, 제1데이터 신호 및 제2데이터 신호를 수신하는 수신 회로, 상기 제1데이터 신호 및 상기 제2데이터 신호의 위상을 조절하고, 제1동기 데이터 신호 및 제2동기 데이터 신호를 생성하는 신호 동기 회로, 상기 클록 신호의 위상을 조절하고 제1분산 클록 신호 및 제2분산 클록 신호를 생성하고, 상기 제1동기 데이터 신호 및 상기 제2동기 데이터 신호의 위상을 조절하고 제1분산 데이터 신호 및 제2분산 데이터 신호를 생성하는 신호 분산 회로 및 상기 제1분산 데이터 신호 및 상기 제2분산 데이터 신호를 처리하는 출력 회로를 포함한다.

Description

스위칭 노이즈를 감소시킬 수 있는 수신 장치 및 이를 포함하는 전송 시스템{A RECEIVING DEVICE FOR REDUCING SWITCHING NOISE AND A TRANSMISSION SYSTEM INCLUDING THE SAME}
본 발명의 실시 예들은 수신 장치 및 이를 포함하는 전송 시스템에 관한 것으로서, 특히 스위칭 노이즈(또는 토글링 노이즈)를 감소시킬 수 있는 수신 장치 및 이를 포함하는 전송 시스템에 관한 것이다.
둘 이상의 채널(또는 데이터 레인)들을 사용하는 전송 시스템의 경우, 송신 장치로부터 수신 장치로 전송된 데이터는 복수의 채널들을 통해 전송되고, 따라서 각 채널들에 의해 전송되는 데이터는 서로 다른 위상을 가질 수 있다. 즉, 각 채널간에 데이터 스큐(skew)가 발생할 수 있다. 이러한 데이터 스큐는 데이터 송수신의 정확도(데이터 응답 특성)를 악화시킨다.
본 발명이 해결하고자 하는 과제는 클록 신호와 데이터 신호들의 동기화 이후, 동기된 클록 신호와 데이터 신호들을 분산시킴으로써 데이터 수신의 정확도는 확보함과 동시에 데이터 수신에 의한 스위칭 노이즈를 감소시킬 수 있는 수신 장치 및 이를 포함하는 전송 시스템을 제공하는 것에 있다.
본 발명의 실시 예들에 따른 송신 장치와 통신하는 수신 장치는, 상기 송신 장치로부터 클록 신호, 제1데이터 신호 및 제2데이터 신호를 수신하는 수신 회로, 상기 제1데이터 신호 및 상기 제2데이터 신호의 위상을 조절하고, 제1동기 데이터 신호 및 제2동기 데이터 신호를 생성하는 신호 동기 회로, 상기 클록 신호의 위상을 조절하고 제1분산 클록 신호 및 제2분산 클록 신호를 생성하고, 상기 제1동기 데이터 신호 및 상기 제2동기 데이터 신호의 위상을 조절하고 제1분산 데이터 신호 및 제2분산 데이터 신호를 생성하는 신호 분산 회로 및 상기 제1분산 데이터 신호 및 상기 제2분산 데이터 신호를 처리하는 출력 회로를 포함한다.
본 발명의 실시 예들에 따른 수신 장치의 작동 방법은, 상기 송신 장치로부터 클록 신호, 제1데이터 신호 및 제2데이터 신호를 수신하는 단계, 상기 제1데이터 신호 및 상기 제2데이터 신호의 위상을 조절하고, 제1동기 데이터 신호 및 제2동기 데이터 신호를 생성하는 단계, 상기 클록 신호의 위상을 조절하고 제1분산 클록 신호 및 제2분산 클록 신호를 생성하고, 상기 제1동기 데이터 신호 및 상기 제2동기 데이터 신호의 위상을 조절하고 제1분산 데이터 신호 및 제2분산 데이터 신호를 생성하는 단계 및 상기 제1분산 데이터 신호 및 상기 제2분산 데이터 신호를 처리하는 단계를 포함한다.
본 발명의 실시 예들에 따른 송신 장치와 통신하는 수신 장치는, 상기 송신 장치로부터 클록 신호, 제1데이터 신호 및 제2데이터 신호를 수신하는 수신 회로 및 상기 클록 신호에 기초하여 제1분산 클록 신호 및 제2분산 클록 신호를 생성하고, 상기 제1데이터 신호에 기초하여 제1분산 데이터 신호를 생성하고, 상기 제2데이터 신호에 기초하여 제2분산 데이터 신호를 생성하는 신호 분산 회로를 포함하고, 상기 제1분산 데이터 신호와 상기 제2분산 데이터 신호의 위상은 서로 다르고, 상기 제1분산 클록 신호 및 상기 제1분산 데이터 신호 사이의 위상 차는 상기 제2분산 클록 신호 및 상기 제2분산 데이터 신호 사이의 위상 차와 동일하다.
본 발명의 실시 예들에 따르면, 복수의 데이터 신호들 사이의 데이터 스큐를 제거하여 데이터 응답 특성을 개선할 수 있을 뿐만 아니라, 동시에, 데이터 신호들 사이의 스위칭 타이밍을 분산시킴으로써 스위칭 노이즈를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시 예들에 따른 전송 시스템을 나타낸다.
도 2는 본 발명의 실시 예들에 따른 수신 장치를 나타낸다.
도 3과 도 4는 본 발명의 실시 예들에 따른 신호들의 타이밍을 나타내는 타이밍도이다.
도 5와 도 6은 본 발명의 실시 예들에 따른 신호 분산 회로의 작동을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시 예들에 따른 신호 분산 회로를 나타낸다.
도 8은 본 발명의 실시 예들에 따른 전송 시스템을 나타낸다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 실시 예들에 따른 전송 시스템을 나타낸다. 도 1을 참조하면, 전송 시스템(10)은 송신 장치(100), 수신 장치(200) 및 송신 장치(100)와 수신 장치(100)사이에 연결된 복수의 레인들(lanes; L0~Ln; n은 1이상의 정수)을 포함한다.
전송 시스템(10)은 클록 신호(CLK)와 데이터 신호(DS1~DSn)를 이용하는 시스템을 의미할 수 있다. 실시 예들에 따라, 전송 시스템(10)은 클록 신호(CLK)를 전송하기 위한 하나의 클록 레인(예컨대, L0) 및 클록 레인(L0)과 별개로 구현되고 적어도 하나의 데이터 신호(DS1~DSn)룰 전송하기 위한 적어도 하나의 데이터 레인(예컨대, L1)을 포함하는 시스템을 의미할 수 있다. 예컨대, 전송 시스템(10)은 MIPI(mobile industry processor interface)를 이용할 수 있으나, 이에 한정되는 것은 아니다.
이하, 설명의 편의상, 전송 시스템(10)은 하나의 클록 레인(L0)과 복수 개의 데이터 레인들(L1~Ln)을 포함하는 것으로 가정하고 설명한다.
송신 장치(100)는 수신 장치(200)로 클록 신호(CLK)와 데이터 신호들(DS1~DSn)을 전송할 수 있다. 실시 예들에 따라, 송신 장치(100)는 클록 레인(L0)을 통해 클록 신호(CLK)를 전송하고, 데이터 신호 레인들(L1~Ln)을 통해 데이터 신호들(DS1~DSn)을 전송할 수 있다.
실시 예들에 따라, 송신 장치(100)는 호스트 장치로서, AP(application processor) 또는 CPU(central processing unit) 등과 같은 프로세서로 구현될 수 있으나, 이에 한정되는 것은 아니다.
수신 장치(200)는 송신 장치(100)로부터 클록 신호(CLK)와 데이터 신호들(DS1~DSn)을 수신할 수 있다. 실시 예들에 따라, 수신 장치(200)는 클록 레인(L0)을 통해 클록 신호(CLK)를 수신하고, 데이터 신호 레인들(L1~Ln)을 통해 데이터 신호들(DS1~DSn)을 수신할 수 있다.
실시 예들에 따라, 수신 장치(200)는 송신 장치(100)의 제어에 따라 작동하는 슬레이브 장치로서, 예컨대, 수신 장치(100)는 메모리 장치, 카메라, 센서, 통신 회로 또는 코덱 또는 주변 장치(peripheral device)를 의미할 수 있으나, 이에 한정되는 것은 아니다.
도 2는 본 발명의 실시 예들에 따른 수신 장치를 나타낸다. 도 1과 도 2를 참조하면, 수신 장치(200)는 수신 회로(210), 신호 동기화 회로(220), 신호 분산 회로(230) 및 출력 회로(240)를 포함할 수 있다.
수신 회로(210)는 클록 레인(L0)을 통해 클록 신호(CLK)를 수신하고, 데이터 신호 레인들(L1~Ln)을 통해 데이터 신호들(DS1~DSn)을 수신할 수 있다. 수신 회로(210)는 수신된 신호들(CLK 및 DS1~DSn)을 신호 동기화 회로(220)로 전송할 수 있다.
신호 동기화 회로(220)는 클록 신호(CLK) 및 데이터 신호들(DS1~DSn)을 수신하고, 데이터 신호들(DS1~DSn)의 데이터 스큐를 제거할 수 있다.
신호 동기화 회로(220)는 수신된 클록 신호(CLK) 및 데이터 신호들(DS1~DSn)에 기초하여 동기 데이터 신호들(SDS1~SDSn)을 생성할 수 있다. 실시 예들에 따라, 신호 동기화 회로(220)는 데이터 신호들(DS1~DSn)의 위상(phase)을 조절함으로써 위상이 조절된 동기 데이터 신호들(SDS1~SDSn)을 생성할 수 있다. 예컨대, 신호 동기화 회로(220)는 제1데이터 신호(DS1)의 위상을 조절함으로써 제1동기 데이터 신호(SDS1)를 생성할 수 있고, 제2데이터 신호(DS2)의 위상을 조절함으로써 제2동기 데이터 신호(SDS2)를 생성할 수 있다.
본 명세서에서, 신호(또는 데이터)의 위상을 조절한다 함은 상기 신호를 지연시킴으로써 상기 신호의 타이밍을 조절하는 것을 의미할 수 있다. 예컨대, 신호의 에지(상승 에지 또는 하강 에지)의 (발생) 타이밍을 조절함으로써 상기 신호의 위상이 조절될 수 있다.
동기 데이터 신호들(SDS1~SDSn)은 동일한 위상을 가질 수 있다. 즉, 동기 데이터 신호들(SDS1~SDSn) 각각과 클록 신호(CLK)와의 위상 마진(또는 위상 차이)들은 모두 동일할 수 있다. 예컨대, 동기 데이터 신호들(SDS1~SDSn) 각각과 클록 신호(CLK)와의 위상 마진은 기준 위상 마진(M_REP)일 수 있다.
실시 예들에 따라, 신호 동기화 회로(220)는 클록 신호(CLK)를 기준으로 데이터 신호들(DS1~DSn)의 위상을 조절(또는 지연)하고, 동기 데이터 신호들(SDS1~SDSn)을 생성할 수 있다. 예컨대, 신호 동기화 회로(220)는 데이터 신호들(DS1~DSn)의 에지(상승 에지 또는 하강 에지)와 클록 신호(CLK)의 에지의 거리가 기준 값이 되도록, 데이터 신호들(DS1~DSn)의 위상을 조절할 수 있다.
신호 동기화 회로(220)는 클록 신호(CLK)와 동기 데이터 신호들(SDS1~SDSn)을 전송할 수 있다.
신호 분산 회로(230)는 클록 신호(CLK)와 동기 데이터 신호들(SDS1~SDSn)을 수신할 수 있다. 신호 분산 회로(230)는 클록 신호(CLK)의 위상을 조절함으로써 분산 클록 신호들(DCLK1~DCLKm; m은 1이상의 자연수)을 생성할 수 있고, 동기 데이터 신호들(SDS1~SDSn)의 위상을 조절함으로써 분산 데이터 신호들(DDS1~DDSn)을 생성할 수 있다. 예컨대, 신호 분산 회로(230)는 제1동기 데이터 신호(SDS1)의 위상을 조절함으로써 제1분산 데이터 신호(DDS1)를 생성할 수 있고, 제2동기 데이터 신호(SDS2)의 위상을 조절함으로써 제2분산 데이터 신호(DDS2)를 생성할 수 있다.
실시 예들에 따라, 복수의 분산 클록 신호들의 개수(예컨대, m)는 복수의 분산 데이터 신호들(DDS1~DDSn)의 개수(예컨대, n) 이하일 수 있다. 예컨대, 복수의 분산 클록 신호들의 개수(예컨대, m)는 데이터 레인들(L1~Ln)의 개수와 동일할 수 있다.
복수의 분산 클록 신호들(DCLK1~DCLKm) 각각의 위상은 서로 다를 수 있으나, 이에 한정되는 것은 아니며, 복수의 분산 클록 신호들(DCLK1~DCLKm) 중 적어도 두 개의 분산 클록 신호들의 위상이 다를 수도 있다. 이처럼, 복수의 분산 클록 신호들(DCLK1~DCLKm) 중 적어도 두 개의 분산 클록 신호들의 위상이 달라지면, 스위칭 타이밍(분산 클록 신호들에 의한)이 분산되어 스위칭 노이즈가 감소할 수 있다.
신호 분산 회로(230)는 복수의 분산 클록 신호들(DCLK1~DCLKm)과 복수의 분산 데이터 신호들(DDS1~DDSn)을 출력할 수 있다.
출력 회로(240)는 복수의 분산 클록 신호들(DCLK1~DCLKm)과 복수의 분산 데이터 신호들(DDS1~DDSn)을 수신하고, 복수의 분산 데이터 신호들(DDS1~DDSn)을 처리하여 출력할 수 있다.
실시 예들에 따라, 출력 회로(240)는 직렬로 입력된 복수의 분산 데이터 신호들(DDS1~DDSn) 각각을 병렬로 변환하여 출력할 수 있다. 예컨대, 출력 회로(240)는 직병렬 변환기(serial-parallel converter 또는 deserializer)일 수 있다.
실시 예들에 따라, 출력 회로(240)는 분산 클록 신호들(DCLK1~DCLKm)에 응답하여 복수의 분산 데이터 신호들(DDS1~DDSn)을 처리하거나 또는 출력할 수 있다. 예컨대, 출력 회로(240)는 제1분산 클록 신호(DCLK1)에 응답하여 제1분산 데이터 신호(DDS1)를 처리(또는 출력)할 수 있고, 제2분산 클록 신호(DCLK2)에 응답하여 제2분산 데이터 신호(DDS2)를 처리(또는 출력)할 수 있다.
실시 예들에 따라, 출력 회로(240)는 분산 클록 신호들(DCLK1~DCLKm)의 에지(상승 에지 또는 하강 에지)에 응답하여 복수의 분산 데이터 신호들(DDS1~DDSn)을 처리하거나 또는 출력할 수 있다.
앞에서 설명한 바와 같이, 분산 클록 신호들(DCLK1~DCLKm) 중 적어도 두 개의 분산 클록 신호(예컨대, 분산 클록 신호들(DCLK1와 DCLK2))의 위상이 서로 다른 경우, 상기 적어도 두 개의 분산 클록 신호 각각과 대응하는 분산 데이터 신호들(예컨대, 분산 데이터 신호들(DDS1과 DDS2))이 출력 회로(240)에 의해 출력(또는 처리)되는 타이밍이 달라지게 되고, 그 결과 스위칭 타이밍(분산 클록 신호들에 의한)이 분산되어 스위칭 노이즈가 감소할 수 있다.
도 3과 도 4는 본 발명의 실시 예들에 따른 신호들의 타이밍을 나타내는 타이밍도이다. 도 3을 참조하면, 수신 회로(210)에 의해 수신된 데이터 신호들(DS1~DSn)은 서로 다른 위상을 가질 수 있다. 이 경우, 전송 시스템(10)에서 데이터 스큐(skew)가 발생할 수 있다. 그러나, 도 4에 도시된 바와 같이, 신호 동기화 회로(220)에 의해 생성된 동기 데이터 신호들(SDS1~SDSn)의 위상은 서로 동일한 경우, 데이터 스큐가 발생하지 않을 수 있고, 그 결과 데이터 송수신 특성(또는 응답 특성)이 개선될 수 있다.
도 5와 도 6은 본 발명의 실시 예들에 따른 신호 분산 회로의 작동을 설명하기 위한 타이밍도이다. 도 1 내지 도 6을 참조하면, 신호 분산 회로(230)는 클록 신호(CLK)의 위상과 및 동기 데이터 신호들(SDS1~SDSn) 중 적어도 하나의 동기 데이터 신호의 위상을 동일한 지연 값만큼 조절함으로써 분산 클록 신호와 적어도 하나의 분산 데이터 신호를 생성할 수 있다. 이 경우, 적어도 하나의 분산 데이터 신호와 분산 클록 신호 사이의 위상 마진은 기준 위상 마진(M_REP)으로 유지되므로(도 4에 도시된 것과 같이), 데이터 스큐가 발생하지 않고 데이터 응답 특성은 유지될 수 있다.
실시 예들에 따라, 신호 분산 회로(230)는 클록 신호(CLK)의 위상과 동기 데이터 신호들(SDS1~SDSn) 중 제1동기 데이터 신호(SDS1)의 위상을 제1지연 값(DIFF1)만큼 조절함으로써 제1분산 클록 신호(DCLK1)와 제1분산 데이터 신호(DDS1)를 생성하고, 클록 신호(CLK)의 위상과 동기 데이터 신호들(SDS1~SDSn) 중 제2동기 데이터 신호(SDS2)의 위상을 제1지연 값(DIFF1)과 다른 제2지연 값(DIFF2)만큼 조절함으로써 제2분산 클록 신호(DCLK2)와 제2분산 데이터 신호(DDS2)를 생성할 수 있다.
도 5에 도시된 바와 같이, 제1지연 값(DIFF1)과 제2지연 값(DIFF2)은 서로 다르므로, 제1분산 클록 신호(DCLK1)와 제2분산 클록 신호(DCLK2)의 위상은 서로 다르게 된다. 그러나, 제1분산 클록 신호(DCLK1)와 제1동기 데이터 신호(DDS1)의 위상 마진(M1) 및 제2분산 클록 신호(DCLK2)와 제2동기 데이터 신호(DDS2)의 위상 마진(M2)은 동일하게 된다.
앞서 살펴본 바와 같이, 신호 동기화 회로(220)에 의해 생성된 동기 데이터 신호들(SDS1~SDSn)의 위상이 서로 동일(예컨대, 도 4)하면 데이터 스큐가 발생하지 않아 데이터 응답 특성이 개선되지만, 단일의 클록 신호(CLK)에 의해 모든 동기 데이터 신호들(SDS1~SDSn)의 타이밍이 동일하게 되므로 스위칭 노이즈(또는 토글링 노이즈)가 발생할 수 있다. 그러나, 신호 분산 회로(230)는 서로 위상이 다른 제1분산 클록 신호(DCLK1)와 제2분산 클록 신호(DCLK2)를 생성함으로써 스위칭 노이즈를 감소시킬 뿐만 아니라, 이와 동시에, 제1분산 클록 신호(DCLK1)와 제1동기 데이터 신호(DDS1)의 위상 마진(M1) 및 제2분산 클록 신호(DCLK2)와 제2동기 데이터 신호(DDS2)의 위상 마진(M2)을 동일하게 함으로써 데이터 응답 특성 또한 개선될 수 있다.
한편, 지금까지 신호 동기화 회로(220)와 신호 분산 회로(230)를 분리하여 설명하였으나, 실시 예들에 따라 신호 동기화 회로(220)와 신호 분산 회로(230)는 하나의 회로로서 구현될 수 있다. 예컨대, 신호 분산 회로(230)는 동기 데이터 신호들(SDS1~SDSn)이 아닌 데이터 신호들(DS1~DSn)을 수신하고, 데이터 신호들(DS1~DSn)의 위상을 조절함으로써 분산 데이터 신호들(DDS1~DDSn)을 생성할 수 있다. 앞에서 살펴본 바와 같이, 동기 데이터 신호들(SDS1~SDSn) 각각과 클록 신호(CLK) 사이의 위상 마진(또는 위상 차이)이 동일한 경우, 데이터 신호들(DS1~DSn)의 동기화 과정 없이 분산 클록 신호들(DCLK1~DLCKm)에 대해 상기 위상 마진을 가지도록 각 데이터 신호들(DS1~DSn)의 위상을 조절함으로써 분산 데이터 신호들(DDS1~DDSn)을 생성할 수 있다. 예컨대, 제1분산 클록 신호(DCLK1)로부터 위상 마진을 가지도록 제1데이터 신호(DS1)의 위상을 조절함으로써 제1분산 데이터 신호(DDS1)를 생성할 수 있다.
실시 예들에 따라, 신호 분산 회로(230)는 기준 지연 값에 기초하여 클록 신호(CLK)와 복수의 동기 데이터 신호들(DDS1~DDSn)의 위상을 조절할 수 있다. 도 6에 도시된 바와 같이, 신호 분산 회로(230)는 기준 지연 값(DIFF)의 정수 배에 기초하여 클록 신호(CLK)의 위상을 조절하여 분산 클록 신호들(DCLK1~DCLK4)을 생성할 수 있다.
예컨대, 신호 분산 회로(230)는 클록 신호(CLK)의 위상을 기준 지연 값(DIFF) 만큼 지연함으로써 제1분산 클록 신호(DCLK1)를 생성하고, 클록 신호(CLK)의 위상을 2*기준 지연 값(DIFF) 만큼 지연함으로써 제2분산 클록 신호(DCLK2)를 생성하고, 클록 신호(CLK)의 위상을 3*기준 지연 값(DIFF) 만큼 지연함으로써 제3분산 클록 신호(DCLK3)를 생성하고, 클록 신호(CLK)의 위상을 지연하지 않음으로써(즉, 0*기준 지연 값(DIFF)) 제4분산 클록 신호(DCLK1)를 생성할 수 있다. 이 때, 기준 지연 값(DIFF)은 클록 신호(CLK)의 펄스 폭에 기초할 수 있다. 예컨대, 기준 지연 값(DIFF)은 클록 신호(CLK)의 펄스 폭(즉, 4*DIFF)을 데이터 레인 수(이 경우, 4개)로 나눈 값일 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 6에는 기준 지연 값(DIFF)에 기초하여 분산 클록 신호들(DLCK1~DCLK4)을 생성하는 것이 도시되어 있으나, 이와 유사하게, 기준 지연 값(DIFF)에 기초하여 분산 데이터 신호들(DDS1~DDS4)을 생성할 수 있다.
도 7은 본 발명의 실시 예들에 따른 신호 분산 회로를 나타낸다. 도 1 내지 도 7을 참조하면, 신호 분산 회로(230)는 클록 지연 회로들(예컨대, 231과 235)과 데이터 지연 회로들(233과 237)을 포함할 수 있다. 비록 도 6에는 두 개의 클록 지연 회로들과 두 개의 데이터 지연 회로들만이 도시되어 있으나, 본 발명의 실시 예들은 데이터 지연 회로들과 클록 지연 회로들의 수에 한정되는 것은 아니다.
제1클록 지연 회로(231)는 클록 신호(CLK)를 수신하고, 클록 신호(CLK)의 위상을 조절함으로써 제1분산 클록 신호(DCLK1)를 생성할 수 있다. 이와 유사하게, 제2클록 지연 회로(235)는 클록 신호(CLK)를 수신하고, 클록 신호(CLK)의 위상을 조절함으로써 제2분산 클록 신호(DCLK2)를 생성할 수 있다.
제1데이터 지연 회로(233)는 제1동기 데이터 신호(SDS1)(또는 제1데이터 신호(DS1))를 수신하고, 제1동기 데이터 신호(SDS1)(또는 제1데이터 신호(DS1))의 위상을 조절함으로써 제1분산 데이터 신호(DDS1)를 생성할 수 있다. 이와 유사하게, 제2데이터 지연 회로(237)는 제2동기 데이터 신호(SDS2)(또는 제2데이터 신호(DS2))를 수신하고, 제2동기 데이터 신호(SDS2)(또는 제2데이터 신호(DS2))의 위상을 조절함으로써 제2분산 데이터 신호(DDS2)를 생성할 수 있다.
실시 예들에 따라, 클록 지연 회로(예컨대, 제1클록 지연 회로(231))와 대응하는 데이터 지연 회로(예컨대, 제1데이터 지연 회로(233))의 지연 값은 동일할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 클록 지연 회로(231 또는 235)와 데이터 지연 회로(233 또는 237)는 하나의 회로로 구현될 수 있다.
도 8은 본 발명의 실시 예들에 따른 전송 시스템을 나타낸다. 도 1 내지 도 8을 참조하면, 송신 장치(100)는 복수의 송신 회로들(예컨대, 제1송신 회로(111)와 제2송신 회로(113))을 포함할 수 있고, 수신 장치(200)는 복수의 수신 회로들(예컨대, 제1수신 회로(211)와 제2수신 회로(213))을 포함할 수 있다. 실시 예들에 따라, 전송 시스템(10)은 MIPI(mobile industry processor interface)를 채택할 수 있다.
송신 회로들(111와 113) 각각은 하나의 고속 송신기(HS_TX) 및 두 개의 저전력 송신기(LP_TX)들을 포함할 수 있다. 고속 송신기(HS_TX)는 고속 차등 신호(differential signal)을 전송(또는 처리)할 수 있고, 저전력 송신기(LP_TX)는 저전력의 단일 종단 신호(single-ended signal)을 전송할 수 있다. 수신 회로(211와 213) 각각은 하나의 고속 수신기(HS_RX) 및 두 개의 저전력 수신기(LP_RX)들을 포함할 수 있다. 고속 수신기(HS_RX)는 고속 차등 신호를 수신(또는 처리)할 수 있고, 저전력 수신기(LP_RX)는 저전력의 단일 종단 신호를 수신할 수 있다.
실시 예들에 따라, 각 레인들(L1과 L2)은 두 개의 전송 라인들을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 8에 도시된 수신 장치(100)의 고속 수신기 및 저전력 수신기의 구조는 도 1 내지 도 7을 참조하여 설명된 수신 장치(100)에 적용될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 전송 시스템
100: 송신 장치
200: 수신 장치
CLK: 클록 신호
DS1~DSn: 데이터 신호들
SDS1~SDSn: 동기 데이터 신호들
DCLK1~DCLKm: 분산 클록 신호들
DDS1~DDSn: 분산 데이터 신호들
210: 수신 회로
220: 신호 동기 회로
230: 신호 분산 회로
240: 출력 회로

Claims (16)

  1. 송신 장치와 통신하는 수신 장치에 있어서,
    상기 송신 장치로부터 클록 신호, 제1데이터 신호 및 제2데이터 신호를 수신하는 수신 회로;
    상기 제1데이터 신호 및 상기 제2데이터 신호의 위상을 조절하고, 제1동기 데이터 신호 및 제2동기 데이터 신호를 생성하는 신호 동기 회로;
    상기 클록 신호의 위상을 조절하고 제1분산 클록 신호 및 제2분산 클록 신호를 생성하고, 상기 제1동기 데이터 신호 및 상기 제2동기 데이터 신호의 위상을 조절하고 제1분산 데이터 신호 및 제2분산 데이터 신호를 생성하는 신호 분산 회로; 및
    상기 제1분산 데이터 신호 및 상기 제2분산 데이터 신호를 처리하는 출력 회로를 포함하는,
    수신 장치.
  2. 제1항에 있어서,
    제1동기 데이터 신호 및 제2동기 데이터 신호는 동일한 위상을 가지는,
    수신 장치.
  3. 제1항에 있어서,
    상기 제1분산 데이터 신호 및 상기 제2분산 데이터 신호의 위상은 서로 다르고,
    상기 제1분산 클록 신호 및 상기 제1분산 데이터 신호 사이의 위상 차는 상기 제2분산 클록 신호 및 상기 제2분산 데이터 신호 사이의 위상 차와 동일한,
    수신 장치.
  4. 제3항에 있어서, 상기 신호 분산 회로는,
    상기 클록 신호의 위상과 상기 제1동기 데이터 신호의 위상을 제1지연 값만큼 조절하고 상기 제1분산 클록 신호와 상기 제1분산 데이터 신호를 생성하는 제1지연 회로; 및
    상기 클록 신호의 위상과 상기 제2동기 데이터 신호의 위상을 상기 제1지연 값과 다른 제2지연 값만큼 조절하고 상기 제2분산 클록 신호와 상기 제2분산 데이터 신호를 생성하는 제2지연 회로를 포함하는,
    수신 장치.
  5. 제1항에 있어서, 상기 출력 회로는,
    상기 제1분산 클록 신호에 응답하여 상기 제1분산 데이터 신호를 처리하고, 상기 제2분산 클록 신호에 응답하여 상기 제2분산 데이터 신호를 처리하는,
    수신 장치.
  6. 제5항에 있어서,
    상기 제1분산 데이터 신호의 처리 타이밍과 상기 제2분산 데이터 신호의 처리 타이밍은 서로 다른,
    수신 장치.
  7. 제1항에 있어서,
    상기 클록 신호가 전송되는 전송 라인과 상기 제1데이터 신호 및 상기 제2데이터 신호가 전송되는 전송 라인은 서로 다른,
    수신 장치.
  8. 송신 장치와 통신하고 신호들을 처리하는 수신 장치의 작동 방법에 있어서,
    상기 송신 장치로부터 클록 신호, 제1데이터 신호 및 제2데이터 신호를 수신하는 단계;
    상기 제1데이터 신호 및 상기 제2데이터 신호의 위상을 조절하고, 제1동기 데이터 신호 및 제2동기 데이터 신호를 생성하는 단계;
    상기 클록 신호의 위상을 조절하고 제1분산 클록 신호 및 제2분산 클록 신호를 생성하고, 상기 제1동기 데이터 신호 및 상기 제2동기 데이터 신호의 위상을 조절하고 제1분산 데이터 신호 및 제2분산 데이터 신호를 생성하는 단계; 및
    상기 제1분산 데이터 신호 및 상기 제2분산 데이터 신호를 처리하는 단계를 포함하는,
    수신 장치의 작동 방법.
  9. 제8항에 있어서,
    상기 제1분산 데이터 신호 및 상기 제2분산 데이터 신호의 위상은 서로 다르고,
    상기 제1분산 클록 신호 및 상기 제1분산 데이터 신호 사이의 위상 차는 상기 제2분산 클록 신호 및 상기 제2분산 데이터 신호 사이의 위상 차와 동일한,
    수신 장치의 작동 방법.
  10. 제9항에 있어서,
    상기 클록 신호의 위상과 상기 제1동기 데이터 신호의 위상을 제1지연 값만큼 조절하고 상기 제1분산 클록 신호와 상기 제1분산 데이터 신호를 생성하는 단계; 및
    상기 클록 신호의 위상과 상기 제2동기 데이터 신호의 위상을 상기 제1지연 값과 다른 제2지연 값만큼 조절하고 상기 제2분산 클록 신호와 상기 제2분산 데이터 신호를 생성하는 단계를 더 포함하는,
    수신 장치의 작동 방법.
  11. 제8항에 있어서, 상기 제1분산 데이터 신호 및 상기 제2분산 데이터 신호를 처리하는 단계는,
    상기 제1분산 클록 신호에 응답하여 상기 제1분산 데이터 신호를 처리하고, 상기 제2분산 클록 신호에 응답하여 상기 제2분산 데이터 신호를 처리하는 단계를 포함하는,
    수신 장치의 작동 방법.
  12. 제8항에 있어서,
    상기 클록 신호는 클록 레인을 통해 전송되고,
    상기 제1데이터 신호 및 상기 제2데이터 신호는 적어도 하나의 데이터 레인을 통해 전송되는,
    수신 장치의 작동 방법.
  13. 제8항에 있어서, 상기 송신 장치와 상기 수신 장치는,
    MIPI(mobile industry processor interface)를 적용하는,
    수신 장치의 작동 방법.
  14. 송신 장치와 통신하는 수신 장치에 있어서,
    상기 송신 장치로부터 클록 신호, 제1데이터 신호 및 제2데이터 신호를 수신하는 수신 회로;
    상기 클록 신호에 기초하여 제1분산 클록 신호 및 제2분산 클록 신호를 생성하고, 상기 제1데이터 신호에 기초하여 제1분산 데이터 신호를 생성하고, 상기 제2데이터 신호에 기초하여 제2분산 데이터 신호를 생성하는 신호 분산 회로를 포함하고,
    상기 제1분산 데이터 신호와 상기 제2분산 데이터 신호의 위상은 서로 다르고,
    상기 제1분산 클록 신호 및 상기 제1분산 데이터 신호 사이의 위상 차는 상기 제2분산 클록 신호 및 상기 제2분산 데이터 신호 사이의 위상 차와 동일한,
    수신 장치.
  15. 제14항에 있어서,
    상기 제1분산 클록 신호에 응답하여 상기 제1분산 데이터 신호를 처리하고, 상기 제2분산 클록 신호에 응답하여 상기 제2분산 데이터 신호를 처리하는 출력 회로를 더 포함하는,
    수신 장치.
  16. 제15항에 있어서,
    상기 제1분산 데이터 신호의 처리 타이밍과 상기 제2분산 데이터 신호의 처리 타이밍은 서로 다른,
    수신 장치.
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