JP5820840B2 - 半導体集積回路、情報処理装置及び画像形成装置 - Google Patents

Description

本発明は、半導体集積回路、情報処理装置及び画像形成装置に関し、特に、不要輻射に対処する技術に関する。

電磁妨害(ＥＭＩ:Electro-Magnetic Interference)とは、不要輻射と称される電子機器から放射される電磁波が原因で、機器に不具合(例えば、誤動作)が生じる現象である。不要輻射のレベルは、例えば、ＩＥＣ(International Electrotechnical Commission)やＣＩＳＰＲ(Comite international Special des Perturbations Radioelectriques)等の規格で定められている。

不要輻射に対処できる技術として、次の技術が提案されている。複数の回路ブロックと、これらの回路ブロックを動作させるクロックが通過する複数段の遅延素子と、を備える半導体集積回路において、回路ブロックに応じて、クロックが通過する遅延素子の数を異ならせることによって、複数の回路ブロックに供給されるクロックのタイミングを互いに異ならせている(例えば、特許文献１参照)。

特開２００４−１９２２０２号公報

上記先行技術では、遅延素子を用いており、以下の問題がある。遅延素子では、半導体集積回路の動作温度や半導体集積回路の製造時の半導体プロセスのばらつき等が原因で、遅延時間を一定値にすることができない。このため、半導体集積回路毎に不要輻射のレベルが異なり、半導体集積回路の中には、不要輻射のレベルが規格値を超えるものがある。また、複数の回路ブロックに供給されるクロックのタイミングを互いに大きく異ならせる場合、多段の遅延素子が必要となるので、回路規模が大きくなる。

上記先行技術は、一つの半導体集積回路(一つのＩＣチップ)において、不要輻射のレベルを抑える技術であり、情報処理装置が複数の半導体集積回路(複数のＩＣチップ)を備える場合、複数の半導体集積回路全体において、不要輻射のレベルを抑えることに関しては考慮されていない。

本発明は、複数の半導体集積回路の全体において、不要輻射のレベルを抑えることができる半導体集積回路、情報処理装置及び画像形成装置を提供することを目的とする。

上記目的を達成する本発明の一局面に係る半導体集積回路は、動作クロックを生成可能な半導体集積回路であって、前記半導体集積回路の識別情報を記憶する識別情報記憶部と、前記半導体集積回路の外部から前記半導体集積回路に入力される基準クロックを用いて、前記基準クロックの周波数より高い周波数を有する中間クロックを生成する中間クロック生成部と、前記中間クロックを用いて、前記基準クロックの周波数より高く、かつ前記中間クロックの周波数より低い周波数を有する前記動作クロックを、前記識別情報記憶部に記憶されている前記識別情報に応じて割り当てられたタイミングと同期させて生成する動作クロック生成部と、を備える。

本発明の一局面に係る半導体集積回路では、半導体集積回路の外部から半導体集積回路に入力される基準クロックを用いて、基準クロックの周波数より高い周波数を有する中間クロックを生成する。これにより、基準クロックの周波数として、比較的低い周波数を選択することができるので、半導体集積回路に基準クロックを伝送する配線からの不要輻射のレベルを抑えることができる。

そして、本発明の一局面では、基準クロックの周波数より高く、かつ中間クロックの周波数より低い周波数を有する動作クロックを、中間クロックを用いて生成するが、その際に、半導体集積回路の識別情報に応じて割り当てられたタイミングと同期させて動作クロックを生成する。

従って、本発明の一局面によれば、複数の半導体集積回路のそれぞれの動作クロックが生成されるタイミングを異ならせることができるので、複数の半導体集積回路の全体において、不要輻射のレベルを抑えることができる。

上記構成において、前記動作クロック生成部は、互いに生成されるタイミングが異なる複数の動作クロックを生成する複数クロック生成部と、前記複数クロック生成部によって生成された前記複数の動作クロックの中から前記識別情報記憶部に記憶されている前記識別情報に割り当てられた前記動作クロックを選択する動作クロック選択部と、を備える。

この構成は、動作クロック生成部をより具体化したものである。

上記構成において、前記動作クロック生成部は、前記中間クロックをカウントするカウンターを備え、前記カウンターのカウント値が予め定められた間隔で信号のレベルを切り換えることにより、前記動作クロックを生成し、前記識別情報記憶部に記憶されている前記識別情報に応じて前記動作クロックの生成が開始される前記カウント値を異ならせている。

この構成によれば、各半導体集積回路において、互いに生成されるタイミングが異なる複数の動作クロックを生成することなく、動作クロックを生成することができる。従って、動作クロックを生成する際の消費電力を下げることが可能となる。また、上記動作クロック選択部を設ける必要がなくなる。

上記目的を達成する本発明の他の局面に係る情報処理装置は、前記識別情報によって互いが区別される、上記半導体集積回路を複数備え、前記複数の半導体集積回路のそれぞれに備えられる前記動作クロック生成部は、互いに異なるタイミングで前記動作クロックを生成する。

本発明の他の局面に係る情報処理装置によれば、本発明の一局面で説明した理由により、複数の半導体集積回路のそれぞれの動作クロックが生成されるタイミングを異ならせることができるので、複数の半導体集積回路の全体において、不要輻射のレベルを抑えることができる。

上記構成において、前記複数の半導体集積回路のそれぞれは、予め定められた論理レベルに固定された信号端子と、前記複数の半導体集積回路のリセット時に、前記信号端子に入力されている信号を前記識別情報として前記識別情報記憶部に記憶させる識別情報設定部と、を備える。

この構成は、識別情報を識別情報記憶部に記憶させる手段の例である。

上記構成において、前記複数の半導体集積回路のリセット時以外、前記信号端子を前記識別情報の入力と異なる信号の入力又は出力に割り当てる制御部を備える。

この構成によれば、複数の半導体集積回路のリセット時以外は、信号端子を別の目的(例えば、スイッチが押下された際に生じるスイッチ信号の入力)で使用することができる。

上記目的を達成する本発明のさらに他の局面に係る画像形成装置は、上記情報処理装置と、画像形成装置の制御に用いられ、前記複数の半導体集積回路のそれぞれに接続された同じ構成を有する複数の負荷と、を備える。

画像形成装置は、用紙搬送モーターや用紙検知センサー等のように、同じ構成を有する複数の負荷を備える。同じ構成を有する複数の負荷を一つの半導体集積回路で処理すると、端子数が多い半導体集積回路(例えば、２００端子のＩＣチップ)が必要となり、コストが上がる。そこで、半導体集積回路のコストを下げるために、端子数が少ない複数の半導体集積回路(例えば、同じ構成を有する５０端子のＩＣチップを４つ)を用いて、同じ構成を有する複数の負荷を処理することが行われる。

本発明のさらに他の局面に係る画像形成装置によれば、本発明の一局面で説明した理由により、複数の半導体集積回路のそれぞれの動作クロックが生成されるタイミングを異ならせることができるので、複数の半導体集積回路において、不要輻射のレベルを抑えることができる。

本発明によれば、複数の半導体集積回路の全体において、不要輻射のレベルを抑えることができる。

本発明の一実施形態に係る画像形成装置の内部構造の概略を示す図である。 図１に示す画像形成装置の構成を示すブロック図である。 本実施形態に係る画像形成装置に備えられる情報処理装置の構成を示すブロック図である。 汎用入出力ポートのポート(１)及びポート(２)を、予め定められた論理レベルに固定する例を示す回路図である。 複数クロック生成部によって生成される複数の動作クロックを示すタイムチャートである。 本実施形態に係る画像形成装置に備えられる情報処理装置の変形例の構成を示すブロック図である。

以下、図面に基づいて本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る画像形成装置１の内部構造の概略を示す図である。画像形成装置１は、例えば、コピー、プリンター、スキャナー及びファクシミリの機能を有するデジタル複合機に適用することができる。画像形成装置１は、装置本体１００、装置本体１００の上に配置された原稿読取部２００、原稿読取部２００の上に配置された原稿給送部３００及び装置本体１００の上部前面に配置された操作部４００を備える。

原稿給送部３００は、自動原稿送り装置として機能し、原稿載置部３０１に置かれた複数枚の原稿を連続的に原稿読取部２００で読み取ることができるように送ることができる。

原稿読取部２００は、露光ランプ等を搭載したキャリッジ２０１、ガラス等の透明部材により構成された原稿台２０３、不図示のＣＣＤ(Charge Coupled Device)センサー及び原稿読取スリット２０５を備える。原稿台２０３に載置された原稿を読み取る場合、キャリッジ２０１を原稿台２０３の長手方向に移動させながらＣＣＤセンサーにより原稿を読み取る。これに対して、原稿給送部３００から給送された原稿を読み取る場合、キャリッジ２０１を原稿読取スリット２０５と対向する位置に移動させて、原稿給送部３００から送られてきた原稿を、原稿読取スリット２０５を通してＣＣＤセンサーにより読み取る。ＣＣＤセンサーは読み取った原稿を画像データとして出力する。

装置本体１００は、用紙貯留部１０１、画像形成部１０３及び定着部１０５を備える。用紙貯留部１０１は、装置本体１００の最下部に配置されており、用紙の束を貯留することができる用紙トレイ１０７を備える。用紙トレイ１０７に貯留された用紙の束において、最上位の用紙がピックアップローラー１０９の駆動により、用紙搬送路１１１へ向けて送出される。用紙は、用紙搬送路１１１を通って、画像形成部１０３へ搬送される。

画像形成部１０３は、搬送されてきた用紙にトナー画像を形成する。画像形成部１０３は、感光体ドラム１１３、露光部１１５、現像部１１７及び転写部１１９を備える。露光部１１５は、画像データ(原稿読取部２００から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等)に対応して変調された光を生成し、一様に帯電された感光体ドラム１１３の周面に照射する。これにより、感光体ドラム１１３の周面には、画像データに対応する静電潜像が形成される。この状態で感光体ドラム１１３の周面に現像部１１７からトナーを供給することにより、周面には画像データに対応するトナー画像が形成される。このトナー像は、転写部１１９によって先ほど説明した用紙貯留部１０１から搬送されてきた用紙に転写される。

トナー像が転写された用紙は、定着部１０５に送られる。定着部１０５において、トナー像と用紙に熱と圧力が加えられて、トナー像は用紙に定着される。用紙はスタックトレイ１２１又は排紙トレイ１２３に排紙される。

操作部４００は、操作キー部４０１と表示部４０３を備える。表示部４０３は、タッチパネル機能を有しており、ソフトキーを含む画面が表示される。ユーザーは、画面を見ながらソフトキーを操作することによって、コピー等の機能の実行に必要な設定等をする。

操作キー部４０１には、ハードキーからなる操作キーが設けられている。具体的には、スタートキー４０５、テンキー４０７、ストップキー４０９、リセットキー４１１、コピー、プリンター、スキャナー及びファクシミリを切り換えるための機能切換キー４１３等が設けられている。

スタートキー４０５は、コピー、ファクシミリ送信等の動作を開始させるキーである。テンキー４０７は、コピー部数、ファクシミリ番号等の数字を入力するキーである。ストップキー４０９は、コピー動作等を途中で中止させるキーである。リセットキー４１１は、設定された内容を初期設定状態に戻すキーである。

機能切換キー４１３は、コピーキー及び送信キー等を備えており、コピー機能、送信機能等を相互に切り替えるキーである。コピーキーを操作すれば、コピーの初期画面が表示部４０３に表示される。送信キーを操作すれば、ファクシミリ送信及びメール送信の初期画面が表示部４０３に表示される。

図２は、図１に示す画像形成装置１の構成を示すブロック図である。画像形成装置１は、装置本体１００、原稿読取部２００、原稿給送部３００、操作部４００、制御部５００及び通信部６００がバスによって相互に接続された構成を有する。装置本体１００、原稿読取部２００、原稿給送部３００及び操作部４００に関しては既に説明したので、説明を省略する。

制御部５００は、ＣＰＵ(Central Processing Unit)、ＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)及び画像メモリー等を備える。ＣＰＵは、画像形成装置１を動作させるために必要な制御を、装置本体１００等の画像形成装置１の上記構成要素に対して実行する。ＲＯＭは、画像形成装置１の動作の制御に必要なソフトウェアを記憶している。ＲＡＭは、ソフトウェアの実行時に発生するデータの一時的な記憶及びアプリケーションソフトの記憶等に利用される。画像メモリーは、画像データ(原稿読取部２００から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等)を一時的に記憶する。

通信部６００は、ファクシミリ通信部６０１及びネットワークＩ／Ｆ部６０３を備える。ファクシミリ通信部６０１は、相手先ファクシミリとの電話回線の接続を制御するＮＣＵ(Network Control Unit)及びファクシミリ通信用の信号を変復調する変復調回路を備える。ファクシミリ通信部６０１は、電話回線６０５に接続される。

ネットワークＩ／Ｆ部６０３は、ＬＡＮ(Local Area Network)６０７に接続される。ネットワークＩ／Ｆ部６０３は、ＬＡＮ６０７に接続されたパソコン等の端末装置との間で通信を実行するための通信インターフェイス回路である。

図３は、本実施形態に係る画像形成装置１に備えられる情報処理装置３の構成を示すブロック図である。情報処理装置３は、ＣＰＵ４及び４つのＩＣチップ５ａ，５ｂ，５ｃ，５ｄを備える。ＩＣチップ５ａ，５ｂ，５ｃ，５ｄを互いに区別する必要がなければ、ＩＣチップ５と記載する。各ＩＣチップは、半導体集積回路として機能する。

情報処理装置３は、４つの用紙搬送モーター６ａ，６ｂ，６ｃ，６ｄを制御する。用紙搬送モーター６ａ，６ｂ，６ｃ，６ｄを互いに区別する必要がなければ、用紙搬送モーター６と記載する。

４つの用紙搬送モーター６は、図１の用紙搬送路１１１に配置された複数の用紙搬送ローラー(不図示)を駆動するモーターである。４つの用紙搬送モーター６は、同じ構成を有する。

ＣＰＵ４は、図２の制御部５００に含まれ、マスターとして機能する。

４つのＩＣチップ５は、それぞれ、図２の制御部５００に含まれ、スレーブとして機能するＡＳＩＣ(Application Specific Integrated Circuit)である。４つのＩＣチップ５は、同じ構成を有する。

画像形成装置１は、用紙搬送モーター６や用紙検知センサー(不図示)等のように、同じ構成を有する複数の負荷を備える。同じ構成を有する複数の負荷を一つのＩＣチップ５で処理すると、端子数が多いＩＣチップ(例えば、２００端子のＩＣチップ)が必要となり、コストが上がる。そこで、ＩＣチップのコストを下げるために、本実施形態では、端子数が少ない複数のＩＣチップ(同じ構成を有する５０端子のＩＣチップ５を４つ)を用いて、同じ構成を有する複数の負荷を処理する。

ＩＣチップ５の数が４つを例に説明しているが、ＩＣチップ５の数は４つに限定されない。また、一つのＩＣチップ５で一つの用紙搬送モーター６を制御する例を説明しているが、一つのＩＣチップ５で複数の用紙搬送モーター６を制御してもよい。

４つのＩＣチップ５は、同じ構成を有するので、ＩＣチップ５ａを例にしてＩＣチップ５の構成を説明する。ＩＣチップ５ａは、クロック逓倍部７、動作クロック生成部８、識別情報記憶部９、識別情報設定部１０、入出力ポート１１及び汎用入出力ポート１２を備える。

クロック逓倍部７は、ＰＬＬ(Phase Locked Loop)逓倍回路であり、ＣＰＵ４から出力された基準クロックを用いて、基準クロックの周波数を逓倍した逓倍クロックを生成する。このようにクロック逓倍部７は、ＩＣチップ５ａの外部からＩＣチップ５ａに入力された基準クロックを用いて、基準クロックの周波数より高い周波数を有する中間クロックを生成する中間クロック生成部として機能する。

識別情報記憶部９は、ＩＣチップ５ａの識別情報を記憶する。本実施形態では、ＩＣチップ５ａに識別情報(００)が割り当てられ、ＩＣチップ５ｂに識別情報(０１)が割り当てられ、ＩＣチップ５ｃに識別情報(１０)が割り当てられ、ＩＣチップ５ｄに識別情報(１１)が割り当てられている。

動作クロック生成部８は、逓倍クロック(中間クロック)を用いて、基準クロックの周波数より高く、かつ逓倍クロックの周波数より低い周波数を有する動作クロックを、識別情報記憶部９に記憶されている識別情報に応じて割り当てられたタイミングと同期させて生成する。

動作クロック生成部８は、複数クロック生成部１３及び動作クロック選択部１４を備える。複数クロック生成部１３は、互いに生成されるタイミングが異なる４つの動作クロック０，１，２，３を生成する。動作クロック０，１，２，３は、周波数が同じであるが、位相が互いに異なる。動作クロック選択部１４は、複数クロック生成部１３によって生成された４つの動作クロック０，１，２，３の中から識別情報記憶部９に記憶されている識別情報に割り当てられた動作クロックを選択する。

本実施形態において、識別情報(００)には動作クロック０が割り当てられ、識別情報(０１)には動作クロック１が割り当てられ、識別情報(１０)には動作クロック２が割り当てられ、識別情報(１１)には動作クロック３が割り当てられている。従って、ＩＣチップ５ａでは動作クロック０が選択され、ＩＣチップ５ｂでは動作クロック１が選択され、ＩＣチップ５ｃでは動作クロック２が選択され、ＩＣチップ５ｄでは動作クロック３が選択される。

入出力ポート１１は、ＩＣチップ５ａが外部と接続するためのインターフェイスであり、図３には、用紙搬送モーター６ａに送る制御信号が出力されるポート、ＣＰＵ４から出力される基準クロックが入力されるポート、及び、ＣＰＵ４から出力されるＩＣチップ５ａのリセット信号が入力されるポートが示されている。

汎用入出力ポート１２は、ＧＰＩＯ(General Purpose Input/Output)と称され、ソフトウェアで任意に入出力を制御できるポート(端子)である。ＣＰＵ４から出力された信号が汎用入出力ポート１２に入力されたり、汎用入出力ポート１２から出力された信号がＣＰＵ４に入力されたりする。汎用入出力ポート１２は、信号端子として機能する。

汎用入出力ポート１２は複数のポートを含み、その中のポート(１)及びポート(２)は、予め定められた論理レベルに固定されている。識別情報設定部１０は、４つのＩＣチップ５のリセット時に、すなわち、ＣＰＵ４から４つのＩＣチップ５にリセット信号が送られた時、ポート(１)及びポート(２)に入力されている信号を識別情報として、識別情報記憶部９に記憶させる。なお、ポート(１)及びポート(２)のような論理レベルが固定されたポートを設けずに、４つのＩＣチップ５のリセット時に、ＣＰＵ４が４つのＩＣチップ５のそれぞれに識別情報を送って、識別情報記憶部９に記憶させてもよい。

ＩＣチップ５ａの汎用入出力ポート１２において、ポート(１)及びポート(２)は、それぞれＬレベルに固定されている。ＩＣチップ５ａの識別情報設定部１０は、４つのＩＣチップ５のリセット時に、ポート(１)に入力されているＬレベル信号「０」及びポート(２)に入力されているＬレベル信号「０」を識別情報として、ＩＣチップ５ａの識別情報記憶部９に記憶させる。

ＩＣチップ５ｂの汎用入出力ポート１２において、ポート(１)はＨレベルに固定され、ポート(２)はＬレベルに固定されている。ＩＣチップ５ｂの識別情報設定部１０は、４つのＩＣチップ５のリセット時に、ポート(１)に入力されているＨレベル信号「１」及びポート(２)に入力されているＬレベル信号「０」を識別情報として、ＩＣチップ５ｂの識別情報記憶部９に記憶させる。

ＩＣチップ５ｃの汎用入出力ポート１２において、ポート(１)はＬレベルに固定され、ポート(２)はＨレベルに固定されている。ＩＣチップ５ｃの識別情報設定部１０は、４つのＩＣチップ５のリセット時に、ポート(１)に入力されているＬレベル信号「０」及びポート(２)に入力されているＨレベル信号「１」を識別情報として、ＩＣチップ５ｃの識別情報記憶部９に記憶させる。

ＩＣチップ５ｄの汎用入出力ポート１２において、ポート(１)及びポート(２)は、それぞれＨレベルに固定されている。ＩＣチップ５ｄの識別情報設定部１０は、４つのＩＣチップ５のリセット時に、ポート(１)に入力されているＨレベル信号「１」及びポート(２)に入力されているＨレベル信号「１」を識別情報として、ＩＣチップ５ｄの識別情報記憶部９に記憶させる。

図４は、ポート(１)及びポート(２)を、予め定められた論理レベルに固定する例を示す回路図である。スイッチＳ１，Ｓ２，Ｓ４，Ｓ５は、非押下によってＬレベルの信号が流れ、押下によってＨレベルの信号が流れる。スイッチＳ３，Ｓ６，Ｓ７，Ｓ８は、非押下によってＨレベルの信号が流れ、押下によってＬレベルの信号が流れる。

図４の(Ａ)に示すスイッチの組み合わせは、ＩＣチップ５ａに適用される。ポート(１)にはスイッチＳ１が接続され、ポート(２)にはスイッチ２が接続される。スイッチＳ１が非押下の場合、ポート(１)に入力される信号はＬレベルに固定され、スイッチＳ２が非押下の場合、ポート(２)に入力される信号はＬレベルに固定される。

図４の(Ｂ)に示すスイッチの組み合わせは、ＩＣチップ５ｂに適用される。ポート(１)にはスイッチＳ３が接続され、ポート(２)にはスイッチ４が接続される。スイッチＳ３が非押下の場合、ポート(１)に入力される信号はＨレベルに固定され、スイッチＳ４が非押下の場合、ポート(２)に入力される信号はＬレベルに固定される。

図４の(Ｃ)に示すスイッチの組み合わせは、ＩＣチップ５ｃに適用される。ポート(１)にはスイッチＳ５が接続され、ポート(２)にはスイッチ６が接続される。スイッチＳ５が非押下の場合、ポート(１)に入力される信号はＬレベルに固定され、スイッチＳ６が非押下の場合、ポート(２)に入力される信号はＨレベルに固定される。

図４の(Ｄ)に示すスイッチの組み合わせは、ＩＣチップ５ｄに適用される。ポート(１)にはスイッチＳ７が接続され、ポート(２)にはスイッチ８が接続される。スイッチＳ７が非押下の場合、ポート(１)に入力される信号はＨレベルに固定され、スイッチＳ８が非押下の場合、ポート(２)に入力される信号はＨレベルに固定される。

以上のように、本実施形態によれば、予め定められた論理レベルに固定されたポート(信号端子)として、汎用入出力ポート１２のポート(１)及びポート(２)を用いる。ＣＰＵ４は、４つのＩＣチップ５のリセット時以外、ポート(１)及びポート(２)を識別情報の入力と異なる信号の入力又は出力に割り当てる(本実施形態では、スイッチが押下された際に生じるスイッチ信号の入力)。このため、４つのＩＣチップ５のリセット時以外は、４つのＩＣチップ５のポート(１)及びポート(２)を別の目的で使用することができる。

図５は、複数クロック生成部１３によって生成される４つの動作クロック０，１，２，３を示すタイムチャートである。これらの動作クロックは、ハイレベルとローレベルとが反転していてもよい。ＩＣチップ５ａを例にして、４つの動作クロック０，１，２，３の生成について図４及び図５を参照して説明する。ＣＰＵ４からのリセット信号が、ＩＣチップ５ａの入出力ポート１１を経由して、ＩＣチップ５ａに入力される。これにより、ＩＣチップ５ａのポート(１)及びポート(２)に入力されているＬレベルの信号が、識別情報(００)として、ＩＣチップ５ａの識別情報記憶部９に記憶されると共に、ＣＰＵ４からの基準クロックがＩＣチップ５ａの入出力ポート１１を経由して、ＩＣチップ５ａに入力される。

クロック逓倍部７は、基準クロックを用いて、基準クロックの周波数を逓倍した逓倍クロックを生成する。これにより、基準クロックの周波数として、比較的低い周波数を選択することができるので、ＩＣチップ５ａに基準クロックを伝送する配線からの不要輻射のレベルを抑えることができる。

動作クロック生成部８は、逓倍クロックをカウントするカウンター(不図示)を備え、カウンターのカウント値が予め定められた間隔で信号のレベルを切り換えることにより、動作クロックを生成する。詳しく説明すると、複数クロック生成部１３は、カウント数１で立ち上がり(立ち下がり)、４カウント毎に信号のレベルが切り替わる動作クロック０、カウント数２で立ち上がり(立ち下がり)、４カウント毎に信号のレベルが切り替わる動作クロック１、カウント数３で立ち上がり(立ち下がり)、４カウント毎に信号のレベルが切り替わる動作クロック２、カウント数４で立ち上がり(立ち下がり)、４カウント毎に信号のレベルが切り替わる動作クロック３をそれぞれ生成する。従って、複数クロック生成部１３によって生成される４つの動作クロック０〜３は、逓倍クロックよりも周波数が低く、逓倍クロックと同期し、互いに周波数が同じで位相が異なるクロックとなる。

他のＩＣチップ５ｂ，５ｃ，５ｄも同様にして、動作クロック０〜３を生成する。

ＩＣチップ５ａの識別情報記憶部９には、識別情報(００)が記憶されている。このため、動作クロック選択部１４によって動作クロック０が選択され、動作クロック生成部８から動作クロック０が出力される。この動作クロック０は、ＩＣチップ５ａに設けられた回路を動作させるクロックとして利用される。この回路には、用紙搬送モーター６ａを制御する回路が含まれる。

ＩＣチップ５ｂの識別情報記憶部９には、識別情報(０１)が記憶されている。このため、動作クロック選択部１４によって動作クロック１が選択され、動作クロック生成部８から動作クロック１が出力される。この動作クロック１は、ＩＣチップ５ｂに設けられた回路を動作させるクロックとして利用される。この回路には、用紙搬送モーター６ｂを制御する回路が含まれる。

ＩＣチップ５ｃの識別情報記憶部９には、識別情報(１０)が記憶されている。このため、動作クロック選択部１４によって動作クロック２が選択され、動作クロック生成部８から動作クロック２が出力される。この動作クロック２は、ＩＣチップ５ｃに設けられた回路を動作させるクロックとして利用される。この回路には、用紙搬送モーター６ｃを制御する回路が含まれる。

ＩＣチップ５ｄの識別情報記憶部９には、識別情報(１１)が記憶されている。このため、動作クロック選択部１４によって動作クロック３が選択され、動作クロック生成部８から動作クロック３が出力される。この動作クロック３は、ＩＣチップ５ｄに設けられた回路を動作させるクロックとして利用される。この回路には、用紙搬送モーター６ｄを制御する回路が含まれる。

本実施形態の主な効果を説明する。本実施形態では、各ＩＣチップ５において、ＩＣチップ５の外部からＩＣチップ５に入力される基準クロックを用いて、基準クロックの周波数より高い周波数を有する逓倍クロックを生成する。これにより、基準クロックの周波数として、比較的低い周波数を選択することができるので、各ＩＣチップ５に基準クロックを伝送する配線からの不要輻射のレベルを抑えることができる。

そして、本実施形態では、基準クロックの周波数より高く、かつ逓倍クロックの周波数より低い周波数を有する動作クロックを、逓倍クロックを用いて生成するが、その際に、各ＩＣチップ５の識別情報に応じて割り当てられたタイミングと同期させて動作クロックを生成する。これにより、互いに位相が異なる動作クロックが各ＩＣチップ５で生成される。すなわち、ＩＣチップ５ａの動作クロック生成部８は動作クロック０を出力し、ＩＣチップ５ｂの動作クロック生成部８は動作クロック１を出力し、ＩＣチップ５ｃの動作クロック生成部８は動作クロック２を出力し、ＩＣチップ５ｄの動作クロック生成部８は動作クロック３を出力する。

従って、本実施形態によれば、各ＩＣチップ５のそれぞれの動作クロックが生成されるタイミングを異ならせることができるので、４つのＩＣチップ５の全体において、不要輻射のレベルを抑えることができる。

本実施形態の変形例を説明する。図６は、本実施形態に係る画像形成装置１に備えられる情報処理装置３０の変形例の構成を示すブロック図である。図６において、図３に示す情報処理装置３と同じ要素については同一符号を付している。変形例に係る情報処理装置３０が図３に示す情報処理装置３と異なる点を中心に説明する。

変形例に係る情報処理装置３０の動作クロック生成部８は、逓倍クロックをカウントするカウンター(不図示)を備え、カウンターのカウント値が予め定められた間隔で信号のレベルを切り換えることにより、動作クロックを生成し、各ＩＣチップ５の識別情報記憶部９に記憶されている識別情報に応じて動作クロックの生成が開始されるカウント値を異ならせている。

変形例に係る情報処理装置３０が動作クロックを生成する動作を、図５を用いて具体的に説明する。動作クロック生成部８のカウンター(不図示)は、逓倍クロックの数をカウントする。識別情報記憶部９に識別情報(００)が記憶されている場合、動作クロック生成部８は、カウント数１で立ち上がり(立ち下がり)、４カウント毎に信号のレベルが切り替わる動作クロック０を生成し、他の動作クロックを生成しない。

識別情報記憶部９に識別情報(０１)が記憶されている場合、動作クロック生成部８は、カウント数２で立ち上がり(立ち下がり)、４カウント毎に信号のレベルが切り替わる動作クロック１を生成し、他の動作クロックを生成しない。

識別情報記憶部９に識別情報(１０)が記憶されている場合、動作クロック生成部８は、カウント数３で立ち上がり(立ち下がり)、４カウント毎に信号のレベルが切り替わる動作クロック２を生成し、他の動作クロックを生成しない。

識別情報記憶部９に識別情報(１１)が記憶されている場合、動作クロック生成部８は、カウント数４で立ち上がり(立ち下がり)、４カウント毎に信号のレベルが切り替わる動作クロック３を生成し、他の動作クロックを生成しない。

従って、図６に示すように、ＩＣチップ５ａの動作クロック生成部８は、動作クロック０を生成し、ＩＣチップ５ｂの動作クロック生成部８は、動作クロック１を生成し、ＩＣチップ５ｃの動作クロック生成部８は、動作クロック２を生成し、ＩＣチップ５ｄの動作クロック生成部８は、動作クロック３を生成する。

変形例によれば、各ＩＣチップ５において、互いに生成されるタイミングが異なる４つの動作クロック０，１，２，３を生成することなく、動作クロックを生成することができる。従って、動作クロックを生成する際の消費電力を下げることが可能となる。また、図３に示す動作クロック選択部１４を設ける必要がなくなる。

１ 画像形成装置
３，３０ 情報処理装置
５ａ，５ｂ，５ｃ，５ｄ ＩＣチップ(半導体集積回路)
７ クロック逓倍部(中間クロック生成部)
１２ 汎用入出力ポート(信号端子)
１４ 動作クロック選択部

Claims (7)

1. 動作クロックを生成可能な半導体集積回路であって、
   前記半導体集積回路の識別情報を記憶する識別情報記憶部と、
   前記半導体集積回路の外部から前記半導体集積回路に入力される基準クロックを用いて、前記基準クロックの周波数より高い周波数を有する中間クロックを生成する中間クロック生成部と、
   前記中間クロックを用いて、前記基準クロックの周波数より高く、かつ前記中間クロックの周波数より低い周波数を有する前記動作クロックを、前記識別情報記憶部に記憶されている前記識別情報に応じて割り当てられたタイミングと同期させて生成する動作クロック生成部と、を備え、
   前記動作クロック生成部は、前記中間クロックをカウントするカウンターを備え、前記カウンターのカウント値が予め定められた間隔で信号のレベルを切り換えることにより、前記動作クロックを生成し、前記識別情報記憶部に記憶されている前記識別情報に応じて前記動作クロックの生成が開始される前記カウント値を異ならせている、半導体集積回路。
2. 前記識別情報によって互いが区別される、請求項１に記載の半導体集積回路を複数備え、
   前記複数の半導体集積回路のそれぞれに備えられる前記動作クロック生成部は、互いに異なるタイミングで前記動作クロックを生成する情報処理装置。
3. 動作クロックを生成可能な半導体集積回路を備える情報処理装置であって、
   前記半導体集積回路は、
   前記半導体集積回路の識別情報を記憶する識別情報記憶部と、
   前記半導体集積回路の外部から前記半導体集積回路に入力される基準クロックを用いて、前記基準クロックの周波数より高い周波数を有する中間クロックを生成する中間クロック生成部と、
   前記中間クロックを用いて、前記基準クロックの周波数より高く、かつ前記中間クロックの周波数より低い周波数を有する前記動作クロックを、前記識別情報記憶部に記憶されている前記識別情報に応じて割り当てられたタイミングと同期させて生成する動作クロック生成部と、を備え、
   前記情報処理装置は、前記識別情報によって互いが区別される前記半導体集積回路を複数備え、
   前記複数の半導体集積回路のそれぞれに備えられる前記動作クロック生成部は、互いに異なるタイミングで前記動作クロックを生成する情報処理装置。
4. 前記動作クロック生成部は、
   互いに生成されるタイミングが異なる複数の動作クロックを生成する複数クロック生成部と、
   前記複数クロック生成部によって生成された前記複数の動作クロックの中から前記識別情報記憶部に記憶されている前記識別情報に割り当てられた前記動作クロックを選択する動作クロック選択部と、を備える請求項３に記載の情報処理装置。
5. 前記複数の半導体集積回路のそれぞれは、
   予め定められた論理レベルに固定された信号端子と、
   前記複数の半導体集積回路のリセット時に、前記信号端子に入力されている信号を前記識別情報として前記識別情報記憶部に記憶させる識別情報設定部と、を備える請求項２〜４のいずれか一項に記載の情報処理装置。
6. 前記複数の半導体集積回路のリセット時以外、前記信号端子を前記識別情報の入力と異なる信号の入力又は出力に割り当てる制御部を備える請求項５に記載の情報処理装置。
7. 請求項２〜６のいずれか一項に記載の情報処理装置と、
   画像形成装置の制御に用いられ、前記複数の半導体集積回路のそれぞれに接続された同じ構成を有する複数の負荷と、を備える画像形成装置。

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