以下、図面に基づいて本発明の実施形態を詳細に説明する。図1は、本発明の一実施形態に係る半導体装置を利用できる画像形成装置1の内部構造の概略を説明する説明図である。画像形成装置1は、例えば、コピー、プリンター、スキャナー及びファクシミリの機能を有するデジタル複合機に適用することができる。画像形成装置1は、装置本体100、装置本体100の上に配置された原稿読取部200、原稿読取部200の上に配置された原稿給送部300及び装置本体100の上部前面に配置された操作部400を備える。
原稿給送部300は、自動原稿送り装置として機能し、原稿載置部301に置かれた複数枚の原稿を連続的に原稿読取部200で読み取ることができるように送ることができる。
原稿読取部200は、露光ランプ等を搭載したキャリッジ201、ガラス等の透明部材により構成された原稿台203、不図示のCCD(Charge Coupled Device)センサー及び原稿読取スリット205を備える。原稿台203に載置された原稿を読み取る場合、キャリッジ201を原稿台203の長手方向に移動させながらCCDセンサーにより原稿を読み取る。これに対して、原稿給送部300から給送された原稿を読み取る場合、キャリッジ201を原稿読取スリット205と対向する位置に移動させて、原稿給送部300から送られてきた原稿を、原稿読取スリット205を通してCCDセンサーにより読み取る。CCDセンサーは読み取った原稿を画像データとして出力する。
装置本体100は、用紙貯留部101、画像形成部103及び定着部105を備える。用紙貯留部101は、装置本体100の最下部に配置されており、用紙の束を貯留することができる用紙トレイ107を備える。用紙トレイ107に貯留された用紙の束において、最上位の用紙がピックアップローラー109の駆動により、用紙搬送路111へ向けて送出される。用紙は、用紙搬送路111を通って、画像形成部103へ搬送される。
画像形成部103は、搬送されてきた用紙にトナー画像を形成する。画像形成部103は、感光体ドラム113、露光部115、現像部117及び転写部119を備える。露光部115は、画像データ(原稿読取部200から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等)に対応して変調された光を生成し、一様に帯電された感光体ドラム113の周面に照射する。これにより、感光体ドラム113の周面には、画像データに対応する静電潜像が形成される。この状態で感光体ドラム113の周面に現像部117からトナーを供給することにより、周面には画像データに対応するトナー画像が形成される。このトナー像は、転写部119によって先ほど説明した用紙貯留部101から搬送されてきた用紙に転写される。
トナー像が転写された用紙は、定着部105に送られる。定着部105において、トナー像と用紙に熱と圧力が加えられて、トナー像は用紙に定着される。用紙はスタックトレイ121又は排紙トレイ123に排紙される。
操作部400は、操作キー部401と表示部403を備える。表示部403は、タッチパネル機能を有しており、ソフトキーを含む画面が表示される。ユーザーは、画面を見ながらソフトキーを操作することによって、コピー等の機能の実行に必要な設定等をする。
操作キー部401には、ハードキーからなる操作キーが設けられている。具体的には、スタートキー405、テンキー407、ストップキー409、リセットキー411、コピー、プリンター、スキャナー及びファクシミリを切り換えるための機能切換キー413等が設けられている。
スタートキー405は、コピー、ファクシミリ送信等の動作を開始させるキーである。テンキー407は、コピー部数、ファクシミリ番号等の数字を入力するキーである。ストップキー409は、コピー動作等を途中で中止させるキーである。リセットキー411は、設定された内容を初期設定状態に戻すキーである。
機能切換キー413は、コピーキー及び送信キー等を備えており、コピー機能、送信機能等を相互に切り替えるキーである。コピーキーを操作すれば、コピーの初期画面が表示部403に表示される。送信キーを操作すれば、ファクシミリ送信及びメール送信の初期画面が表示部403に表示される。
図2は、図1に示す画像形成装置1の構成を示すブロック図である。画像形成装置1は、装置本体100、原稿読取部200、原稿給送部300、操作部400、制御部500及び通信部600がバスによって相互に接続された構成を有する。装置本体100、原稿読取部200、原稿給送部300及び操作部400に関しては既に説明したので、説明を省略する。
制御部500は、CPU(Central Processing Unit)、ROM(Read Only Memory)、RAM(Random Access Memory)及び画像メモリー等を備える。CPUは、画像形成装置1を動作させるために必要な制御を、装置本体100等の画像形成装置1の上記構成要素に対して実行する。ROMは、画像形成装置1の動作の制御に必要なソフトウェアを記憶している。RAMは、ソフトウェアの実行時に発生するデータの一時的な記憶及びアプリケーションソフトの記憶等に利用される。画像メモリーは、画像データ(原稿読取部200から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等)を一時的に記憶する。
制御部500は、機能ブロックとして、モード制御部501、電力制御部503、待受処理部505、出力処理部507、一致判定部509、及び、トリガー検知判定部511を備える。これらのブロックの詳細は後で説明する。
通信部600は、ファクシミリ通信部601及びネットワークI/F部603を備える。ファクシミリ通信部601は、相手先ファクシミリとの電話回線の接続を制御するNCU(Network Control Unit)及びファクシミリ通信用の信号を変復調する変復調回路を備える。ファクシミリ通信部601は、電話回線605に接続される。
ネットワークI/F部603は、LAN(Local Area Network)607に接続される。ネットワークI/F部603は、LAN607に接続されたパソコン等の端末装置との間で通信を実行するための通信インターフェイス回路である。
図3は、本実施形態に係る半導体装置10のハードウェア構成を示すブロック図である。半導体装置10は、制御部500(図2)に設けられており、入出力インターフェイス回路11、三つのASIC13a,13b,13c、CPU15、メインメモリー17、及び、これらが実装されるプリント基板19を備える。入出力インターフェイス回路11、三つのASIC13a,13b,13c、CPU15、及び、メインメモリー17は、プリント基板19に形成されたバス21によって接続されている。
入出力インターフェイス回路11は、半導体装置10と半導体装置10の外部の装置との間で、入出力される信号に対してインターフェイスとなる回路である。
三つのASIC13a,13b,13cは、それぞれ、半導体集積回路が形成された半導体チップであり、各種端子(入出力端子、電源端子、JTAG用の端子)、入出力インターフェイス部、論理コア部、及び、JTAG回路部を備える。ASIC13aを例にして、これらについて説明する。
図4は、ASIC13aの構成を示すブロック図である。ASIC13aは、入出力端子31、入出力インターフェイス部33、論理コア部35、JTAG回路部37、JTAG用の端子43,45,47,49、及び、電源端子51,53を備える。
入出力端子31は、複数あり、外部からASIC13aに信号が入力したり、ASIC13aから外部に信号が出力したりする端子である。
入出力インターフェイス部33は、複数の入出力端子31に入出力する信号に対して、外部と論理コア部35との間のインターフェイスとなる回路である。
論理コア部35は、回路部の例であり、ASIC13aが例えば、画像処理プロセッサーであれば、画像データを処理する論理回路である。論理コア部35は、通常電力モードにおいて動作する。すなわち、複数の入出力端子31のそれぞれに入力した信号が入出力インターフェイス部33を経由して論理コア部35に送られ、所定の処理がされ、所定の処理がされた信号は、入出力インターフェイス部33を経由して入出力端子31から外部へ送られる。なお、半導体集積回路がCPUの場合、CPUコアが回路部となる。
JTAG回路部37は、複数のセル39及びシフトレジスタ41を備える。複数のセル39は、複数の入出力端子31に対応して設けられており、対応する入出力端子31と接続されている。セル39は、バウンダリースキャンセルと称されたり、JTAGセルと称されたり、バウンダリースキャンレジスタと称されたりする。複数のセル39には、バウンダリースキャンテストにおいて、テストデータがそれぞれ格納される。
複数のセル39は、シリアルに接続されて、シフトレジスタ41が構成される。
JTAG用の端子として、TDI(Test Data Input)端子43、TDO(Test Data Output)端子45、TCK(Test Clock)端子47、及び、TMS(Test Mode Select)端子49がある。
TDI端子43は、シフトレジスタ41の入力と接続されている。TDI端子43には、バウンダリースキャンテストのテストデータであるTDI信号が入力する。TDO端子45は、シフトレジスタ41の出力と接続されており、バウンダリースキャンテストの結果であるTDO信号を出力する。TCK端子47には、JTAG回路部37で使用されるクロックであるTCK信号が入力する。TMS端子49には、バウンダリースキャンテストを制御する信号であるTMS信号が入力する。
電源端子として、コア電源端子51とIO電源端子53とがある。コア電源端子51は、論理コア部35の電源端子であり、ASIC13aの外部にあるコア電源Va(第1の電源)と接続されている。論理コア部35の電力は、コア電源Vaから供給される。IO電源端子53は、入出力インターフェイス部33及びJTAG回路部37の電源端子であり、ASICの外部にあるIO電源Vio(第2の電源)と接続されている。入出力インターフェイス部33及びJTAG回路部37の電力は、IO電源Vioから供給される。
図5は、三つのASIC13a,13b,13cの平面図である。三つのASIC13a,13b,13cのそれぞれのシフトレジスタ41は、デイジーチェーン接続(すなわち、JTAGチェーン接続)されている。詳しく説明すると、ASIC13aのTDI端子43とASIC13bのTDO端子45とが接続されており、ASIC13bのTDI端子43とASIC13cのTDO端子45とが接続されている。ASIC13aのTDO端子45及びASIC13cのTDI端子43は、図3のCPUに接続されている。
ASIC13aのコア電源端子51は、コア電源Va(第1の電源)と接続されている。ASIC13bのコア電源端子51は、コア電源Vb(第1の電源)と接続されている。ASIC13cのコア電源端子51は、コア電源Vc(第1の電源)と接続されている。このように、ASIC13aの論理コア部35、ASIC13bの論理コア部35、ASIC13cの論理コア部35には、それぞれ別々の電源から電力が供給される。
三つのASIC13a,13b,13cのそれぞれのIO電源端子53は、IO電源Vio(第2の電源)と接続されている。このように、ASIC13aの入出力インターフェイス部33及びJTAG回路部37、ASIC13bの入出力インターフェイス部33及びJTAG回路部37、並びに、ASIC13cの入出力インターフェイス部33及びJTAG回路部37には、共通の電源から電力が供給される。
セル39について詳しく説明する。セル39は、バウンダリースキャンテストの実行に必要が回路により構成される。図6は、セル39のブロック図である。セル39は、二つのマルチプレクサM1,M2、及び、二つのフリップフロップF1,F2を備える。
入出力端子31に入力した信号は、入出力インターフェイス部33(図4)を経由して、マルチプレクサM1,M2に入力する。マルチプレクサM2から出力した信号は、論理コア部35へ送られる。
マルチプレクサM1には、前段のセル39のフリップフロップF1から出力した信号が入力する。前段のセル39がシフトレジスタ41(図4)の最初の段のセル39の場合、TDI端子43に入力した信号が入力する。
マルチプレクサM1から出力した信号は、フリップフロップF1に送られ、保持される。
フリップフロップF1で保持されている信号は、フリップフロップF2及び後段のセル39のマルチプレクサM1に送られる。後段のセル39がシフトレジスタ41(図4)の最後の段のセル39の場合、フリップフロップF1で保持されている信号は、TDO端子45に送られる。
フリップフロップF2に送られた信号は、フリップフロップF2で保持される。フリップフロップF2で保持されている信号は、マルチプレクサM2に送られ、入力する。
図3に示すCPU15及びメインメモリー17によって、図2に示すモード制御部501、電力制御部503、待受処理部505、出力処理部507、一致判定部509、及び、トリガー検知判定部511が実現される。
モード制御部501は、通常電力モードと省電力モードとを選択して実行する。省電力モードは、通常電力モードよりも半導体装置10の消費電力が少ないモードである。
本実施形態において、通常電力モードは、画像形成装置1に対してジョブの実行命令がされるまで、画像形成装置1が待機するモード、及び、画像形成装置1に対してジョブの実行命令がされると、画像形成装置1がジョブを実行するモードである。また、本実施形態において、省電力モードは、画像形成装置1のスリープモードである。図4の入出力インターフェイス部33は、通常電力モードにおいて、論理コア部35に対して入力インターフェイスの機能を有し、かつ省電力モードにおいて、複数のセル39に対して入力インターフェイスの機能を有するインターフェイス部である。
電力制御部503は、通常電力モード及び省電力モードのいずれにおいても、図5に示すIO電源Vioを作動させる制御をする。これにより、通常電力モード及び省電力モードのいずれにおいても、IO電源Vioからの電力が三つのASIC13a,13b,13cの入出力インターフェイス部33及びJTAG回路部37に供給される。
電力制御部503は、通常電力モードにおいて、図5に示すコア電源Va,Vb,Vcを作動させる制御をする。これにより、通常電力モードにおいて、コア電源Vaからの電力がASIC13aの論理コア部35に供給され、コア電源Vbからの電力がASIC13bの論理コア部35に供給され、コア電源Vcからの電力がASIC13cの論理コア部35に供給される。
電力制御部503は、省電力モードにおいて、コア電源Va,Vb,Vcを作動させない制御をする。よって、省電力モードにおいて、三つのASIC13a,13b,13cの論理コア部35に電力が供給されない。これにより、半導体装置10の消費電力を下げている。
待受処理部505は、待受処理を実行する。待受処理は、省電力モードにおいて、図5に示す三つのASIC13a,13b,13cの入出力端子31のいずれかに信号が入力することを待ち受け、いずれかの入出力端子31に信号が入力した場合、その入出力端子31と接続されているセル39(対応するセル39)に、その信号を格納する処理である。言い換えれば、待受処理は、省電力モードにおいて、複数の入出力端子31のいずれかに信号が入力したとき、複数のセル39のうち、信号が入力した端子と対応するセル39に信号を格納させる処理を、三つのASIC13a,13b,13cのそれぞれに対して実行する処理である。
出力処理部507は、出力処理を実行する。出力処理は、三つのASIC13a,13b,13cのそれぞれの複数のセル39に格納されている信号で構成される列を、一つの信号列とし、省電力モードにおいて、この信号列を、デイジーチェーン接続されている三つのシフトレジスタ41から出力させる処理である。
図7は、三つのASIC13a,13b,13cの入出力端子31のいずれにも信号が入力されていない状態を示す三つのASIC13a,13b,13cの平面図である。セル39に格納されている信号のレベルを「L」で示す以外は、図5と同じである。セル39に格納されている信号とは、図6のフリップフロップF1で保持されている信号である。
図7において、セル39Aは、ASIC13aのシフトレジスタ41の最後の段を構成するセルである。セル39Bは、ASIC13aのシフトレジスタ41の最初の段を構成するセルである。セル39Cは、ASIC13bのシフトレジスタ41の最後の段を構成するセルである。セル39Dは、ASIC13bのシフトレジスタ41の最初の段を構成するセルである。セル39Eは、ASIC13cのシフトレジスタ41の最後の段を構成するセルである。セル39Fは、ASIC13cのシフトレジスタ41の最初の段を構成するセルである。
図7に示す状態で、デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列は、図8に示すように「LLL・・・LLLL・・・LLLL・・・L」、すなわち、全てLレベルの信号列である。この信号列を、初期信号列とする。
図9は、三つのASIC13a,13b,13cの入出力端子31のいずかに信号が入力された状態を示す三つのASIC13a,13b,13cの平面図である。セル39に格納されている信号のレベルを「L」や「H」で示す以外は、図5と同じである。三つのASIC13a,13b,13cの入出力端子31のうち、信号が入力した入出力端子31と接続されているセル39(39G)には、Lレベルの信号の替わりにHレベルの信号が格納される。この状態で、デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列は、図10に示すように、「LHL・・・LLLL・・・LLLL・・・L」となる。セル39Gに対応する信号がHレベルになっている。
省電力モードにおいて、待受処理と出力処理とが交互に繰り返して実行される。
一致判定部509は、デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列が、初期信号列と一致するか否かを判定する。初期信号列とは、前述したように、三つのASIC13a,13b,13cのそれぞれの複数の入出力端子31のいずれにも信号が入力されていない状態において、三つのASIC13a,13b,13cのそれぞれの複数のセル39に格納されている信号で構成される列である。一致判定部509には、初期信号列(本実施形態の場合は、全てLレベルの信号列)のデータが予め記憶されている。
トリガー検知判定部511は、デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列が初期信号列と一致すると判定された場合、省電力モードから通常電力モードに復帰させるトリガーが検知されていないと判定する。これに対して、トリガー検知判定部511は、デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列が初期信号列と一致しないと判定された場合、トリガーが検知されたと判定する。
次に、本実施形態に係る半導体装置10の動作を説明する。図11は、その動作を説明するフローチャートである。画像形成装置1が通常電力モードの状態から説明する(ステップS1)。通常電力モードの場合、図5に示す三つのASIC13a,13b,13cのセル39は、以下の動作を実行する。図12は、通常電力モードにおいて、セル39内の信号Sの流れを説明する説明図である。図12は、信号Sの流れを示す矢印以外は、図6と同じである。
入出力端子31に信号Sが入力した場合、その信号Sは、マルチプレクサM2を経由して、論理コア部35に送られる。これは、モード制御部501が、図5に示すTMS端子49を経由して送る信号とTCK端子47を経由して送る信号との組み合わせを用いて、マルチプレクサM1,M2及びフリップフロップF1,F2を制御することによって実現される。論理コア部35はその信号Sに対して所定の処理をする。
モード制御部501は、通常電力モードから省電力モードに移行する条件に該当するか判断する(ステップS2)。例えば、通常電力モードにおいて、画像形成装置1が使用されていない期間が予め定められた期間を超えると、通常電力モードから省電力モードに移行する条件に該当すると判断する。
モード制御部501は、通常電力モードから省電力モードに移行する条件に該当すると判断しない場合(ステップS2でNo)、通常電力モードを継続する(ステップS1)。
モード制御部501は、通常電力モードから省電力モードに移行する条件に該当すると判断した場合(ステップS2でYes)、通常電力モードから省電力モードに切り替える(ステップS3)。電力制御部503は、図5に示す三つのASIC13a,13b,13cのそれぞれの論理コア部35に電力を供給する制御から電力を供給しない制御に切り替える。
待受処理部505は、待受処理をする(ステップS4)。待受処理において、三つのASIC13a,13b,13cのそれぞれに備えられるセル39は、以下の動作を実行する。図13は、待受処理において、セル39内の信号Sの流れを説明する説明図である。図13は、信号Sの流れを示す矢印以外は、図6と同じである。
入出力端子31に信号Sが入力した場合、その信号Sは、マルチプレクサM1を経由して、フリップフロップF1に送られて、フリップフロップF1で保持される。これは、待受処理部505が、図5に示すTMS端子49を経由して送る信号とTCK端子47を経由して送る信号との組み合わせを用いて、マルチプレクサM1,M2及びフリップフロップF1,F2を制御することによって実現される。
出力処理部507は、待受処理が開始されてから予め定められた期間が経過したか判断する(ステップS5)。出力処理部507は、待受処理が開始されてから予め定められた期間が経過したと判断しない場合(ステップS5でNo)、出力処理をしない。従って、待受処理部505による待受処理が継続される(ステップS4)。
出力処理部507は、待受処理が開始されてから予め定められた期間が経過したと判断した場合(ステップS5でYes)、出力処理を実行する(ステップS6)。出力処理において、三つのASIC13a,13b,13cのセル39は、以下の動作を実行する。図14は、出力処理において、セル39内の信号Sの流れを説明する説明図である。図14は、信号Sの流れを示す矢印以外は、図6と同じである。
フリップフロップF1で保持されている信号Sは、後段のセル39に送られる。前段のセル39のフリップフロップF1から送られた信号Sは、マルチプレクサM1を経由して、フリップフロップF1に送られて、フリップフロップF1で保持される。これは、出力処理部507が、図5に示すTMS端子49を経由して送る信号とTCK端子47を経由して送る信号との組み合わせを用いて、マルチプレクサM1,M2及びフリップフロップF1,F2を制御することによって実現される。
この出力処理が各セル39で実行されることにより、三つのASIC13a,13b,13cのそれぞれの複数のセル39に格納されている信号を、一つの信号列とし、この信号列が、デイジーチェーン接続されているシフトレジスタ41から出力される。
一致判定部509は、シフトレジスタ41から出力された信号列が初期信号列と一致するか否かを判定する(ステップS7)。デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列が、図7に示す状態の場合、図8に示すように、全てLレベルの信号列であり、初期信号列と一致する。一方、デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列が、図9に示す状態の場合、図10に示すように、Hレベルの信号が含まれるので、初期信号列と一致しない。
電力制御部503は、信号列が初期信号列と一致すると判定された場合、三つのASIC13a,13b,13cのそれぞれの論理コア部35に対して、電力を供給しない制御を継続する(ステップS8)。そして、ステップS4へ戻る。
電力制御部503は、信号列が初期信号列と一致しないと判定された場合、三つのASIC13a,13b,13cのそれぞれの論理コア部35に対して、電力を供給しない制御から電力を供給する制御に切り替える(ステップS9)。そして、ステップS1に戻る。
本実施形態の具体的な適用例として、スリープモード中に、図1のスタートキー405が押下されたか否かの監視が挙げられる。スリープモード中に、スタートキー405が押下された場合、図5に示す三つのASIC13a,13b,13cのいずれかの入出力端子31に信号が入力されるようにする。これにより、スリープモード中にスタートキー405が押下されると、トリガー検知判定部511は、トリガーが検知されたと判定する。
本実施形態の主な効果を説明する。本実施形態によれば、省電力モードにおいて、三つのASIC13a,13b,13cのそれぞれの複数の入出力端子31のいずれかに信号が入力したとき、複数のセル39のうち、信号が入力した入出力端子31と対応するセル39に信号が格納される。三つのASIC13a,13b,13cのそれぞれの複数のセル39に格納されている信号で構成される列を、一つの信号列とし(図8、図10)、省電力モードにおいて、その信号列を、デイジーチェーン接続されている三つのシフトレジスタ41から出力させる処理をする。
三つのASIC13a,13b,13cのそれぞれの複数の入出力端子31のいずれにも信号が入力されていない状態において、三つのASIC13a,13b,13cのそれぞれの複数のセル39に格納されている信号で構成される列を、初期信号列とする(図8)。省電力モードにおいて、これらの入出力端子31のいずれかに信号が入力すると(図9のセル39G)、それによる信号列(図10)は、初期信号列と一致しない。
本実施形態に係る半導体装置10は、これを利用して、トリガーを検知する。すなわち、初期信号列と、デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列と、が一致すると判定された場合、省電力モードから通常電力モードに復帰させるトリガーが検知されていないと判定する。これに対して、初期信号列と、デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列と、が一致しないと判定された場合、トリガーが検知されたと判定する。よって、省電力モードにおいて、三つのASIC13a,13b,13cのそれぞれの複数の入出力端子31のいずれかに信号が入力すると、それをトリガーとして、省電力モードから通常電力モードに復帰させることができる。
以上の通り、本実施形態に係る半導体装置10によれば、省電力モードから通常電力モードに復帰させるトリガーを、JTAG回路部37を利用して検知できる。
また、本実施形態によれば、次の効果も有する。本実施形態では、通常電力モードにおいて、三つのASIC13a,13b,13cのそれぞれの論理コア部35に電力を供給する制御をする半導体装置10を前提とする。
このような半導体装置10では、省電力モードにおいて、三つのASIC13a,13b,13cのいずれかのASICの入出力端子31に信号が入力したとき、信号が入力したASICの論理コア部35のみに対して、電力を供給しない制御から電力を供給する制御に切り替えるのではい。図11のステップS9で説明したように、三つのASIC13a,13b,13cのそれぞれの論理コア部35に対して、電力を供給しない制御から電力を供給する制御に切り替える。
そこで、本実施形態によれば、省電力モードにおいて、デイジーチェーン接続されている三つのシフトレジスタ41から出力された信号列が、初期信号列と一致しない場合、言い換えれば、三つのASIC13a,13b,13cのいずれかのASICの入出力端子31に信号が入力した場合、トリガーが検知されと判断する。そして、信号が入力したASICを特定することなく、三つのASIC13a,13b,13cのそれぞれの論理コア部35に対して、電力を供給しない制御から電力を供給する制御に切り換える。
従って、本実施形態によれば、省電力モードにおいて、三つのASIC13a,13b,13cのいずれかのASICの入出力端子31に信号が入力したことを、簡易な構成で検知することができる。
本実施形態では、三つのASIC13a,13b,13c(複数の半導体集積回路)を例に説明したが、ASICが一つ(半導体集積回路が一つ)でも、本発明を適用できる。これを、図2及び図4を参照して簡単に説明する。
待受処理部505は、省電力モードにおいて、ASIC13aの複数の入出力端子31のいずれかに信号が入力したとき、複数のセル39のうち、信号が入力した端子と対応するセル39に信号を格納させる処理をする。
出力処理部507は、ASIC13aの複数のセル39のそれぞれに格納されている信号で構成される列を、一つの信号列とし、省電力モードのときに、その信号列を、シフトレジスタ41から出力させる処理をする。
複数の入出力端子31のいずれにも信号が入力されていない状態において、複数のセル39に格納されている信号で構成される信号の列を初期信号列とする。一致判定部509は、初期信号列とシフトレジスタ41から出力された信号列とが一致するか否かを判定する。
トリガー検知判定部511は、信号列が初期信号列と一致すると判定された場合、省電力モードから通常電力モードに復帰させるトリガーが検知されていないと判定し、信号列が初期信号列と一致しないと判定された場合、トリガーが検知されたと判定する。