JP2010206311A - クロック位相調整回路 - Google Patents
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Abstract
【課題】実装面積や消費電力を低減させることができるクロック位相調整回路を提供すること。
【解決手段】n個の第1の遅延素子15を多段に接続し、入力クロック信号INCLKをその周期の1/nずつ遅延させたクロック信号をそれぞれ出力するDLL回路2と、n個の第1の遅延素子15から出力されるクロック信号のうち1つのクロック信号を選択して出力する第1のセレクタ回路3と、この第1のセレクタ回路3から出力されるクロック信号CLK1を遅延させる遅延部4を備えている。遅延部4は、1又は複数の直列に接続された遅延回路20を有しており、この遅延回路20は、前段の遅延回路10に設けられた第1の遅延素子15の遅延量に対して1/2の遅延量を有する第2の遅延素子21と、入力されたクロック信号CLK1と第2の遅延素子21により遅延されたクロック信号のいずれかを選択して出力する第2のセレクタ回路22とを備える。
【選択図】図1
【解決手段】n個の第1の遅延素子15を多段に接続し、入力クロック信号INCLKをその周期の1/nずつ遅延させたクロック信号をそれぞれ出力するDLL回路2と、n個の第1の遅延素子15から出力されるクロック信号のうち1つのクロック信号を選択して出力する第1のセレクタ回路3と、この第1のセレクタ回路3から出力されるクロック信号CLK1を遅延させる遅延部4を備えている。遅延部4は、1又は複数の直列に接続された遅延回路20を有しており、この遅延回路20は、前段の遅延回路10に設けられた第1の遅延素子15の遅延量に対して1/2の遅延量を有する第2の遅延素子21と、入力されたクロック信号CLK1と第2の遅延素子21により遅延されたクロック信号のいずれかを選択して出力する第2のセレクタ回路22とを備える。
【選択図】図1
Description
本発明は、クロック位相調整回路に関し、さらに詳細には、DLL(Delay-Locked Loop)回路を用いたクロック位相調整回路に関する。
CCD(Charge Coupled Device)を備えた固体撮像装置などの電子機器では、クロック信号の位相を遅延させて出力するクロック位相調整回路が用いられている(例えば、特許文献1参照)。
図6に従来のクロック位相調整回路の構成を示す。同図に示すように、従来のクロック位相調整回路100は、DLL回路101と、セレクタ回路102とを備えている。
DLL回路101は、遅延回路110と、位相比較回路(PD)111と、チャージポンプ回路(CP)112と、ローパスフィルタ回路(LPF)113と、制御電圧生成回路114とを有して構成される。
遅延回路110は、遅延素子115−1〜115−64を直列に接続して構成されており、上記回路111〜114により、各遅延素子115の遅延量が入力クロック信号INCLKの周期の1/64となるように制御される。すなわち、この遅延回路110では、遅延分解能pが64となる。
各遅延素子115にはそれぞれタップTAP00〜TAP63が接続され、各タップTAP00〜TAP63から入力クロック信号INCLKの周期Taの1/nずつ遅延させたクロック信号(以下、遅延クロック信号とも呼ぶ)がそれぞれ出力される。
DLL回路101の各タップTAP00〜TAP63から出力されるクロック信号は、セレクタ回路102に入力され、所望の位相を選択するための制御信号TAPSELによっていずれか1つのクロック信号が選択されて出力される。
しかし、上記従来のクロック位相調整回路では、遅延素子をクロック信号の1周期Taに対して遅延分解能p(pは2以上の整数)分だけ直列に接続された回路構成となることから、遅延分解能pの増加に応じて実装面積及び消費電力が増加することになる。
すなわち、遅延分解能pの増加に従い遅延素子の数が増加することからクロック位相調整回路の実装面積が増加し、さらには、遅延素子の増加に伴いその出力負荷容量が増加するため消費電力が増加する。
しかも、遅延分解能p分の遅延クロック信号の出力に対して1つを選択出力させるセレクタ回路も遅延素子の数に応じて回路規模が決まってくることから、遅延素子の増加に伴いクロック位相調整回路の実装面積がさらに増加する。
そこで、本発明は、実装面積や消費電力を低減させることができるクロック位相調整回路を提供することを目的とする。
上記目的を達成するために、請求項1に記載の発明は、n個(nは2以上の整数)の第1の遅延素子を多段に接続し、入力クロック信号をその周期の1/nずつ遅延させる遅延回路により生成したn個のクロック信号をそれぞれ出力するDLL回路と、前記第1の遅延素子から出力されるクロック信号のうち1つのクロック信号を選択して出力する第1のセレクタ回路と、前記第1のセレクタ回路から出力されるクロック信号を遅延させる遅延部を備え、前記遅延部は、1又は複数の直列に接続された遅延回路を有しており、前記遅延回路は、当該遅延回路の前段の遅延回路に設けられた遅延素子の遅延量に対して、1/2の遅延量を有する第2の遅延素子と、前記入力されたクロック信号と前記第2の遅延素子により遅延されたクロック信号のいずれかを選択して出力する第2のセレクタ回路を有するクロック位相調整回路とした。
また、請求項2に記載の発明は、請求項1に記載のクロック位相調整回路において、前記第2の遅延素子は、制御電圧を入力するP型MOSトランジスタとN型MOSトランジスタのチャネル幅とチャネル長の比を、当該第2の遅延素子の遅延量と前記第1の遅延素子の遅延量との比に応じて設定したものである。
また、請求項3に記載の発明は、n個(nは2以上の整数)の第1の遅延素子を多段に接続し、入力クロック信号をその周期の1/nずつ遅延させて生成したクロック信号をそれぞれ出力するDLL回路と、前記第1の遅延素子から出力されるクロック信号のうち1つのクロック信号を選択して出力する第1のセレクタ回路と、前記第1の遅延素子の遅延量に対して、1/m(mは2以上の整数)の遅延量を有し、前記第1のセレクタ回路により選択されたクロック信号を遅延させる第2の遅延素子と、前記第2の遅延素子から出力されるクロック信号と前記第1のセレクタ回路により選択されたクロック信号とを選択的に出力する第2のセレクタ回路を備えたクロック位相調整回路とした。
また、請求項4に記載の発明は、請求項3に記載のクロック位相調整回路において、前記第2の遅延素子の遅延量に対して、1/k(kは2以上の整数)の遅延量を有し、前記第2のセレクタ回路により選択されたクロック信号を遅延させる第3の遅延素子と、前記第3の遅延素子から出力されるクロック信号と前記第2のセレクタ回路により選択されたクロック信号とを選択的に出力する第3のセレクタ回路を備えたものである。
また、請求項5に記載の発明は、請求項1〜4のいずれか1項に記載のクロック位相調整回路において、各前記遅延素子は入力される制御電圧によりその遅延量が可変である遅延素子であり、前記DLL回路には、前記n個の第1の遅延素子のうち最終段の遅延素子から出力される信号と前記入力クロック信号との位相比較結果に応じた電圧を生成する制御電圧生成回路を含み、前記制御電圧生成回路で生成された電圧を各前記遅延素子の制御電圧としたものである。
本発明によれば、クロック位相調整回路において遅延素子の素子数を大幅に低減して、回路規模の縮小を図ることができ、しかも、遅延素子の素子数の低減によりその出力負荷容量も低減することができることから、消費電力の低減も図ることができる。
本実施形態のクロック位相調整回路は、入力されるクロック信号を所定時間遅延させることで位相調整して出力する回路であり、携帯電話や固体撮像装置などの電子機器に用いられるものである。
このクロック位相調整回路は、クロック信号を入力して1/n(nは2以上の整数)ずつ位相をずらしたクロック信号を出力するDLL回路と、このDLL回路から出力されるクロック信号のうちいずれか1つを選択する第1のセレクタ回路とを備えている。
DLL回路は、n個の第1の遅延素子を多段に接続して構成されており、これらの第1の遅延素子により入力クロック信号をその周期の1/nずつ遅延させて生成したクロック信号をそれぞれ出力する。そして、第1のセレクタ回路は、これらn個の第1の遅延素子から出力されるクロック信号のうち1つのクロック信号を選択して出力するように構成される。
さらに、クロック位相調整回路には、第1のセレクタ回路から出力されるクロック信号を遅延させる遅延部を備えている。
この遅延部は、1又は複数の直列に接続された遅延回路を有しており、この遅延回路には、第2の遅延素子と第2のセレクタ回路とを有している。第2の遅延素子は、前段の遅延回路に設けられた遅延素子の遅延量に対して、1/2の遅延量を有しており、第2のセレクタ回路は遅延回路に入力されたクロック信号と第2の遅延素子により遅延されたクロック信号のいずれかを選択して出力する。なお、ここでの「遅延量」とはクロック信号を遅延させる時間を意味する。
このように、本実施形態のクロック位相調整回路では、異なる遅延量の第1の遅延素子と第2の遅延素子とによりクロック信号を遅延させるようにしているため、遅延分解能pの数だけの遅延素子が必要なく、実装面積や消費電力を低減させることができる。
例えば、遅延分解能pを64としたとき、1/16Taの遅延量を有する第1の遅延素子の数nを16とし、1/32Taの遅延量を有する第2の遅延素子を有する遅延回路と1/64Taの遅延量を有する第2の遅延素子を有する遅延回路とを直列に接続する。かかる構成により、入力されるクロック信号を1/64Ta〜1Taの間で1/64Ta刻みで遅延させたクロック信号を生成できる一方で、遅延素子は18個(=16+2)となり、遅延素子の数を大幅に低減することができる。なお、1/64Ta(=65/64Ta)の遅延は、n個の第1の遅延素子のうち最終段の遅延素子から出力されるクロック信号を第2の遅延素子で遅延することにより生成する。
また、遅延部の第2の遅延素子の遅延量を第1の遅延素子の遅延量の1/2とすることで、第1及び第2のセレクタ回路の制御を容易に行うことができる。例えば、遅延分解能pを64とし、上記のように第1の遅延素子の数を16とし、直列に接続した2つの遅延回路を設けた場合、第1のセレクタ回路に4ビットの制御信号を出力し、各第2のセレクタ回路にそれぞれ1ビットの制御信号を出力することで制御できる。
なお、遅延部の第2の遅延素子の遅延量を第1の遅延素子の遅延量の1/2としたが、これに限られず、1/3や1/4とするようにしてもよい。
以下、さらに本発明のクロック位相調整回路のいくつかの実施形態を具体的に説明する。なお、ここでは一例として遅延分解能pを64とした実施形態を説明するが、遅延分解能pは32、128或は256などであっても当然に適用可能である。
[1.第1実施形態]
まず、第1実施形態に係るクロック位相調整回路を図面を参照して具体的に説明する。図1は第1実施形態に係るクロック位相調整回路の構成を示す図、図2は図1に示す第1の遅延素子及び第2の遅延素子の構成を示す図である。
まず、第1実施形態に係るクロック位相調整回路を図面を参照して具体的に説明する。図1は第1実施形態に係るクロック位相調整回路の構成を示す図、図2は図1に示す第1の遅延素子及び第2の遅延素子の構成を示す図である。
図1に示すように、本実施形態に係るクロック位相調整回路1は、入力されるクロック信号INCLKを所定時間遅延させることで位相調整した出力クロック信号OUTCLKを出力する回路であり、DLL回路2と第1のセレクタ回路3と遅延部4とから構成される。
DLL回路2は、32個の第1の遅延素子15−1〜15―32を備えた遅延回路10を有しており、入力されるクロック信号INCLKをこのクロック信号の周期Taの1/32の時間ずつ遅延させた遅延クロック信号をそれぞれ出力する。すなわち、32個の第1の遅延素子15−1〜15―32によってクロック信号INCLKを1/32Taから32/32Taまでの間で1/32Taの時間ずつ遅延させた遅延クロック信号を生成してタップTAP00〜TAP31からそれぞれ出力する。なお、第1の遅延素子15−1〜15−32のうちいずれか又は全てを表すときに第1の遅延素子15と呼ぶことがある。
各第1の遅延素子15は、図2(a)に示すように、各2個のP型MOSトランジスタ及びN型MOSトランジスタがカスコード接続されたインバータ回路16,17が直列に接続されて形成されている。なお、P型MOSトランジスタQ2とN型MOSトランジスタQ3により第1の出力段,P型MOSトランジスタQ6とN型MOSトランジスタQ7により第2の出力段を構成する。
第1の遅延素子15には制御端子PV、NVを備えており、遅延量制御用トランジスタであるP型MOSトランジスタQ1,Q5及びN型MOSトランジスタQ4,Q8の各ゲートに接続されている。この制御端子PV、NVには制御電圧Vp,Vnが入力され、この制御電圧Vp,Vnのレベルに応じて第1の遅延素子15の遅延量(クロック信号を遅延させる時間)を調整可能としている。
DLL回路2は、この遅延回路10に加え、さらに位相比較回路(PD)11と、チャージポンプ回路(CP)12と、ローパスフィルタ回路(LPF)13と、制御電圧生成回路14とを有しており、これらの回路により遅延回路10の遅延量が適切に調整される。
位相比較回路11は、入力クロック信号INCLKと遅延回路10における最終段の第1の遅延素子15−64から出力されるクロック信号ACLKとを入力し、入力クロック信号INCLKとクロック信号ACLKとの位相差に応じた電圧を出力する。チャージポンプ回路12では位相比較回路11から出力される電圧による充放電を行い、ローパスフィルタ回路13により平滑されて高周波成分が除去される。制御電圧生成回路14ではローパスフィルタ回路13から出力される電圧に応じた制御電圧Vp,Vnを生成して遅延回路10へ出力する。
このようにDLL回路2では、入力クロック信号INCLKとクロック信号ACLKとの位相差に比例した平均電圧である制御電圧Vp,Vnを制御電圧生成回路14により発生させている。そして、位相比較回路11、チャージポンプ回路12及びローパスフィルタ回路13により、遅延回路10から出力されるクロック信号ACLKと入力クロック信号INCLKとの差が周期Taとなったときに制御電圧Vp,Vnの電圧がロックされて一定になる。これにより、遅延素子数に応じた遅延分解能の遅延回路が形成される。ここでは、遅延素子数は32であるため、遅延回路10の遅延分解能は32となる。
第1のセレクタ回路3は、5ビットセレクタであり、TAP00〜TAP31のそれぞれと接続された複数のスイッチが設けられている。これらのスイッチは、6ビットの制御信号TAPSELのうちの上位5ビットの制御信号に基づいて、いずれか1つのスイッチが短絡されて出力端子に接続される。すなわち、第1のセレクタ回路3は、上位5ビットの制御信号TAPSELに基づいて、遅延回路10における第1の遅延素子15−1〜15−32から出力される遅延クロック信号のいずれか1つを選択してクロック信号CLK1として出力する。
遅延部4は、6ビットの制御信号TAPSELのうち下位1ビットの制御信号に基づいて、クロック信号CLK1をそのまま出力するか1/64Taの遅延を施して出力するか選択して出力する遅延回路20を備えている。
この遅延回路20には、前段の遅延回路10における遅延素子15の遅延量に対して、1/2の遅延量を有する第2の遅延素子21を有しており、この第2の遅延素子21によりクロック信号CLK1に1/64Taの遅延を施して出力している。
第2の遅延素子21には、図2(b)に示すように、第1の遅延素子15と同様に、各2個のP型MOSトランジスタ及びN型MOSトランジスタがカスコード接続されたインバータ回路24,25が直列に接続されて形成され、制御端子PV、NVが設けられる。
この第2の遅延素子21は、遅延量制御用トランジスタとして機能させるP型MOSトランジスタとN型MOSトランジスタのチャネル幅とチャネル長の比(以下、アスペクト比とする)を、第1の遅延素子15の遅延量の比(ここでは2倍)に応じて設定している。
図2(b)に示す例では、第1の遅延素子15における遅延量調整用トランジスタQ1,Q4,Q5,Q8とそれぞれ同一のアスペクト比(W/L)のトランジスタをそれぞれ2個並列してアスペクト比を2倍にしている。なお、第2の遅延素子21のトランジスタQ11とQ21,Q14とQ24,Q15とQ25,Q18とQ28がそれぞれ、第1の遅延素子15のトランジスタQ1,Q4,Q5,Q8に対応し、これらのトランジスタのアスペクト比を全て同一としている。
このように第2の遅延素子21において遅延量制御用トランジスタのアスペクト比を第1の遅延素子15に対して2倍にしており、これにより第2の遅延素子21内の出力段の時定数を第1の遅延素子15内の出力段の時定数の2倍にしている。その結果、ロック時の制御電圧Vp,Vnに対して、第2の遅延素子21の遅延量が第1の遅延素子15の遅延量の1/2となる。
このようにアスペクト比を変更することにより第1の遅延素子15及び第2の遅延素子21を形成して、なおかつ各遅延素子に対して、共通のロック時の制御電圧Vp,Vnを供給していることから、遅延量制御用トランジスタ間の特性のバラツキを低減して温度変動や電源変動などに対して遅延量を安定させることができる。
以上のように構成されたクロック位相調整回路1において、入力クロック信号INCLKを45/64Taだけ遅延させて出力するときの動作について具体的に説明する。
入力クロック信号INCLKを45/64Taだけ遅延させるために、6ビットの制御信号TAPSELのデータとして、「101101」のデータを外部の制御装置から入力する。
第1のセレクタ回路3では、6ビットの制御信号TAPSELのうち上位5ビット「10110」に基づいて、第1の遅延素子15−22に接続されたTAP21から入力される遅延クロック信号を選択して、クロック信号CLK1として出力する。このTAP21から出力されるクロック信号CLK1は入力クロック信号INCLKを22/32Taだけ遅延させたクロック信号である。
第2のセレクタ回路22は、6ビットの制御信号TAPSELのうち下位1ビットが「1」であるため、第2の遅延素子21によりさらに遅延させたクロック信号を選択してクロック信号CLK2として出力する。第2の遅延素子21は入力されるクロック信号CLK1を1/64Taだけ遅延させる遅延素子であり、第1のセレクタ回路3から出力されるクロック信号CLK1が1/64Taだけ遅延されてクロック信号CLK2として出力される。ここでは、クロック信号CLK1は入力クロック信号INCLKを22/32Taだけ遅延させた信号であり、このクロック信号CLK1が1/64Taだけ遅延される。従って、クロック信号CLK2は入力クロック信号INCLKを45/64Taだけ遅延させたクロック信号となる。このクロック信号CLK2がクロック位相調整回路1で位相調整をした出力クロック信号OUTCLKとなる。
以上のように、第1実施形態のクロック位相調整回路1では、遅延分解能pを64としつつも、この遅延分解能pよりも大幅に少ない数の遅延素子(32個の遅延素子15−1〜15−32と1個の遅延素子21)により構成でき、実装面積や消費電力を低減できる。
[2.第2実施形態]
次に、第2実施形態に係るクロック位相調整回路を図面を参照して具体的に説明する。図3は第2実施形態に係るクロック位相調整回路の構成を示す図、図4は図3に示す第2の遅延素子の構成を示す図である。
次に、第2実施形態に係るクロック位相調整回路を図面を参照して具体的に説明する。図3は第2実施形態に係るクロック位相調整回路の構成を示す図、図4は図3に示す第2の遅延素子の構成を示す図である。
上記第1実施形態では、DLL回路2の遅延回路10において32個の遅延素子15を用い、1つの遅延部4で1つの遅延素子21を用いたが、本第2実施形態では、遅延回路で8個の遅延素子を用い、3つの遅延部で3つの遅延素子を用いる。
かかる構成とすることで、第2実施形態のクロック位相調整回路は、第1実施形態に比べて遅延素子をさらに削減することができ、実装面積や消費電力をさらに低減することができる。
図3に示すように、第2実施形態のクロック位相調整回路1’は、DLL回路2’と、第1のセレクタ回路3’と、遅延部4’とを備えている。
DLL回路2’は、8つの第1の遅延素子15’−1〜15’−8が直列接続された遅延回路10’を有しており、各遅延素子15’は第1実施形態の遅延素子15と遅延量を除き同様の構成(ここでは、説明の便宜上図2(a)と同一構成とする)である。各遅延素子15’は入力クロック信号INCLKの周期Taの1/8を遅延させる遅延素子であり、これら第1の遅延素子15’−1〜15’−8により入力クロック信号INCLKをその周期Taの1/8の時間ずつ遅延させて生成したクロック信号が出力される。なお、その他の部分については、第1実施形態のDLL回路2と同様の構成である。また、第1の遅延素子15’−1〜15’−8のうちいずれか又は全てを表すときに第1の遅延素子15’と呼ぶことがある。
第1のセレクタ回路3’は、3ビットセレクタであり、TAP00〜TAP07のそれぞれと接続された複数のスイッチが設けられている。これらのスイッチは、6ビットの制御信号TAPSELのうちの上位3ビットの制御信号に基づいて、いずれか1つのスイッチが短絡されて出力端子に接続される。すなわち、第1のセレクタ回路3は、上位3ビットの制御信号TAPSELに基づいて、遅延回路10’における第1の遅延素子15’−1〜15’−8から出力される遅延クロック信号のいずれか1つを選択してクロック信号CLK1として出力する。
遅延部4’は、複数の直列に接続された遅延回路20a〜20cを有している。そして、遅延回路20aによりクロック信号CLK1を1/16Ta遅延させ、遅延回路20bによりさらに1/32Ta遅延させ、遅延回路20cによりさらに1/64Ta遅延させることができるように構成される。かかる構成により、遅延部4’は、クロック信号CLK1を1/64Ta〜1/16Taまで1/64Ta刻みで遅延させることができる。
各遅延回路20a,20b,20cは、それぞれ前段の遅延回路10'に設けられた遅延素子15'の遅延量に対して、1/2,1/4,1/8の遅延量を有する第2の遅延素子21a,21b,21cを有し、さらにそれぞれ第2のセレクタ回路22a,20b,22cを備える。
すなわち、遅延回路20aは、前段の遅延回路10’における遅延素子15’の遅延量に対して、1/2の遅延量を有する第2の遅延素子21aを有し、この第2の遅延素子21aによりクロック信号CLK1を1/16Taだけ遅延させて出力する。そして、第2のセレクタ回路22aによってクロック信号CLK1かこのクロック信号CLK1を1/16Taだけ遅延させたクロック信号を選択してクロック信号CLK2として出力する。
第2の遅延素子21aは、第1実施形態における第2の遅延素子21と同様の構成であり(図2(b)参照)、その遅延量調整用トランジスタのアスペクト比は第1の遅延素子15’の遅延量調整用トランジスタに対して2倍にしている。これにより、ロック時の制御電圧Vp,Vnに対して、第2の遅延素子21aの遅延量を第1の遅延素子15’の遅延量の1/2としている。
また遅延回路20bは、前段の遅延回路20aにおける遅延素子21aの遅延量に対して、1/2の遅延量を有する第2の遅延素子21bを有し、入力されるクロック信号CLK2を第2の遅延素子21bにより1/32Taだけ遅延させて出力する。そして、第2のセレクタ回路22bによってクロック信号CLK2かこのクロック信号CLK2を1/32Taだけ遅延させたクロック信号を選択してクロック信号CLK3として出力する。
第2の遅延素子21bは、遅延量調整用トランジスタのアスペクト比を第1の遅延素子15’の遅延量調整用トランジスタのアスペクト比に対して4倍にしている(図4(a)参照)。これにより、ロック時の制御電圧Vp,Vnに対して、第2の遅延素子21bの遅延量を第2の遅延素子21aの遅延量の1/2(第1の遅延素子15’の遅延量の1/4)としている。
また遅延回路20cは、前段の遅延回路20bにおける遅延素子21bの遅延量に対して、1/2の遅延量を有する第2の遅延素子21cを有し、入力されるクロック信号CLK3を第2の遅延素子21cにより1/64Taだけ遅延させて出力する。そして、第2のセレクタ回路22cによってクロック信号CLK3かこのクロック信号CLK3を1/64Taだけ遅延させたクロック信号を選択してクロック信号CLK4として出力する。
第2の遅延素子21cは、遅延量調整用トランジスタのアスペクト比を第1の遅延素子15’の遅延量調整用トランジスタのアスペクト比に対して8倍にしている(図4(b)参照)。これにより、ロック時の制御電圧Vp,Vnに対して、第2の遅延素子21cの遅延量を第2の遅延素子21bの遅延量の1/2(第1の遅延素子15’の遅延量の1/8)としている。
以上のように、クロック位相調整回路1’では、遅延部4’に設けた遅延回路20a〜20cにより、クロック信号CLK1を1/64Ta〜1Taまで1/64Ta刻みで遅延量を調整可能としており、遅延素子の大幅な低減を図って実装面積及び消費電力を低減している。
また、アスペクト比を変更することにより第1の遅延素子15’及び第2の遅延素子21a〜21cを形成して、なおかつ各遅延素子に対して、共通のロック時の制御電圧Vp,Vnを供給しており、遅延量制御用トランジスタ間の特性のバラツキを低減して温度変動や電源変動などに対して遅延量を安定させている。
以上のように構成されたクロック位相調整回路1’において、入力クロック信号INCLKを45/64Taだけ遅延させるときの動作について具体的に説明する。
入力クロック信号INCLKを45/64Taだけ遅延させるために、6ビットの制御信号TAPSELのデータとして、「101101」のデータを外部の制御装置から入力する。
第1のセレクタ回路3’では、6ビットの制御信号TAPSELのうち上位3ビット「101」に基づいて、第1の遅延素子15’−5に接続されたTAP04から入力される遅延クロック信号を選択して、クロック信号CLK1として出力する。このTAP04から出力されるクロック信号CLK1は入力クロック信号INCLKを5/8Taだけ遅延させたクロック信号である。
第2のセレクタ回路22aでは、6ビットの制御信号TAPSELのうち下位3ビット目が「1」であるため、第2のセレクタ回路22aによりクロック信号CLK1を第2の遅延素子21aによりさらに1/16Taだけ遅延させたクロック信号を選択する。第2のセレクタ回路22aは選択したクロック信号をクロック信号CLK2として出力する。このクロック信号CLK2は、入力クロック信号INCLKを11/16Taだけ遅延したクロック信号である。
次の第2のセレクタ回路22bでは、6ビットの制御信号TAPSELのうち下位2ビット目が「0」であるため、第2のセレクタ回路22bによりクロック信号CLK2を選択してクロック信号CLK3として出力する。このクロック信号CLK3は、クロック信号CLK2と同様に、入力クロック信号INCLKを11/16Taだけ遅延したクロック信号である。
次の第2のセレクタ回路22cでは、6ビットの制御信号TAPSELのうち下位1ビット目が「1」であるため、第2のセレクタ回路22cによりクロック信号CLK3を第2の遅延素子21cによりさらに1/64Taだけ遅延させたクロック信号を選択する。第2のセレクタ回路22aは選択したクロック信号をクロック信号CLK4として出力する。このクロック信号CLK4は、入力クロック信号INCLKを45/64Taだけ遅延したクロック信号である。このクロック信号CLK4がクロック位相調整回路1’で位相調整をした出力クロック信号OUTCLKとなる。
以上のように、第2実施形態のクロック位相調整回路1’では、遅延分解能pを64としつつも、この遅延分解能pよりも大幅に少ない数の遅延素子(8個の遅延素子15’−1〜15’−8と3個の遅延素子21a〜21c)により構成できる。従って、実装面積や消費電力を低減したクロック位相調整回路を提供することができる。
[3.その他の実施形態]
上述の実施形態では、遅延部の遅延回路を1つ又は3つとした例を説明したが、4つ以上設けることによりさらに遅延素子の数を低減することができ、実装面積や消費電力を低減することができる。また、勿論、遅延部の遅延回路を2つとしてもよい。
上述の実施形態では、遅延部の遅延回路を1つ又は3つとした例を説明したが、4つ以上設けることによりさらに遅延素子の数を低減することができ、実装面積や消費電力を低減することができる。また、勿論、遅延部の遅延回路を2つとしてもよい。
また、上述の実施形態では、遅延部4,4’の遅延回路20,20a〜20cにそれぞれ1つの遅延素子21,21a〜21cを設けることとしたが、これに限られない。
例えば、図5に示すように、前段の遅延回路10”における第1の遅延素子15”−1〜15”−16の遅延量に対して1/4の遅延量となる遅延素子21dを第2の遅延素子として設けるようにしてもよい。この場合、遅延素子21dで遅延させないクロック信号、1つの遅延素子21dで遅延させたクロック信号、2つの遅延素子21dで遅延させたクロック信号、3つの遅延素子21dで遅延させたクロック信号のいずれかを第2のセレクタ回路22”で選択する。
なお、前段の遅延回路10”における第1の遅延素子15”の遅延量に対して1/3や1/5の遅延量となる遅延素子21dを設けてもよく、所望の位相のクロック信号を取得するために適切な組み合わせでクロック位相調整回路を構成することが可能となる。
また、上述の実施形態では、n個の第1の遅延素子で遅延させて生成したクロック信号のうち1つのクロック信号を選択するようにしたが、これに限られない。例えば、第1のセレクタ回路に、n−1個の第1の遅延素子(例えば、第1の遅延素子15−1〜15−31,15’−1〜15’−7,15”−1〜15”−15)から出力されるクロック信号と、入力クロック信号INCLKとを入力し、これらのクロック信号のうち1つのクロック信号を第1のセレクタ回路により選択するようにしてもよい。
以上のように本実施形態に係るクロック位相調整回路では、n個(nは2以上の整数)の第1の遅延素子(例えば、第1の遅延素子15−1〜15−32,15’−1〜15’−8,15”−1〜15”−16)を多段に接続し、入力クロック信号(例えば、入力クロック信号INCLK)をその周期の1/nずつ遅延させて生成したクロック信号をそれぞれ出力するDLL回路(例えば、DLL回路2,2’,2”)と、入力クロック信号(例えば、入力クロック信号INCLK)や第1の遅延素子から出力されるクロック信号のうち1つのクロック信号を選択して出力する第1のセレクタ回路(例えば、第1のセレクタ回路3,3’,3”)と、第1の遅延素子の遅延量に対して、1/m(mは2以上の整数)の遅延量を有し、第1のセレクタ回路により選択されたクロック信号を遅延させる第2の遅延素子(例えば、遅延素子21,21a,21d)と、第2の遅延素子から出力されるクロック信号と第1のセレクタ回路により選択されたクロック信号とを選択的に出力する第2のセレクタ回路(例えば、第2のセレクタ回路22,22a,22”)とを備えている。
従って、クロック位相調整回路を遅延分解能pよりも大幅に少ない数の遅延素子により構成でき、実装面積や消費電力を低減することができる。
また、第2の遅延素子(例えば、遅延素子21a)の遅延量に対して、1/k(kは2以上の整数)の遅延量を有し、第2のセレクタ回路(例えば、第2のセレクタ回路22a)により選択されたクロック信号を遅延させる第3の遅延素子(例えば、遅延素子21b)と、第3の遅延素子から出力されるクロック信号と第2のセレクタ回路により選択されたクロック信号とを選択的に出力する第3のセレクタ回路(例えば、第2のセレクタ回路22b)とを備えている。
このように構成することで、クロック位相調整回路をさらに少ない数の遅延素子により構成でき、実装面積や消費電力を低減することができる。
また、アスペクト比を変更することにより遅延素子(例えば、第1の遅延素子15,15’,15”、第2の遅延素子21,21a〜21d)の遅延量制御用トランジスタを形成している。さらに、この遅延素子は入力される制御電圧によりその遅延量が可変である遅延素子であり、DLL回路(例えば、DLL回路2,2’,2”)には、n個の第1の遅延素子(例えば、第1の遅延素子15,15’,15”)のうち最終段の遅延素子から出力される信号と入力クロック信号(例えば、入力クロック信号INCLK)との位相比較結果に応じた電圧を生成する制御電圧生成回路(例えば、制御電圧生成回路14)を含んでおり、この制御電圧生成回路で生成された電圧を各遅延素子の制御電圧としている。
このようにすることで、遅延量制御用トランジスタ間の特性のバラツキを低減して温度変動や電源変動などに対して遅延量を安定させることができ、さらに、各遅延素子の制御を容易に行うことができる。
上述のクロック位相調整回路は、例えば固体撮像装置において、CCD(Charge Coupled Device)などの固体撮像素子を駆動させるための駆動信号を生成するためにタイミングジェネレータに用いることができる。このタイミングジェネレータで生成する各種の駆動信号は、各信号の位相が画質に影響するために所定の位相関係を有する駆動信号を精度よく生成する必要がある。そこで、タイミングジェネレータにおける駆動信号の生成において、上述のクロック位相調整回路の出力を利用してフィードバック制御を行い所定の位相関係やディレイ・デューティを有する駆動信号を生成する。
なお、本実施形態のクロック位相調整回路は固体撮像装置に限らず、液晶表示装置や半導体記憶装置などにも用いることができる。
本発明に係る実施の一形態について具体的に説明したが、本発明は、上述した実施の形態に限定されるものでなく、本発明の技術的思想に基づく各種の変形は可能である。
1,1’,1” クロック位相調整回路
2,2’,2” DLL回路
3,3’,3” 第1のセレクタ回路
4,4’,4” 遅延部
10,10’,10” 遅延回路
11 位相比較回路
12 チャージポンプ回路
13 ローパスフィルタ回路
14 制御電圧生成回路
15−1〜15−32,15’−1〜15’−8,15”−1〜15”−16 第1の遅延素子
20,20a〜20c,20” 遅延回路
21,21a〜21d 第2の遅延素子
22,22a〜22c,22” 第2のセレクタ回路
2,2’,2” DLL回路
3,3’,3” 第1のセレクタ回路
4,4’,4” 遅延部
10,10’,10” 遅延回路
11 位相比較回路
12 チャージポンプ回路
13 ローパスフィルタ回路
14 制御電圧生成回路
15−1〜15−32,15’−1〜15’−8,15”−1〜15”−16 第1の遅延素子
20,20a〜20c,20” 遅延回路
21,21a〜21d 第2の遅延素子
22,22a〜22c,22” 第2のセレクタ回路
Claims (5)
- n個(nは2以上の整数)の第1の遅延素子を多段に接続し、入力クロック信号をその周期の1/nずつ遅延させる遅延回路により生成したn個のクロック信号をそれぞれ出力するDLL回路と、
前記第1の遅延素子から出力されるクロック信号のうち1つのクロック信号を選択して出力する第1のセレクタ回路と、
前記第1のセレクタ回路から出力されるクロック信号を遅延させる遅延部を備え、
前記遅延部は、1又は複数の直列に接続された遅延回路を有しており、
前記遅延回路は、当該遅延回路の前段の遅延回路に設けられた遅延素子の遅延量に対して、1/2の遅延量を有する第2の遅延素子と、
前記入力されたクロック信号と前記第2の遅延素子により遅延されたクロック信号のいずれかを選択して出力する第2のセレクタ回路を有するクロック位相調整回路。 - 前記第2の遅延素子は、制御電圧を入力するP型MOSトランジスタとN型MOSトランジスタのチャネル幅とチャネル長の比を、当該第2の遅延素子の遅延量と前記第1の遅延素子の遅延量との比に応じて設定した請求項1に記載のクロック位相調整回路。
- n個(nは2以上の整数)の第1の遅延素子を多段に接続し、入力クロック信号をその周期の1/nずつ遅延させて生成したクロック信号をそれぞれ出力するDLL回路と、
前記第1の遅延素子から出力されるクロック信号のうち1つのクロック信号を選択して出力する第1のセレクタ回路と、
前記第1の遅延素子の遅延量に対して、1/m(mは2以上の整数)の遅延量を有し、前記第1のセレクタ回路により選択されたクロック信号を遅延させる第2の遅延素子と、
前記第2の遅延素子から出力されるクロック信号と前記第1のセレクタ回路により選択されたクロック信号とを選択的に出力する第2のセレクタ回路を備えたクロック位相調整回路。 - 前記第2の遅延素子の遅延量に対して、1/k(kは2以上の整数)の遅延量を有し、前記第2のセレクタ回路により選択されたクロック信号を遅延させる第3の遅延素子と、
前記第3の遅延素子から出力されるクロック信号と前記第2のセレクタ回路により選択されたクロック信号とを選択的に出力する第3のセレクタ回路を備えた請求項3に記載のクロック位相調整回路。 - 各前記遅延素子は入力される制御電圧によりその遅延量が可変である遅延素子であり、
前記DLL回路には、前記n個の第1の遅延素子のうち最終段の遅延素子から出力される信号と前記入力クロック信号との位相比較結果に応じた電圧を生成する制御電圧生成回路を含み、
前記制御電圧生成回路で生成された電圧を各前記遅延素子の制御電圧とした請求項1〜4のいずれか1項に記載のクロック位相調整回路。
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JP2009047156A JP2010206311A (ja) | 2009-02-27 | 2009-02-27 | クロック位相調整回路 |
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JP2009047156A JP2010206311A (ja) | 2009-02-27 | 2009-02-27 | クロック位相調整回路 |
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JP2009047156A Pending JP2010206311A (ja) | 2009-02-27 | 2009-02-27 | クロック位相調整回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2019525570A (ja) * | 2016-07-11 | 2019-09-05 | ザイリンクス インコーポレイテッドXilinx Incorporated | クロック位相生成のための方法および装置 |
-
2009
- 2009-02-27 JP JP2009047156A patent/JP2010206311A/ja active Pending
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