KR20190027842A - 클록 위상 생성을 위한 방법 및 장치 - Google Patents

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Abstract

클록 위상 생성을 위한 방법, 비-일시적인 컴퓨터 판독가능 매체, 및 회로가 개시된다. 회로(100)는 주입 고정 오실레이터(102), 루프 제어기(116), 및 위상 보간기(108)를 포함한다. 주입 고정 오실레이터(102)는 주입 클록 신호(112)를 수신하기 위한 입력 및 고정된 클록 위상들의 세트를 포워딩하기 위한 출력을 포함한다. 루프 제어기(116)는 고정된 클록 위상들의 위상 분리 에러를 수신하기 위한 입력 및 위상 분리 에러로부터 도출된 공급 전압을 포워딩하기 위한 출력을 포함한다. 공급 전압은 주입 고정 오실레이터(102)의 프리 러닝 주파수를 주입 클록 신호(112)의 주파수에 매칭시킨다. 위상 보간기(108)는 주입 고정 오실레이터(102)로부터 고정된 클록 위상들의 세트를 직접 수신하기 위한 입력, 루프 제어기(116)로부터 공급 전압을 수신하기 위한 입력, 및 임의의 클록 위상을 포워딩하기 위한 출력을 포함한다.

Description

클록 위상 생성을 위한 방법 및 장치
본 개시내용은 일반적으로 디지털 통신들의 분야에 관한 것으로, 더 상세하게는 위상 보간기들에 의한 클록 위상 생성에 관한 것이다.
고속 디지털 통신들에 대해 사용되는 많은 직렬화기/역직렬화기(SERDES) 구현들은 임의의 클록 위상을 생성하기 위해 위상 보간기를 이용한다. 임의의 클록 위상을 생성하기 위해, 위상 보간기는 통상적으로, 고정된 클록 위상들의 세트를 입력들로서 요구한다. 고정된 클록 위상들의 세트는 중앙에서 생성되며, 후속하여, 글로벌 분배를 통해 다수의 통신 레인(lane)들 사이에서 공유될 수 있다. 대안적으로, 고정된 클록 위상들의 세트는 목적지에 가까운 각각의 통신 레인에서 로컬적으로 생성될 수 있다.
중앙에서 생성된, 고정된 클록 위상들의 세트는 다수의 통신 레인들 사이에서 전력 비용들을 상각(amortize)하지만, 고정된 클록 위상들의 세트를 분배하는 데 필요한 글로벌 버퍼링 전력 및 위상 에러 누적을 증가시킨다. 로컬적으로 생성된, 고정된 클록 위상들의 세트는 더 적은 글로벌 버퍼링 전력을 소비하지만, 고정된 클록 위상들의 세트를 생성하는 전력 비용은 상각될 수 없다. 그러므로, 고정된 클록 위상들의 세트를 중앙에서 또는 로컬적으로 생성하기 위한 결정은 전력 및 성능 고려사항들의 균형을 맞춘다.
클록 위상 생성을 위한 방법, 비-일시적인 컴퓨터 판독가능 매체, 및 회로가 개시된다. 일 예에서, 회로는 주입 고정 오실레이터, 루프 제어기, 및 위상 보간기를 포함한다. 주입 고정 오실레이터는 주입 클록 신호를 수신하기 위한 입력 및 고정된 클록 위상들의 세트를 포워딩하기 위한 출력을 포함한다. 루프 제어기는 고정된 클록 위상들의 위상 분리 에러를 수신하기 위한 입력 및 위상 분리 에러로부터 도출된 공급 전압을 포워딩하기 위한 출력을 포함한다. 공급 전압은 주입 고정 오실레이터의 프리 러닝 주파수(free running frequency)를 주입 클록 신호의 주파수에 매칭시킨다. 위상 보간기는 주입 고정 오실레이터로부터 고정된 클록 위상들의 세트를 직접 수신하기 위한 입력, 루프 제어기로부터 공급 전압을 수신하기 위한 입력, 및 임의의 클록 위상을 포워딩하기 위한 출력을 포함한다.
선택적으로, 루프 제어기는 위상 분리 에러를 제로를 향해 드라이빙(drive)시킴으로써 공급 전압을 발견한다.
선택적으로, 회로는 고정된 클록 위상들의 세트를 수신하기 위한 위상 분리 에러 검출기 및 고정된 클록 위상들의 세트의 위상 분리 에러를 포워딩하기 위한 출력을 더 포함할 수 있다.
선택적으로, 주입 고정 오실레이터, 위상 분리 에러 검출기 및 루프 제어기는 위상 분리 에러 검출기에 의해 드라이빙된 주파수 고정 루프를 형성할 수 있다.
선택적으로, 위상 분리 에러 검출기는 고정된 클록 위상들의 세트에 대한 동위상 및 직교위상 에러 검출을 수행하도록 프로그래밍될 수 있다.
선택적으로, 회로는 임의의 클록 위상을 수신하기 위한 입력 및 공급 전압을 수신하기 위한 입력을 갖는 버퍼들의 세트를 더 포함할 수 있다.
선택적으로, 회로는 직렬화기/역직렬화기의 일부일 수 있다.
선택적으로, 루프 제어기는 전하 펌프 및 루프 필터를 포함할 수 있다.
선택적으로, 루프 제어기는 누산기를 포함할 수 있다.
선택적으로, 주입 고정 오실레이터는 전압 제어 오실레이터를 형성하도록 배열된 복수의 상보성 금속-산화물 반도체 인버터들을 포함할 수 있으며, 여기서, 복수의 상보성 금속-산화물 반도체 인버터들 각각은 고정된 클록 위상들의 세트 중 하나의 클록 위상을 포워딩하기 위한 출력을 포함한다. 단일의 상보성 금속-산화물 반도체 인버터는 주입 클록 신호를 수신하기 위한 입력을 가질 수 있다.
선택적으로, 단일의 상보성 금속-산화물 반도체는 고정된 클록 위상들의 세트 중 하나의 클록 위상에 대해 단락된(shorted) 출력을 더 포함할 수 있다.
선택적으로, 위상 보간기는 복수의 멀티플렉서들을 포함할 수 있으며, 복수의 멀티플렉서들의 각각의 멀티플렉서는 복수의 입력들을 포함하고, 복수의 입력들의 각각의 입력은 고정된 클록 위상들의 세트 중 하나의 클록 위상을 수신하도록 구성된다. 위상 보간기는 복수의 인버터들을 더 포함할 수 있으며, 복수의 인버터들의 각각의 인버터는 복수의 멀티플렉서들 중 하나의 멀티플렉서의 출력을 수신하기 위한 입력을 갖는다.
선택적으로, 복수의 멀티플렉서들의 각각의 멀티플렉서는 복수의 상보성 금속-산화물 반도체 3상태 인버터들을 사용하여 구현될 수 있다.
선택적으로, 복수의 인버터들의 각각의 인버터는 상보성 금속-산화물 반도체 3상태 인버터들의 어레이로서 구현될 수 있으며, 고정된 클록 위상들의 세트의 위상 혼합은 복수의 인버터들에서 상이한 수들의 상보성 금속-산화물 반도체 3상태 인버터들을 인에이블링시킴으로써 달성된다.
일 예에서, 방법은, 주입 고정 오실레이터에 의해 주입 클록 신호를 사용하여, 고정된 클록 위상들의 세트를 생성하는 단계를 포함한다. 주입 고정 오실레이터의 프리 러닝 주파수를 주입 클록 신호의 주파수에 매칭시킬 공급 전압이 주입 고정 오실레이터에 대해 발견된다. 주입 고정 오실레이터의 프리 러닝 주파수는 공급 전압을 사용하여 주입 클록 신호의 주파수로 고정된다. 이어서, 주입 고정 오실레이터는 프리 러닝 주파수의 고정에 후속하여, 고정된 클록 위상들의 새로운 세트를 생성한다. 고정된 클록 위상들의 새로운 세트는 주입 고정 오실레이터로부터 위상 보간기로 직접 포워딩된다.
선택적으로, 방법은, 위상 보간기에 의해, 고정된 클록 위상들의 새로운 세트를 사용하여 임의의 클록 위상을 생성하는 단계를 더 포함할 수 있다.
선택적으로, 방법은, 임의의 클록 위상을 수신하는 버퍼들의 세트로 공급 전압을 포워딩하는 단계를 더 포함할 수 있다.
선택적으로, 방법은 공급 전압을 위상 보간기로 포워딩하는 단계를 더 포함할 수 있다.
선택적으로, 발견하는 것은, 고정된 클록 위상들의 세트의 위상 분리 에러를 결정하는 것 및 위상 분리 에러를 제로를 향해 드라이빙시킴으로써 공급 전압을 결정하는 것을 포함할 수 있다.
선택적으로, 클록 위상들의 새로운 세트 내의 개별 클록 위상들 사이에서 균등한 위상 분리도가 유지된다.
다른 특성들은 상세한 설명 및 청구항들을 고려할 때 인식될 것이다.
첨부한 도면들은 본 개시내용의 하나 또는 그 초과의 양상들에 따른 예시적인 실시예들을 도시하지만; 첨부한 도면들은 본 개시내용을 도시된 실시예들로 제한하도록 취해져야 하는 것이 아니라 단지 설명 및 이해를 위한 것이다.
도 1은 클록 위상 생성을 위한 예시적인 회로를 고레벨로 예시한다.
도 2는 도 1의 상보성 금속-산화물 반도체-기반 주입 고정 오실레이터의 2개의 스테이지들의 예시적인 구현을 더 상세히 예시한다.
도 3은 도 1의 상보성 금속-산화물 반도체-기반 위상 보간기의 예시적인 구현을 더 상세히 예시한다.
도 4는 클록 위상 생성을 위한 방법(400)의 흐름도를 예시한다.
도 5는 본 명세서에 설명된 기능들을 수행하는 데 사용하기에 적합한 범용 컴퓨터의 고레벨 블록 다이어그램을 예시한다.
이해를 용이하게 하기 위하여, 동일한 참조 번호들은 가능한 경우, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 사용되었다.
다양한 특성들이 도면들을 참조하여 아래에서 설명된다. 도면들이 축적에 맞게 도시될 수 있거나 또는 도시되지 않을 수 있으며, 유사한 구조들 또는 기능들의 엘리먼트들이 도면들 전반에 걸쳐 유사한 참조 번호들에 의해 표현됨을 유의해야 한다. 도면들이 특성들의 설명을 용이하게 하기 위해서만 의도되는 것임을 유의해야 한다. 그들은 청구된 본 발명의 완전한 설명 또는 청구된 본 발명의 범위에 대한 제한으로 의도되지 않는다. 부가적으로, 예시된 실시예는 도시된 모든 양상들 또는 이점들을 가질 필요는 없다. 특정한 실시예와 함께 설명된 양상 또는 이점은 반드시 그 실시예로 제한되지는 않으며, 그렇게 예시되지 않거나 또는 그렇게 명시적으로 설명되지 않더라도 임의의 다른 실시예들에서 실시될 수 있다.
본 개시내용은, 주입 고정 오실레이터를 사용하여 주파수 추적 공급 전압을 도출하는 클록 위상 생성을 위한 방법, 비-일시적인 컴퓨터 판독가능 매체, 및 회로를 광범위하게 개시한다. 위에서 논의된 바와 같이, 위상 보간기에 대한 입력으로서 사용되는 고정된 클록 위상들의 세트는 중앙에서 또는 로컬적으로 생성될 수 있으며, 중앙에서 또는 국부적으로 생성하기 위한 결정은 전력 및 성능 고려사항들의 균형을 맞춘다. 예컨대, 고정된 클록 위상들의 세트를 로컬적으로 생성하는 것은 더 많은 전력을 소비할 것이지만, 로컬적으로 생성된 클록 위상들의 후속 분배는 더 적은 전력을 소비할 것이다.
본 개시내용의 일 예는 주파수 고정 루프에서 상보성 금속-산화물 반도체(CMOS)-기반 주입 고정 오실레이터(ILO) 및 CMOS-기반 위상 보간기를 제공한다. 주파수 고정 루프에 의해 발견된 주파수 추적 공급 전압은, 유사한 CMOS 회로 구조들을 포함하는 ILO 및 위상 보간기 둘 모두에 대해 사용될 수 있다. 따라서, ILO에 대한 인입 클록 주파수를 추적하는 공급 전압이 발견되는 경우, 회로 대역폭이 주파수를 추적하는 것을 보장하기 위해 동일한 공급 전압이 또한 위상 보간기에 적용될 수 있다. 추가적인 예에서, 동일한 주파수 추적 공급 전압이 또한 CMOS 버퍼들의 세트에 대해 사용될 수 있다. ILO는 로컬적으로, 위상 보간기에 의한 사용을 위한 고정된 클록 위상들의 세트를 생성한다. 주파수 추적 공급 전압이 고정된 클록 위상들의 위상 분리 에러로부터 발견되고, 위상 분리 에러를 제로로 드라이빙시키도록 셋팅되므로, 균등한 위상 분리도가 고정된 클록 위상들 사이에서 유지되게 한다. 결국, 균등한 위상 분리도는 위상 보간기에 의해 생성된 클록 위상의 선형성을 개선시킨다.
도 1은 클록 위상 생성을 위한 예시적인 회로(100)(예컨대, SERDES와 같은 디지털 통신 디바이스 내에서 부분적으로 또는 전체적으로 구현됨)를 고레벨로 예시한다. 일 예에서, 회로(100)는 CMOS-기반 주입 고정 오실레이터(ILO)(102), 위상 분리 에러 검출기(104), 전압 조절기(106), CMOS-기반 위상 보간기(PI)(108), 다른 CMOS 회로(110), 및 루프 제어기(116)를 포함한다.
CMOS-기반 ILO(102)는 주입 글로벌 클록 신호(ck_inj)(112)를 수신하기 위한 입력을 포함한다. CMOS-기반 ILO는 고정된 클록 위상들의 세트를 출력들로서 생성하기 위해 글로벌 클록 신호(112)를 사용한다. CMOS-기반 ILO(102)로서 배치될 수 있는 CMOS-기반 ILO의 일 예가 도 2에 더 상세히 예시된다.
위상 분리 에러 검출기(104)는 CMOS-기반 ILO(102)의 출력에 커플링된 적어도 하나의 입력을 포함한다. 위상 분리 에러 검출기(104)는 CMOS-기반 ILO(102)에 의해 생성된 고정된 클록 위상들의 세트를 수신하고, 그들의 위상 분리 에러를 결정하기 위해, 고정된 클록 위상들을 프로세싱한다. 본 개시내용의 맥락 내에서, "위상 분리 에러"는, 고정된 클록 위상들 사이의 공간이 균등한 간격으로부터 벗어나는 양(예컨대, 4개의 고정된 클록 위상들의 세트에 대해 90도)을 지칭한다. 예컨대, 위상 분리 에러는, 직교위상(I) 클록(예컨대, 0도)과 직교위상(Q) 클록(예컨대, 90도) 사이의 분리도 뿐만 아니라 Q 클록과 반전된 I 클록(예컨대, 180도) 사이의 분리도를 측정할 수 있다. 이들 분리도들 중 어떤 것이 더 큰지에 의존하여, 위상 에러가 도출될 수 있다. 따라서, 일 예에서, 위상 분리 에러 검출기(104)는 CMOS-기반 ILO(102)의 출력들에 대한 동위상 및 직교위상(IQ) 에러 검출을 수행하지만, 클록 위상들 사이의 90도 분리도를 가정하지 않는 위상 분리 에러 검출을 위한 다른 기법들이 또한 구현될 수 있다.
루프 제어기(116)는 위상 분리 에러 검출기(104)의 출력에 커플링된 적어도 하나의 입력을 포함한다. 루프 제어기(116)는, CMOS-기반 ILO(102)에 의해 생성된 고정된 클록 위상들의 위상 분리 에러를 수신하고, 위상 분리 에러로부터, CMOS-기반 ILO(102)의 프리 러닝 주파수를 인입 글로벌 클록(112)의 주파수에 매칭시킬 공급 전압을 결정한다. 일 예에서, 공급 전압은 위상 분리 에러를 제로를 향해 직접 드라이빙시킴으로써 발견된다. 위상 분리 에러를 제로를 향해 드라이빙시킴으로써 공급 전압을 발견하기 위한 하나의 방법은, 2015년 IEEE 국제 솔리드-스테이트 회로 회의에서의 Raj 등의 "A 4-to-1 1 GHz Injection-Locked Quarter-Rate Clocking for an Adaptive 153f J/b Optical Receiver in 28nm FDSOI CMOS"에서 상세히 설명된다. 루프 제어기(116)는 아날로그 또는 디지털 회로로 구현될 수 있다. 예컨대, 아날로그-기반 루프 제어기(116)는 몇몇 아날로그 위상-고정 루프들에서 사용되는 것과 같은 전하 펌프 및 루프 필터 조합을 포함할 수 있다. 디지털-기반 루프 제어기(116)는 몇몇 디지털 필터들에서 사용되는 것과 같은 단순한 누산기를 포함할 수 있다. 이러한 경우, 위상 분리 에러가 포지티브이면, 루프 제어기(116)의 출력(즉, 공급 전압)이 증가할 것이고; 위상 분리 에러가 네거티브이면, 루프 제어기(116)의 출력이 감소할 것이다. 루프 제어기(116)의 출력은 입력 전압으로서 전압 조절기(106)에 제공된다.
전압 조절기(106)는 루프 제어기(116)의 출력에 커플링된 적어도 하나의 입력을 포함한다. 전압 조절기(106)는 루프 제어기(116)에 의해 생성된 입력 전압을 수신하고 입력 전압을 사용하여, 고정된 공급 전압(avcc_reg)을 출력으로서 유지한다. 전압 조절기(106)는 다른 교란들, 이를테면 전력 공급 잡음에 관계없이, 고정된 공급 전압을 유지한다. 일 예에서, 루프 제어기(116)로부터 수신된 입력 전압은 전압 조절기(106)에 의해 출력된 고정된 공급 전압(avcc_reg)과 동일하다.
전압 조절기의 출력(즉, 공급 전압(avcc_reg))은 CMOS-기반 ILO(102), CMOS-기반 PI(108), 및 다른 CMOS 회로(110)를 포함하는 서브-회로(114)에 직접 전달된다. 일 예에서, 공급 전압(avcc_reg)은 CMOS-기반 ILO(102)에 직접, CMOS-기반 PI(108)에 직접, 그리고 다른 CMOS 회로(110)에 직접 전달된다. 그러나, 다른 예에서, 공급 전압(avcc_reg)은 공급 전압(avcc_reg)을 이용하여 추적하는 별개의 공급 전압으로서 CMOS-기반 PI(108) 및 다른 CMOS 회로(110)에 전달된다. 예컨대, 공급 전압들 사이에 일부 오프셋이 존재할 수 있거나(예컨대, CMOS-기반 PI(108)로의 공급 전압은 공급 전압(avcc_reg)보다 10밀리볼트 더 높음), 또는 공급 전압들의 비율이 존재할 수 있다(예컨대, CMOS-기반 PI(108)로의 공급 전압은 공급 전압(avcc_reg)보다 10퍼센트 더 높음). 그러나, 어느 경우든 공급 전압들은 함께 이동된다. 따라서, 공급 전압(avcc_reg)이 위로 이동되면, CMOS-기반 PI(108)에 대한 공급 전압이 또한 위로 이동될 것이다.
CMOS-기반 ILO(102)에서, 도 2와 관련하여 더 상세히 설명되는 바와 같이, 공급 전압은 CMOS-기반 ILO(102)의 프리 러닝 주파수(즉, 고유 발진 주파수)를 주입 글로벌 클록 신호(112)의 주파수에 주파수-고정시키기 위해 사용된다.
CMOS-기반 PI(108)는 CMOS-기반 ILO(102)의 출력 및 전압 조절기(106)의 출력 둘 모두에 커플링된 입력들을 포함한다.
부가적으로, CMOS-기반 PI(108)는 제어 입력(118)(예컨대, 클록 및 데이터 복원(CDR) 회로로부터의 디지털 비트들의 세트)을 수신하기 위한 입력을 포함한다. CMOS-기반 PI(108)는 CMOS-기반 ILO(102)의 출력들을 수신하고, 제어 입력(118)을 사용하여, 이들 출력들 중 어떤 것을 임의의 클록 위상으로서 출력할지를 결정한다. CMOS-기반 PI(108)로서 배치될 수 있는 CMOS-기반 PI의 일 예가 도 3에 더 상세히 예시된다.
다른 CMOS 회로(110)는 고정된 클록 위상들의 세트를 수신하기 위해 CMOS-기반 PI(108)의 출력에 연결된 입력들을 갖는 CMOS 버퍼들 또는 다른 회로를 포함할 수 있다. 부가적으로, 다른 CMOS 회로(110)의 적어도 일부는 공급 전압(avcc-reg)을 수신하기 위해 전압 조절기(106)의 출력에 연결된 입력들을 포함한다.
따라서, CMOS-기반 ILO(102)의 출력들로부터 도출된 공급 전압(avcc_reg)은, 회로 대역폭이 동작 주파수를 추적하는 것이 바람직할 수 있는 후속 CMOS 블록들(CMOS-기반 PI(108) 및 다른 CMOS 회로(110)를 포함함)에 대해 사용된다. 특히, 주파수 추적 공급 전압(avcc_reg)은 유사한 CMOS 회로 구조들을 포함하는 CMOS-기반 ILO(102) 및 CMOS-기반 PI(108) 둘 모두에 대해 사용될 수 있다. ILO 및 PI 둘 모두가 CMOS 게이트들을 사용하는 경우, 공통 공급 전압을 사용하는 것은 회로 대역폭을 제어하기 위한 단순하고 효율적인 방식이다. 특히, CMOS-기반 ILO(102)에 대한 인입 클록 주파수를 추적하는 공급 전압이 발견되는 경우, 회로 대역폭이 주파수를 추적하는 것을 보장하기 위해 동일한 공급 전압이 또한 CMOS-기반 PI(108)에 적용될 수 있다.
회로 대역폭이 주파수를 추적하는 경우, CMOS-기반 PI의 출력의 선형성이 개선될 것이다. 양호한 선형성을 위해, 클록 상승 시간은 클록 위상 분리와 유사해야 한다. 예컨대, 90도 떨어진 2개의 클록 위상들을 혼합하면, 클록 상승 시간은 클록 주기의 25퍼센트보다 더 커야하고; 45도 떨어진 2개의 클록 위상들을 혼합하면, 클록 상승 시간은 클록 주기의 12.5퍼센트보다 커야 하는 등이다. 주파수 추적 공급 전압(avcc_reg) 이외의 고정된 전압이 CMOS-기반 PI(108)에 전력을 공급하기 위해 사용되었다면, 클록 상승 시간은 느린 클록에 대해 너무 빠를 수 있고, 선형이지 않은 PI 출력들을 초래할 수 있다.
따라서, 회로(100)는 위상 분리 에러 검출기(104)에 의해 드라이빙된 주파수 고정 루프 구성으로 CMOS-기반 ILO(102)를 배치한다. 이러한 구성은 CMOS-기반 ILO(102)의 고정 범위를 증가시키고 위상 에러를 최소화시킨다. 주파수 고정 루프는, 위상 분리 에러가 제로인 곳에 고정시키기 위해 CMOS-기반 ILO(102)의 공급 전압(avcc_reg)을 조정한다. 따라서, 전압 조절기(106)에 의해 발견되는 공급 전압은 클록 주입 주파수를 추적한다.
또한, CMOS-기반 ILO(102) 이후에 CMOS-기반 PI(108)를 배치시킴으로써 그리고 (전압 조절기(106)에 의해 발견되는 바와 같은) CMOS-기반 ILO(102)와 동일한 공급 전압 아래에서, CMOS-기반 PI(108)의 선형성은, (CMOS-기반 ILO의 출력들의 위상 분리 에러가 CMOS-기반 PI(108)로 출력들이 포워딩되기 전에 루프에 의해 이미 최소화되므로) CMOS-기반 PI(108) 이전의 별개의 위상 분리 에러 정정 블록의 사용 없이 개선될 수 있다.
따라서, CMOS-기반 PI(108)에 의한 사용을 위한 고정된 클록 위상들의 세트는 로컬적으로 생성될 수 있으며, 글로벌 분배는 주파수 정보를 반송하기 위해 단일 위상 또는 위상들의 쌍을 이용할 것이다. 이것은 클록 위상 생성 스테이지 및 분배 스테이지 둘 모두에서 전력 소비를 최소화시킨다.
도 2는 도 1의 CMOS-기반 ILO(102)의 2개의 스테이지들의 예시적인 구현을 더 상세히 예시한다. 도 2가 CMOS-기반 ILO(102)에 대한 단지 하나의 예시적인 구성만을 제시하며, 다른 상이한 구성들이 또한 가능할 수 있음을 유의해야 한다. 예컨대, CMOS-기반 ILO(102)는 임의의 수의 스테이지들을 포함할 수 있다. 또한, 싱글-엔디드(single-ended) 출력이 예시되지만, 추가적인 예들에서, CMOS-기반 ILO(102)는 차동 출력들의 쌍을 생성할 수 있다. 위에서 논의된 바와 같이, CMOS-기반 ILO(102)는 CMOS-기반 PI(108)에 대한 고정된 클록 위상들의 세트를 생성하도록 구성되며; 예시된 예에서, 90도만큼 분리된 4개의 클록 위상들(ck0-ck3)이 생성된다.
일 예에서, CMOS-기반 ILO(102)는 복수의 인버터들(200a 내지 200e)(이하, 총괄하여 "인버터들(200)"로 지칭됨)을 포함한다. 도 2가 5개의 인버터들(200)(이외에도 2개의 크로스-커플링된(cross-couple) 구성들로 배열된 4개의 라벨링되지 않은 추가의 인버터들)을 예시하지만, 임의의 수의 인버터들이 사용될 수 있다. 인버터들(200a 내지 200d)은 전압 제어 오실레이터와 유사한 방식으로 구성되는 반면, 인버터(200e)는 클록 신호(ck_inj)의 주입을 위해 포함된다. 예시된 예에서, 클록 주입은 인버터(200e)의 출력을 클록 위상(ck3)에 대해 단락시킴으로써 달성된다. 그러나, 다른 예들에서, 클록 주입은 상이한 방식들로 달성될 수 있다.
인버터(200e)로부터의 클록 주입 없이, CMOS-기반 ILO(102)는 자신의 프리 러닝 주파수로 발진할 것이며, 이는 공급 전압(avcc_reg)을 조정함으로써 제어될 것이다. 그러나, 클록 신호(ck_inj)가 인버터(200e)에서 주입되고 주입 클록 신호의 주파수가 고정 범위(즉, CMOS-기반 ILO(102)의 프리 러닝 주파수 근처의 주파수들의 특정한 범위) 내에 있는 경우, CMOS-기반 ILO(102)의 출력 주파수는 주입 클록 신호(ck_inj)의 주파수와 동일할 것이다. 도 1에 예시된 예에서, CMOS-기반 ILO의 출력들(예컨대, 클록 위상들(ck0 내지 ck3)의 위상 분리 에러는, CMOS-기반 ILO의 프리 러닝 주파수를 주입 클록 신호(ck_inj)의 주파수에 매칭시킬 공급 전압(avcc_reg)을 발견하기 위해 사용되며, 이러한 공급 전압(avcc_reg)은 프리 러닝 주파수를 제어하기 위해 CMOS-기반 ILO(102)에 피드백된다.
부가적으로, CMOS-기반 ILO(102)의 위상 잡음, 위상 에러(즉, 고정된 클록 위상들의 출력 세트 사이의 분리도가 얼마나 균등한지), 및 다른 성능 측정들은, 프리 러닝 주파수가 주입 클록 신호의 주파수와 매칭하는 경우 개선될 수 있다.
도 3은 도 1의 CMOS-기반 PI(108)의 예시적인 구현을 더 상세히 예시한다. 도 3이 CMOS-기반 PI(108)에 대한 단지 하나의 예시적인 구성만을 제시하며, 다른 상이한 구성들이 또한 가능할 수 있음을 유의해야 한다. 위에서 논의된 바와 같이, CMOS-기반 PI(108)는 CMOS-기반 ILO(102)로부터 수신된 고정된 클록 위상들의 세트를 사용하여 임의의 클록 위상을 생성하도록 구성되며; 예시된 예에서, 90도만큼 분리된 4개의 고정된 클록 위상들(ck0-ck3)이 임의의 클록 위상(PI_out)을 생성하기 위해 사용된다.
일 예에서, CMOS-기반 PI(108)는 2개의 멀티플렉서들(3001 및 3002)(이하, 총괄하여 "멀티플렉서들(300)"로 지칭됨) 및 2개의 인버터들(3021 및 3022)(이하, 총괄하여 "인버터들(302)"로 지칭됨)을 포함한다.
각각의 멀티플렉서(300)는, CMOS-기반 ILO(102)에 의해 생성된 고정된 클록 위상들 중 적어도 일부를 수신하기 위한 복수의 입력들, 및 고정된 클록 위상들 중 하나가 위상 혼합을 위해 포워딩되게 하는 단일 출력을 포함한다. 예컨대, 예시된 예에서, 각각의 멀티플렉서(300)는 2-대-1 멀티플렉서이다. 각각의 멀티플렉서(300)는 복수의 CMOS 3상태 인버터들을 사용하여 구현될 수 있다.
각각의 멀티플렉서(300)의 출력은 인버터들(302) 중 하나의 인버터의 입력에 커플링된다. 일 예에서, 각각의 인버터(302)는 CMOS 3상태 인버터들의 어레이로 구현된다. 예컨대, 각각의 인버터(302)는 총 32개의 CMOS 3상태 인버터들에 대해 16개의 CMOS 3상태 인버터들을 포함할 수 있다. 임의의 주어진 시간에, CMOS 3상태 인버터들의 절반이 인에이블링된다. 이어서, 위상 혼합은 2개의 인버터들(302)에서 상이한 수들의 CMOS 3상태 인버터들을 인에이블링시킴으로써 달성된다. 위의 예에 후속하여, 인버터들(302)의 쌍 사이에서, 16개의 상이한 임의의 클록 위상들이 생성될 수 있다(64개의 클록 위상들이 각각의 클록 주기에서 생성될 수 있음).
CMOS-기반 PI(108)에 의해 출력된 임의의 클록 위상(PI_out)의 양호한 선형성은, CMOS-기반 ILO(102)에 의해 생성된 고정된 클록 위상들 사이에서 균등한 위상 분리도(예컨대, 예시된 예에서는 90도)를 유지함으로써 달성될 수 있다. 개시된 예에서, 이것은, CMOS-기반 ILO(102)와 CMOS-기반 PI(108) 사이에 위상 분리 에러 검출기(104)를 포지셔닝시킴으로써 달성되므로, 고정된 클록 위상들의 세트의 위상 분리 에러 검출 및 정정은 고정된 클록 위상들의 세트가 CMOS-기반 PI(108)에 의해 수신되기 전에 발생한다.
도 4는 클록 위상 생성을 위한 방법(400)의 흐름도를 예시한다. 일 실시예에서, 방법(400)은 도 1에 예시된 바와 같은 회로(100)의 컴포넌트들에 의해 또는 도 5에 예시되고 아래에서 논의되는 바와 같은 컴퓨팅 디바이스의 프로세서에 의해 수행될 수 있다. 설명의 목적들을 위해, 도 1에 예시된 회로(100)의 다양한 엘리먼트들이 방법(400)의 논의에서 참조되지만; 방법(400)은 도 1에 예시된 구성과 상이한 구성을 갖는 회로 또는 디바이스에 의해 수행될 수 있다.
방법(400)은 단계(402)에서 시작한다. 단계(404)에서, CMOS-기반 ILO(102)는 주입 클록 신호(예컨대, ck_inj)를 수신한다. 단계(406)에서, CMOS-기반 ILO(102)는 주입 클록 신호를 사용하여, 고정된 클록 신호들의 세트를 생성한다.
단계(408)에서, 위상 분리 에러 검출기(104)는 고정된 클록 신호들의 세트의 위상 분리 에러를 결정한다.
단계(410)에서, 루프 제어기(116)는 CMOS-기반 ILO(102)의 프리 러닝 주파수를 주입 클록 신호의 주파수에 매칭시킬 공급 전압(예컨대, avcc_reg)을 발견한다. 일 예에서, 루프 제어기(116)는 단계(408)에서 위상 분리 에러 검출기(104)에 의해 결정된 위상 분리 에러로부터 이러한 공급 전압을 발견한다. 예컨대, 루프 제어기(116)는 고정된 클록 신호들의 위상 분리 에러를 제로를 향해 드라이빙시킴으로써 공급 전압을 발견할 수 있다.
단계(412)에서, CMOS-기반 ILO(102)는, 그의 프리 러닝 주파수를 주입 클록 신호의 주파수에 고정시키기 위해 단계(410)에서 루프 제어기(116)에 의해 발견된 공급 전압을 사용한다.
단계(414)에서, CMOS-기반 ILO(102)는 고정된 클록 위상들의 새로운 세트를 생성하며, 그의 프리 러닝 주파수는 이제 주입 클록 신호의 주파수에 고정된다. 단계들(410 내지 414)이 단계들의 이산 세트보다는 연속적인 프로세스로서 수행될 수 있음을 유의한다. 예컨대, 일 예에서, CMOS-기반 ILO(102)는 그의 현재의 공급 전압에 기반하여, 고정된 클록 위상들의 세트를 항상 출력한다. 그러나, CMOS-기반 ILO(102)의 프리 러닝 주파수가 주입 클록의 주파수와 매칭하면, 고정된 클록 위상들의 세트의 위상들은 균등하게 이격될 것이다.
위에서 논의된 바와 같이, 임의의 클록 위상은 단계(414)에서 CMOS-기반 ILO(102)에 의해 생성된 고정된 클록 신호들의 새로운 세트로부터 (예컨대, CMOS-기반 PI(108)에 의해) 생성될 수 있다. 부가적으로, CMOS-기반 ILO(102)에 의해 생성된 고정된 클록 신호들의 새로운 세트는 위상 분리 에러 검출기(104)로 피드백된다. 따라서, 방법(400)은 단계(408)로 복귀하며, 위상 분리 에러 및 후속하여 공급 전압을 도출하기 위해, 고정된 클록 신호들의 새로운 세트를 사용하여 위에서 설명된 바와 같이 진행한다.
명시적으로 특정되지 않지만, 위에서 설명된 방법(400)의 하나 또는 그 초과의 단계들, 블록들, 또는 기능들이 특정 애플리케이션에 대해 요구되는 바와 같은 저장, 디스플레이 및/또는 출력 단계를 포함할 수 있음을 유의해야 한다. 다시 말하면, 방법들에서 논의된 임의의 데이터, 레코드들, 필드들, 및/또는 중간 결과들은 특정 애플리케이션에 대해 요구되는 바와 같이 다른 디바이스에 저장, 디스플레이, 및/또는 출력될 수 있다. 더욱이, 결정 동작을 언급하거나 결정을 수반하는 도 4의 단계들, 블록들, 또는 기능들은, 결정 동작의 양 분기들이 실시되는 것을 반드시 요구하지는 않는다. 다시 말하면, 결정 동작의 분기들 중 하나는 선택적인 단계로서 간주될 수 있다.
도 5는 본 명세서에 설명된 기능들을 수행하는 데 사용하기에 적합한 범용 컴퓨터 또는 시스템의 고레벨 블록 다이어그램을 도시한다. 도 5에 도시된 바와 같이, 시스템(500)은, 하드웨어 프로세서 엘리먼트(예컨대, CPU) 또는 하드웨어 메모리 제어기(502), 메모리(504), 예컨대 랜덤 액세스 메모리(RAM) 및/또는 판독 전용 메모리(ROM), 클록 위상을 생성하기 위한 모듈(505), 및 다양한 입력/출력 디바이스들(506), 예컨대 임의의 타입의 저장 디바이스, 출력 포트, 입력 포트 및 임의의 수의 인터페이스들을 포함한다.
본 개시내용이, 예컨대, 주문형 집적 회로들(ASIC), 범용 컴퓨터 또는 임의의 다른 하드웨어 등가물들을 사용하여 소프트웨어로 그리고/또는 소프트웨어와 하드웨어의 조합으로 구현될 수 있으며, 예컨대, 위에서 논의된 방법(들)에 관련된 컴퓨터 판독가능 명령들은 위에서 논의된 방법의 단계들 또는 기능들을 수행하도록 하드웨어 프로세서를 구성하기 위해 사용될 수 있음을 유의해야 한다. 일 예에서, 클록 위상을 생성하기 위한 본 발명의 모듈 또는 프로세스(505)는 메모리(504) 내로 로딩되고 하드웨어 프로세서/제어기(502)에 의해 실행되어, 위에서 논의된 바와 같은 기능들을 구현할 수 있다. 그러므로, 본 개시내용의 방법(400)에서 위에서 논의된 바와 같이 클록 위상을 생성하기 위한 본 발명의 프로세스(505)(연관된 데이터 구조들을 포함함)는 비-일시적인(예컨대, 유형의 또는 물리적인) 컴퓨터 판독가능 저장 매체, 예컨대, RAM 메모리, 자기 또는 광학 드라이브 또는 디스켓 등 상에 저장될 수 있다.
전술한 것이 본 개시내용의 하나 또는 그 초과의 양상들에 따른 예시적인 실시예들을 설명하지만, 본 개시내용의 하나 또는 그 초과의 양상들에 따른 다른 및 추가적인 실시예들은, 후속하는 청구항들 및 그의 등가물들에 의해 결정되는 본 개시내용의 범위를 벗어나지 않으면서 고안될 수 있다. 단계들을 나열하는 청구항들은 단계들의 임의의 순서를 암시하지 않는다. 상표들은 그것의 각각의 소유자들의 재산이다.

Claims (15)

  1. 회로로서,
    주입 클록 신호를 수신하기 위한 입력 및 고정된 클록 위상들의 세트를 포워딩하기 위한 출력을 포함하는 주입 고정 오실레이터(injection locked oscillator);
    상기 고정된 클록 위상들의 세트의 위상 분리 에러를 수신하기 위한 입력 및 상기 위상 분리 에러로부터 도출된 공급 전압을 포워딩하기 위한 출력을 포함하는 루프 제어기 ― 상기 공급 전압은 상기 주입 고정 오실레이터의 프리 러닝 주파수(free running frequency)를 상기 주입 클록 신호의 주파수에 매칭시킴 ―; 및
    상기 주입 고정 오실레이터로부터 상기 고정된 클록 위상들의 세트를 직접 수신하기 위한 입력, 상기 루프 제어기로부터 상기 공급 전압을 수신하기 위한 입력, 및 임의의 클록 위상을 포워딩하기 위한 출력을 포함하는 위상 보간기를 포함하는, 회로.
  2. 제1항에 있어서,
    상기 루프 제어기는 상기 위상 분리 에러를 제로를 향해 드라이빙(drive)시킴으로써 상기 공급 전압을 발견하는, 회로.
  3. 제1항에 있어서,
    상기 고정된 클록 위상들의 세트를 수신하기 위한 위상 분리 에러 검출기 및 상기 고정된 클록 위상들의 세트의 상기 위상 분리 에러를 포워딩하기 위한 출력을 더 포함하는, 회로.
  4. 제3항에 있어서,
    상기 주입 고정 오실레이터, 상기 위상 분리 에러 검출기 및 상기 루프 제어기는 상기 위상 분리 에러 검출기에 의해 드라이빙된 주파수 고정 루프를 포함하며,
    상기 위상 분리 에러 검출기는 상기 고정된 클록 위상들의 세트에 대한 동위상 및 직교위상 에러 검출을 수행하도록 프로그래밍되는, 회로.
  5. 제1항에 있어서,
    상기 임의의 클록 위상을 수신하기 위한 입력 및 상기 공급 전압을 수신하기 위한 입력을 갖는 버퍼들의 세트를 더 포함하는, 회로.
  6. 제1항에 있어서,
    상기 루프 제어기는 전하 펌프 및 루프 필터 또는 누산기를 포함하는, 회로.
  7. 제1항에 있어서,
    상기 주입 고정 오실레이터는,
    전압 제어 오실레이터를 형성하도록 배열된 복수의 상보성 금속-산화물 반도체 인버터들 ― 상기 복수의 상보성 금속-산화물 반도체 인버터들 각각은 상기 고정된 클록 위상들의 세트 중 하나의 클록 위상을 포워딩하기 위한 출력을 포함함 ―; 및
    상기 주입 클록 신호를 수신하기 위한 입력을 갖는 단일의 상보성 금속-산화물 반도체 인버터를 포함하는, 회로.
  8. 제7항에 있어서,
    상기 단일의 상보성 금속-산화물 반도체는 상기 고정된 클록 위상들의 세트 중 하나의 클록 위상에 대해 단락된(shorted) 출력을 더 포함하는, 회로.
  9. 제1항에 있어서,
    상기 위상 보간기는,
    복수의 멀티플렉서들; 및
    복수의 인버터들을 포함하며,
    상기 복수의 멀티플렉서들의 각각의 멀티플렉서는 복수의 입력들을 포함하고, 상기 복수의 입력들의 각각의 입력은 상기 고정된 클록 위상들의 세트 중 하나의 클록 위상을 수신하도록 구성되고,
    상기 복수의 인버터들의 각각의 인버터는 상기 복수의 멀티플렉서들 중 하나의 멀티플렉서의 출력을 수신하기 위한 입력을 갖는, 회로.
  10. 제9항에 있어서,
    상기 복수의 멀티플렉서들의 각각의 멀티플렉서는 복수의 상보성 금속-산화물 반도체 3상태(tri-state) 인버터들을 사용하여 구현되는, 회로.
  11. 제9항에 있어서,
    상기 복수의 인버터들의 각각의 인버터는 상보성 금속-산화물 반도체 3상태 인버터들의 어레이로서 구현되며,
    상기 고정된 클록 위상들의 세트의 위상 혼합은 상기 복수의 인버터들에서 상이한 수들의 상보성 금속-산화물 반도체 3상태 인버터들을 인에이블링시킴으로써 달성되는, 회로.
  12. 방법으로서,
    주입 고정 오실레이터에 의해 주입 클록 신호를 사용하여, 고정된 클록 위상들의 세트를 생성하는 단계;
    상기 주입 고정 오실레이터의 프리 러닝 주파수를 상기 주입 클록 신호의 주파수에 매칭시킬, 상기 주입 고정 오실레이터에 대한 공급 전압을 발견하는 단계;
    상기 공급 전압을 사용하여, 상기 주입 고정 오실레이터의 프리 러닝 주파수를 상기 주입 클록 신호의 주파수에 고정시키는 단계;
    상기 주입 고정 오실레이터에 의해, 고정된 클록 위상들의 새로운 세트를 생성하는 단계 ― 상기 고정된 클록 위상들의 새로운 세트는 상기 고정시키는 단계에 후속하여 생성됨 ―; 및
    상기 주입 고정 오실레이터로부터 위상 보간기로 상기 고정된 클록 위상들의 새로운 세트를 직접 포워딩하는 단계를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 위상 보간기에 의해 상기 고정된 클록 위상들의 새로운 세트를 사용하여 임의의 클록 위상을 생성하는 단계, 및 상기 임의의 클록 위상을 수신하는 버퍼들의 세트로 상기 공급 전압을 포워딩하는 단계를 더 포함하는, 방법.
  14. 제12항에 있어서,
    상기 공급 전압을 상기 위상 보간기로 포워딩하는 단계를 더 포함하는, 방법.
  15. 제12항에 있어서,
    상기 발견하는 단계는,
    상기 고정된 클록 위상들의 세트의 위상 분리 에러를 결정하는 단계; 및
    상기 위상 분리 에러를 제로를 향해 드라이빙시킴으로써 상기 공급 전압을 결정하는 단계를 포함하는, 방법.
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