KR100510332B1 - 클록 생성 회로, 직렬/병렬 변환 장치 및 병렬/직렬 변환장치 및 반도체 장치 - Google Patents

클록 생성 회로, 직렬/병렬 변환 장치 및 병렬/직렬 변환장치 및 반도체 장치 Download PDF

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Abstract

입력 클록 신호의 주기가 변화하여도, 그 변화에 즉시 추종할 수 있는 다상의 출력 클록 신호를 생성하는 클록 생성 회로이다.
상기 클록 생성 회로는, 제어전압에 따라서 주파수가 변화하는 출력신호를 발생하는 전압 제어 발진기(14)와, 입력 클록 신호의 위상과 전압 제어 발진기의 출력신호의 위상을 비교하여, 그 위상차를 검출하는 위상 비교기(11)와, 상기 위상차에 대응하는 제어전압을 생성하는 제어전압 생성회로(12, 13)와, 제어전압에 따라서 입력 클록 신호를 지연시키는 것에 의해, 다상의 출력 클록 신호를 발생하는 가변 지연 회로(15)를 갖는다.

Description

클록 생성 회로, 직렬/병렬 변환 장치 및 병렬/직렬 변환 장치 및 반도체 장치{Clock generation circuit, serial/parallel converter and parallel/serial converter, and semiconductor device}
본 발명은 PLL을 사용하여 다상의 클록 신호를 생성하는 클록 생성 회로, 직렬/병렬 변환장치 및 병렬/직렬 변환 장치 및 반도체 장치에 관한 것이다.
일반적으로, 저전압 차동 신호(LVDS: Low Voltage Differential Signal)를 사용하는 트랜스미터와 리시버 사이에서는, 데이터 신호와 클록 신호가 별도로 전송되는 경우가 있다. 이 경우, 클록 신호의 상승은 데이터의 변화와 반드시 일치하도록 되어 있다. 따라서, 특히 리시버에 있어서, 데이터 신호와 클록 신호의 타이밍이 맞도록, 클록 신호를 생성하는 것이 요구된다.
도 10은 일반적인 트랜스미터와 리시버를 도시하는 블록도이다. 도 11은 트랜스미터(71)로부터 리시버(72)에 전송되는 송신 클록과 직렬 데이터를 도시하고 있다. 도 11에 도시하는 직렬 데이터는, 송신 클록의 1주기내에 전송되는 데이터를 예를 들면 7 비트 포함하고 있다. 즉, 직렬 데이터는 송신 클록 주파수의 7배의 전송 레이트로 되기 때문에, 송신 클록의 주파수가 65MHz이면, 직렬 데이터의 전송 레이트는 455Mbps가 된다.
우선, 트랜스미터(71)의 동작에 대하여 설명한다. 트랜스미터(71)에 입력된 클록 신호는, PLL 블록(77)에 있어서 7배로 체배된다. 트랜스미터(71)에 입력된 병렬 데이터는, 병렬/직렬 변환 블록(79)에 있어서, 상기 7체배된 샘플링 클록에 기초하여 도 11에 도시하는 직렬 데이터로 변환되고, LVDS 출력 셀(73)로부터 LVDS 신호로서 리시버(72)에 보내진다. LVDS 출력 셀(74)로부터는, 도 11에 도시하는 송신 클록이 출력된다. 상기 송신 클록은, 7체배된 샘플링 클록을 1/7 분주(分周)하는 것이 바람직하지만, 입력 클록 신호를 그대로 출력하여도 좋다.
다음에, 리시버(72)의 동작에 대하여 설명한다. 리시버(72)에 입력된 클록 신호는, LVDS 입력 셀(76)을 통하여 PLL 블록(78)에 보내지고, 여기서 7배로 체배된다. 한편, 리시버(72)에 입력된 직렬 데이터는, LVDS 입력 셀(75)을 통하여 직렬/병렬 변환 블록(80)에 보내지며, 7체배된 샘플링 클록에 기초하여 병렬 데이터로 변환된다.
또한, 트랜스미터(71) 및 리시버(72)에 있어서, 입력 클록 주파수의 7배의 주파수를 갖는 샘플링 클록을 PLL에서 생성하는 대신에, 입력 클록 신호의 주기를 7등분한 시간만큼 위상이 어긋난 7상(相)의 클록 신호를 PLL에서 생성하고, 그 7상의 클록 신호를 샘플링 클록으로서 사용하여도 좋다(일본 특개평9-74339호 등 참조).
상술한 데이터 전송방식에 있어서는, 클록 신호와 데이터 신호의 동기를 잡기 위해서, LVDS 출력의 클록 신호의 상승과, 데이터 신호의 변화점이, 반드시 일치하도록 동작할 필요가 있다. 트랜스미터(71)에 입력되는 클록 신호의 주기가 변동한 경우에도, 클록 신호의 상승과 데이터 신호의 변화점은 반드시 일치하지 않으면 안된다.
도 12는 도 10의 리시버에 있어서, 클록 신호를 생성하기 위해서 사용되는 PLL 회로, 즉, 종래의 클록 생성 회로를 도시하는 블록도이다. 전압 제어 발진기(VCO)(94)는, 제어전압에 따른 주파수로 발진하여 출력 클록 신호를 생성한다. 위상 비교기(91)에 있어서, VCO(94)가 생성한 출력 클록 신호의 위상을 입력 클록 신호의 위상과 비교하여, 그 위상차에 따른 오차신호를 발생한다. 상기 오차신호는, 챠지 펌프(92)와 저역 필터(LPF)(93)에서 적분되고, 제어전압으로서 VCO (94)에 인가된다.
또한, 도 12에 도시하는 PLL 회로에서 7상의 샘플링 클록을 생성하기 위해서는, VCO(94)가 7단의 차동 버퍼로 이루어지는 링·오실레이터(ring·oscillator)로 구성되고, 그 각 단의 차동 버퍼의 출력에 기초하여 7상의 샘플링 클록이 얻어진다. 그리고, 최종단의 차동 버퍼의 출력이 위상 비교기(91)에 피드백된다.
그런데, EMI 노이즈를 저감시킬 수 있는 클록 신호를 생성하기 위해서, 스프레드 스펙트럼(spread spectrum)이라고 불리는 방법이 있다. 상기 방법은, 클록 신호의 주파수를 고의로 변동시켜서, 주파수의 분포를 확대한다는 것이다.
도 13은 종래의 클록 생성 회로에 있어서의, 입력 클록 신호의 주기의 변동에 대한 출력 클록 신호의 추종성을 도시하는 도면이다. 입력 클록 신호의 주기가, 스프레드 스펙트럼법에 따라서 15ns로부터 14ns로 변화하더라도, 클록 생성 회로의 출력 클록 신호는 즉시 추종할 수 없으며, 지연을 따르면서 15ns로부터 14.5ns로 천천히 변화한다. 이 때, 입력 클록 신호와 출력 클록 신호의 위상차는 1.5ns에까지 도달한다.
입력 클록 신호의 주기가 14ns인 경우에는, 송수신에 사용되는 직렬 데이터에 있어서의 1 비트의 데이터의 시간 폭은 2ns로 된다. 이 때, 클록 생성 회로로부터의 출력 클록 신호와의 위상차가 1.5ns나 되면, 직렬 데이터 신호와 클록 생성 회로로부터 출력된 클록 신호와의 시간적인 마진이 O.5ns밖에 되지 않는다.
LVDS를 사용한 데이터 전송에 있어서는, 송신 클록의 상승과 데이터의 변화점이 반드시 일치하도록 송수신하지 않으면 안되기 때문에, 이와 같이 클록 생성 회로의 입력 클록 신호와 출력 클록 신호 사이에 큰 위상차가 발생하는 것은 문제이다.
또한, 입력 클록 신호에는 지터(jitter)라고 불리는 위상 어긋남도 생긴다. 이 위상차는 300 내지 400ps 정도이지만, VCO의 출력은 상기 지터에도 추종할 수 없다는 문제가 있었다.
본 발명의 목적은, 입력 클록 신호의 주기가 변화하더라도, 그 변화에 즉시 추종한 다상의 출력 클록 신호를 생성하는 클록 생성 회로, 그것을 사용한 직렬/병렬 변환장치 및 병렬/직렬 변환 장치 및 반도체 장치를 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 클록 생성 회로의 블록도.
도 2는 도 1에 도시하는 클록 생성 회로에 사용하는 VCO의 회로 구성예를 도시하는 도면.
도 3은 도 1에 도시하는 클록 생성 회로에 사용하는 딜레이 회로의 회로 구성예를 도시하는 도면.
도 4는 도 2에 도시하는 VCO 및 도 3에 도시하는 딜레이 회로에 사용하는 차동 증폭 회로의 예를 도시하는 회로도.
도 5는 입력 클록 신호와, 도 3에 도시하는 딜레이 회로로부터 출력되는 다상의 출력 클록 신호와의 관계를 도시하는 도면.
도 6은 도 1에 도시하는 클록 생성 회로에 사용하는 딜레이 회로의 다른 회 로 구성도.
도 7은 입력 클록 신호와 도 6에 도시하는 딜레이 회로로부터 출력되는 다상의 출력 클록 신호의 관계를 도시하는 도면.
도 8은 도 2에 도시하는 VCO의 동작을 설명하기 위한 파형도.
도 9는 입력 클록 신호의 주기의 변화에 대한 VCO와 딜레이 회로의 출력의 추종성을 도시하는 도면.
도 10은 일반적인 트랜스미터와 리시버를 도시하는 블록도.
도 11은 트랜스미터로부터 리시버에 전송되는 송신 클록과 직렬 데이터의 파형을 도시하는 도면.
도 12는 종래의 클록 생성 회로의 블록도.
도 13은 종래의 클록 생성 회로에 있어서의 입력 클록 신호의 주기의 변동에 대한 출력 클록 신호의 추종성을 도시하는 도면.
입력 클록 신호에 기초하여 다상의 출력 클록 신호를 발생하는 본 발명의 일 예에 따른 클록 생성 회로는,
제어전압에 따라서 주파수가 변화하는 출력신호를 발진하는 전압 제어 발진기와,
상기 입력 클록 신호의 위상과 상기 전압 제어 발진기의 상기 출력신호의 위상을 비교하여, 그 위상차를 검출하는 위상 비교기와,
상기 위상 비교기에서 검출되는 상기 위상차에 따른 상기 제어전압을 생성하는 제어전압 생성회로와,
상기 제어전압에 따라서 상기 입력 클록 신호를 지연시키는 것에 의해, 상기 다상의 출력 클록 신호를 발생하는 가변 지연 회로를 갖는 것을 특징으로 한다.
본 발명의 일 예에 의하면, 다상의 출력 클록 신호는, 전압 제어 발진기로부터 출력되는 것은 아니며, 그 전압 제어 발전기에 인가되는 제어전압과 동일한 전압에 의해서 지연량이 정해지는 가변 지연 회로에 의해 출력된다. 상기 가변 지연 회로는, 제어전압에 의해서 결정되는 지연량만큼 입력 클록 신호를 지연시키기 때문에, 입력 클록 신호의 주기의 변화에 즉시 추종한 다상의 출력 클록 신호를 생성할 수 있다.
여기서, 상기 전압 제어 발진기는 링형상으로 접속된 복수의 차동 버퍼회로를 포함할 수 있다. 한편, 상기 가변 지연 회로는, 상기 전압 제어 발진기에 포함되는 상기 복수의 차동 버퍼회로의 각각과 각각 동일 구성을 갖는 복수의 차동 버퍼회로를 포함할 수 있다. 그리고, 상기 전압 제어 발진기가 n개의 상기 차동 버퍼회로를 갖는 경우, 상기 가변 지연 회로는 적어도 2n개의 상기 차동 버퍼회로를 갖는다. 이렇게 하면, 입력 클록 신호의 1주기(T)를 거의 n 분할한 위상차(T/n)를 갖는 n상(相)의 출력 클록 신호를 생성할 수 있다.
상기 다상의 출력 클록 신호는, 상기 적어도 2n개의 차동 버퍼회로중의 홀수번째의 각 차동 버퍼회로로부터의 출력에 기초하여 생성되어도 좋고, 또는 짝수번째의 각 차동 버퍼 회로로부터의 출력에 기초하여 생성되어도 좋다.
또한, 전압 제어 발진기와 가변 지연 회로가 동일한 반도체 기판상에 형성되어 있는 것이 바람직하다. 이렇게 하면, 전압 제어 발진기와 가변 지연 회로를 구성하는 각 차동 버퍼회로간의 소자의 격차가 상쇄되어, 입력 클록 신호의 주기변화로의 추종성을 높일 수 있다.
본 발명의 다른 예는, 상술한 클록 생성 회로를 포함하여 구성되는 직렬/병렬 변환장치 및 병렬/직렬 변환 장치이다. 이들의 변환에 필요한 샘플링 클록으로서 다상의 출력 클록 신호를 사용하면, 입력 클록 신호의 주기의 변화에 즉시 추종시켜, 샘플링 클록의 상승과 데이터의 변화를 일치시키는 것이 가능해진다.
본 발명의 또다른 예는, 직렬/병렬 변환장치 또는 병렬/직렬 변환 장치에 사용되는 전압 제어 발진기와 가변 지연 회로가, 동일한 반도체 기판상에 형성되어 있는 것을 특징으로 하는 반도체 장치이다. 상기 반도체 장치는, 정밀도가 높은 직렬/병렬 변환 또는 병렬/직렬 변환을 실시할 수 있다.
이하, 도면에 기초하여, 본 발명의 실시예에 대하여 설명한다. 도 1은 본 발명의 제 1 실시예에 따른 클록 생성 회로의 블록도이다. 또한, 도 1에 도시하는 클록 생성 회로는, 도 10에 도시하는 트랜스미터(71)의 PLL 블록(77) 및 리시버(72)의 PLL 블록(78)의 쌍방에 사용할 수 있다. 또한, 본 실시예에서는, 도 10에 도시하는 트랜스미터(71)는 IC 칩(5)에 탑재되며, 마찬가지로 도 10에 도시하는 리시버(72)는 다른 IC 칩에 탑재되어 있다. 그리고, 도 10에 도시하는 트랜스미터(71)는 예를 들면 노트형 퍼스널 컴퓨터 본체에 탑재되고, 그 노트형 퍼스널 컴퓨터의 액정 표시부측에 도 10에 도시하는 리시버(72)가 탑재되어 있다.
도 1에 있어서, VCO(전압 제어 발진기)(14)는, 제어전압에 따른 주파수로 발진한다. 위상 비교기(11)는, VCO(14)의 출력신호의 위상을 입력 클록 신호의 위상과 비교하여 위상차를 검출하는 것으로, 그 위상차에 따른 오차신호를 발생한다. 상기 오차신호는, 챠지 펌프(12)와 LPF(저역 필터)(13)에서 적분된다. 이 LPF(13)로부터의 전압이, 제어전압으로서 VCO(14) 및 딜레이 회로(15)에 인가된다.
또한, 본 실시예에서는, 클록 생성 회로의 출력은, 딜레이 회로(15)로부터 출력되는 후술하는 다상의 클록 신호이고, VCO(14)의 출력은 위상 비교기(11)로 되돌려 입력될 뿐이다. 챠지 펌프(12) 및 LPF(13)는, 위상 비교기(11)에서 검출되는 위상차에 따라서 상술한 제어전압을 생성하는 제어전압 생성회로를 구성하는 것이다. 본 실시예에서는, 챠지 펌프(12)는, 위상 비교기(11)로부터의 신호에 기초하여, 용량에 대한 전하의 챠지량, 디스챠지량을 조정하여, 출력전압을 조정하는 것이다.
도 2는 VCO(14)의 회로 구성예를 도시하는 도면이다. 상기 VCO(14)는, 복수의 차동 버퍼회로를 링형상으로 접속하여 이루어지는 링·오실레이터로서 구성되고, 여기서는 설명의 편의상 3개의 차동 버퍼 회로(21, 22, 23)를 사용하기로 한다. 또한, 도 11에 도시하는 바와 같이, 입력 클록 신호의 1주기에 7 비트 데이터를 포함하는 경우에는, 링·오실레이터를 구성하는 차동 버퍼 회로의 수는 7이 된다. 또한, 최종단의 차동 버퍼 회로(23)의 출력에는, 차동 신호를 통상의 신호로 변환하기 위한 출력 버퍼회로(24)가 접속되어 있다. 상기 출력 버퍼회로(24)의 출력이 위상 비교기(11)로 되돌려 입력된다.
차동 버퍼회로(21, 22, 23)의 각각은, 예를 들면, 도 4에 도시하는 회로를 사용하여 구성할 수 있다. 도 4에 도시하는 부호(Q1 내지 Q3)는 P 채널의 트랜지스터를 도시하고, 부호(Q4 내지 Q7)는 N 채널의 트랜지스터를 도시하고 있다. 차동 버퍼회로에는, 고전위측의 전원 전위(VDD)와 저전위측의 전원 전위(VSS)가 공급되고 있지만, 그 중의 한쪽은 접지(earth)전위라도 좋다. 트랜지스터(Q1)의 게이트에는 바이어스 전압(LPF(13)로부터의 제어전압)이 인가되어 있고, 상기 바이어스 전압에 의해서 트랜지스터(Q1)의 온 저항이 변화하며, 입력으로부터 출력까지의 지연시간이 변화하는 것에 의해 VCO의 발진주파수가 변화한다.
도 3은 딜레이 회로(15)의 회로 구성예를 도시하는 도면이다. 딜레이 회로(15)는, LPF(13)로부터의 제어전압으로 결정되는 지연시간만큼, 입력 클록 신호를 지연시킨 3상의 출력 클록 신호를 생성하는 것이다. 상기 딜레이 회로(15)는, VCO(14)에 사용한 도 4에 도시하는 바와 같은 구성의 차동 버퍼 회로(31 내지 36)를 갖는다. 상기 차동 버퍼회로(31 내지 36)의 각각에 있어서도, 도 4에 도시하는 트랜지스터(Q1)의 게이트에는 바이어스 전압(LPF(13)로부터의 제어 전압)이 인가되어 있고, 상기 바이어스·전압에 의해서 트랜지스터(Q1)의 온 저항이 변화하며, 입력으로부터 출력까지의 지연시간이 가변으로 된다. 따라서, 차동 버퍼회로(31 내지 36)의 각각은, 입력 클록 신호를 순차 지연시키게 된다.
또한 딜레이 회로(15)는, VCO(14)에 사용한 도 4에 도시하는 바와 동일한 구성의 차동 버퍼회로를, VCO(14)의 사용수의 배의 수만큼 사용하고 있다. 즉, VCO(14)에서는 3개의 차동 버퍼회로(21 내지 23)를 설치한 것에 대하여, 딜레이 회로(15)는, 그 배수인 적어도 6개의 차동 버퍼회로(31 내지 36)를 갖는다.
또한, 도 3에 도시하는 바와 같이, 6개의 차동 버퍼 회로(31 내지 36)중의 짝수번째의 각 차동 버퍼회로(32, 34, 36)의 출력선에는, 출력된 차동신호를 통상의 신호로 변환하기 위한 출력 버퍼회로(37, 38, 39)의 하나가 접속되어 있다. 상기 출력 버퍼 회로(37, 38, 39)로부터는, 도 5에 도시하는 바와 같이, 입력 클록 신호의 주기(T)를 3등분한 시간(T/3)만큼 순차 지연된 제 1 상 내지 제 3 상의 출력 클록 신호를 얻을 수 있다.
도 3의 딜레이 회로(15)를 도 6에 도시하는 바와 같이 구성할 수 있다. 도 6에서는 6개의 차동 버퍼회로(31 내지 36)중의 홀수단째의 각 차동 버퍼 회로(31, 33, 35)의 출력선에, 출력된 차동신호를 통상의 신호로 변환하기 위한 출력 버퍼회로(37, 38, 39)의 하나가 접속되어 있다. 출력 버퍼회로(37)로부터는, 도 7에 도시하는 바와 같이, 입력 클록 신호로부터 (T/6)만큼 지연된 제 1 상의 출력 클록 신호가 얻어지고, 제 1, 제 2 상의 출력 클록 신호간과, 제 2, 제 3 상의 출력 클록 신호간의 지연량은 각각 (T/3)로 된다. 또한, 도 6에서는 차동 버퍼 회로(36)의 출력은 사용하지 않게 되지만, 각 차동 버퍼(31 내지 35)의 출력부하를 같게 하기 위해서, 차동 버퍼(35)의 출력선에 차동 버퍼(36)가 접속되어 있다.
여기서, 도 4에 도시하는 바이어스 전압(VCO(14), 딜레이 회로(15)로의 제어전압)이 일정하고, 도 2 및 도 3에 도시된 각각의 차동 버퍼회로의 제조시 격차가 없다고 가정하면, 도 2 및 도 3에 도시된 각각의 차동 버퍼회로로부터의 신호지연량을 Tpd에서 일정하게 한다.
또한, 도 2에 도시하는 VCO(14)에서 1주기분의 출력 클록 신호를 꺼내기 위해서는, 링 접속된 3단의 차동 버퍼회로(21 내지 23)를 2주(2周)할 필요가 있다. 즉, 도 2에 도시하는 차동 버퍼회로(21)로부터의 출력 클록(A)의 상승은, 도 8에 도시하는 바와 같이 입력 클록 신호보다 지연시간(Tpd)만큼 늦는다. 마찬가지로, 도 2에 도시하는 차동 버퍼회로(22)로부터의 출력 클록(B)의 상승은, 도 8에 도시하는 바와 같이 출력 클록(A)보다도 지연시간(Tpd)만큼 늦는다. 더욱이, 도 2에 도시하는 차동 버퍼회로(23)로부터의 출력 클록(C)의 상승은, 도 8에 도시하는 바와 같이 출력 클록(B)보다도 지연시간(Tpd)만큼 늦는다. 각 출력 클록(A 내지 C)의 하강의 위상차도 동일하다. 즉, VCO(14)의 차동 버퍼의 단수를 n으로 하였을 때, 입력 클록 신호의 1주기 T = 2×n×Tpd의 관계로 된다.
따라서, 입력 클록 신호의 주기(T)를 n 분할한 시간을 위상차로 하는 n상의 출력 클록 신호를 얻고자 하면, 딜레이 회로(15)에서는, VCO(14)에 사용한 바와 같은 구성의 차동 버퍼회로를, VCO(14)의 사용 개수(n)의 배의 개수(2n)가 적어도 필요하게 된다.
상기한 바와 같이, VCO(14)와 딜레이 회로(15)를 구성하는 각 차동 버퍼회로를 도 4에 도시하는 것과 동일한 구성으로 하고, 더욱이 VCO(14)로의 제어전압을 딜레이 회로(15)에도 인가하는 것에 의해, 딜레이 회로(15)의 지연 시간을 입력 클록 신호에 맞추어서 제어할 수 있다. 더욱이 VCO(14)와 딜레이 회로(15)를 동일한 반도체 기판상에 작성하는 것에 의해, 소자의 불균일성을 상쇄하고, 환경온도를 공통으로 하여, 이들의 회로의 동작의 추종성을 높이는 것이 가능하게 된다.
도 1에 도시하는 바와 같이, VCO(14)는 위상 비교기(11), 챠지 펌프(12), LPF(13)와 조합되어 PLL을 구성하고 있다. 입력 클록 신호의 주기가 변화하면, 루프내의 회로 요소의 지연 시간에 의해, 입력 클록 신호의 주기의 변화에 추종하기 까지 일정한 시간이 걸린다. 이때문에, 입력 클록 신호와 출력 클록 신호의 주기 오차가 적분되며, 위상 오차가 누적적으로 커진다. 한편, 딜레이 회로(15)의 지연시간에는 VCO(14)의 지연 시간과 동일한 오차가 발생하지만, 딜레이 회로(15)에는 입력 클록 신호가 직접 공급되며, 그 입력 클록 신호를 제어 전압에 따라서 결정되는 지연량만큼 지연시킬 수 있기 때문에, 입력 클록 신호의 주기 변화에 즉시 추종할 수 있다.
도 9는 입력 클록 신호의 주기 변화에 대한 VCO(14)와 딜레이 회로(15)의 출력의 추종성을 도시한 도면이다. 도 9의 횡축은 시간(t)을 도시하고, 종축은 입력 클록 신호의 주기(T)를 도시하고 있다. 입력 클록 신호의 주기(T)가 시각(t1)에 있어서 15ns로부터 14ns로 변화한 경우에, VCO(14)의 출력에 있어서의 주기의 중심치는 지연시간후의 시각(t2)으로부터 입력 클록 신호에 추종하기 시작한다. 그러나, 시각(t2)에 있어서 즉시 입력 클록 신호로 추종하는 것은 아니며, 일정한 시간을 들여 입력 클록 신호로 추종하고자 한다. 이에 대하여, 딜레이 회로(15)의 출력에 있어서의 주기의 중심치는 지연 시간후의 시각(t2)에 있어서 즉시 입력 클록 신호에 추종한다.
따라서, 딜레이 회로(15)로부터의 다상의 출력 클록 신호를 샘플링 클록으로서, 도 10에 도시하는 병렬/직렬 변화 클록(79)에서 병렬/직렬 변환을 실시하면, 입력 클록 신호의 주기의 변화에 즉시 추종하여, 병렬 데이터의 샘플링을 할 수 있다. 마찬가지로, 딜레이 회로(15)로부터의 다상의 출력 클록 신호를 샘플링 클록으로서, 도 10에 도시하는 직렬/병렬 변환 블록(80)에서 직렬/병렬 변환을 실시하면, 입력 클록 신호의 주기의 변화에 즉시 추종하여, 직렬 데이터를 병렬 변환할 수 있다.

Claims (13)

  1. 입력 클록 신호에 기초하여 다상의 출력 클록 신호를 발생하는 클록 생성 회로에 있어서,
    제어전압에 따라서 주파수가 변화하는 출력신호를 발진하는 전압 제어 발진기와,
    상기 입력 클록 신호의 위상과 상기 전압 제어 발진기의 상기 출력신호의 위상을 비교하여, 그 위상차를 검출하는 위상 비교기와,
    상기 위상 비교기에서 검출되는 상기 위상차에 따른 상기 제어전압을 생성하는 제어전압 생성회로와,
    상기 제어전압에 따라서 상기 입력 클록 신호를 지연시키는 것에 의해, 상기 다상의 출력 클록 신호를 발생하는 가변 지연 회로를 갖고,
    상기 전압 제어 발진기는 링형상으로 접속된 복수의 차동 버퍼회로를 포함하고,
    상기 가변 지연 회로는 상기 전압 제어 발진기에 포함되는 상기 복수의 차동 버퍼 회로의 각각과 각각 동일 구성을 갖는 복수의 차동 버퍼회로를 포함하며,
    상기 전압 제어 발진기가 n개의 상기 차동 버퍼회로를 갖고, 상기 가변 지연 회로가 적어도 2n개의 상기 차동 버퍼회로를 갖고,
    상기 가변 지연 회로는, 클록 신호의 1 주기(T)를 n 분할한 위상차(T/n)를 갖는 n 상의 출력 클록 신호를 출력하는 것을 특징으로 하는 클록 생성 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 다상의 출력 클록 신호는 상기 적어도 2n개의 차동 버퍼 회로중의 홀수번째의 각 차동 버퍼회로로부터의 출력에 기초하여 생성되는 것을 특징으로 하는 클록 생성 회로.
  6. 제 1 항에 있어서,
    상기 다상의 출력 클록 신호는 상기 적어도 2n개의 차동 버퍼회로중의 짝수번째의 각 차동 버퍼회로로부터의 출력에 기초하여 생성되는 것을 특징으로 하는 클록 생성 회로.
  7. 제 1 항 또는 제 5 항 또는 제 6 중 어느 한 항에 있어서,
    상기 전압 제어 발진기와 상기 가변 지연 회로가 동일한 반도체 기판상에 형성되어 있는 것을 특징으로 하는 클록 생성 회로.
  8. 입력 클록 신호에 따라서 입력되는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환장치에 있어서,
    상기 직렬 데이터를 샘플링 클록에 따라서 상기 병렬 데이터로 변환하는 직렬/병렬 변환 블록과,
    상기 입력 클록 신호에 기초하여 다상의 출력 클록 신호를 발생하고, 상기 다상의 출력 클록 신호를 상기 샘플링 클록으로서 상기 직렬/병렬 변환 블록에 공급하는 클록 생성 회로를 갖고,
    상기 클록 생성 회로는,
    제어전압에 따라서 주파수가 변화하는 출력신호를 발진하는 전압 제어 발진기와,
    상기 입력 클록 신호의 위상과 상기 전압 제어 발진기의 상기 출력신호의 위상을 비교하여, 그 위상차를 검출하는 위상 비교기와,
    상기 위상 비교기에서 검출되는 상기 위상차에 따른 상기 제어전압을 생성하는 제어전압 생성회로와,
    상기 제어전압에 따라서 상기 입력 클록 신호를 지연시키는 것에 의해, 상기 다상의 출력 클록 신호를 발생하는 가변 지연 회로를 갖고,
    상기 직렬 데이터는 상기 입력 클록 신호의 1주기의 사이에 n 비트분 전송되고,
    상기 전압 제어 발진기는 링형상으로 접속된 n개의 차동 버퍼회로를 포함하며,
    상기 가변 지연 회로는 상기 전압 제어 발진기에 포함되는 상기 n개의 차동 버퍼회로의 각각과 각각 동일 구성을 갖는 적어도 2n개의 차동 버퍼회로를 포함하는 것을 특징으로 하는 직렬/병렬 변환장치.
  9. 삭제
  10. 제 8 항에 기재된 상기 전압 제어 발진기와 상기 가변 지연 회로가 동일한 반도체 기판상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 입력 클록 신호에 따라서 입력되는 병렬 데이터를 직렬 데이터로 변환하는 병렬/직렬 변환 장치에 있어서,
    상기 병렬 데이터를 샘플링 클록에 따라서 상기 직렬 데이터로 변환하는 병렬/직렬 변환 블록과,
    상기 입력 클록 신호에 기초하여 다상의 출력 클록 신호를 발생하고, 상기 다상의 출력 클록 신호를 상기 샘플링 클록으로서 상기 병렬/직렬 변환 블록에 공급하는 클록 생성 회로를 갖고,
    상기 클록 생성 회로는,
    제어전압에 따라서 주파수가 변화하는 출력신호를 발진하는 전압 제어 발진기와,
    상기 입력 클록 신호의 위상과 상기 전압 제어 발진기의 상기 출력신호의 위상을 비교하여, 그 위상차를 검출하는 위상 비교기와,
    상기 위상 비교기에서 검출되는 상기 위상차에 따른 상기 제어전압을 생성하는 제어전압 생성회로와,
    상기 제어전압에 따라서 상기 입력 클록 신호를 지연시키는 것에 의해, 상기 다상의 출력 클록 신호를 발생하는 가변 지연 회로를 갖고,
    상기 직렬 데이터는 상기 입력 클록 신호의 1주기의 사이에 n 비트분 전송되고,
    상기 전압 제어 발진기는 링형상으로 접속된 n개의 차동 버퍼회로를 포함하며,
    상기 가변 지연 회로는 상기 전압 제어 발진기에 포함되는 상기 n개의 차동 버퍼회로의 각각과 각각 동일 구성을 갖는 적어도 2n개의 차동 버퍼 회로를 포함하는 것을 특징으로 하는 병렬/직렬 변환장치.
  12. 삭제
  13. 제 11 항에 기재된 상기 전압 제어 발진기와 상기 가변 지연 회로가 동일한 반도체 기판상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
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