JP7343709B2 - 誤り訂正システム - Google Patents

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Description

（関連出願の相互参照）
本願は、出願番号が２０２１１００４９１３４．２であり、出願日が２０２１年１月１４日である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全てが参照によって本願に組み込まれる。
本願の実施例は誤り訂正システムに関するが、これに限定されない。
半導体メモリは揮発性メモリと不揮発性メモリに分けることができる。ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は揮発性メモリとして、記録密度が高く、読み書きの速度が速いなどのメリットを有し、様々な電子システムにおいて広く適用されている。
ＤＲＡＭの製造プロセスが進歩し、記録密度が高くなるにつれて、ＤＲＡＭにおける記憶データに誤りが発生し得、ＤＲＡＭの性能に深刻な影響を与える可能性がある。したがって、ＤＲＡＭでは、通常、誤り訂正コード（ＥＣＣ：Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ ｏｒ Ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｉｎｇ）技術によって記憶データの誤りを検出又は訂正する。
本願の実施例は誤り訂正システムを提供する。前記誤り訂正システムは記憶システムに適用され、前記記憶システムは読み書き操作中において複数のデータを書き込み又は読み取り、前記複数のデータはＭバイトに分割され、各前記バイトはＮ個の異なるビットのデータを有し、前記記憶システムは、符号化段階及び復号段階があり、前記復号段階で、前記誤り訂正システムは前記記憶システムに基づいてＸ個の第１演算コード及びＹ個の第２演算コードを生成し、前記第１演算コードはＮ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、前記第２演算コードはＭバイトに対して誤り検出及び／又は誤り訂正を行うために用いられる。その特徴は以下のとおりであり、前記誤り訂正システムは、各々が１つの前記バイトに対応するＭ個の復号ユニットであって、Ｘ個の前記第１演算コード及びＹ個の前記第２演算コードを復号処理することで、前記バイトに誤りデータがあるか否かを確認して誤りデータのビットを特定するように構成される復号ユニットを含み、前記復号ユニットは、
Ｘ個の前記第１演算コードを受信してＮ個の第１復号信号を出力するように構成されるデコーダであって、各前記第１復号信号はＮ個のデータの１ビットに対応し、ＮはＸよりも大きいデコーダと、Ｚ個の選択された演算コードを受信し、論理積演算を行うように構成される第１アンドゲートユニットであって、前記選択された演算コードは、前記Ｙ個の第２演算コードのうち前記バイトに対応する前記第２演算コードである第１アンドゲートユニットと、（Ｙ－Ｚ）個の選択されていない演算コードを受信し、否定論理和演算を行うように構成されるノアゲートユニットであって、前記選択されていない演算コードは、前記選択された演算コード以外の前記第２演算コードであるノアゲートユニットと、Ｎ個の第２アンドゲートユニットであって、各前記第２アンドゲートユニットの入力端は、前記第１アンドゲートユニットの出力端、前記ノアゲートユニットの出力端及び１つの前記第１復号信号に接続され、前記Ｎ個の第２アンドゲートユニットの出力に基づいて前記記憶システムに対して誤り検出及び／又は誤り訂正を行う第２アンドゲートユニットと、を含み、前記Ｘ、前記Ｙ及び前記Ｎはいずれも正の自然数であり、前記Ｚは（Ｙ－１）／２以上であり、且つ（Ｙ＋１）／２以下の整数である。
本願の実施例により提供される誤り訂正システムと記憶システムの機能ブロック図である。 本願の実施例により提供される誤り訂正システムの構成図１である。 図２に示される各バイトに対応する復号ユニットの拡大構成図である。 本願の実施例により提供される複数のデータの分類模式図、及び第１チェックコードと第２チェックコードとの関係模式図である。 バイト０に対応する第１チェックコードの拡大模式図である。 本願の実施例により提供される誤り訂正システムの構成図２である。 全てのバイトに対して第２符号化演算を行う原理模式図である。 本願の実施例により提供される誤り訂正システムにおける第１比較回路又は第２比較回路の機能ブロック図である。 本願の実施例により提供される誤り訂正システムにおける第１比較回路又は第２比較回路の回路構成図である。 本願の実施例により提供される復号ユニットがバイトに対応する構成図である。 図１０のバイト５に対応する復号ユニットの拡大構成図である。
１つ又は複数の実施例は、その対応する図面の図によって例示的に説明しているが、これらの例示的な説明は実施例を限定するものとはならず、図面において同一の参照番号を備えた要素は同様の要素を表し、特に説明しない限り、図面は縮尺を限定するものではない。
本願の実施例は誤り訂正システムを提供する。前記誤り訂正システムは記憶システムに適用され、記憶システムは読み書き操作中において複数のデータを書き込み又は読み取り、該複数のデータはＭバイトに分割され、各バイトはＮ個の異なるビットのデータを有し、復号段階で、記憶システムはＸ個の第１演算コード及びＹ個の第２演算コードを生成し、第１演算コードはＮ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、第２演算コードはＭバイトに対して誤り検出及び／又は誤り訂正を行うために用いられる。誤り訂正システムは、各々が１つのバイトに対応するＭ個の復号ユニットを含む。復号ユニットは、Ｘ個の前記第１演算コードを受信してＮ個の第１復号信号を出力するように構成されるデコーダであって、誤りデータのビットを特定するように構成されるデコーダと、誤りの発生したバイトを特定するように構成される第１アンドゲートユニット及びノアゲートユニットと、各々の入力端が対応する第１アンドゲートユニットの出力端及びノアゲートユニットの出力端に接続され、該バイトに誤りが発生したか否か及び誤りデータのビットを特定するように構成されるＮ個の第２アンドゲートユニットと、を含む。本願の実施例では、各バイトに対応する復号ユニットの回路は、異なる復号ユニットの各入力端に接続される第１演算コード及び第２演算コートが異なることを除いて、同じ回路に設定してもよく、これにより、誤り訂正システムにおける全ての復号ユニットの配線及び面積の節減に寄与すると共に、全てのバイトを同時に復号処理して誤り検出及び／又は誤り訂正を行うことができるため、誤り訂正システムの誤り検出及び訂正の速度を向上させることができる。
本願の実施例の目的、技術的解決手段及び利点をより明らかにするために、以下に図面を参照しながら本願の各実施例を詳細に説明する。ただし、本願の各実施例では、本願を読者により明瞭に理解させるために多くの技術詳細を示したが、これらの技術詳細と下記の各実施例に基づく種々の変化と修正がなくても、本願が保護を主張する技術的解決手段を実現できることが当業者に理解される。
図１は本願の実施例により提供される誤り訂正システムと記憶システムの機能ブロック図であり、図２は本願の実施例により提供される誤り訂正システムの構成図１であり、図３は図２に示される各バイトに対応する復号ユニットの拡大構成図である。
図１～図３を参照すると、本願の実施例では、誤り訂正システム１は記憶システム１０１に適用され、該記憶システム１０１は読み書き操作中において複数のデータを書き込み又は読み取り、該複数のデータはＭバイトに分割され、各バイトはＮ個の異なるビットのデータを有し、記憶システム１０１は符号化段階及び復号段階があり、復号段階で、該誤り訂正システムは記憶システム１０１に基づいてＸ個の第１演算コード及びＹ個の第２演算コードを生成し、第１演算コードはＮ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、第２演算コードはＭバイトに対して誤り検出及び／又は誤り訂正を行うために用いられ、誤り訂正システム１は、各々が１つのバイトに対応するＭ個の復号ユニット３１であって、Ｘ個の第１演算コード及びＹ個の第２演算コードを復号処理することで、バイトに誤りデータがあるか否かを確認して誤りデータのビットを特定するように構成される復号ユニット３１をさらに含む。
ここで、復号ユニット３１は、Ｘ個の前記第１演算コードを受信してＮ個の第１復号信号を出力するように構成されるデコーダ３０１であって、各第１復号信号はＮ個のデータの１ビットに対応し、ＮはＸよりも大きいデコーダ３０１と、Ｚ個の選択された演算コードを受信し、論理積演算を行うように構成される第１アンドゲートユニット３０２であって、選択された演算コードはＹ個の第２演算コード内のバイトに対応する第２演算コードである第１アンドゲートユニット３０２と、（Ｙ－Ｚ）個の選択されていない演算コードを受信し、否定論理和演算を行うように構成されるノアゲートユニット３０３であって、選択されていない演算コードは選択された演算コード以外の第２演算コードであるノアゲートユニット３０３と、Ｎ個の第２アンドゲートユニット３０４であって、各第２アンドゲートユニット３０４の入力端は、第１アンドゲートユニット３０２の出力端、ノアゲートユニット３０３の出力端及び１つの第１復号信号に接続され、Ｎ個の第２アンドゲートユニット３０４の出力に基づいて記憶システム１０１に対して誤り検出及び／又は誤り訂正を行うＮ個の第２アンドゲートユニット３０４と、を含み、Ｘ、Ｙ及びＮはいずれも正の自然数であり、Ｚは（Ｙ－１）／２以上であり、且つ（Ｙ＋１）／２以下の整数である。
本願の実施例に記載される第１演算コードは、各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、第２演算コードは、バイトに対して誤り検出及び／又は誤り訂正を行うために用いられることに注意されたい。全ての第１演算コード及び第２演算コードは共にＭバイトの全てのデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、第２演算コードは、誤りデータがＭバイトのどのバイトにあるかを特定するために用いられ、第１演算コードは、誤りデータが該バイトのどのビットにあるかを特定するために用いられると理解すべきである。
図２は２つのバイトに対応する復号ユニットの構成図を示し、以下において図面を参照しながら、本願の実施例により提供される誤り訂正システムを詳細に説明する。
本願の実施例では、Ｘは４であり、Ｎは８であり、対応するデコーダ３０１は３－８デコーダであり、該デコーダ３０１は３つの入力端及び８つの出力端を有し、且つ第２アンドゲートユニット３０４の数は８であり、即ちＮは８である。
Ｚが（Ｙ－１）／２以上であり、且つ（Ｙ＋１）／２以下の整数であるため、第１アンドゲートユニット３０２の入力端の数とノアゲートユニット３０３の入力端の数との和が最も小さくなり、第１アンドゲートユニット３０２の入力端及びノアゲートユニット３０３の入力端はいずれも効果的に利用可能である。
本願のいくつかの実施例では、Ｙが５であり、その場合、２≦Ｚ≦３であり、第１アンドゲートユニット３０２が２つの選択された演算コードを受信するとした場合、即ち第１アンドゲートユニット３０２が２つの入力端が必要である場合、ノアゲートユニット３０３は３つの選択されていない演算コードを受信し、即ちノアゲートユニット３０３は３つの入力端が必要である。第１アンドゲートユニット３０２が３つの選択された演算コードを受信するとした場合、即ち第１アンドゲートユニット３０２が３つの入力端が必要である場合、ノアゲートユニット３０３は２つの選択されていない演算コードを受信し、即ちノアゲートユニット３０３は２つの入力端が必要である。
本願のいくつかの実施例では、第１アンドゲートユニット３０２は３つの入力端を有し、第１アンドゲートユニット３０２はさらに、選択された演算コードの数が２である場合、第１アンドゲートユニット３０２の１つの入力端が電源ＶＤＤに接続されるように構成される。対応的に、ノアゲートユニット３０３は３つの入力端を有し、ノアゲートユニット３０３はさらに、選択されていない演算コードの数が２である場合、ノアゲートユニット３０３の１つの入力端がグランドＶｓｓに接続されるように構成される。
第１演算コードがＮ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられるため、記憶システムが誤りデータを１ビット有する場合、デコーダ３０１から出力されたＮ個の第１復号信号によって、Ｎ個の異なるビットのデータのうちの、どのビットのデータに誤りが発生したかを確認することができるが、Ｎ個の第１復号信号によっては、どのバイトのこのビットのデータに誤りが発生したかを確認することができない。
選択された演算コードはＹ個の第２演算コード内のバイトに対応する第２演算コードであり、ここで記載される対応とは、該バイトのデータが該第２演算コードの符号化演算に関与していることを意味する。本願の実施例では、Ｙ個の第２演算コード内の各第２演算コードは異なるバイト内の全てのデータに対して符号化演算を行うことによって得られるものである。理解されることとして、１バイトについて、該バイト内の全てのデータが符号化演算に関与して得られた第２演算コードは、該バイトに対応する第２演算コードとして定義される。明らかながら、異なるバイトが符号化演算に関与して得られた第２演算コードが完全に同じではないため、Ｙ個の第２演算コードはＭバイトに対して誤り検出及び／又は誤り訂正を行うために用いることができる。
第２演算コードがＭバイトに対して誤り検出及び／又は誤り訂正を行うために用いられるため、第１アンドゲートユニット３０２について、該バイトに対応する第２演算コード、即ち選択された演算コードは第１アンドゲートユニット３０２の入力とされる。記憶システムが１ビットの誤りデータを有し、且つ該バイト内のデータに誤りが発生した場合、選択された演算コードに影響を及ぼし、第１アンドゲートユニット３０２の出力結果は影響を受ける。ノアゲートユニット３０３について、全ての第２演算コードのうちの選択された演算コード以外の第２演算コードは選択されていない演算コードであり、該選択されていない演算コードはノアゲートユニット３０３の入力とされる。記憶システムが１ビットの誤りデータを有し、且つ該バイト内のデータに誤りが発生した場合、選択されていない演算コードに影響を及ぼさず、ノアゲートユニット３０３の出力結果は影響を受けず、同様に、記憶システムが１ビットの誤りデータを有するが、該バイト内のデータに誤りが発生しない場合、選択されていない演算コードに影響を及ぼし、ノアゲートユニット３０３の出力結果は影響を受ける。
各第２アンドゲートユニット３０４が第１復号信号、第１アンドゲートユニット３０２の出力端、及びノアゲートユニット３０３の出力端に接続されるため、各第２アンドゲートユニット３０４の出力端は、該バイト内の各ビットのデータの影響を受け、即ち第２アンドゲートユニット３０４の出力端によって、該バイトに対応する各ビットのデータに誤りが発生したか否かを確認することができる。
例として、該バイトに１ビットの誤りデータがあり、且つ誤りデータが第１ビットに位置する場合、第１ビットに対応する第１復号信号をマーク復号信号として定義し、そうすると、該マーク復号信号を受信した第２アンドゲートユニット３０４の出力結果は、予期通りにならず、しかも他の第２アンドゲートユニット３０４の出力結果とは異なり、これにより、第１ビットのデータが誤りデータであると導き出される。該バイト内のデータがいずれも正確なデータである場合、全ての第２アンドゲートユニット３０４の出力結果はいずれも同じで、しかも予期通りになり、これにより、該バイトに誤りデータがないと導き出される。
理解されることとして、本願のいくつかの実施例では、記憶システム１０１は記憶チップを含み、Ｍ個の復号ユニット３１は記憶チップ内に集積されてもよい。
本願の実施例により提供される誤り訂正システム１では、各バイトに対応する復号ユニット３１の回路は、同じ回路に設定してもよく、異なる復号ユニット３１の各入力端に接続される第１演算コードと第２演算コードが異なるだけであり、これにより、誤り訂正システムにおける全ての復号ユニットの配線及び面積の節減に寄与すると共に、全てのバイトに対して同時に復号処理して誤り検出及び／又は誤り訂正を行うことができるため、誤り訂正システムの誤り検出及び訂正の速度を向上させることができる。
以下において、記憶システムの動作原理を参照しながら、誤り訂正システムをさらに説明する。
本願の実施例では、記憶システム１０１はＤＤＲ４、ＬＰＤＤＲ４、ＤＤＲ５又はＬＰＤＤＲ５などのＤＲＡＭであってもよく、記憶システム１０１は他のタイプの記憶システムであってもよく、例えばＮＡＮＤ、ＮＯＲ、ＦｅＲＡＭ、ＰｃＲＡＭなどの不揮発性メモリである。
該記憶システム１０１について、データは異なるバイトに分割され、一般的に、バイトはデータ処理の基本単位である。バイト単位で情報を記憶及び解釈する場合、１バイトは８つのバイナリビットからなるものと規定され、即ち、１バイトは８ビットに等しく、８ビットのそれぞれは対応するビットを有し、即ち１Ｂｙｔｅ＝８ｂｉｔである。これに基づき、本願の実施例では、Ｎが８であることにより、各バイト内のビットを最も大きくするため、比較システム２０に必要な回路の利用率の向上に寄与する。理解されることとして、他の実施例では、Ｎは他の適切な正の整数であってもよい。
記憶システム１０１によって１回の読み書き操作で転送されるデータが１２８ビット（即ち１２８ｂｉｔｓ）であることを例とすると、Ｍは１６であり、Ｎは８である。なお、他の実施例では、記憶システムによって読み書き操作中において転送されるデータのビット数により、Ｍは他の適切な正の整数であってもよく、Ｍ＊Ｎが読み書き操作で転送されるデータのビット数に等しいことを満たせばよい。
図４は本願の実施例により提供される複数のデータの分類模式図、及び第１チェックコードと第２チェックコードとの関係模式図であり、Ｎ個のデータそれぞれのビットは異なる。本願の実施例では、図４に示すように、各バイトについて、Ｎ個のデータは、自然数で逓増する第０～第７ビットを有し、全てのバイトについて、Ｍバイトは第０から第１５まで自然数で逓増する１６バイトに分割されている。また、異なるバイトについて、バイトが有するＮ個のデータはいずれも第０から第７まで逓増する８ビットを有する。なお、記載場所の制限により、図４は同一行の表から分割された３つの表となっているが、実際に１つの完全な表である。図示の便宜上、図５はバイト０に対応する第１チェックコードの拡大模式図を示している。
図６は本願の実施例により提供される誤り訂正システムの構成図２である。
図６を参照すると、誤り訂正システム１は、符号化モジュール１０２を更に含み、読み取り操作中及び書き込み操作中の符号化段階で、各バイト内のいくつかのデータに基づいてＸ個の第１チェックコードを生成し、同一の第１チェックコードに対応するいくつかのデータは異なるバイト内のビットが同じであり、いくつかのバイト内の全てのデータに基づいてＹ個の第２チェックコードを生成するように構成され、Ｘ個の第１チェックコードは、各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、Ｙ個の第２チェックコードは、Ｍバイトに対して誤り検出及び／又は誤り訂正を行うために用いられ、Ｘ及びＹがいずれも正の自然数である。
第１チェックコードは各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、第２チェックコードはＭバイトに対して誤り検出及び／又は誤り訂正を行うために用いられ、このような誤り検出及び訂正の符号化方式はＥＣＣを実現することが可能であるのみならず、より少ないハードウェア回路を用いてＥＣＣを実現することができ、記憶システムの消費電力低減及びＥＣＣの速度と結果の最適化に寄与する。
本願の実施例に記載される第１チェックコードは各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、第２チェックコードはＭバイトに対して誤り検出及び／又は誤り訂正を行うために用いられる。全ての第１チェックコード及び第２チェックコードは共にＭバイトの全てのデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、第２チェックコードは誤りデータがＭバイトのどのバイトにあるかを特定するために用いられ、第１チェックコードは誤りデータが該バイトのどのビットにあるかを特定するために用いられると理解すべきである。
本願の実施例では、符号化モジュール１０２はパリティチェック（Ｐａｒｉｔｙ Ｃｈｅｃｋ）原理によって第１チェックコード及び第２チェックコードを生成し、対応的に、第１チェックコード及び第２チェックコードはいずれもパリティチェックコードである。
本願の実施例では、符号化モジュール１０２は、書き込み操作中において、書き込む複数のデータに基づいてＸ個の第１チェックコード及びＹ個の第２チェックコードを取得するように構成される第１符号化ユニット１１２と、読み取り操作中において、読み取り待ちの複数のデータに基づいてＸ個の第１更新チェックコード及びＹ個の第２更新チェックコードを取得するように構成される第２符号化ユニット１２２であって、第１更新チェックコードの取得方法が第１チェックコードの取得方法と同じであり、第２更新チェックコードの取得方法が第２チェックコードの取得方法と同じである第２符号化ユニット１２２と、を含み、第１演算コードは第１チェックコード及び第１更新チェックコードに基づいて取得され、第２演算コードは第２チェックコード及び第２更新チェックコードに基づいて取得される。
Ｘ個の第１チェックコードはＸビットの第１二進数を構成し、ここで、２Ｘ≧Ｎであり、各第１チェックコードはバイト内の全てのいくつかのデータに対して第１符号化演算を行うことによって得られ、各第１チェックコードに対応するいくつかのデータはバイト内の異なるビットの組み合わせに対応する。即ち、各第１チェックコードは、各バイト内の複数のビットのデータを選択して第１符号化演算を行うことによって得られ、しかも、同一の第１チェックコードについて、全てのバイトの選択されたビットの組み合わせが同じであり、異なる第１チェックコードについて、Ｎ個のデータの選択されたビットの組み合わせが異なる。
本願の実施例では、異なる第１チェックコードが全てのバイト内の異なるデータに基づいて第１符号化演算を行うことによって得られ、それによって、異なる第１チェックコードについて、第１チェックコードの結果に影響を及ぼすビットが異なる。また、２Ｘ≧Ｎであるため、各ビットは、選択されて第１符号化演算を行うことによって得られる第１チェックコードを完全に同じでないようにしてもよく、それにより、分析によってどのビットに対応するデータに誤りが発生したかを確認することができる。
本願の実施例では、Ｘを３にすることによって、異なるビットのデータの誤りがいずれも摘出されることが可能であるのみならず、第１符号化ユニット１１２のハードウェア回路の複雑さを軽減することもできる。
本願のいくつかの実施例では、３つの第１チェックコードは下位ビットの方から上位ビットの順で、第０ビットの第１チェックコード、第１ビットの第１チェックコード及び第２ビットの第１チェックコードを含み、Ｎ個のデータは第０から第Ｎ－１まで自然数で逓増するビットを有し、例として、第０ビットについて、第１チェックコードに対応するいずれかの第１符号化演算にも関与していない。第１ビットについて、第０ビットの第１チェックコードに対応する第１符号化演算に関与している。第２ビットについて、第１ビットの第１チェックコードに対応する第１符号化演算に関与している。第３ビットについて、第０ビット及び第１ビットの第１チェックコードに対応する第１符号化演算に関与している。第４ビットについて、第２ビットの第１チェックコードに対応する第１符号化演算に関与している。第５ビットについて、第０ビット及び第２ビットの第１チェックコードに対応する第１符号化演算に関与している。第６ビットについて、第１ビット及び第２ビットの第１チェックコードに対応する第１符号化演算に関与している。第７ビットについて、第０、第１及び第２ビットの第１チェックコードに対応する第１符号化演算に関与している。理解すべきこととして、当業者であれば、必要に応じて第１チェックコードの数及び他の符号化演算の関係を設定してもよく、選択された各ビットで第１符号化演算を行うことによって得られた第１チェックコードが完全に同じでなければよい。
本願の実施例では、第１符号化演算は排他的論理和演算であり、対応的に、第１符号化ユニット１１２は、Ｘビットの第１二進数のうち、最下位ビットの第１チェックコードがバイト内の第１、第３、第５及び第７ビットのデータの排他的論理和であり、最上位ビットの第１チェックコードがバイト内の第４、第５、第６及び第７ビットのデータの排他的論理和であり、中間ビットの第１チェックコードがバイト内の第２、第３、第６及び第７ビットのデータの排他的論理和であるように構成される。
なお、他の実施例では、第１符号化演算は否定排他的論理和演算であってもよく、対応的に、第１符号化ユニットは、Ｘビットの二進数のうち、最下位ビットの第１チェックコードがバイト内の第１、第３、第５及び第７ビットのデータの否定排他的論理和であり、最上位ビットの第１チェックコードがバイト内の第４、第５、第６及び第７ビットのデータの否定排他的論理和であり、中間ビットの第１チェックコードがバイト内の第２、第３、第６及び第７ビットのデータの否定排他的論理和であるように構成される。
以下において、図４及び図５を参照しながら、第１チェックコードの生成原理を説明する。
図４及び図５に示すように、「×」は該行の符号化演算に関与していること、即ち、否定排他的論理和又は排他的論理和演算を行うことを意味し、１２８ビットのデータは第０～第１５の計１６バイトに分割され、各バイトは８ビットを有する。ｐ１０、ｐ１１及びｐ１２は３つの第１チェックコードを表し、ｐ１３、ｐ１４、ｐ１５、ｐ１６及びｐ１７は５つの第２チェックコードを表し、ｐｃ０～ｐｃ７は符号化演算時、ｐ１０～ｐ１７が対応的に採用する８つの演算式を表す。各行において、全ての「×」が付いた箇所は、該列に対応するデータが該演算式で排他的論理和又は否定排他的論理和演算に関与する必要があることを示す。第１チェックコード及び第２チェックコードはｐｂに対応する。
書き込み操作中の符号化段階の第１符号化演算又は第２符号化演算の時、ｐｃ０～ｐｃ７の８つを用いて第１符号化演算又は第２符号化演算を行い、演算の結果はそれぞれ、ｐ１０～ｐ１７に記憶され、ｐ１０～ｐ１７は第１符号化演算又は第２符号化演算に関与せず、復号段階で、各行に対応する演算式が変更されず、記憶されたｐ１０～ｐ１７は演算に関与する必要があり、そのため、図２の表においてｐ１０～ｐ１７に対応的に「×」が付いており、この点について、以下において詳細に説明する。
本願の実施例では、書き込み操作中の符号化段階で、各バイトについて、該バイト内の第１、３、５、７ビットのデータに対して排他的論理和又は否定排他的論理和の演算を行い、さらに１６バイトの全ての排他的論理和又は否定排他的論理和の演算結果に対して排他的論理和又は否定排他的論理和の演算を行い、即ち、ｐｃ０演算式であり、演算結果をｐ１０に与える。各バイトについて、該バイト内の第２、３、６、７ビットのデータに対して排他的論理和又は否定排他的論理和の演算を行い、さらに１６バイトの全ての排他的論理和又は否定排他的論理和の演算結果に対して排他的論理和又は否定排他的論理和の演算を行い、即ち、ｐｃ１演算式であり、演算結果をｐ１１に与える。各バイトについて、該バイト内の第４、５、６、７ビットのデータに対して排他的論理和又は否定排他的論理和の演算を行い、さらに１６バイトの全ての排他的論理和又は否定排他的論理和の演算結果に対して排他的論理和又は否定排他的論理和の演算を行い、即ち、ｐｃ２演算式であり、演算結果をｐ１２に与える。
ｐ１０、ｐ１１及びｐ１２は第１二進数を構成し、ｐ１０は最下位であり、ｐ１２は最上位である。メモリの複数のデータのうち、誤りデータが１ビットしかない場合、下記の結果にあり、即ち、第０ビットのデータに誤りが発生した場合、第０ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与していないため、第１チェックコードｐ１０、ｐ１１及びｐ１２はいずれも影響を受けない。
第１ビットのデータに誤りが発生した場合、第１ビットがｐｃ０の演算式に関与しているが、ｐｃ１及びｐｃ２の２つの演算式に関与していないため、第１チェックコードｐ１０は影響を受けるが、第１チェックコードｐ１１及びｐ１２は影響を受けない。
第２ビットのデータに誤りが発生した場合、第２ビットがｐｃ１の演算式に関与しているため、第１チェックコードｐ１０及びｐ１２は影響を受けないが、第１チェックコードｐ１１は影響を受ける。
第３ビットのデータに誤りが発生した場合、第３ビットがｐｃ０及びｐｃ１の２つの演算式に関与しているため、第１チェックコードｐ１０及びｐ１１は影響を受けるが、第１チェックコードｐ１２は影響を受けない。
類推すると、第７ビットのデータに誤りが発生した場合、第７ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与しているため、第１チェックコードｐ１０、ｐ１１及びｐ１１はいずれも影響を受ける。
ここに記載される、特定のデータに誤りが発生することによって特定の第１チェックコードが影響を受けるというのは、特定のデータに誤りが発生した後、第１符号化演算を再度行うことで得られた該特定の第１チェックコードは、データに誤りが発生する前に形成された該第１チェックコートとは異なることを意味する。
理解されることとして、各演算式について、異なるバイト内の、第１符号化演算に関与するビットが同じであるため、第１チェックコードによって、どのビットのデータに誤りが発生したかを確認することができるが、どのバイト内の対応するビットのデータに誤りが発生したかを検出することができない。したがって、第２チェックコードによって、どのバイト内の対応するビットのデータに誤りが発生したかを確認する必要がある。
Ｙ個の第２チェックコードはＹビットの第２二進数を構成し、ここで、２Ｙ≧Ｍであり、各第２チェックコードは幾つかのバイトに対して第２符号化演算を行うことによって得られる。
２Ｙ≧Ｍであるため、各バイトが第２符号化演算に関与して得られた第２チェックコードは完全に同じではないことを保証することができる。本願の実施例では、異なる第２チェックコードは異なるいくつかのバイトに基づいて第２符号化演算を行うことによって得られるため、異なる第２チェックコードについて、第２チェックコードの結果に影響を及ぼすバイトが異なり、それにより、どのバイト内のデータに誤りが発生したかを総合的に分析して確認することを容易にする。さらにバイトのどのビットに誤りが発生したかを判断することによって、最終的に、どのバイトのどのビットのデータに誤りが発生したかを判断する。ここで、第２チェックコードの結果に影響を及ぼすということにおける「影響」は上述した「影響」と同じ意味を持っていることに注意されたい。
本願の実施例では、Ｙは５であり、異なるバイトのデータの誤りがいずれも摘出することを可能にするのみならず、第１符号化ユニット１１２のハードウェア回路の複雑さを軽減することもできる。第２符号化演算は排他的論理和演算であってもよく、対応的に、第１符号化ユニット１１２は、選択された２つのバイトの全てのデータに対して排他的論理和演算を行い、いくつかの第１演算結果を記憶するように構成される第１段演算ユニットであって、各第１演算結果が選択された２つのバイトの排他的論理和の演算結果である第１段演算ユニットと、少なくとも２つの第１演算結果に対して排他的論理演算を行い、第２チェックコードを生成し、異なる符号化ニーズに応じてＹ個の第２チェックコードを生成するように構成される第２段演算ユニットと、を含む。第１符号化ユニット１１２に対する特別な設計によって、第２段演算ユニットは第１段演算ユニットの第１演算結果を繰り返して用いることができ、これにより、第１符号化ユニット１１２はより少ないハードウェア回路によって実現することができるため、記憶システムの消費電力を低減する。
他の実施例では、第１符号化演算は否定排他的論理和演算であってもよく、対応的に、第１符号化ユニットは、選択された２つのバイトの全てのデータに対して否定排他的論理和演算を行い、いくつかの第１演算結果を記憶するように構成される第１段演算ユニットであって、各第１演算結果が選択された２つのバイトの否定排他的論理和の演算結果である第１段演算ユニットと、少なくとも２つの第１演算結果に対して否定排他的論理和演算を行い、第２チェックコードを生成し、異なる符号化ニーズに応じてＹ個の第２チェックコードを生成するように構成される第２段演算ユニットと、を含む。
本願の実施例では、図４に示すように、書き込み操作中の符号化段階で、各バイトについて、該バイトの全ての８ビットのデータに対して排他的論理和の演算を行い、該バイトの排他的論理和の演算結果を得て、続いて、計１６バイトの１６個の排他的論理和の演算結果に対して、ｐｃ３からｐｃ７の７つの演算式に基づいて第２符号化演算を行い、即ち各行の表において「×」が付いたデータはいずれも演算に関与し、対応的に第２チェックコードｐｃ１３からｐｃ１７を得る。理解されることとして、符号化段階で、第２チェックコードｐｃ１３～ｐｃ１７は符号化演算に関与せず、後続のデコード段階（復号段階ともいう）では、第２チェックコードｐｃ１３～ｐｃ１７も演算に関与する必要があるため、図４において第２チェックコードｐｃ１３からｐｃ１７も対応的に「×」が付けられており、この点について以下において説明するので、ここで説明を省略する。
本願の実施例では、Ｍバイトは自然数で逓増するように第０～第１５のバイトに分割され、Ｙ個の第２チェックコードは自然数で逓増するように第３～第７の第２チェックコードに分割され、５つの第２チェックコードの取得方法はそれぞれ以下のとおりである。
第３の第２チェックコード（図４におけるｐ１３に対応）は、第０、第２、第３、第４、第５、第６及び第８バイトの全てのデータの排他的論理和又は否定排他的論理和であり、第４の第２チェックコード（図４におけるｐ１４に対応）は、第０、第１、第４、第５、第７、第９、第１０及び第１２バイトの全てのデータの排他的論理和又は否定排他的論理和であり、第５の第２チェックコード（図４におけるｐ１５に対応）は、第１、第２、第４、第６、第９、第１１、第１３及び第１４バイトの全てのデータの排他的論理和又は否定排他的論理和であり、第６の第２チェックコード（図４におけるｐ１６に対応）は、第３、第５、第６、第７、第１０、第１１、第１４及び第１５バイトの全てのデータの排他的論理和又は否定排他的論理和であり、第７の第２チェックコード（図４におけるｐ１７に対応）は、第８、第９、第１０、第１１、第１２、第１３及び第１５バイトの全てのデータの排他的論理和又は否定排他的論理和である。
なお、各第２チェックコードはいずれも排他的論理和演算によって得られ、又は各第２チェックコードはいずれも否定排他的論理和演算によって得られる。
図６を参照すると、第１符号化ユニット１１２において、第２チェックコードを取得するための対応する回路は、下記のように設計され、即ち、バイト０及びバイト４の排他的論理和の演算結果に対して排他的論理和演算を行い、結果０＿４を得て、バイト２及びバイト６の結果に対して排他的論理和演算を行い、結果２＿６を得て、バイト３及びバイト５の結果に対して排他的論理和演算を行い、結果３＿５を得て、バイト１及びバイト５の結果に対して排他的論理和演算を行い、結果１＿５を得て、バイト１及びバイト４の結果に対して排他的論理和演算を行い、結果１＿４を得るように設計される。
図７に示すように、図７は全てのバイトに対して第２符号化演算を行う原理模式図を示し、バイト０から７と同様の１つの回路を用いてバイト８から１５の演算を遂行してもよく、即ち、入力を変更するだけで、バイト８から１５に対して同様の演算を行い、結果９＿１３、結果１０＿１２、結果１１＿１５、結果１０＿１４、結果１１＿１４を得ることができる。また、これらの同様の回路を用いた演算以外に、バイト６及びバイト７に対して排他的論理和演算を行って結果６＿７を得て、バイト７及びバイト９の結果に対して排他的論理和演算を行って結果７＿９を得る必要がある。
ｐｃ３からｐｃ７の演算式の要件に従って排他的論理和演算を行い、例えば、演算式ｐｃ３に基づき、結果０＿４、結果２＿６、結果３＿５及びバイト８の排他的論理和の演算結果に対して排他的論理和演算を行い、第２チェックコードｐ１３を得て、演算式ｐｃ４に基づき、結果０＿４、結果１＿５、結果７＿９及び結果１０＿１２に対して排他的論理和演算を行い、第２チェックコードｐ１４を得て、第２チェックコードｐ１５、ｐ１６及びｐ１７の取得方法についてそれぞれ具体的に説明しない。理解されることとして、結果０＿４、結果２＿６などは、いずれも回路リソースを節約するために繰り返して用いることができる。
また、本願の実施例では、第１符号化ユニット１１２はさらに、各バイトは、第２符号化演算に関与する回数がａであり、ａが（Ｙ－１）／２≦ａ≦（Ｙ＋１）／２を満たし、ａが正の整数であるように構成されてもよい。このような設定によって、後続の復号段階の実行に必要な復号回路において、回路の線路及び面積が低減可能であると共に、復号速度の向上に寄与する。
上述したことから分かるように、書き込み操作中において、第１符号化ユニット１１２（図６を参照）によって第１符号化演算を行って第１チェックコードを取得し、第１符号化ユニット１１２によって第２符号化演算を行って第２チェックコードを取得する。第１更新チェックコードの取得方法は第１チェックコードの取得方法と同じであり、第２更新チェックコードの取得方法は第２チェックコードの取得方法と同じであるため、ここで、第２符号化ユニット１２２について説明を省略する。
本願の実施例では、読み取り操作中において、第２符号化ユニット１２２（図６を参照）によって第１符号化演算を行って第１更新チェックコードを取得し、第２符号化ユニット１２２によって第２符号化演算を行って第２更新チェックコードを取得する。対応的に、第１符号化ユニット１１２と第２符号化ユニット１２２は同一の符号化ユニットであってもよい。
第１演算コードは第１チェックコード及び第１更新チェックコードに基づいて取得され、第２演算コードは第２チェックコード及び第２更新チェックコードに基づいて取得される。本願の実施例では、第１チェックコード及び第１更新チェックコードに基づいて比較して第１演算コードを生成し、第２チェックコード及び第２更新チェックコードに基づいて比較して第２演算コードを生成する。
対応的に、誤り訂正システムは比較モジュール１０３（図６を参照）をさらに含み、比較モジュール１０３は、第１チェックコード及び第１更新チェックコードに対して排他的論理和又は否定排他的論理和の演算を行い、Ｘ個の第１演算コードを取得し、第２チェックコード及び第２更新チェックコードに対して排他的論理和又は否定排他的論理和の演算を行い、Ｙ個の第２演算コードを取得するように構成される。
本願の実施例では、図４及び第１チェックコード及び第２チェックコードの生成原理についての上記説明を合わせて参照されたい。第１演算コードｐ２０について、ｐｃ０演算式によって、受信された各バイト内の異なるビットのデータ、及び第１チェックコードｐ１０に対して排他的論理和又は否定排他的論理和の演算を行い、第１演算コードｐ２０を得て、ｐｃ１演算式によって、受信された各バイト内の異なるビットのデータ、及び第１チェックコードｐ１１に対して排他的論理和又は否定排他的論理和の演算を行い、第１演算コードｐ２１を得て、ｐｃ２演算式によって、受信された各バイト内の異なるビットのデータ、及び第１チェックコードｐ１２に対して排他的論理和又は否定排他的論理和の演算を行い、第１演算コードｐ２２を得る。第１演算コード及び第２演算コードは図２においてＰＢに対応する。
同様に、第２チェックコード及び第２演算コードについて、復号段階の符号化演算では、上述した符号化段階での符号化演算をもとに、さらに第２チェックコードｐ１３、ｐ１４、ｐ１５、ｐ１６又はｐ１７の排他的論理和演算をそれぞれ行い、対応的に第２演算コードｐ２３、ｐ２４、ｐ２５、ｐ２６又はｐ２７を得る必要がある。
ｐ２０、ｐ２１及びｐ２２は第３二進数を構成し、ｐ２０は最下位でｐ２２は最上位である。メモリの複数のデータのうち、誤りデータが１ビットしかない場合、第３符号化演算が排他的論理和演算であれば（他の実施例では否定排他的論理和演算であってもよい）、下記の結果になり、即ち、第０ビットのデータに誤りが発生した場合、第０ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与していないため、第１演算コードｐ２０、ｐ２１及びｐ２２はいずれも影響を受けず、３つの第１演算コードはいずれも０であり、その場合、第３二進数０００に対応する十進数は０であり、それによって第０ビットのデータに誤りが発生したことを検出する。
第１ビットのデータに誤りが発生した場合、第１ビットがｐｃ０の演算式に関与しているが、ｐｃ１及びｐｃ２の２つの演算式に関与していないため、第１演算コードｐ２０は影響を受けて１であるが、第１演算コードｐ２１及びｐ２２は影響を受けておらず、０であり、その場合、第３二進数が００１で、対応する十進数は１であり、それによって第１ビットのデータに誤りが発生したことを検出する。
第２ビットのデータに誤りが発生した場合、第２ビットがｐｃ１の演算式に関与しているため、第１演算コードｐ２０は０であり、第１演算コードｐ２１は１であり、ｐ１２は０であり、その場合、第３二進数が０１０で、対応する十進数は２であり、それによって第２ビットのデータに誤りが発生したことを検出する。
第３ビットのデータに誤りが発生した場合、第３ビットがｐｃ０及びｐｃ１の２つの演算式に関与しているため、第１演算コードｐ２０及びｐ２１はいずれも１であり、ｐ１２は０であり、その場合、第３二進数が０１１で、対応する十進数は３であり、それによって第３ビットのデータに誤りが発生したことを検出する。
類推すると、第７ビットのデータに誤りが発生した場合、第７ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与しているため、第１演算コードｐ２０、ｐ２１及びｐ２２はいずれも１であり、その場合、第３二進数が１１１で、対応する十進数は７であり、それによって第７ビットのデータに誤りが発生したことを検出する。
本願の実施例では、比較モジュール１０３（図６を参照）は、各々が１つの第１チェックコード及び対応する第１更新チェックコードを受信して、排他的論理和又は否定排他的論理和の演算を行い、１つの第１演算コードを取得するように構成されるＸ個の第１比較回路（図示せず）と、各々が１つの第２チェックコード及び対応する第２更新チェックコードを受信して、排他的論理和又は否定排他的論理和の演算を行い、１つの第２演算コードを取得するように構成されるＹ個の第２比較回路（図示せず）と、を含む。
図８は本願の実施例により提供される誤り訂正システムにおける第１比較回路又は第２比較回路の機能ブロック図であり、図９は本願の実施例により提供される誤り訂正システムにおける第１比較回路又は第２比較回路の回路構成図である。
本願の実施例では、図８を参照すると、第１比較回路又は第２比較回路は、電源信号Ｖｃｃ及びグランド信号Ｖｓｓに接続され、互いに逆相である第１信号Ｂ及び第２信号ＢＮに基づいて電源信号Ｖｃｃ又はグランド信号Ｖｓｓを出力するように制御する共有モジュールと、共有モジュールに接続され、互いに逆相である第３信号Ａ及び第４信号ＡＮを受信し、第１信号Ｂと第３信号Ａとの排他的論理和である第１演算信号Ｙを出力するように構成される第１論理ユニット２３と、共有モジュールに接続され、第３信号Ａ及び第４信号ＡＮを受信し、第１信号Ｂと第３信号Ａとの否定排他的論理和である第２演算信号ＹＮを出力するように構成される第２論理ユニット２４と、を含み、第１比較回路において、第１チェックコードは第１信号とし、第１更新チェックコードは第３信号とし、第２比較回路において、第２チェックコードは第１信号とし、第２更新チェックコードは第３信号とする。
本願の実施例では、図８を参照すると、共有モジュールは、電源信号Ｖｃｃに接続され、第１信号Ｂ及び第２信号ＢＮに基づいて電源信号Ｖｃｃを出力するように制御する第１共通ユニット２１と、グランド信号Ｖｓｓに接続され、第１信号Ｂ及び第２信号ＢＮに基づいてグランド信号Ｖｓｓを出力するように制御する第２共通ユニット２２と、を含み、第１論理ユニット２３は第１共通ユニット２１と第２共通ユニット２２との間に接続され、第２論理ユニット２４は第１共通ユニット２１と第２共通ユニット２２との間に接続される。
本願の実施例では、図９を参照すると、第１共通ユニット２１（図８を参照）は、ゲートが第１信号Ｂを受信し、ソースが電源信号Ｖｃｃに接続される第０のＰＭＯＳトランジスタＭＰ０と、ゲートが第２信号ＢＮを受信し、ソースが電源信号Ｖｃｃに接続される第７のＰＭＯＳトランジスタＭＰ７と、を含む。第１信号Ｂがハイレベルであり、第２信号ＢＮがローレベルである場合、第０のＰＭＯＳトランジスタＭＰ０はオフになり、第７のＰＭＯＳトランジスタＭＰ７はオンになり、第１信号Ｂがローレベルで、第２信号ＢＮがハイレベルである場合、第０のＰＭＯＳトランジスタＭＰ０はオンになり、第７のＰＭＯＳトランジスタＭＰ７はオフとなる。
第２共通ユニット２２（図８を参照）は、ゲートが第１信号Ｂを受信し、ソースがグランド信号Ｖｓｓに接続される第０のＮＭＯＳトランジスタＭＮ０と、ゲートが第２信号ＢＮを受信し、ソースがグランド信号Ｖｓｓに接続される第７のＮＭＯＳトランジスタＭＮ７と、を含む。第１信号Ｂがハイレベルで、第２信号ＢＮがローレベルである場合、第０のＮＭＯＳトランジスタＭＮ０はオンになり、第７のＮＭＯＳトランジスタＭＮ７はオフになり、第１信号Ｂがローレベルで、第２信号ＢＮがハイレベルである場合、第０のＮＭＯＳトランジスタＭＮ０はオフになり、第７のＮＭＯＳトランジスタＭＮ７はオンになる。
本願の実施例では、第１論理ユニット２３（図８を参照）は、ゲートが第４信号ＡＮを受信し、ソースが第０のＰＭＯＳトランジスタＭＰ０のドレインに接続される第１のＰＭＯＳトランジスタＭＰ１と、ゲートが第３信号Ａを受信し、ドレインが第１のＰＭＯＳトランジスタＭＰ１のドレインに接続され、ソースが第０のＮＭＯＳトランジスタＭＮ０のドレインに接続される第１のＮＭＯＳトランジスタＭＮ１と、ゲートが第３信号Ａを受信し、ソースが第７のＰＭＯＳトランジスタＭＰ７のドレインに接続される第４のＰＭＯＳトランジスタＭＰ４と、ゲートが第４信号ＡＮを受信し、ドレインが第４のＰＭＯＳトランジスタＭＰ４のドレインに接続され、ソースが第７のＮＭＯＳトランジスタＭＮ７のドレインに接続される第４のＮＭＯＳトランジスタＭＮ４と、を含む。
第２論理ユニット２４（図８を参照）は、ゲートが第３信号Ａを受信し、ソースが第０のＰＭＯＳトランジスタＭＰ０のドレインに接続される第２のＰＭＯＳトランジスタＭＰ２と、ゲートが第４信号ＡＮを受信し、ドレインが第２のＰＭＯＳトランジスタＭＰ２のドレインに接続され、ソースが第０のＮＭＯＳトランジスタＭＮ０のドレインに接続される第２のＮＭＯＳトランジスタＭＮ２と、ゲートが第４信号ＡＮを受信し、ソースが第７のＰＭＯＳトランジスタＭＰ７のドレインに接続される第５のＰＭＯＳトランジスタＭＰ５と、ゲートが第３信号Ａを受信し、ドレインが第５のＰＭＯＳトランジスタＭＰ５のドレインに接続され、ソースが第７のＮＭＯＳトランジスタＭＮ７のドレインに接続される第５のＮＭＯＳトランジスタＭＮ５と、を含む。
また、第１のＰＭＯＳトランジスタＭＰ１のドレインは第４のＰＭＯＳトランジスタＭＰ４のドレインに接続され、第１演算信号Ｙを出力し、第２ＰＭＯＳトランジスタＭＰ２のドレインは第５ＰＭＯＳトランジスタＭＰ５のドレインに接続され、第２演算信号ＹＮを出力する。
排他的論理和を求めるように構成される第１論理ユニット２３及び否定排他的論理和を求めるように構成される第２論理ユニット２４が同一の共有モジュールに接続されるため、共有モジュールの回路構造の占有面積を小さくして、第１論理ユニット２３及び第２論理ユニット２４に対応する回路面積をより大きくすることができ、それにより、第１論理ユニット２３及び第２論理ユニット２４が有する駆動能力を向上させ、さらに、比較回路の否定排他的論理和演算又は排他的論理和演算の演算速度を向上させ、誤り訂正システムの誤り検出及び／又は誤り訂正速度の向上に寄与する。
以下において、上述した誤り訂正システムで生成された第１チェックコード、第２チェックコード、第１演算コード及び第２演算コードに基づいて復号ユニット３１をさらに説明する。図１０は本願の実施例により提供される復号ユニットがバイトに対応する構成図であり、図１１は図１０のバイト５に対応する復号ユニットの拡大構成図である。
図１０及び図１１を参照すると、本願の実施例では、Ｘは３であり、Ｎは８であり、対応的に、デコーダ３０１は３つの入力端及び８つの出力端を有し、第２アンドゲートユニット３０４の数は８である。本願の実施例では、デコーダ３０１は３－８デコーダであり、３つの入力端はそれぞれ３つの第１演算コードを受信し、８つの出力端は８つの第１復号信号を出力し、各第１復号信号はそれぞれ同一のバイト内の８ビットのデータの状況を示す。
図１０において、ｐ２０、ｐ２１及びｐ２２で第１演算コードを表し、ｐ２３、ｐ２５、ｐ２６及びｐ２７で第２演算コードを表す。本願の実施例では、各復号ユニット３１はＸ個の第１演算コード及びＹ個の第２演算コードを復号処理する。即ち、復号ユニット３１の数はバイトの数と同じである。
なお、図１１は１つの第１復号信号と１つの第２アンドゲートユニット３０４との接続関係のみを示している。
本願の実施例では、Ｘは３であり、Ｎは８であり、デコーダ３０１は３－８デコーダであり、該デコーダ３０１は３つの入力端及び８つの出力端を有し、３つの入力端はそれぞれ３つの第１演算コードを受信し、８つの出力端は８つの第１復号信号を出力し、各第１復号信号はそれぞれ同一のバイト内の８ビットのデータの状況を示す。
本願の実施例では、第１演算コードｐ２０、ｐ２１及びｐ２２は０又は１であり、出力端は０から７で表され、第０ビットに誤りが発生した場合、第０ビットが第１演算コードの符号化演算に関与していないため、ｐ２０、ｐ２１及びｐ２２はいずれも０であり、対応的に「０」の出力端は１であり、他の出力端はいずれも０であり、第１ビットに誤りが発生した場合、ｐ２０は１であり、ｐ２１及びｐ２２は０であり、対応的に「１」の出力端は１であり、他の出力端はいずれも０であり、類推すると、第７ビットに誤りが発生した場合、ｐ２０、ｐ２１及びｐ２２はいずれも１であり、対応的に「７」の出力端は１であり、他の出力端はいずれも０である。
なお、他の実施例では、第１チェックコード及び各バイトのビットの数に応じて、デコーダの入力端の数及び出力端の数を合理的に設定してもよい。
第１アンドゲートユニット３０２が有する特性として、入力端がいずれも１であれば、出力端が１であり、入力端のうちの１つ以上が０であれば、出力端が０である。本願の実施例では、第１アンドゲートユニット３０２は３つの入力端を有し、第１アンドゲートユニット３０２はさらに、選択された演算コードの数が２である場合、第１アンドゲートユニット３０２の１つの入力端が電源ＶＤＤに接続されるように構成される。
ノアゲートユニット３０３が有する特性として、入力端がいずれも０であれば、出力端が１であり、１つ以上の入力端が１であれば、出力端が０であることである。本願の実施例では、ノアゲートユニット３０３は３つの入力端を有し、ノアゲートユニット３０３はさらに、選択されていない演算コードの数が２である場合、ノアゲートユニット３０３の１つの入力端がグランドＶｓｓに接続されるように構成される。
本願の実施例では、選択された演算コードは、該バイトに対応する前記第２チェックコードを比較することによって得られた第２演算コードに対応し、選択されていない演算コードは、該バイトに対応する第２チェックコード以外の第２チェックコードを比較することによって得られた第２演算コードである。
例えば、バイト０の場合、第２演算コードｐ２３及びｐ２４は、バイト０に対応する第２チェックコードｐ１３及びｐ１４を比較することによって得られた第２演算コードであり、第２演算コードｐ２３及びｐ２４は第１アンドゲートユニット３０２の入力端に入力され、他の第２演算コードｐ２５、ｐ２６及びｐ２７はノアゲートユニット３０３の入力端に出力される。バイト１の場合、第２演算コードｐ２４及びｐ２５は、バイト１に対応する第２チェックコードｐ１４及びｐ１５を比較することによって得られた第２演算コードであり、第２演算コードｐ２４及びｐ２５は第１アンドゲートユニット３０２の入力端に入力され、他の第２演算コードｐ２３、ｐ２６及びｐ２７はノアゲートユニット３０３の入力端に出力される。バイト４の場合、第２演算コードｐ２３、ｐ２４及びｐ２５は第１アンドゲートユニット３０２の入力端に入力され、他の第２演算コードｐ２６及びｐ２７はノアゲートユニット３０３の入力端に出力される。他のバイトの場合について、１つずつ列挙しない。
第２アンドゲートユニット３０４の数は同一のバイト内のビットの数と同じである。本願の実施例では、Ｎは８であり、対応的に８つの第２アンドゲートユニット３０４を有し、８つの第２アンドゲートユニット３０４の出力に基づき、該バイトに誤りデータがあるか否か、及びどのビットに誤りが発生したかを判断する。
本願の実施例では、各バイトに対して、復号ユニット３１の回路は、いずれも同じであり、入力端の配線が異なるだけであり、各バイトに対応する第１アンドゲートユニット３０２及びノアゲートユニット３０３の入力端の配線は図４におけるｐｃ３～ｐｃ７の５つの演算式によって決定され、各バイトについて、それに対応する第２チェックコードを比較することによって得られた第２演算コードは第１アンドゲートユニット３０２の入力端に接続され、それに対応する第２チェックコード以外の第２チェックコードを比較することによって得られた第２演算コードは、ノアゲートユニット３０３の入力端に接続され、また、未使用の第１アンドゲートユニット３０２の入力端は電源に接続され、未使用のノアゲートユニット３０３の入力端はグランドし、第１演算コードはデコーダ３０１の入力端に接続される。したがって、復号ユニット３０１は８本の配線のみを用いて入力端を接続し、各配線は１つの第１演算コード又は１つの第２演算コードを伝送し、配線及び面積を節減すると共に、復号速度の向上に寄与する。
復号ユニット３１を理解しやすくするために、バイト５に対応する復号ユニットを例とし、以下において復号ユニット３１の動作原理を参照しながら、復号ユニット３１をより詳細に説明する。
８つの第２アンドゲートユニット３０４の出力がいずれも０であれば、該バイト内の全てのデータのいずれにも誤りが発生しないことが示される。
８つの第２アンドゲートユニット３０４の出力のうち１つが１であれば、該バイトの１ビットのデータに誤りが発生したことが示される。本願の実施例では、該バイトのデータに誤りが発生した場合、第２演算コードｐ２３、ｐ２４及びｐ２６は影響を受けていずれも１になり、しかも第１アンドゲートユニット３０２の出力は１であり、選択されていない演算コードｐ２５及びｐ２７は影響を受けず、いずれも０であり、しかも、ノアゲートユニット３０３の出力は１であり、この場合、Ｎ個の第２アンドゲートユニット３０４のうちのどの第１復号信号に対応する第２アンドゲートユニット３０４の出力が１であれば、該第１復号信号に対応するビットのデータに誤りが発生したということである。
理解されることとして、本願の実施例では、第１復号信号が１であり、その場合、対応するビットのデータに誤りが発生することを例とし、第１復号信号が０であれば、対応するビットのデータに誤りが発生しない。他の実施例では、第１復号信号が０であれば、対応するビットのデータに誤りが発生し、第１復号信号が１であれば、対応するビットのデータに誤りが発生しないように設定してもよく、対応的に、他の部分は当業者が必要に応じて自ら設計してもよく、例えば、第１復号信号がノアゲート回路に接続されて出力される。
注意しておくと、Ｍバイト内の全てのデータのいずれにも誤りが発生せず、Ｘ個の第１チェックコードの１ビットのみに誤りが発生した場合、第１演算コードのうちの１つは１であり、さらにデコーダ３０１のうちの１つの出力は１であるが、Ｙ個の第２チェックコードに誤りが発生しないため、全ての第２演算コードはいずれも０であり、さらに第１アンドゲートユニット３０２の出力は０であり、第２アンドゲートユニット３０４の出力もいずれも０であり、Ｍバイト内の全てのデータのいずれにも誤りが発生しないことが示される。Ｍバイト内の全てのデータのいずれにも誤りが発生せず、Ｙ個の第２チェックコードの１ビットのみに誤りが発生した場合、第１演算コードはいずれも０であり、さらにデコーダ３０１の０出力端は１であるが、他のＹ－１個の第２チェックコードのいずれにも誤りが発生しないため、それに対応するＹ－１個の第２演算コードは０であり、第１アンドゲートユニット３０２の出力は０であり、さらに第２アンドゲートユニット３０４の出力もいずれも０であり、Ｍバイト内の全てのデータのいずれにも誤りが発生しないことが示される。
本願の実施例は、構造及び性能に優れた誤り訂正システムを提供し、誤り訂正システムの特別な設計によってＥＣＣを実現し、１ビットの誤りを検出して訂正することを可能にすると共に、ハードウェア回路を低減して、誤り訂正システムの消費電力を低減し、符号化速度及び復号速度を向上させることもできる。また、第１チェックコード及び第２チェックコードの特別な設計によって、全てのデータ組み合わせに対する符号化時間の差が小さく、全てのデータ組み合わせに対する復号時間の差も非常に小さく、制御回路への要件を低減する。
上記の各実施形態が本願を実現する具体的な実施例であり、実際の応用で、本願の趣旨と範囲を逸脱することなく形式や細部に各種の変化を実施できることが当業者に理解される。当業者であれば、本願の趣旨と範囲を逸脱することなく、各種の変更や修正を実施できるので、本願の保護範囲は請求項によって規定される範囲に準ずるべきである。
本願の実施例は誤り訂正システムを提供し、記憶システムに適用され、記憶システムは読み書き操作中において複数のデータを書き込み又は読み取り、該複数のデータはＭバイトに分割され、各バイトはＮ個の異なるビットのデータを有し、復号段階で、記憶システムはＸ個の第１演算コード及びＹ個の第２演算コードを生成し、第１演算コードはＮ個のデータに対して誤り検出及び／又は誤り訂正を行うように構成され、第２演算コードはＭバイトに対して誤り検出及び／又は誤り訂正を行うように構成される。誤り訂正システムは、各々が１つのバイトに対応するＭ個の復号ユニットを含む。復号ユニットは、Ｘ個の前記第１演算コードを受信してＮ個の第１復号信号を出力するように構成されるデコーダであって、誤りデータのビットを特定するように構成されるデコーダと、誤りの発生したバイトを特定するように構成される第１アンドゲートユニット及びノアゲートユニットと、各々の入力端が対応する第１アンドゲートユニットの出力端及びノアゲートユニットの出力端に接続され、該バイトに誤りが発生したか否か及び誤りデータのビットを特定するように構成されるＮ個の第２アンドゲートユニットと、を含む。
本願の実施例では、各バイトに対応する復号ユニットの回路は、同じ回路に設定してもよく、異なる復号ユニットの各入力端に接続される第１演算コード及び第２演算コートが異なるだけであり、これにより、誤り訂正システムにおける全ての復号ユニットの配線及び面積の節減に寄与すると共に、全てのバイトを同時に復号処理して誤り検出及び／又は誤り訂正を行うことができるため、誤り訂正システムの誤り検出及び訂正の速度を向上させることができる。

Claims (15)

  1. 誤り訂正システムであって、前記誤り訂正システムは、記憶システムに適用され、前記記憶システムは、読み書き操作中において複数のデータを書き込み又は読み取り、前記複数のデータはＭバイトに分割され、各前記バイトはＮ個の異なるビットのデータを有し、前記記憶システムは、符号化段階及び復号段階があり、前記復号段階で、前記誤り訂正システムは前記記憶システムに基づいてＸ個の第１演算コード及びＹ個の第２演算コードを生成し、前記第１演算コードはＮ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、前記第２演算コードはＭバイトに対して誤り検出及び／又は誤り訂正を行うために用いられ、前記誤り訂正システムは、Ｍ個の復号ユニットを含み、
    各前記復号ユニットは１つの前記バイトに対応し、Ｘ個の前記第１演算コード及びＹ個の前記第２演算コードを復号処理することで、前記バイトに誤りデータがあるか否かを確認して誤りデータのビットを特定するように構成され、前記復号ユニットは、デコーダ、第１アンドゲートユニット、ノアゲートユニット、及びＮ個の第２アンドゲートユニットを含み、
    前記デコーダは、Ｘ個の前記第１演算コードを受信してＮ個の第１復号信号を出力するように構成され、各前記第１復号信号はＮ個のデータの１ビットに対応し、ＮはＸよりも大きく、
    前記第１アンドゲートユニットは、Ｚ個の選択された演算コードを受信し、論理積演算を行うように構成され、前記選択された演算コードは、Ｙ個の前記第２演算コード内の前記バイトに対応する前記第２演算コードであり、
    前記ノアゲートユニットは、（Ｙ－Ｚ）個の選択されていない演算コードを受信し、否定論理和演算を行うように構成され、前記選択されていない演算コードは、前記選択された演算コード以外の前記第２演算コードであり、
    各前記第２アンドゲートユニットの入力端は、前記第１アンドゲートユニットの出力端、前記ノアゲートユニットの出力端及び１つの前記第１復号信号に接続され、前記Ｎ個の第２アンドゲートユニットの出力に基づいて前記記憶システムに対して誤り検出及び／又は誤り訂正を行い、
    前記Ｘ、前記Ｙ及び前記Ｎはいずれも正の自然数であり、前記Ｚは（Ｙ－１）／２以上であり、且つ（Ｙ＋１）／２以下の整数である、誤り訂正システム。
  2. 前記Ｘは３であり、前記Ｎは８であり、前記デコーダは３つの入力端及び８つの出力端を有し、前記第２アンドゲートユニットの数は８である
    請求項１に記載の誤り訂正システム。
  3. 前記Ｙは５であり、前記第１アンドゲートユニットは３つの入力端を有し、前記第１アンドゲートユニットはさらに、前記選択された演算コードの数が２である場合、前記第１アンドゲートユニットの１つの入力端が電源に接続されるように構成される
    請求項１に記載の誤り訂正システム。
  4. 前記Ｙは５であり、前記ノアゲートユニットは３つの入力端を有し、前記ノアゲートユニットはさらに、前記選択されていない演算コードの数が２である場合、前記ノアゲートユニットの１つの入力端がグランドするように構成される
    請求項１又は３に記載の誤り訂正システム。
  5. 誤り訂正システムは、符号化モジュールを更に含み、前記符号化モジュールは、
    読み取り操作及び書き込み操作の中の前記符号化段階で、各前記バイト内の１つ以上のデータに基づいてＸ個の第１チェックコードを生成し、同一の前記第１チェックコードに対応する前記１つ以上のデータは異なる前記バイト内のビットが同じであり、１つ以上の前記バイト内の全てのデータに基づいてＹ個の第２チェックコードを生成するように構成され、Ｘ個の前記第１チェックコードは、各前記バイト内の前記Ｎ個のデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、Ｙ個の前記第２チェックコードは前記Ｍバイトに対して誤り検出及び／又は誤り訂正を行うために用いられ、前記Ｘ及び前記Ｙはいずれも正の自然数である
    請求項１に記載の誤り訂正システム。
  6. 前記符号化モジュールは、
    書き込み操作中において、書き込む複数のデータに基づいてＸ個の前記第１チェックコード及びＹ個の前記第２チェックコードを取得するように構成される第１符号化ユニットと、
    読み取り操作中において、読み取り待ちの複数のデータに基づいてＸ個の第１更新チェックコード及びＹ個の第２更新チェックコードを取得ように構成される第２符号化ユニットであって、前記第１更新チェックコードの取得方法は前記第１チェックコードの取得方法と同じであり、前記第２更新チェックコードの取得方法は前記第２チェックコードの取得方法と同じである第２符号化ユニットと、を含み、
    前記第１演算コードは前記第１チェックコード及び前記第１更新チェックコードに基づいて取得され、前記第２演算コードは前記第２チェックコード及び前記第２更新チェックコードに基づいて取得される
    請求項５に記載の誤り訂正システム。
  7. 前記第１符号化ユニットと前記第２符号化ユニットは同一の符号化ユニットである
    請求項６に記載の誤り訂正システム。
  8. 前記誤り訂正システムは、
    前記第１チェックコード及び前記第１更新チェックコードに対して排他的論理和又は否定排他的論理和の演算を行い、Ｘ個の前記第１演算コードを取得し、前記第２チェックコード及び前記第２更新チェックコードに対して排他的論理和又は否定排他的論理和の演算を行い、Ｙ個の前記第２演算コードを取得するように構成される比較モジュールをさらに含む
    請求項６に記載の誤り訂正システム。
  9. 前記比較モジュールは、Ｘ個の第１比較回路とＹ個の第２比較回路と、を含み、
    各前記Ｘ個の第１比較回路は、１つの前記第１チェックコード及び対応する前記第１更新チェックコードを受信して、排他的論理和又は否定排他的論理和の演算を行い、１つの前記第１演算コードを取得するように構成され、
    各前記Ｙ個の第２比較回路は、１つの前記第２チェックコード及び対応する前記第２更新チェックコードを受信し、排他的論理和又は否定排他的論理和の演算を行い、１つの前記第２演算コードを取得するように構成される
    請求項８に記載の誤り訂正システム。
  10. 前記第１比較回路又は前記第２比較回路は、
    電源信号及びグランド信号に接続され、互いに逆相である第１信号及び第２信号に基づいて前記電源信号又は前記グランド信号を出力するように制御する共有モジュールと、
    前記共有モジュールに接続され、互いに逆相である第３信号及び第４信号を受信し、前記第１信号と前記第３信号の排他的論理和である第１演算信号を出力するように構成される第１論理ユニットと、
    前記共有モジュールに接続され、前記第３信号及び前記第４信号を受信し、前記第１信号と前記第３信号の否定排他的論理和である第２演算信号を出力するように構成される第２論理ユニットと、を含み、
    前記第１比較回路において、前記第１チェックコードは前記第１信号として使用され、前記第１更新チェックコードは前記第３信号として使用され、前記第２比較回路において、前記第２チェックコードは前記第１信号として使用され、前記第２更新チェックコードは前記第３信号として使用される、
    請求項９に記載の誤り訂正システム。
  11. 前記共有モジュールは、
    前記電源信号に接続され、前記第１信号及び前記第２信号に基づいて前記電源信号の出力を制御する第１共通ユニットと、
    前記グランド信号に接続され、前記第１信号及び前記第２信号に基づいて前記グランド信号の出力を制御する第２共通ユニットと、を含み、
    前記第１論理ユニットは前記第１共通ユニットと前記第２共通ユニットとの間に接続され、前記第２論理ユニットは前記第１共通ユニットと前記第２共通ユニットとの間に接続される
    請求項１０に記載の誤り訂正システム。
  12. 前記第１共通ユニットは、
    ゲートが前記第１信号を受信し、ソースが前記電源信号に接続される第０のＰＭＯＳトランジスタと、
    ゲートが前記第２信号を受信し、ソースが前記電源信号に接続される第７のＰＭＯＳトランジスタと、を含み、
    前記第２共通ユニットは、
    ゲートが前記第１信号を受信し、ソースが前記グランド信号に接続される第０のＮＭＯＳトランジスタと、
    ゲートが前記第２信号を受信し、ソースが前記グランド信号に接続される第７のＮＭＯＳトランジスタと、を含む
    請求項１１に記載の誤り訂正システム。
  13. 前記第１論理ユニットは、
    ゲートが前記第４信号を受信し、ソースが前記第０のＰＭＯＳトランジスタのドレインに接続される第１のＰＭＯＳトランジスタと、
    ゲートが前記第３信号を受信し、ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続され、ソースが前記第０のＮＭＯＳトランジスタのドレインに接続される第１のＮＭＯＳトランジスタと、
    ゲートが前記第３信号を受信し、ソースが前記第７のＰＭＯＳトランジスタのドレインに接続される第４のＰＭＯＳトランジスタと、
    ゲートが前記第４信号を受信し、ドレインが前記第４のＰＭＯＳトランジスタのドレインに接続され、ソースが前記第７のＮＭＯＳトランジスタのドレインに接続される第４のＮＭＯＳトランジスタと、を含む
    請求項１２に記載の誤り訂正システム。
  14. 前記第２論理ユニットは、
    ゲートが前記第３信号を受信し、ソースが前記第０のＰＭＯＳトランジスタのドレインに接続される第２ＰＭＯＳトランジスタと、
    ゲートが前記第４信号を受信し、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第０のＮＭＯＳトランジスタのドレインに接続される第２ＮＭＯＳトランジスタと、
    ゲートが前記第４信号を受信し、ソースが前記第７のＰＭＯＳトランジスタのドレインに接続される第５ＰＭＯＳトランジスタと、
    ゲートが前記第３信号を受信し、ドレインが前記第５ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第７のＮＭＯＳトランジスタのドレインに接続される第５ＮＭＯＳトランジスタと、を含む
    請求項１２に記載の誤り訂正システム。
  15. 前記記憶システムは記憶チップを含み、Ｍ個の前記復号ユニットは前記記憶チップ内に集積される
    請求項１に記載の誤り訂正システム。
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