JP2005285270A - 半導体装置及び試験方法 - Google Patents

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Abstract

【課題】
既に訂正不可となっているパターンと、１ビットのフェイルビットの追加により、訂正不可となるパターンを誤り訂正する半導体装置及び試験方法の提供。
【解決手段】
積符号のＥＣＣ回路を備えたメモリＬＳＩにおいて、テストモード時、積符号の第１、第２符号のうち、一方の符号をそれぞれを単独で動作させる手段を備えている。積符号の第１及び第２符号のうち一方の符号による符号化時に、入力される制御信号ＴＣＯＤＥ１、ＴＣＯＤＥ２に基づき、メモリ１０のデータを、第１及び第２の符号化回路２０１、２０２の一方の符号化回路に入力し、前記符号化回路からの符号化出力は、パリティ生成回路３１に入力され、生成されたパリティがメモリ１０に書き込まれ、メモリ１０から第１及び第２の符号の一方を読み出し第１及び第２の復号回路２０３、２０４の一方のへ復号回路へ入力し、前記復号回路の出力をシンドローム演算回路３２に供給して訂正動作を行い、訂正ビットをメモリに書き込む。
【選択図】
図４

Description

本発明は、メモリを備えた半導体装置に関し、特に、メモリの誤り訂正用に積符号ＥＣＣ回路を備えた半導体装置及びその試験方法に関する。
データの保持のためにリフレッシュ動作を必要とするダイナミック型半導体記憶装置において、スーパーセルフリフレッシュ（Ｓｕｐｅｒ Ｓｅｌｆ Ｒｅｆｒｅｓｈ：「ＳＳＲ」）という）は、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路を搭載し、低消費電力モードのエントリ（Ｅｎｔｒｙ）時に、チップ全領域の符号化を行い、エグジット（Ｅｘｉｔ）時に、チップ全領域の訂正動作を行うことにより、リフレッシュ周期を、例えば１秒程度（温度Ｔａ＝８５℃）まで延長することを可能とする技術である（例えば特許文献１参照）。
図１７は、ＳＳＲの符号構成の半導体記憶装置の構成を示している。図１７（Ａ）は、全体構成が示されおり、図１７（Ｂ）には、積符号のパリティビット領域を備えたメモリセルアレイの構成が模式的に示されている。なお、積符号は、二つの符号Ｃ１、Ｃ２を、（ｎ１、ｋ１）符号、（ｎ２、ｋ２）符号とし、ｋ１＊ｋ２の情報点を、ｋ１行、ｋ２列の２次元配置とし、各列のｋ１個の情報点を符号Ｃ１で符号化し、各行のｋ２個の情報点を符号Ｃ２で符号化し、全体として長さｎ１＊ｎ２の符号語が得られる。このような符号化で得られる符号は線形（ｎ１＊ｎ２、ｋ１＊ｋ２）符号であり、符号Ｃ１、Ｃ２の積符号という。図１７（Ａ）において、１００はバンク、１０１は符号器／復号器、１０２はライトバッファ／メインバッファ、１０３はＳＤＲＡＭ（Synchronous ＤＲＡＭ）インタフェース、１０４はＥＣＣコントローラである。バンク１００に対して、符号器／復号器１０１とライトバッファ／メインバッファ１０２を備えている。
また図１７（Ｂ）に示すように、縦方向のパリティビット（符号１）（（１０４０、１０２４）のハミング符号）、行方向のパリティビット（符号２）（１０４０、１０２４）のハミング符号）の積符が設けられている。
図１８は、ＳＳＲの処理手順を示す流れ図である。ステップＳ１で、ＳＳＲにエントリする。
ステップＳ２で、バンクの全領域を符号化する。
ステップＳ３でリフレッシュを行う。
ステップＳ４で、ＳＳＲエグジットの判定結果がＹＥＳの時、ステップＳ６で、全領域を符号化する。
図１９に、ＳＳＲによるリフレッシュ周期の改善効果を示す。図１９において、横軸はリテンションタイム（リフレッシュ周期）ｔＲＥＦ、縦軸はエラーレート（％）である。ＤＲＡＭエラーレートは、通常のＤＲＡＭのエラーレートである。
図１９の破線で示す箇所が、ＳＳＲによるエラーレート（不良ビット発生率）を示している。ｔＲＥＦ＝１秒では、リテンションタイムの変動による不良ビットが１００ビット程度発生し、ＳＳＲによる訂正が不可となるパターンが発生する。
なお、図１９において、ｔＲＥＦ＝０．１秒以下では１ビット不良のエラーレートが示されている（１Ｅ−７程度）。
図２０に、リテンションタイムｔＲＥＦの変動によるＤＲＡＭの不良ビットの発生状況を示す。図２０において、横軸は時間、縦軸はエラーレート（％）である。ｔＲＥＦが０．１秒以上で、ＤＲＡＭのエラーレートは上昇し、さらに、出荷後の追加エラーも顕著となる。
これらの対策を施した上での製品開発が必要となる。
図２１は、従来の救済処理（不良セル）のフローを示す図である。
ＡＬＬ Ｐｈｙｓｉｃａｌ １（セル読み出し時に論理１となる値）のパターンでの全ビットへの書き込みを行う（ステップＳ１１）。
その後、積符号での符号化を行う（ステップＳ１２）。
１秒周期でのリフレッシュ（ステップＳ１３）を繰り返す。
メモリセルアレイを読み出して復号する（ステップＳ１４）。
データのパス／フェイル判定を行って（ステップＳ１５）、フェイル情報を作成し、フェイルビットの救済（冗長セルによる置き換え）を行う。
図２２は、ＥＣＣによる訂正動作により冗長救済の必要がない場合のフェイルメモリ（ｘはフェイルアドレス（セル）を表わす）を示す図である。図２２（Ａ）に対して、符号１により１ビット誤り訂正を行い（１列あたり２箇所のフェイルビットは訂正不可）、図２２（Ｂ）に対して符号２により１ビット誤り訂正を行う。図２２に示すように、積符号による誤り訂正では、符号２による訂正でパスし、冗長救済が不要とされる。すなわち、符号２による誤り訂正により各行の不良セルの誤りが訂正可能とされるため、冗長セルによる救済は不要とされる。
図２３は、ＥＣＣによる訂正動作が不可能であり、冗長セルにより置き換え、すなわち冗長救済が必要となる場合の例を模式的に示す図である。図２３（Ｂ）に示すように、符号２による誤り訂正を行っても、１行あたり２ビットのフェイルビットがある場合には、訂正不可であり、その結果、図２３（Ｃ）におけるフェイルビット（不良セル）が、冗長セルによる救済対象となる。
特開２００２−５６６７１号公報
ところで、従来の救済方式では、ＤＲＡＭ製品出荷後に、出現するリテンションタイムの変動ビットにより（図２０の「出荷後の追加エラー」の特性参照）、市場不良率が桁で増大する。
ウェハ検査段階での訂正不可パターンと、ウエハ検査段階では、訂正可能であるが、出荷後に出現するリテンションタイムの変動ビットにより訂正不可となるパターンの双方を、図２４に模式的に示す。図２４に示すように、積符号のＥＣＣで不良ビットの訂正を可能としたメモリＬＳＩにおいて、既に訂正不可となっているパターンと、さらなる１ビットのフェイルビットの追加により、訂正不可となるパターン（不良予備群）の両方がある。
本発明者らは、例えば、上記１ビットのフェイルビットの追加等により、ＤＲＡＭ製品出荷後の追加エラーが増大する場合があり、この問題に対して有効な対策を講じる必要があると知見し、本発明を完成させるにいたった。
したがって、本発明の目的は、冗長救済対象とされる、既に訂正不可となっているパターンと、１ビットのフェイルビットの追加により訂正不可となるパターンを、誤り訂正することを可能とする半導体装置及びその試験方法を提供することにある。
本願で開示される発明は、前記目的を達成するため、概略以下の通りとされる。
本発明の１つのアスペクトに係る装置は、積符号のＥＣＣ回路を備えたメモリＬＳＩ（半導体集積回路装置）において、テストモード時、積符号の第１、第２符号のうち、一方の符号をそれぞれ単独で動作させる手段を備えている。
本発明の他のアスペクトに係る装置は、ダイナミック型半導体記憶装置の誤り訂正を行う符号器及び復号器を含むＥＣＣ回路として、積符号のＥＣＣ回路を備えた半導体集積回路装置において、積符号の第１、第２の符号によりそれぞれ符号化を行う第１、第２の符号化回路と、積符号の第１、第２の符号によりそれぞれ復号化を行う第１、第２の復号回路と、パリティ生成回路と、シンドローム演算回路を備え、積符号の第１、第２符号のうち一方符号による符号化時には、制御信号に基づき、半導体記憶装置のデータを、前記第１及び第２の符号化回路の一方に入力し、前記符号化回路からの符号化出力は、パリティ生成回路に入力され、生成されたパリティが半導体記憶装置に書き込まれ、前記半導体記憶装置から第１及び第２の符号の一方を読み出し、前記第１及び第２の復号回路の一方へ入力し、前記復号回路の出力を、シンドローム演算回路に供給し、訂正動作を行い、訂正ビットが前記半導体装置に書き込まれる。
本発明の１つのアスペクトに係る方法は、積符号のＥＣＣ回路をメモリＬＳＩの搭載した場合に、２つの符号からそれぞれ独立に訂正動作によるパス／フェイル判定結果を得る工程と、
これらのフェイルメモリの論理演算（例えばＡＮＤ）をとることにより、フェイルビットとその予備群の両方を救済する工程を含む。
本発明の１つのアスペクトに係る方法は、積符号のＥＣＣ回路をメモリＬＳＩにおいて、１つの符号によるパス／フェイル判定結果を導き、
フェイルメモリの逆データパターンをマスクデータとする工程と、
前記マスクデータを用いてもう一方の符号のパス／フェイル判定を導くことにより、フェイルビットとその予備群の両方のアドレスを決定し、冗長セルで救済するセルを導く。
本発明に係る方法は、積符号のパリティデータ領域を有するメモリアレイを有するダイナミック型の半導体記憶装置の試験方法において、
（Ａ１）全ビットに所定値データを書き込む工程と、
（Ａ２）積符号の第１の符号による符号化として、半導体記憶装置のデータを読み出し、パリティを生成し、生成したパリティを半導体記憶装置に書き込む工程と、
（Ａ３）所定期間のリフレッシュを行う工程と、
（Ａ４）第１の符号を読み出し、復号し、訂正ビットを書き込む工程と、
（Ａ５）メモリアレイの全ビットを読み出しパス／フェイルを判定し第１のフェイルマップを作成する工程と、
（Ａ６）全ビットに所定値データを書き込む工程と、
（Ａ７）積符号の第２の符号による符号化として、半導体記憶装置のデータを読み出し、パリティを生成し、生成したパリティを半導体記憶装置に書き込む工程と、
（Ａ８）所定期間のリフレッシュを行う工程と、
（Ａ９）第２の符号を読み出し、復号し、訂正ビットを書き込む工程と、
（Ａ１０）メモリアレイの全ビットを読み出しパス／フェイルを判定し第２のフェイルマップを作成する工程と、
（Ａ１１）第１、第２のフェイルマップの所定の論理演算（例えばＡＮＤ）をとり、論理演算から、冗長セルによる救済を行うセル（アドレス）を決定する工程と、を含む。
本発明に係る方法は、積符号のパリティデータ領域を有するメモリアレイを有するダイナミック型の半導体記憶装置の試験方法において、
（Ｂ１）全ビットに所定値データを書き込む工程と、
（Ｂ２）積符号の第１の符号による符号化として、半導体記憶装置のデータを読み出し、パリティを生成し、生成したパリティを半導体記憶装置に書き込む工程と、
（Ｂ３）所定期間のリフレッシュを行う工程と、
（Ｂ４）第１の符号を読み出し、復号し、訂正ビットを書き込む工程と、
（Ｂ５）メモリアレイの全ビットを読み出しパス／フェイルを判定し第１のフェイルマップを作成する工程と、
（Ｂ６）前記第１のフェイルマップの相補パターンをマスクパターンとして作成する工程と、
（Ｂ７）全ビットに所定値データを書き込む工程と、
（Ｂ８）積符号の第２の符号による符号化として、半導体記憶装置のデータを読み出し、パリティを生成し、生成したパリティを半導体記憶装置に書き込む工程と、
（Ｂ９）所定期間のリフレッシュを行う工程と、
（Ｂ１０）第２の符号を読み出し、復号し、訂正ビットを書き込む工程と、
（Ｂ１１）メモリアレイの全ビットを読み出しパス／フェイルを判定し、前記マスクパターンによりマスクすることで、第２のフェイルマップを作成し、冗長セルによる救済を行うセル（アドレス）を決定する工程と、を含む。
本発明によれば、既に訂正不可となっているパターンと、例えば１ビットのフェイルビットの追加により訂正不可となるパターン（不良予備群）を決定することができ、このため、ウエハ試験等の検査段階で、不良予備群のセルを救済することができる。
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して、以下に説明する。図１は、本発明の実施の形態と、従来方式を対比して示した流れ図である。図１（Ａ）は、図２１に記載した内容と同一である。
図１（Ｂ）に示すように、本発明の一実施の形態においては、所定値（ＡＬＬ １）で全ビットを書き込む（ステップＳ２１）。
その後に、符号１のみを、符号化する（ステップＳ２２）。
リフレッシュ周期ｔＲＥＦ＝１秒でのリフレッシュを繰り返す（ステップＳ２３）。
符号１での復号し（ステップＳ２４）、全ビット読み出し時に、データのパス／フェイル判定を行い（ステップＳ２５）、フェイルビットのアドレスを、図示されないメモリテスタに搭載される第１のフェイルメモリ（Ｆａｉｌ Ｍｅｍｏｒｙ１）に記録する。
全く同じ動作を符号２についても行い、図示されないメモリテスタに搭載される第２のフェイルメモリ（Ｆａｉｌ Ｍｅｍｏｒｙ２）を作成する。すなわち、ＡＬＬ １で全ビットの書き込み（ステップＳ３１）を行った後に、符号２のみを符号化し（ステップＳ３２）、リフレッシュ周期ｔＲＥＦ＝１秒でのリフレッシュを繰り返す（ステップＳ３３）。
符号２での復号を行い（ステップＳ３４）、あとでの読み出し時に、データのパス／フェイル判定を行って（ステップＳ３５）、フェイルビットのアドレスを、メモリテスタの第２のフェイルメモリ（Ｆａｉｌ Ｍｅｍｏｒｙ２）に記録する。
メモリテスタで、第１のフェイルメモリ（Ｆａｉｌ Ｍｅｍｏｒｙ１）と、第２のフェイルメモリ（Ｆａｉｌ Ｍｅｍｏｒｙ２）との論理積演算（ＡＮＤ）をとり、これにより、冗長救済すべきセルのアドレスが求まる。
図１（Ｃ）に示すように、本発明の第二の実施の形態では、ＡＬＬ １での全ビットの書き込み（ステップＳ４１）、符号１のみを符号化し（ステップＳ４２）、ｔＲＥＦ＝１秒でのリフレッシュを繰り返す（ステップＳ４３）。
符号１での復号を行い（ステップＳ４４）、全ビットの読み出しを行い、データのパス／フェイル判定を行って（ステップＳ４５）、パスビットのアドレスをメモリテスタの第１のフェイルメモリに記録する（ステップＳ４６）。
ＡＬＬ １での全ビットの書き込みを行い（ステップＳ４７）、符号２のみを符号化し（ステップＳ４８）、ｔＲＥＦ＝１秒でのリフレッシュを繰り返す（ステップＳ４９）。
符号２での復号を行い（ステップＳ５０）、読み出し時に、データのパス／フェイル判定を行う（ステップＳ５１）。第１のフェイルメモリでマスクして、フェイルビットのアドレスを記録し、フェイルビットを冗長救済する。
本発明の一実施の形態においては、ウエハ試験（Ｐ検）の処理フローに関して、図２（Ｂ）に示すような変更を行う。図２（Ａ）に示すように、ＳＤＲＡＭ（Synchronous DRAM）のウエハ試験において、ワード線不良、ビット線不良等の救済を行う手法から、ビット不良（リフレッシュ不良）を救済する。ウエハ試験でのＥＣＣ試験を、図１に示したように、符号１、符号２をそれぞれ独立で動作させる。
本実施例において、ウエハ試験２（Ｐ２）のＥＣＣ試験は、図３に示した積符号ＥＣＣ回路を、図４に示すような構成とすることで、実現される。図３に示した積符号ＥＣＣ回路において、ＥＣＣコントローラ２０は、図１７の１０４に対応する。なお、図３に示す回路は、図２２等を参照して説明した処理を行う積符号ＥＣＣ回路であるが、図４に示す本発明の構成との差異を明確化するために図面として示したものである。
図４は、本発明の実施例の構成を示す図である。本実施例のＥＣＣ回路では、図３に示した構成に対して、符号１だけによる誤り訂正、符号２だけによる誤り訂正を行うように構成を変更したものである。図４（Ａ）に示すように、ＳＤＲＡＭ１０と、ＥＣＣコントローラ２０と、パリティ生成・シンドローム演算回路３０と、冗長救済用コントローラ４０と、を備えている。
このうち、ＥＣＣコントローラ２０は、符号化１回路２０１と、符号化２回路２０２と、復号１回路２０３と、復号２回路２０４と、アドレス生成回路２０５と、出力レジスタ２０６と、スイッチ２０７〜２１２と、を備えている。冗長救済用コントローラ４０からＥＣＣコントローラ２０へ入力される制御信号ＴＣＯＤＥ１は、符号化１回路２０１と復号１回路２０３だけを動作させるための切替制御を行う制御信号であり、またＴＣＯＤＥ２は、符号化２回路２０２と復号２回路２０４だけを動作させるための切替制御を行う制御信号である。アドレス生成回路２０５は、リード／ライトアクセスのコマンド、書き込みアドレス（パリティ、訂正ビット等のアドレス）、読み出しアドレスの生成を行い、出力レジスタ２０６からＳＤＲＡＭ１０にリード／ライトコマンド、アドレス信号として供給される。
図４（Ａ）に示す構成では、冗長救済用コントローラ４０から出力される制御信号ＴＣＯＤＥ１が活性化され、スイッチ２０７〜２１２は、符号化１回路２０１と復号１回路２０３だけを動作させる構成に設定される。すなわち、ＳＤＲＡＭ１０の読み出しデータは、スイッチ２０７を介して符号化１回路２０１に供給され、符号化１回路２０１の出力は、スイッチ２０８、２０９を介して出力レジスタ２０６から、パリティ生成・シンドローム演算回路３０に供給される。ＳＤＲＡＭ１０の読み出しデータは、スイッチ２１０を介して復号１回路２０３に供給され、復号１回路２０３の出力は、スイッチ２１１、２１２を介して出力レジスタ２０６から、パリティ生成・シンドローム演算回路３０に供給される。
図４（Ｂ）に示す構成では、冗長救済用コントローラ４０から出力される制御信号ＴＣＯＤＥ２が活性化され、スイッチ２０７〜２１２は、符号化２と復号２だけを動作させる構成に設定される。すなわち、ＳＤＲＡＭ１０の読み出しデータは、スイッチ２０７、２０９、２０８を介して符号化２回路２０２に供給され、符号化２回路２０２の出力は出力レジスタ２０６から、パリティ生成・シンドローム演算回路３０に供給される。ＳＤＲＡＭ１０の読み出しデータは、スイッチ２１０、２１２、２１１を介して復号２回路２０４に供給され、復号２回路２０４の出力は出力レジスタ２０６から、パリティ生成・シンドローム演算回路３０に供給される。
図４に示した回路を用いて、図５に示すフェイルビット（「フェイルマップ」ともいう）の例（ｘはフェイルセルを表す）に対して、図１（Ｂ）に示した処理フローを行うと、図６に示す結果が得られる。
図６（Ａ）に示すように、符号１だけによる訂正を行い、第１のフェイルメモリに記録する。図６（Ｂ）に示すように、符号２だけによる訂正を行い、第２のフェイルメモリに記録する。図６（Ｃ）に示すように、第１、第２のフェイルメモリのＡＮＤ処理を行う。
また、図４に示した回路を用いて、図５に示すフェイルビット（「フェイルマップ」ともいう）の例（ｘはフェイルセルを表す）に対して、図１（Ｃ）に示した処理フローを行うと、図７に示す結果が得られる。
図７（Ａ）では、符号１による訂正を行いパスビットアドレスをマスクする（図１（Ｃ）のステップＳ４６）。図７（Ｂ）では、符号２だけで訂正を行い、データのパス／フェイル判定を行い、図７（Ａ）のパスビットでマスクし、マスクされないアドレスについて、図７（Ｃ）のような、フェイルビットのアドレスを記録する。
図８は、本発明の一実施例において、符号１の符号化と復号の処理手順を示すフローチャートである。
所定値（ＡＬＬ １）での全ビットの書き込み（Ｗｒｉｔｅ）を行う（ステップＳ１０１）。
符号１のみを符号化する。符号１の符号化とは、符号１をリードし（ステップＳ１０２）、パリティを生成し（ステップＳ１０３）、パリティを書き込む（ステップＳ１０４）といった動作を、チップの全領域（例えば２５６Ｋ回）にわたり、繰り返すことである（ステップＳ１０５の判定処理参照）。
次に、リフレッシュ周期ｔＲＥＦ＝１秒でのリフレッシュを繰り返す（ステップＳ１０６）。
次に符号１での復号する。符号１の復号とは、符号１を読み出し（ステップＳ１０７）、訂正動作を行い（ステップＳ１０８）、訂正ビットを書き込む（ステップＳ１０９）。
ＳＤＲＡＭの全ビット（２５６回）を読み出し（ステップＳ１１０）、パス／フェイル判定を行って（ステップＳ１１１）、フェイルビットのアドレスをメモリテスタの第１のフェイルメモリに記録する。
図９は、図４に示した構成における動作（図８参照）を説明するための図である。図９（Ａ）では、冗長救済用コントローラ４０からの制御信号ＴＣＯＤＥ１が活性化されており、ＳＤＲＡＭ１０のデータを、符号化１回路２０１に入力し、符号化１回路２０１からの出力は、出力レジスタ２０６から、パリティ生成回路３１に入力され、パリティ生成回路３１で生成されたパリティがＳＤＲＡＭ１０に書き込まれる。
図９（Ｂ）では、冗長救済用コントローラ４０からの制御信号ＴＣＯＤＥ１が活性化されており、ＳＤＲＡＭ１０から、符号１を読み出し、復号１回路２０３へ入力し、復号１回路２０３の出力を、出力レジスタ２０６を介して、シンドローム演算回路３２に供給し、訂正動作を行い、訂正ビットをＳＤＲＡＭ１０に書き込む。
図１０に、図８に示した処理に従って行った、符号１だけによる誤り訂正の結果を示す。図１０（Ａ）は、図８の符号１だけによる誤り訂正の繰り返し処理（図１０（Ａ）では列方向の誤り訂正を列の本数である２５６Ｋ回）を、フェイルメモリ上で模式的に示したものであり、図１０（Ｂ）は、符号１だけによる訂正結果を示している。
図８乃至図９を参照して説明した符号１だけによる誤り訂正を、積符号の他方の符号２についても行い、第２のフェイルメモリを作成する。
図１１は、本発明の一実施例において、符号２の符号化と復号の処理手順を示すフローチャートである。
所定値（ＡＬＬ １）での全ビット書き込みを行う（ステップＳ２０１）。
符号２のみを符号化する。符号２の符号化とは、符号２をリードし（ステップＳ２０２）、パリティを生成し（ステップＳ２０３）、パリティを書き込む（ステップＳ２０４）といった動作をチップの全領域（例えば２５６Ｋ回）にわたり、繰り返すことである（ステップＳ２０５の判定処理参照）。
次に、ｔＲＥＦ＝１秒でのリフレッシュを繰り返す（ステップＳ２０６）。
次に、符号２での復号する。符号２の復号とは、符号２を読み出し（ステップＳ２０７）、訂正動作を行い（ステップＳ２０８）、訂正ビットを書き込む（ステップＳ２０９）。
ＳＤＲＡＭの全ビット（２５６回）を読み出し（ステップＳ２１０）、パス／フェイル判定を行って（ステップＳ２１１）、フェイルビットのアドレスをメモリテスタの第２のフェイルメモリに記録する。
そして、メモリテスタにおいて、第１、第２のフェイルメモリ（いずれも不良セルのアドレスは論理１）の論理積（ＡＮＤ）演算処理を行う。第１、第２のフェイルメモリの論理積（ＡＮＤ）演算処理結果の論理１のたつアドレスが、冗長セルで置換して救済されるべきセルとなる。
図１２は、図４に示した構成の動作（図１１参照）を説明するための図である。図１２（Ａ）では、冗長救済用コントローラ４０からの制御信号ＴＣＯＤＥ２が活性化されており、（１）ＳＤＲＡＭ１０のデータを、符号化２回路２０２に入力し、符号化２回路２０２からの出力は、出力レジスタ２０６から、パリティ生成回路３１に入力され、パリティ生成回路３１で生成されたパリティが、ＳＤＲＡＭ１０に書き込まれる。
図１２（Ｂ）では、冗長救済用コントローラ４０からの制御信号ＴＣＯＤＥ２が活性化されており、ＳＤＲＡＭ１０から、符号２を読み出し、復号２回路２０４へ入力し、復号２回路２０４の出力は、出力レジスタ２０６を介して、シンドローム演算回路３２に供給されて訂正動作が行われ、訂正ビットがＳＤＲＡＭ１０に書き込まれる。
図１３に、図１１に示す処理により行った、符号２だけによる誤り訂正の結果を示す。図１３（Ａ）は、図１１の符号２だけによる誤り訂正の繰り返し処理（符号２による行方向の誤り訂正を２５６Ｋ回）を、フェイルメモリ上で模式的に示したものであり、図１３（Ｂ）は、符号２だけによる訂正結果を示している。
図１４に、図１０（Ｂ）と図１３（Ｂ）のＡＮＤ処理を行った結果を示す。図１４のフェイルビットが冗長セルの救済対象となる。
図１５は、本発明の第２の実施例の処理手順を示す図である。本実施例は、ウエハ試験の段階で、図２４の追加フェイルで訂正不能となるパターンを救済するものである。これにより、出荷後の市場不良率を２００ｐｐｍ以下に抑える。
所定値（ＡＬＬ １）での全ビットの書き込み（Ｗｒｉｔｅ）を行う（ステップＳ３０１）。
符号１のみを符号化する。符号１の符号化とは、符号１をリードし（ステップＳ３０２）、パリティを生成し（ステップＳ３０３）、パリティを書き込む（ステップＳ３０４）といった動作をチップの全領域（例えば２５６Ｋ回）にわたり繰り返すことである（ステップＳ３０５参照）。
次にｔＲＥＦ＝１秒でのリフレッシュを繰り返す（ステップＳ３０６）。
次に符号１での復号する。符号１の復号とは、符号１をリードし（ステップＳ３０７）、訂正動作を行い（ステップＳ３０８）、訂正ビットを書き込む（ステップＳ３０９）といった動作をチップの全領域（例えば２５６Ｋ回）にわたり繰り返すことである（ステップＳ３１０参照）。
次に全ビットの読み出し（Ｒｅａｄ）を行い、パス／フェイル判定を行って（ステップＳ３１１）、パスビットのアドレスをメモリテスタのフェイルメモリ（Ｆａｉｌ Ｍｅｍｏｒｙ１）に記録する（ステップＳ３１２）。
全く同じ動作を符号２についても、図１６に示す処理手順にしたがって行い、パス／フェイル判定を行うが、フェイルメモリ（Ｆａｉｌ Ｍｅｍｏｒｙ１）（図１５（Ｄ）参照）でマスクし、フェイルビットのアドレスを記録する。このフェイルビットを冗長救済する。
すなわち、図１６を参照すると、所定値（ＡＬＬ １）での全ビットの書き込み（Ｗｒｉｔｅ）を行う（ステップＳ４０１）。
符号２のみを符号化する。ここで、符号２の符号化とは、符号２をリードし（ステップＳ４０２）、パリティを生成し（ステップＳ４０３）、パリティを書き込む（ステップＳ４０４）といった動作をチップの全領域（例えば２５６Ｋ回）にわたり、繰り返すことである（ステップＳ４０５）。
次に、リフレッシュ周期ｔＲＥＦ＝１秒でのリフレッシュを繰り返す（ステップＳ４０６）。
次に符号２での復号する。符号２の復号とは、符号２を読み出し（ステップＳ４０７）、訂正動作を行い（ステップＳ４０８）、訂正ビットを書き込む（ステップＳ４０９）といった動作を、チップの全領域にわたり（例えば２５６Ｋ回）、繰り返すことである（ステップＳ４１０）。
次に全ビットのデータの読み出しを行い、パス／フェイル判定を行う（ステップＳ４１１）。
パス／フェイル判定の結果得られるフェイル情報のうち、マスクされていないアドレス（図１６（Ｃ））のフェイルビットを冗長救済する。
なお、上記実施例では、メモリとしてクロック同期型のＳＤＲＡＭを例に説明したが、本発明は、非同期型のＤＲＡＭに対して適用できることは勿論である。また、本発明は、任意の積符号ＥＣＣ回路を備えた任意のメモリを備えた半導体装置に適用することができる。
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明と従来方式を対比して示した流れ図であり、（Ａ）は従来方式、（Ｂ）、（Ｃ）は、本発明の実施例１、２の流れ図である。 本発明の実施例によるウエハ試験を説明するための図である。 積符号ＥＣＣの回路構成を示す図である。 図３において、符号１、２をそれぞれ独立に動かすときの回路構成を示す図である。 本実施例におけるフェイルビットを例示する図である。 本発明の実施例１を説明するための図である。 本発明の実施例２を説明するための図である。 本発明の実施例１における符号１による訂正動作の流れ図である。 本発明の実施例１における符号１による訂正動作の回路構成を示す図である。 本発明の実施例１における符号１による訂正結果を説明する図である。 本発明の実施例１における符号２による訂正動作の流れ図である。 本発明の実施例１における符号２による訂正動作の回路構成を示す図である。 本発明の実施例１における符号２による訂正結果を説明する図である。 本発明の実施例１における冗長救済用のフェイルビットを説明する図である。 本発明の実施例２の処理手順を説明する図である。 本発明の実施例２の処理手順を説明する図である。 ＳＳＲの構成の一例を示す図である。 ＳＳＲの処理手順の一例を示す図である。 ｔＲＥＦとエラーレートの関係を示す図である。 リテンションタイム変動ビットとエラーレートの関係を示す図である。 ＳＳＲの救済の処理手順の一例を示す図である。 積符号の訂正動作を説明する図である。 従来方式による訂正ビットの導出を説明する図である。 冗長救済が必要なフェイルビットのパターンを説明するための図である。
符号の説明
１０ ＳＤＲＡＭ
２０ ＥＣＣコントローラ
３０ パリティ生成／シンドローム演算回路
３１ パリティ生成回路
３２ シンドローム演算回路
４０ 冗長救済用コントローラ
１００ バンク
１０１ 符号器／復号器
１０２ ライトバッファ／メインアンプ
１０３ ＳＤＲＡＭインタフェース
１０４ ＥＣＣコントローラ
２０１ 符号化１回路
２０２ 符号化２回路
２０３ 復号１回路
２０４ 復号２回路
２０５ アドレス生成回路
２０６ 出力レジスタ
２０７〜２１２ スイッチ

Claims (6)

  1. メモリの誤り訂正を行うために積符号のＥＣＣ（error checking and correcting）回路を備えた半導体装置において、
    積符号の第１、第２の符号のうち一方の符号を、それぞれ単独で動作させる手段を備えている、ことを特徴とする半導体装置。
  2. 半導体記憶装置の誤り訂正を行うために積符号のＥＣＣ（error checking and correcting）回路を備えた半導体装置において、
    積符号の第１、第２の符号によりそれぞれ符号化を行う第１、第２の符号化回路と、
    積符号の第１、第２の符号によりそれぞれ復号化を行う第１、第２の復号回路と、
    パリティ生成回路と、
    シンドローム演算回路と、
    を備え、
    積符号の第１及び第２符号のうち一方の符号による符号化時に、入力される制御信号に基づき、半導体記憶装置のデータを、前記第１及び第２の符号化回路の一方の符号化回路に入力し、前記符号化回路からの符号化出力は、前記パリティ生成回路に入力され、生成されたパリティが半導体記憶装置に書き込まれ、
    前記半導体記憶装置から第１及び第２の符号の一方を読み出し、前記第１及び第２の復号回路の一方の復号回路へ入力し、前記復号回路の出力を、前記シンドローム演算回路に供給して訂正動作を行い、訂正ビットを前記半導体装置に書き込むように制御する制御回路を備えている、ことを特徴とする半導体装置。
  3. メモリの誤り訂正を行うために積符号のＥＣＣ（error checking and correcting）回路を備えた半導体装置の試験方法において、
    積符号の第１、第２の符号からそれぞれ独立に訂正動作による第１、第２のパス／フェイル判定結果を取得し、第１、第２のフェイルメモリに記録する工程と、
    前記第１及び第２のフェイルメモリに関して所定の論理演算をとることにより、フェイルビットとその予備群の両方を救済する工程と、
    を含む、ことを特徴とする試験方法。
  4. メモリの誤り訂正を行うために積符号のＥＣＣ（error checking and correcting）回路を備えた半導体装置の試験方法において、
    積符号の１つの符号によるパス／フェイル判定結果を導きフェイルメモリに記録する工程と、
    前記フェイルメモリの相補のパターンをマスクデータとする工程と、
    前記マスクデータを用いて他方の符号のパス／フェイル判定を導くことにより、フェイルビットとその予備群の両方を救済する工程と、
    を含む、ことを特徴とする試験方法。
  5. 積符号によるパリティデータ格納領域を有するメモリアレイを含むダイナミック型の半導体記憶装置の試験方法において、
    前記メモリアレイに所定値データを書き込む工程と、
    積符号の第１の符号による符号化として、前記メモリアレイのデータを読み出し、パリティを生成し、生成したパリティを、前記メモリアレイに書き込む工程と、
    所定期間のリフレッシュを行う工程と、
    前記メモリアレイから、第１の符号を読み出して、復号し、訂正ビットを書き込む工程と、
    前記メモリアレイを読み出してパス／フェイルを判定し、第１のフェイルメモリに記録する工程と、
    前記メモリアレイに所定値データを書き込む工程と、
    積符号の第２の符号による符号化として、前記メモリアレイのデータを読み出し、パリティを生成し、生成したパリティを前記メモリアレイに書き込む工程と、
    所定期間のリフレッシュを行う工程と、
    前記メモリアレイから第２の符号を読み出し、復号し、訂正ビットを書き込む工程と、
    前記メモリアレイを読み出してパス／フェイルを判定し、第２のフェイルメモリに記録する工程と、
    前記第１のフェイルメモリと前記第２のフェイルメモリの所定の論理演算をとり、冗長セルによる救済を行うセルを導く工程と、
    を含む、ことを特徴とする試験方法。
  6. 積符号によるパリティデータ格納領域を有するメモリアレイを含むダイナミック型の半導体記憶装置の試験方法において、
    前記メモリアレイに所定値データを書き込む工程と、
    積符号の第１の符号による符号化として、前記メモリアレイのデータを読み出し、パリティを生成し、生成したパリティを前記メモリアレイに書き込む工程と、
    所定期間のリフレッシュを行う工程と、
    前記メモリアレイから第１の符号を読み出し、復号し、訂正ビットを書き込む工程と、
    前記メモリアレイを読み出してパス／フェイルを判定し、第１のフェイルメモリに記録する工程と、
    前記第１のフェイルメモリの相補パターンをマスクデータとして作成する工程と、
    前記メモリアレイに所定値データを書き込む工程と、
    積符号の第２の符号による符号化として、前記メモリアレイのデータを読み出し、パリティを生成し、生成したパリティを前記メモリアレイに書き込む工程と、
    所定期間のリフレッシュを行う工程と、
    前記メモリアレイから第２の符号を読み出し、復号し、訂正ビットを書き込む工程と、
    前記メモリアレイを読み出してパス／フェイルを判定し、フェイル情報を、前記マスクデータでマスクしたフェイル情報を作成し、冗長セルによる救済を行うセルを導く工程と、
    を含む、ことを特徴とする試験方法。
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