JP2000132995A - 半導体装置 - Google Patents
半導体装置Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5647—Multilevel memory with bit inversion arrangement
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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- Read Only Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 誤り訂正回路の占有面積を削減してチップサ
イズを縮小できると共に、論理回路数の減少によって誤
り訂正時の処理速度を向上させることができる半導体装
置を提供する。 【解決手段】 半導体装置は、複数のメモリセルと、符
号化回路１２３と、復号化回路１２２とを有し、各メモ
リセルに格納されたデータが上位及び下位の２桁のビッ
トから成り、データにおける誤りが２桁のビットで表さ
れる数値を１だけ大きくする場合、又は１だけ小さくす
る場合に限定されているとき、データの上位ビット又は
下位ビットにおける誤りを検出する誤り検出手段と、誤
り検出手段によって誤りが検出されたとき、対応する下
位ビットを上位ビットと共に、又は対応する上位ビット
を下位ビットと共に無条件に反転させるビット反転手段
とを有している。
イズを縮小できると共に、論理回路数の減少によって誤
り訂正時の処理速度を向上させることができる半導体装
置を提供する。 【解決手段】 半導体装置は、複数のメモリセルと、符
号化回路１２３と、復号化回路１２２とを有し、各メモ
リセルに格納されたデータが上位及び下位の２桁のビッ
トから成り、データにおける誤りが２桁のビットで表さ
れる数値を１だけ大きくする場合、又は１だけ小さくす
る場合に限定されているとき、データの上位ビット又は
下位ビットにおける誤りを検出する誤り検出手段と、誤
り検出手段によって誤りが検出されたとき、対応する下
位ビットを上位ビットと共に、又は対応する上位ビット
を下位ビットと共に無条件に反転させるビット反転手段
とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、誤り訂正回路(EC
C:Error Correcting Circuit)を有する半導体装置に関
し、特に、誤り訂正回路に係る論理回路を簡素化してチ
ップサイズを縮小可能な半導体装置に関する。
C:Error Correcting Circuit)を有する半導体装置に関
し、特に、誤り訂正回路に係る論理回路を簡素化してチ
ップサイズを縮小可能な半導体装置に関する。
【０００２】
【従来の技術】従来より、キャパシタに蓄積する電荷量
でデータを記憶するメモリセルとして、ＤＲＡＭ(Dynam
ic Random Access Memory)やフラッシュメモリ等が知ら
れている。これらの内で、キャパシタに蓄積する電荷量
を例えば３通り以上にすることによって、１つのメモリ
セルに３値以上のデータを記憶する方式がある。この多
値記憶方式では、メモリセルからの電荷洩れが、データ
に誤りを生じさせる主要原因となっている。
でデータを記憶するメモリセルとして、ＤＲＡＭ(Dynam
ic Random Access Memory)やフラッシュメモリ等が知ら
れている。これらの内で、キャパシタに蓄積する電荷量
を例えば３通り以上にすることによって、１つのメモリ
セルに３値以上のデータを記憶する方式がある。この多
値記憶方式では、メモリセルからの電荷洩れが、データ
に誤りを生じさせる主要原因となっている。
【０００３】メモリセルに電荷洩れが生じると、記憶さ
れた多値情報が全て失われる場合がある。このような不
具合を解消するための従来の誤り訂正回路が、例えば、
特公平７−４３９５９号公報に記載されている。この公
報に記載の誤り訂正回路と同じ形式の誤り訂正回路に
は、多値化された各データを夫々、例えば上下２桁のビ
ットで表すように構成したものがある。図１４は、この
ような構成の誤り訂正回路における不具合の発生を説明
するための模式図である。
れた多値情報が全て失われる場合がある。このような不
具合を解消するための従来の誤り訂正回路が、例えば、
特公平７−４３９５９号公報に記載されている。この公
報に記載の誤り訂正回路と同じ形式の誤り訂正回路に
は、多値化された各データを夫々、例えば上下２桁のビ
ットで表すように構成したものがある。図１４は、この
ような構成の誤り訂正回路における不具合の発生を説明
するための模式図である。
【０００４】同図は、４値記憶方式を想定して書かれ、
横方向が３つのメモリセル０〜２における各２ビットず
つの変化を示し、縦方向は電位（又は保持電荷）の変化
を示している。上方ほど高電位であることを示す。メモ
リセル０〜２では、電位が最も高い場合には「００」を
維持し、この状態から電位がやや下がった場合に「０
１」に、更に電位が下がった場合に「１０」になり、電
位が完全に低下した状態では「１１」になる。これらの
４段階の電位変化によって４値が表現される。図中の一
点鎖線Ａで示す枠は、下１桁の誤りが「１」から「０」
に変化する誤り個所を示す。枠Ａ内では、通常は電位が
上がることはなく低下するのみである。最下位の「１
１」は電位０の状態を示す。
横方向が３つのメモリセル０〜２における各２ビットず
つの変化を示し、縦方向は電位（又は保持電荷）の変化
を示している。上方ほど高電位であることを示す。メモ
リセル０〜２では、電位が最も高い場合には「００」を
維持し、この状態から電位がやや下がった場合に「０
１」に、更に電位が下がった場合に「１０」になり、電
位が完全に低下した状態では「１１」になる。これらの
４段階の電位変化によって４値が表現される。図中の一
点鎖線Ａで示す枠は、下１桁の誤りが「１」から「０」
に変化する誤り個所を示す。枠Ａ内では、通常は電位が
上がることはなく低下するのみである。最下位の「１
１」は電位０の状態を示す。
【０００５】図１５は、対応するデータに付加されたＥ
ＣＣ検査ビットを検査ビット用メモリセルに書き込む符
号化回路の一例を示す回路図である。同図は、６ビット
で３セルの例、つまり、２ビットずつで３組のペアを用
意した例である。
ＣＣ検査ビットを検査ビット用メモリセルに書き込む符
号化回路の一例を示す回路図である。同図は、６ビット
で３セルの例、つまり、２ビットずつで３組のペアを用
意した例である。
【０００６】符号化回路は、メモリセル０〜２からのデ
ータを符号化するためにＥＯＲゲート１１〜１３、１５
〜１７、１９〜２２を備えている。メモリセル０はアド
レス「Ａ００」及び「Ａ０１」から成り、メモリセル１
はアドレス「Ａ１０」及び「Ａ１１」から成り、メモリ
セル２はアドレス「Ａ２０」及び「Ａ２１」から成る。
アドレス「Ａ００」〜「Ａ２１」は、誤りが無いと仮定
してこのように記載している。
ータを符号化するためにＥＯＲゲート１１〜１３、１５
〜１７、１９〜２２を備えている。メモリセル０はアド
レス「Ａ００」及び「Ａ０１」から成り、メモリセル１
はアドレス「Ａ１０」及び「Ａ１１」から成り、メモリ
セル２はアドレス「Ａ２０」及び「Ａ２１」から成る。
アドレス「Ａ００」〜「Ａ２１」は、誤りが無いと仮定
してこのように記載している。
【０００７】ＥＯＲゲート２１は、メモリセル１のアド
レス「Ａ１０」に格納されたビットが一方の入力端子に
入力され、アドレス「Ａ１１」に格納されたビットが他
方の入力端子に入力されて排他的論理和を出力する。Ｅ
ＯＲゲート２２は、メモリセル２のアドレス「Ａ２０」
に格納されたビットが一方の入力端子に入力され、アド
レス「Ａ２１」に格納されたビットが他方の入力端子に
入力されて排他的論理和を出力する。
レス「Ａ１０」に格納されたビットが一方の入力端子に
入力され、アドレス「Ａ１１」に格納されたビットが他
方の入力端子に入力されて排他的論理和を出力する。Ｅ
ＯＲゲート２２は、メモリセル２のアドレス「Ａ２０」
に格納されたビットが一方の入力端子に入力され、アド
レス「Ａ２１」に格納されたビットが他方の入力端子に
入力されて排他的論理和を出力する。
【０００８】ＥＯＲゲート１１は、メモリセル０のアド
レス「Ａ００」に格納されたビットが一方の入力端子に
入力され、メモリセル１のアドレス「Ａ１０」に格納さ
れたビットが他方の入力端子に入力されて排他的論理和
を出力する。ＥＯＲゲート１３は、メモリセル０のアド
レス「Ａ０１」に格納されたビットが一方の入力端子に
入力され、メモリセル１のアドレス「Ａ１１」に格納さ
れたビットが他方の入力端子に入力されて排他的論理和
を出力する。ＥＯＲゲート１６は、メモリセル０のアド
レス「Ａ００」に格納されたビットが一方の入力端子に
入力され、メモリセル１のアドレス「Ａ１１」に格納さ
れたビットが他方の入力端子に入力されて排他的論理和
を出力する。ＥＯＲゲート１９は、メモリセル０のアド
レス「Ａ０１」に格納されたビットが一方の入力端子に
入力され、ＥＯＲゲート２１の出力が他方の入力端子に
入力されて排他的論理和を出力する。
レス「Ａ００」に格納されたビットが一方の入力端子に
入力され、メモリセル１のアドレス「Ａ１０」に格納さ
れたビットが他方の入力端子に入力されて排他的論理和
を出力する。ＥＯＲゲート１３は、メモリセル０のアド
レス「Ａ０１」に格納されたビットが一方の入力端子に
入力され、メモリセル１のアドレス「Ａ１１」に格納さ
れたビットが他方の入力端子に入力されて排他的論理和
を出力する。ＥＯＲゲート１６は、メモリセル０のアド
レス「Ａ００」に格納されたビットが一方の入力端子に
入力され、メモリセル１のアドレス「Ａ１１」に格納さ
れたビットが他方の入力端子に入力されて排他的論理和
を出力する。ＥＯＲゲート１９は、メモリセル０のアド
レス「Ａ０１」に格納されたビットが一方の入力端子に
入力され、ＥＯＲゲート２１の出力が他方の入力端子に
入力されて排他的論理和を出力する。
【０００９】ＥＯＲゲート１２は、ＥＯＲゲート１１の
出力が一方の入力端子に入力され、メモリセル２のアド
レス「Ａ２０」に格納されたビットが他方の入力端子に
入力されて、排他的論理和をＥＣＣ検査ビットＣ０とし
て出力する。ＥＯＲゲート１５は、ＥＯＲゲート１３の
出力が一方の入力端子に入力され、メモリセル２のアド
レス「Ａ２１」に格納されたビットが他方の入力端子に
入力されて、排他的論理和をＥＣＣ検査ビットＣ１とし
て出力する。
出力が一方の入力端子に入力され、メモリセル２のアド
レス「Ａ２０」に格納されたビットが他方の入力端子に
入力されて、排他的論理和をＥＣＣ検査ビットＣ０とし
て出力する。ＥＯＲゲート１５は、ＥＯＲゲート１３の
出力が一方の入力端子に入力され、メモリセル２のアド
レス「Ａ２１」に格納されたビットが他方の入力端子に
入力されて、排他的論理和をＥＣＣ検査ビットＣ１とし
て出力する。
【００１０】ＥＯＲゲート１５は、ＥＯＲゲート１６の
出力が一方の入力端子に入力され、ＥＯＲゲート２２の
出力が他方の入力端子に入力されて、排他的論理和をＥ
ＣＣ検査ビットＣ２として出力する。ＥＯＲゲート２０
は、ＥＯＲゲート１９の出力が一方の入力端子に入力さ
れ、メモリセル２のアドレス「Ａ２０」に格納されたビ
ットが他方の入力端子に入力されて、排他的論理和をＥ
ＣＣ検査ビットＣ３として出力する。
出力が一方の入力端子に入力され、ＥＯＲゲート２２の
出力が他方の入力端子に入力されて、排他的論理和をＥ
ＣＣ検査ビットＣ２として出力する。ＥＯＲゲート２０
は、ＥＯＲゲート１９の出力が一方の入力端子に入力さ
れ、メモリセル２のアドレス「Ａ２０」に格納されたビ
ットが他方の入力端子に入力されて、排他的論理和をＥ
ＣＣ検査ビットＣ３として出力する。
【００１１】上記構成を有する符号化回路では、各メモ
リセル０〜２における上下２桁のビットを全て対象にし
て論理演算を行い、ＥＣＣ検査ビットＣ０〜Ｃ３を生成
する。例えば、メモリセル０のアドレス「Ａ００」及び
「Ａ０１」に「１」及び「０」が夫々格納され、メモリ
セル１のアドレス「Ａ１０」及び「Ａ１１」に「１」及
び「０」が夫々格納され、メモリセル２のアドレス「Ａ
２０」及び「Ａ２１」に「１」及び「０」が夫々格納さ
れた状態を考える。このとき、ＥＯＲゲート１１は、ア
ドレス「Ａ００」の「１」及び「Ａ１０」の「１」が双
方の入力端子に夫々入力されて「０」を出力する。ＥＯ
Ｒゲート１２は、ＥＯＲゲート１１の出力「０」及びア
ドレス「Ａ２０」の「１」が双方の入力端子に夫々入力
されて、「１」をＥＣＣ検査ビットＣ０として出力す
る。他のＥＣＣ検査ビットも同様にして生成される。
リセル０〜２における上下２桁のビットを全て対象にし
て論理演算を行い、ＥＣＣ検査ビットＣ０〜Ｃ３を生成
する。例えば、メモリセル０のアドレス「Ａ００」及び
「Ａ０１」に「１」及び「０」が夫々格納され、メモリ
セル１のアドレス「Ａ１０」及び「Ａ１１」に「１」及
び「０」が夫々格納され、メモリセル２のアドレス「Ａ
２０」及び「Ａ２１」に「１」及び「０」が夫々格納さ
れた状態を考える。このとき、ＥＯＲゲート１１は、ア
ドレス「Ａ００」の「１」及び「Ａ１０」の「１」が双
方の入力端子に夫々入力されて「０」を出力する。ＥＯ
Ｒゲート１２は、ＥＯＲゲート１１の出力「０」及びア
ドレス「Ａ２０」の「１」が双方の入力端子に夫々入力
されて、「１」をＥＣＣ検査ビットＣ０として出力す
る。他のＥＣＣ検査ビットも同様にして生成される。
【００１２】図１６は、検査ビット用メモリセルから読
み出されたＥＣＣ検査ビットＣ１〜Ｃ３を、データ用メ
モリセルからのデータと照合しつつ誤り訂正し、誤り訂
正したデータをメモリセル０〜２に書き戻す復号化回路
を示す回路図である。この復号化回路は、ＥＯＲゲート
２３、２５〜２７、２９〜３３、３５〜３７、３９〜４
２、４５〜４７、４９、５０、５２、５６、５７、６
１、６２、６６、６７、ＮＯＲゲート４３、４７、５
１、及び、ＡＮＤゲート５３、５５、５９、６０、６
３、６５を有する。
み出されたＥＣＣ検査ビットＣ１〜Ｃ３を、データ用メ
モリセルからのデータと照合しつつ誤り訂正し、誤り訂
正したデータをメモリセル０〜２に書き戻す復号化回路
を示す回路図である。この復号化回路は、ＥＯＲゲート
２３、２５〜２７、２９〜３３、３５〜３７、３９〜４
２、４５〜４７、４９、５０、５２、５６、５７、６
１、６２、６６、６７、ＮＯＲゲート４３、４７、５
１、及び、ＡＮＤゲート５３、５５、５９、６０、６
３、６５を有する。
【００１３】ＥＯＲゲート２３は、ＥＣＣ検査ビット０
（Ｃ０）が一方の入力端子に入力され、メモリセル０の
アドレス「Ａ００Ｄ」のビットが他方の入力端子に入力
されて排他的論理和を出力する。ＥＯＲゲート３９は、
メモリセル１のアドレス「Ａ１０Ｄ」のビットが一方の
入力端子に入力され、メモリセル１のアドレス「Ａ１１
Ｄ」のビットが他方の入力端子に入力されて排他的論理
和を出力する。ＥＯＲゲート４０は、メモリセル２のア
ドレス「Ａ２０Ｄ」のビットが一方の入力端子に入力さ
れ、メモリセル２のアドレス「Ａ２１Ｄ」のビットが他
方の入力端子に入力されて排他的論理和を出力する。Ｅ
ＯＲゲート２５は、メモリセル１のアドレス「Ａ１０
Ｄ」のビットが一方の入力端子に入力され、メモリセル
２のアドレス「Ａ２０Ｄ」のビットが他方の入力端子に
入力されて排他的論理和を出力する。ＥＯＲゲート３３
は、ＥＯＲゲート２３及びＥＯＲゲート２５の各出力が
一方及び他方の入力端子に夫々入力されて排他的論理和
を出力する。ここでは、アドレス「Ａ００Ｄ」〜「Ａ２
１Ｄ」は、誤りを有する可能性があり、上述のメモリセ
ルのアドレス「Ａ００」〜「Ａ２１」に対して夫々Ｄを
付加している。
（Ｃ０）が一方の入力端子に入力され、メモリセル０の
アドレス「Ａ００Ｄ」のビットが他方の入力端子に入力
されて排他的論理和を出力する。ＥＯＲゲート３９は、
メモリセル１のアドレス「Ａ１０Ｄ」のビットが一方の
入力端子に入力され、メモリセル１のアドレス「Ａ１１
Ｄ」のビットが他方の入力端子に入力されて排他的論理
和を出力する。ＥＯＲゲート４０は、メモリセル２のア
ドレス「Ａ２０Ｄ」のビットが一方の入力端子に入力さ
れ、メモリセル２のアドレス「Ａ２１Ｄ」のビットが他
方の入力端子に入力されて排他的論理和を出力する。Ｅ
ＯＲゲート２５は、メモリセル１のアドレス「Ａ１０
Ｄ」のビットが一方の入力端子に入力され、メモリセル
２のアドレス「Ａ２０Ｄ」のビットが他方の入力端子に
入力されて排他的論理和を出力する。ＥＯＲゲート３３
は、ＥＯＲゲート２３及びＥＯＲゲート２５の各出力が
一方及び他方の入力端子に夫々入力されて排他的論理和
を出力する。ここでは、アドレス「Ａ００Ｄ」〜「Ａ２
１Ｄ」は、誤りを有する可能性があり、上述のメモリセ
ルのアドレス「Ａ００」〜「Ａ２１」に対して夫々Ｄを
付加している。
【００１４】ＥＯＲゲート２６は、ＥＣＣ検査ビット１
（Ｃ１）が一方の入力端子に入力され、メモリセル０の
アドレス「Ａ０１Ｄ」のビットが他方の入力端子に入力
されて排他的論理和を出力する。ＥＯＲゲート２７は、
メモリセル１のアドレス「Ａ１１Ｄ」のビットが一方の
入力端子に入力され、メモリセル２のアドレス「Ａ２１
Ｄ」のビットが他方の入力端子に入力されて排他的論理
和を出力する。ＥＯＲゲート３５は、ＥＯＲゲート２６
及び２７の各出力が一方及び他方の入力端子に夫々入力
されて排他的論理和を出力する。
（Ｃ１）が一方の入力端子に入力され、メモリセル０の
アドレス「Ａ０１Ｄ」のビットが他方の入力端子に入力
されて排他的論理和を出力する。ＥＯＲゲート２７は、
メモリセル１のアドレス「Ａ１１Ｄ」のビットが一方の
入力端子に入力され、メモリセル２のアドレス「Ａ２１
Ｄ」のビットが他方の入力端子に入力されて排他的論理
和を出力する。ＥＯＲゲート３５は、ＥＯＲゲート２６
及び２７の各出力が一方及び他方の入力端子に夫々入力
されて排他的論理和を出力する。
【００１５】ＥＯＲゲート２９は、ＥＣＣ検査ビット２
（Ｃ２）が一方の入力端子に入力され、メモリセル０の
アドレス「Ａ００Ｄ」のビットが他方の入力端子に入力
されて排他的論理和を出力する。ＥＯＲゲート３０は、
メモリセル１のアドレス「Ａ１１Ｄ」のビットが一方の
入力端子に入力され、ＥＯＲゲート４０の出力が他方の
入力端子に入力されて排他的論理和を出力する。ＥＯＲ
ゲート３６は、ＥＯＲゲート２９及び３０の各出力が一
方及び他方の入力端子に夫々入力されて排他的論理和を
出力する。
（Ｃ２）が一方の入力端子に入力され、メモリセル０の
アドレス「Ａ００Ｄ」のビットが他方の入力端子に入力
されて排他的論理和を出力する。ＥＯＲゲート３０は、
メモリセル１のアドレス「Ａ１１Ｄ」のビットが一方の
入力端子に入力され、ＥＯＲゲート４０の出力が他方の
入力端子に入力されて排他的論理和を出力する。ＥＯＲ
ゲート３６は、ＥＯＲゲート２９及び３０の各出力が一
方及び他方の入力端子に夫々入力されて排他的論理和を
出力する。
【００１６】ＥＯＲゲート３１は、ＥＣＣ検査ビット３
（Ｃ３）が一方の入力端子に入力され、メモリセル０の
アドレス「Ａ０１Ｄ」のビットが他方の入力端子に入力
されて排他的論理和を出力する。ＥＯＲゲート３２は、
ＥＯＲゲート３９の出力が一方の入力端子に入力され、
メモリセル２のアドレス「Ａ２０Ｄ」のビットが他方の
入力端子に入力されて排他的論理和を出力する。ＥＯＲ
ゲート３７は、ＥＯＲゲート３１及び３２の各出力が一
方及び他方の入力端子に夫々入力されて排他的論理和を
出力する。
（Ｃ３）が一方の入力端子に入力され、メモリセル０の
アドレス「Ａ０１Ｄ」のビットが他方の入力端子に入力
されて排他的論理和を出力する。ＥＯＲゲート３２は、
ＥＯＲゲート３９の出力が一方の入力端子に入力され、
メモリセル２のアドレス「Ａ２０Ｄ」のビットが他方の
入力端子に入力されて排他的論理和を出力する。ＥＯＲ
ゲート３７は、ＥＯＲゲート３１及び３２の各出力が一
方及び他方の入力端子に夫々入力されて排他的論理和を
出力する。
【００１７】ＥＯＲゲート４１は、ＥＯＲゲート３３及
びＥＯＲゲート３６の各出力が各入力端子に夫々入力さ
れて排他的論理和を出力する。ＥＯＲゲート４２は、Ｅ
ＯＲゲート３５及びＥＯＲゲート３７の各出力が各入力
端子に夫々入力されて排他的論理和を出力する。ＮＯＲ
ゲート４３は、ＥＯＲゲート４１及びＥＯＲゲート４２
の各出力が各入力端子に夫々入力されて論理和の反転値
を出力する。
びＥＯＲゲート３６の各出力が各入力端子に夫々入力さ
れて排他的論理和を出力する。ＥＯＲゲート４２は、Ｅ
ＯＲゲート３５及びＥＯＲゲート３７の各出力が各入力
端子に夫々入力されて排他的論理和を出力する。ＮＯＲ
ゲート４３は、ＥＯＲゲート４１及びＥＯＲゲート４２
の各出力が各入力端子に夫々入力されて論理和の反転値
を出力する。
【００１８】ＡＮＤゲート５３は、ＮＯＲゲート４３及
びＥＯＲゲート３３の各出力が各入力端子に夫々入力さ
れて論理積を出力する。ＡＮＤゲート５５は、ＮＯＲゲ
ート４３及びＥＯＲゲート３５の各出力が各入力端子に
夫々入力されて論理積を出力する。ＥＯＲゲート５６
は、メモリセル０のアドレス「Ａ００Ｄ」のビットが一
方の入力端子に入力され、ＡＮＤゲート５３の出力が他
方の入力端子に入力されて、排他的論理和を「Ａ００Ｄ
Ｄ」の値として出力する。ＥＯＲゲート５７は、メモリ
セル０のアドレス「Ａ０１Ｄ」が一方の入力端子に入力
され、ＡＮＤゲート５５の出力が他方の入力端子に入力
されて、排他的論理和を「Ａ０１ＤＤ」の値として出力
する。
びＥＯＲゲート３３の各出力が各入力端子に夫々入力さ
れて論理積を出力する。ＡＮＤゲート５５は、ＮＯＲゲ
ート４３及びＥＯＲゲート３５の各出力が各入力端子に
夫々入力されて論理積を出力する。ＥＯＲゲート５６
は、メモリセル０のアドレス「Ａ００Ｄ」のビットが一
方の入力端子に入力され、ＡＮＤゲート５３の出力が他
方の入力端子に入力されて、排他的論理和を「Ａ００Ｄ
Ｄ」の値として出力する。ＥＯＲゲート５７は、メモリ
セル０のアドレス「Ａ０１Ｄ」が一方の入力端子に入力
され、ＡＮＤゲート５５の出力が他方の入力端子に入力
されて、排他的論理和を「Ａ０１ＤＤ」の値として出力
する。
【００１９】ＥＯＲゲート５２は、ＥＯＲゲート３３及
びＥＯＲゲート３５の各出力が各入力端子に夫々入力さ
れて排他的論理和を出力し、ＥＯＲゲート４５は、ＥＯ
Ｒゲート３５及びＥＯＲゲート３６の各出力が各入力端
子に夫々入力されて排他的論理和を出力する。ＥＯＲゲ
ート４６は、ＥＯＲゲート５２及びＥＯＲゲート３７の
各出力が各入力端子に夫々入力されて排他的論理和を出
力し、ＮＯＲゲート４７は、ＥＯＲゲート４５及びＥＯ
Ｒゲート４６の各出力が各入力端子に夫々入力されて論
理和の反転値を出力する。
びＥＯＲゲート３５の各出力が各入力端子に夫々入力さ
れて排他的論理和を出力し、ＥＯＲゲート４５は、ＥＯ
Ｒゲート３５及びＥＯＲゲート３６の各出力が各入力端
子に夫々入力されて排他的論理和を出力する。ＥＯＲゲ
ート４６は、ＥＯＲゲート５２及びＥＯＲゲート３７の
各出力が各入力端子に夫々入力されて排他的論理和を出
力し、ＮＯＲゲート４７は、ＥＯＲゲート４５及びＥＯ
Ｒゲート４６の各出力が各入力端子に夫々入力されて論
理和の反転値を出力する。
【００２０】ＡＮＤゲート５９は、ＮＯＲゲート４７及
びＥＯＲゲート３３の各出力が各入力端子に夫々入力さ
れて論理積を出力する。ＡＮＤゲート５５は、ＮＯＲゲ
ート４７及びＥＯＲゲート３５の各出力が各入力端子に
夫々入力されて論理積を出力する。ＥＯＲゲート６１
は、メモリセル１のアドレス「Ａ１０Ｄ」が一方の入力
端子に入力され、ＡＮＤゲート５９の出力が他方の入力
端子に入力されて、排他的論理和を「Ａ１０ＤＤ」の値
として出力する。ＥＯＲゲート６０は、メモリセル１の
アドレス「Ａ１１Ｄ」が一方の入力端子に入力され、Ａ
ＮＤゲート６０の出力が他方の入力端子に入力されて、
排他的論理和を「Ａ１１ＤＤ」の値として出力する。
びＥＯＲゲート３３の各出力が各入力端子に夫々入力さ
れて論理積を出力する。ＡＮＤゲート５５は、ＮＯＲゲ
ート４７及びＥＯＲゲート３５の各出力が各入力端子に
夫々入力されて論理積を出力する。ＥＯＲゲート６１
は、メモリセル１のアドレス「Ａ１０Ｄ」が一方の入力
端子に入力され、ＡＮＤゲート５９の出力が他方の入力
端子に入力されて、排他的論理和を「Ａ１０ＤＤ」の値
として出力する。ＥＯＲゲート６０は、メモリセル１の
アドレス「Ａ１１Ｄ」が一方の入力端子に入力され、Ａ
ＮＤゲート６０の出力が他方の入力端子に入力されて、
排他的論理和を「Ａ１１ＤＤ」の値として出力する。
【００２１】ＥＯＲゲート４９は、ＥＯＲゲート５２及
びＥＯＲゲート３６の各出力が各入力端子に夫々入力さ
れて排他的論理和を出力し、ＥＯＲゲート５０は、ＥＯ
Ｒゲート３３及びＥＯＲゲート３７の各出力が各入力端
子に夫々入力されて排他的論理和を出力する。ＮＯＲゲ
ート５１は、ＥＯＲゲート４９及びＥＯＲゲート５０の
各出力が各入力端子に入力されて論理和の反転値を出力
し、ＡＮＤゲート６３は、ＮＯＲゲート５１及びＥＯＲ
ゲート３３の各出力が各入力端子に夫々入力されて論理
積を出力する。
びＥＯＲゲート３６の各出力が各入力端子に夫々入力さ
れて排他的論理和を出力し、ＥＯＲゲート５０は、ＥＯ
Ｒゲート３３及びＥＯＲゲート３７の各出力が各入力端
子に夫々入力されて排他的論理和を出力する。ＮＯＲゲ
ート５１は、ＥＯＲゲート４９及びＥＯＲゲート５０の
各出力が各入力端子に入力されて論理和の反転値を出力
し、ＡＮＤゲート６３は、ＮＯＲゲート５１及びＥＯＲ
ゲート３３の各出力が各入力端子に夫々入力されて論理
積を出力する。
【００２２】ＡＮＤゲート６５は、ＮＯＲゲート５１及
びＥＯＲゲート３５の各出力が各入力端子に夫々入力さ
れて論理積を出力し、ＥＯＲゲート６６は、メモリセル
２のアドレス「Ａ２０Ｄ」が一方の入力端子に入力さ
れ、ＡＮＤゲート６３の出力が他方の入力端子に入力さ
れて、排他的論理和を「Ａ２０ＤＤ」の値として出力す
る。ＥＯＲゲート６７は、メモリセル２のアドレス「Ａ
２１Ｄ」が一方の入力端子に入力され、ＡＮＤゲート６
５の出力が他方の入力端子に入力されて、排他的論理和
を「Ａ２１ＤＤ」の値として出力する。なお、アドレス
「Ａ００ＤＤ」〜「Ａ２１ＤＤ」は、誤り訂正後の値と
して表されており、上述のメモリセルのアドレス「Ａ０
０」〜「Ａ２１」に対して夫々ＤＤを付加している。
びＥＯＲゲート３５の各出力が各入力端子に夫々入力さ
れて論理積を出力し、ＥＯＲゲート６６は、メモリセル
２のアドレス「Ａ２０Ｄ」が一方の入力端子に入力さ
れ、ＡＮＤゲート６３の出力が他方の入力端子に入力さ
れて、排他的論理和を「Ａ２０ＤＤ」の値として出力す
る。ＥＯＲゲート６７は、メモリセル２のアドレス「Ａ
２１Ｄ」が一方の入力端子に入力され、ＡＮＤゲート６
５の出力が他方の入力端子に入力されて、排他的論理和
を「Ａ２１ＤＤ」の値として出力する。なお、アドレス
「Ａ００ＤＤ」〜「Ａ２１ＤＤ」は、誤り訂正後の値と
して表されており、上述のメモリセルのアドレス「Ａ０
０」〜「Ａ２１」に対して夫々ＤＤを付加している。
【００２３】
【発明が解決しようとする課題】上記符号化回路及び復
号化回路を備えた従来の誤り訂正回路では、誤り訂正に
際して、各メモリセルに夫々格納された全ビットが符号
化及び復号化の対象となっている。つまり、各メモリセ
ルにおける上下２桁分のビットを対象として誤り訂正を
実行しなければならないため、検査ビット数が多くて入
力信号数が増大し、符号化回路や復号化回路が大規模に
なってチップサイズの増大を招くことになる。
号化回路を備えた従来の誤り訂正回路では、誤り訂正に
際して、各メモリセルに夫々格納された全ビットが符号
化及び復号化の対象となっている。つまり、各メモリセ
ルにおける上下２桁分のビットを対象として誤り訂正を
実行しなければならないため、検査ビット数が多くて入
力信号数が増大し、符号化回路や復号化回路が大規模に
なってチップサイズの増大を招くことになる。
【００２４】本発明は、上記に鑑み、誤り訂正回路の占
有面積を削減してチップサイズを縮小できると共に、論
理回路数の減少によって誤り訂正時の処理速度を向上さ
せることができる半導体装置を提供することを目的とす
る。
有面積を削減してチップサイズを縮小できると共に、論
理回路数の減少によって誤り訂正時の処理速度を向上さ
せることができる半導体装置を提供することを目的とす
る。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、行列方向に延在する複数の
ワード線と複数のデータ線との各交差部分に配設された
複数のメモリセルと、対応するデータに付加された検査
ビットを前記メモリセルに書き込む符号化回路と、前記
複数のメモリセルから読み出したデータと前記検査ビッ
トとを照合することによって誤り訂正し、誤り訂正後の
データを前記メモリセルに書き戻す復号化回路とを備え
た半導体装置において、前記各メモリセルに格納された
データが上位及び下位の２桁のビットから成り、前記デ
ータにおける誤りが前記２桁のビットで表される数値を
１だけ大きくする場合、又は１だけ小さくする場合に限
定されているとき、前記データの上位ビット又は下位ビ
ットにおける誤りを検出する誤り検出手段と、前記誤り
検出手段によって誤りが検出されたとき、対応する下位
ビットを上位ビットと共に、又は対応する上位ビットを
下位ビットと共に無条件に反転させるビット反転手段と
を備えることを特徴とする。
に、本発明の半導体装置は、行列方向に延在する複数の
ワード線と複数のデータ線との各交差部分に配設された
複数のメモリセルと、対応するデータに付加された検査
ビットを前記メモリセルに書き込む符号化回路と、前記
複数のメモリセルから読み出したデータと前記検査ビッ
トとを照合することによって誤り訂正し、誤り訂正後の
データを前記メモリセルに書き戻す復号化回路とを備え
た半導体装置において、前記各メモリセルに格納された
データが上位及び下位の２桁のビットから成り、前記デ
ータにおける誤りが前記２桁のビットで表される数値を
１だけ大きくする場合、又は１だけ小さくする場合に限
定されているとき、前記データの上位ビット又は下位ビ
ットにおける誤りを検出する誤り検出手段と、前記誤り
検出手段によって誤りが検出されたとき、対応する下位
ビットを上位ビットと共に、又は対応する上位ビットを
下位ビットと共に無条件に反転させるビット反転手段と
を備えることを特徴とする。
【００２６】本発明の半導体装置では、各メモリセルに
おける上位１桁又は下位１桁のビットのみを対象として
誤り訂正を実行することができるので、検査ビット数の
減少に伴って入力信号数を減少させることができる。ま
た、符号化回路や復号化回路を簡素化してチップサイズ
を縮小できると共に、論理回路数の減少によって処理速
度を向上させることができる。
おける上位１桁又は下位１桁のビットのみを対象として
誤り訂正を実行することができるので、検査ビット数の
減少に伴って入力信号数を減少させることができる。ま
た、符号化回路や復号化回路を簡素化してチップサイズ
を縮小できると共に、論理回路数の減少によって処理速
度を向上させることができる。
【００２７】好ましくは、前記誤り検出手段における誤
り訂正単位が１個以上のセルトランジスタから構成さ
れ、前記セルトランジスタが保持する２桁のビットから
成るデータの全てにおける上位及び下位いずれか一方の
ビットのデータ群から、ハミング符号によって誤り訂正
符号の検査ビットを生成する。
り訂正単位が１個以上のセルトランジスタから構成さ
れ、前記セルトランジスタが保持する２桁のビットから
成るデータの全てにおける上位及び下位いずれか一方の
ビットのデータ群から、ハミング符号によって誤り訂正
符号の検査ビットを生成する。
【００２８】具体的には、例えば、メモリセル数３で、
６ビットのデータを誤り訂正の単位とするならば、第１
のメモリセル、第２のメモリセル、第３のメモリセルの
下位ビットのデータからハミング符号の検査ビットを生
成すれば、その検査ビット数が３と少なく、また、符号
生成の対象となる情報ビット数が少ないため、きわめて
簡単な回路構成により符号化回路を実現できる。同様
に、データ読出し時においても、前記ハミング符号を形
成する際に使用した検査行列と、前記誤り訂正単位のデ
ータと、前記検査ビットのデータとを用いて誤り訂正を
実行すれば、その検査ビット数が少なく、復号化すべき
データのビット数の少ないために、きわめて簡単な回路
構成により復号化回路を実現できる。
６ビットのデータを誤り訂正の単位とするならば、第１
のメモリセル、第２のメモリセル、第３のメモリセルの
下位ビットのデータからハミング符号の検査ビットを生
成すれば、その検査ビット数が３と少なく、また、符号
生成の対象となる情報ビット数が少ないため、きわめて
簡単な回路構成により符号化回路を実現できる。同様
に、データ読出し時においても、前記ハミング符号を形
成する際に使用した検査行列と、前記誤り訂正単位のデ
ータと、前記検査ビットのデータとを用いて誤り訂正を
実行すれば、その検査ビット数が少なく、復号化すべき
データのビット数の少ないために、きわめて簡単な回路
構成により復号化回路を実現できる。
【００２９】具体的には、下位ビットの誤り方が、１か
ら０、または０から１への変化のいずれか１通りしかな
い場合の変化を生じたと判定される場合、無条件に上位
ビットのデータを反転させる構成をとることにより復号
化回路が簡単な回路構成により実現できる。更に、前述
の上位ビットと下位ビットの関係を逆にしても差し支え
ない。
ら０、または０から１への変化のいずれか１通りしかな
い場合の変化を生じたと判定される場合、無条件に上位
ビットのデータを反転させる構成をとることにより復号
化回路が簡単な回路構成により実現できる。更に、前述
の上位ビットと下位ビットの関係を逆にしても差し支え
ない。
【００３０】好ましくは、読出し動作時に、前記誤り訂
正単位を構成する前記セルトランジスタが保持する２桁
のデータ及び検査ビットを読み出し、前記ハミング符号
を形成する際に用いた検査行列を使用した誤り訂正を実
施し、読み出したデータを誤り訂正して出力する。ま
た、生成された前記検査ビットが、前記メモリセル１個
につき複数保持されることも好ましい態様である。
正単位を構成する前記セルトランジスタが保持する２桁
のデータ及び検査ビットを読み出し、前記ハミング符号
を形成する際に用いた検査行列を使用した誤り訂正を実
施し、読み出したデータを誤り訂正して出力する。ま
た、生成された前記検査ビットが、前記メモリセル１個
につき複数保持されることも好ましい態様である。
【００３１】更に好ましくは、前記メモリセルに保持さ
れた前記検査ビットがグレイコードから構成される。こ
れにより、ＥＣＣ検査ビットにおける上下２桁の誤りを
１ビット変化で表すことができるので、誤り訂正をより
効率良く実行することができる。
れた前記検査ビットがグレイコードから構成される。こ
れにより、ＥＣＣ検査ビットにおける上下２桁の誤りを
１ビット変化で表すことができるので、誤り訂正をより
効率良く実行することができる。
【００３２】また、前記メモリセルの内の不良メモリセ
ルを救済するための冗長メモリセルを更に備え、前記メ
モリセルがデータ用セルアレイ及びＥＣＣ用セルアレイ
を有し、前記冗長メモリセルが前記データ用セルアレイ
及び前記ＥＣＣ用セルアレイのいずれに対しても置換可
能に構成されることが好ましい。
ルを救済するための冗長メモリセルを更に備え、前記メ
モリセルがデータ用セルアレイ及びＥＣＣ用セルアレイ
を有し、前記冗長メモリセルが前記データ用セルアレイ
及び前記ＥＣＣ用セルアレイのいずれに対しても置換可
能に構成されることが好ましい。
【００３３】好ましくは、前記不良メモリセルを対応す
る前記冗長メモリセルに置き換えるリダンダンシ処理回
路を更に備え、前記メモリセルが、前記データを格納す
るデータ用セルアレイと、前記検査ビットを格納するＥ
ＣＣ用セルアレイとを備え、前記リダンダンシ処理回路
が、前記データ用セルアレイに対応する第１リダンダン
シ処理回路と、前記ＥＣＣ用セルアレイに対応する第２
リダンダンシ処理回路とを備える。この場合、データ用
セルアレイに対するリダンダンシ処理とＥＣＣ用セルア
レイに対するリダンダンシ処理とを個別に行うことがで
きるので、処理速度が向上する。
る前記冗長メモリセルに置き換えるリダンダンシ処理回
路を更に備え、前記メモリセルが、前記データを格納す
るデータ用セルアレイと、前記検査ビットを格納するＥ
ＣＣ用セルアレイとを備え、前記リダンダンシ処理回路
が、前記データ用セルアレイに対応する第１リダンダン
シ処理回路と、前記ＥＣＣ用セルアレイに対応する第２
リダンダンシ処理回路とを備える。この場合、データ用
セルアレイに対するリダンダンシ処理とＥＣＣ用セルア
レイに対するリダンダンシ処理とを個別に行うことがで
きるので、処理速度が向上する。
【００３４】また、好ましくは、前記２桁のビットを有
する第１乃至第３のデータ用メモリセルを備え、前記符
号化回路が、前記第１及び第３のデータ用メモリセルに
おける各下位ビットに基づいて第１検査ビットを出力す
る第１のＥＯＲゲートと、前記第１及び第２のデータ用
メモリセルにおける各下位ビットに基づいて第２検査ビ
ットを出力する第２のＥＯＲゲートと、前記第２及び第
３のデータ用メモリセルにおける各下位ビットに基づい
て第３検査ビットを出力する第３のＥＯＲゲートとを備
える。この場合、極めて簡単な回路構成によって符号化
回路を実現することができる。
する第１乃至第３のデータ用メモリセルを備え、前記符
号化回路が、前記第１及び第３のデータ用メモリセルに
おける各下位ビットに基づいて第１検査ビットを出力す
る第１のＥＯＲゲートと、前記第１及び第２のデータ用
メモリセルにおける各下位ビットに基づいて第２検査ビ
ットを出力する第２のＥＯＲゲートと、前記第２及び第
３のデータ用メモリセルにおける各下位ビットに基づい
て第３検査ビットを出力する第３のＥＯＲゲートとを備
える。この場合、極めて簡単な回路構成によって符号化
回路を実現することができる。
【００３５】更に好ましくは、前記復号化回路が、前記
第１及び第３のデータ用メモリセルにおける各下位ビッ
トに基づいて排他的論理和を出力する第４のＥＯＲゲー
トと、前記第１及び第２のデータ用メモリセルにおける
各下位ビットに基づいて排他的論理和を出力する第５の
ＥＯＲゲートと、前記第２及び第３のデータ用メモリセ
ルにおける各下位ビットに基づいて排他的論理和を出力
する第６のＥＯＲゲートと、前記第４のＥＯＲゲートの
出力及び前記第１検査ビットに基づいて排他的論理和を
出力する第７のＥＯＲゲートと、前記第５のＥＯＲゲー
トの出力及び前記第２検査ビットに基づいて排他的論理
和を出力する第８のＥＯＲゲートと、前記第６のＥＯＲ
ゲートの出力及び前記第３検査ビットに基づいて排他的
論理和を出力する第９のＥＯＲゲートと、前記第７のＥ
ＯＲゲートの出力と前記第１のデータ用メモリセルにお
ける上位及び下位ビットとに基づいて、データの下位ビ
ットにおける誤りを検出すると共に対応する上位ビット
を下位ビットと共に反転させる第１反転回路と、前記第
８のＥＯＲゲートの出力と前記第２のデータ用メモリセ
ルにおける上位及び下位ビットとに基づいて、データの
下位ビットにおける誤りを検出すると共に対応する上位
ビットを下位ビットと共に反転させる第２反転回路と、
前記第９のＥＯＲゲートの出力と前記第３のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第３反転回
路とを備える。
第１及び第３のデータ用メモリセルにおける各下位ビッ
トに基づいて排他的論理和を出力する第４のＥＯＲゲー
トと、前記第１及び第２のデータ用メモリセルにおける
各下位ビットに基づいて排他的論理和を出力する第５の
ＥＯＲゲートと、前記第２及び第３のデータ用メモリセ
ルにおける各下位ビットに基づいて排他的論理和を出力
する第６のＥＯＲゲートと、前記第４のＥＯＲゲートの
出力及び前記第１検査ビットに基づいて排他的論理和を
出力する第７のＥＯＲゲートと、前記第５のＥＯＲゲー
トの出力及び前記第２検査ビットに基づいて排他的論理
和を出力する第８のＥＯＲゲートと、前記第６のＥＯＲ
ゲートの出力及び前記第３検査ビットに基づいて排他的
論理和を出力する第９のＥＯＲゲートと、前記第７のＥ
ＯＲゲートの出力と前記第１のデータ用メモリセルにお
ける上位及び下位ビットとに基づいて、データの下位ビ
ットにおける誤りを検出すると共に対応する上位ビット
を下位ビットと共に反転させる第１反転回路と、前記第
８のＥＯＲゲートの出力と前記第２のデータ用メモリセ
ルにおける上位及び下位ビットとに基づいて、データの
下位ビットにおける誤りを検出すると共に対応する上位
ビットを下位ビットと共に反転させる第２反転回路と、
前記第９のＥＯＲゲートの出力と前記第３のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第３反転回
路とを備える。
【００３６】これにより、各メモリセルにおける上位１
桁又は下位１桁のビットのみを対象として誤り訂正する
復号化回路を、簡素な構成で実現することができる。
桁又は下位１桁のビットのみを対象として誤り訂正する
復号化回路を、簡素な構成で実現することができる。
【００３７】また、前記第１反転回路が、前記第１のデ
ータ用メモリセルにおける下位ビット及び前記第７のＥ
ＯＲゲートの出力に基づいて誤り訂正後の下位ビットを
出力する第１０のＥＯＲゲートと、前記第１のデータ用
メモリセルにおける上位ビット及び前記第７のＥＯＲゲ
ートの出力に基づいて論理積を出力する第１のＡＮＤゲ
ートと、前記第１のデータ用メモリセルにおける上位ビ
ット及び前記第１のＡＮＤゲートの出力に基づいて誤り
訂正後の上位ビットを出力する第１１のＥＯＲゲートと
から成り、前記第２反転回路が、前記第２のデータ用メ
モリセルにおける下位ビット及び前記第８のＥＯＲゲー
トの出力に基づいて誤り訂正後の下位ビットを出力する
第１２のＥＯＲゲートと、前記第２のデータ用メモリセ
ルにおける上位ビット及び前記第８のＥＯＲゲートの出
力に基づいて論理積を出力する第２のＡＮＤゲートと、
前記第２のデータ用メモリセルにおける上位ビット及び
前記第２のＡＮＤゲートの出力に基づいて誤り訂正後の
上位ビットを出力する第１３のＥＯＲゲートとから成
り、前記第３反転回路が、前記第３のデータ用メモリセ
ルにおける下位ビット及び前記第９のＥＯＲゲートの出
力に基づいて誤り訂正後の下位ビットを出力する第１４
のＥＯＲゲートと、前記第３のデータ用メモリセルにお
ける上位ビット及び前記第９のＥＯＲゲートの出力に基
づいて論理積を出力する第３のＡＮＤゲートと、前記第
３のデータ用メモリセルにおける上位ビット及び前記第
３のＡＮＤゲートの出力に基づいて誤り訂正後の上位ビ
ットを出力する第１５のＥＯＲゲートとから成ることが
好ましい。
ータ用メモリセルにおける下位ビット及び前記第７のＥ
ＯＲゲートの出力に基づいて誤り訂正後の下位ビットを
出力する第１０のＥＯＲゲートと、前記第１のデータ用
メモリセルにおける上位ビット及び前記第７のＥＯＲゲ
ートの出力に基づいて論理積を出力する第１のＡＮＤゲ
ートと、前記第１のデータ用メモリセルにおける上位ビ
ット及び前記第１のＡＮＤゲートの出力に基づいて誤り
訂正後の上位ビットを出力する第１１のＥＯＲゲートと
から成り、前記第２反転回路が、前記第２のデータ用メ
モリセルにおける下位ビット及び前記第８のＥＯＲゲー
トの出力に基づいて誤り訂正後の下位ビットを出力する
第１２のＥＯＲゲートと、前記第２のデータ用メモリセ
ルにおける上位ビット及び前記第８のＥＯＲゲートの出
力に基づいて論理積を出力する第２のＡＮＤゲートと、
前記第２のデータ用メモリセルにおける上位ビット及び
前記第２のＡＮＤゲートの出力に基づいて誤り訂正後の
上位ビットを出力する第１３のＥＯＲゲートとから成
り、前記第３反転回路が、前記第３のデータ用メモリセ
ルにおける下位ビット及び前記第９のＥＯＲゲートの出
力に基づいて誤り訂正後の下位ビットを出力する第１４
のＥＯＲゲートと、前記第３のデータ用メモリセルにお
ける上位ビット及び前記第９のＥＯＲゲートの出力に基
づいて論理積を出力する第３のＡＮＤゲートと、前記第
３のデータ用メモリセルにおける上位ビット及び前記第
３のＡＮＤゲートの出力に基づいて誤り訂正後の上位ビ
ットを出力する第１５のＥＯＲゲートとから成ることが
好ましい。
【００３８】この場合、第１乃至第３反転回路を簡素な
構成で実現することができる。
構成で実現することができる。
【００３９】好ましくは、前記２桁のビットを有する第
１乃至第３のデータ用メモリセルを備え、前記符号化回
路が、前記第１及び第３のデータ用メモリセルにおける
各下位ビットに基づいて排他的論理和を出力する第１の
ＥＯＲゲートと、前記第１及び第２のデータ用メモリセ
ルにおける各下位ビットに基づいて排他的論理和を出力
する第２のＥＯＲゲートと、前記第２及び第３のデータ
用メモリセルにおける各下位ビットに基づいて排他的論
理和を出力する第３のＥＯＲゲートと、グレイコード化
した前記検査ビットを生成するグレイコード化用ＥＯＲ
ゲートとを備える。
１乃至第３のデータ用メモリセルを備え、前記符号化回
路が、前記第１及び第３のデータ用メモリセルにおける
各下位ビットに基づいて排他的論理和を出力する第１の
ＥＯＲゲートと、前記第１及び第２のデータ用メモリセ
ルにおける各下位ビットに基づいて排他的論理和を出力
する第２のＥＯＲゲートと、前記第２及び第３のデータ
用メモリセルにおける各下位ビットに基づいて排他的論
理和を出力する第３のＥＯＲゲートと、グレイコード化
した前記検査ビットを生成するグレイコード化用ＥＯＲ
ゲートとを備える。
【００４０】この場合、ＥＣＣ検査ビットをグレイコー
ド化することにより、ＥＣＣ検査ビットにおける上下２
桁の誤りを１ビット変化で表すことができるので、誤り
訂正をより効率良く実行することができる。
ド化することにより、ＥＣＣ検査ビットにおける上下２
桁の誤りを１ビット変化で表すことができるので、誤り
訂正をより効率良く実行することができる。
【００４１】更に好ましくは、前記復号化回路が、前記
第１及び第３のデータ用メモリセルにおける各下位ビッ
トに基づいて排他的論理和を出力する第４のＥＯＲゲー
トと、前記第１及び第２のデータ用メモリセルにおける
各下位ビットに基づいて排他的論理和を出力する第５の
ＥＯＲゲートと、前記第２及び第３のデータ用メモリセ
ルにおける各下位ビットに基づいて排他的論理和を出力
する第６のＥＯＲゲートと、グレイコード化された前記
検査ビットをノーマルコード化するノーマルコード化用
ＥＯＲゲートと、前記第４のＥＯＲゲートの出力及び前
記ノーマルコード化用ＥＯＲゲートの出力に基づいて排
他的論理和を出力する第７のＥＯＲゲートと、前記第５
のＥＯＲゲートの出力及び前記ノーマルコード化用ＥＯ
Ｒゲートの出力に基づいて排他的論理和を出力する第８
のＥＯＲゲートと、前記第６のＥＯＲゲートの出力及び
前記ノーマルコード化用ＥＯＲゲートの出力に基づいて
排他的論理和を出力する第９のＥＯＲゲートと、前記第
７のＥＯＲゲートの出力と前記第１のデータ用メモリセ
ルにおける上位及び下位ビットとに基づいて、データの
下位ビットにおける誤りを検出すると共に対応する上位
ビットを下位ビットと共に反転させる第１反転回路と、
前記第８のＥＯＲゲートの出力と前記第２のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第２反転回
路と、前記第９のＥＯＲゲートの出力と前記第３のデー
タ用メモリセルにおける上位及び下位ビットとに基づい
て、データの下位ビットにおける誤りを検出すると共に
対応する上位ビットを下位ビットと共に反転させる第３
反転回路とを備える。
第１及び第３のデータ用メモリセルにおける各下位ビッ
トに基づいて排他的論理和を出力する第４のＥＯＲゲー
トと、前記第１及び第２のデータ用メモリセルにおける
各下位ビットに基づいて排他的論理和を出力する第５の
ＥＯＲゲートと、前記第２及び第３のデータ用メモリセ
ルにおける各下位ビットに基づいて排他的論理和を出力
する第６のＥＯＲゲートと、グレイコード化された前記
検査ビットをノーマルコード化するノーマルコード化用
ＥＯＲゲートと、前記第４のＥＯＲゲートの出力及び前
記ノーマルコード化用ＥＯＲゲートの出力に基づいて排
他的論理和を出力する第７のＥＯＲゲートと、前記第５
のＥＯＲゲートの出力及び前記ノーマルコード化用ＥＯ
Ｒゲートの出力に基づいて排他的論理和を出力する第８
のＥＯＲゲートと、前記第６のＥＯＲゲートの出力及び
前記ノーマルコード化用ＥＯＲゲートの出力に基づいて
排他的論理和を出力する第９のＥＯＲゲートと、前記第
７のＥＯＲゲートの出力と前記第１のデータ用メモリセ
ルにおける上位及び下位ビットとに基づいて、データの
下位ビットにおける誤りを検出すると共に対応する上位
ビットを下位ビットと共に反転させる第１反転回路と、
前記第８のＥＯＲゲートの出力と前記第２のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第２反転回
路と、前記第９のＥＯＲゲートの出力と前記第３のデー
タ用メモリセルにおける上位及び下位ビットとに基づい
て、データの下位ビットにおける誤りを検出すると共に
対応する上位ビットを下位ビットと共に反転させる第３
反転回路とを備える。
【００４２】この場合、グレイコード化された検査ビッ
トを自動的にノーマルコード化することができるので、
読出し時に、検査ビット用のメモリセル等を、グレイコ
ードを意識することなく置換することができる。
トを自動的にノーマルコード化することができるので、
読出し時に、検査ビット用のメモリセル等を、グレイコ
ードを意識することなく置換することができる。
【００４３】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
誤り訂正回路を含む半導体装置の全体構成を示す論理回
路図である。本実施形態例では、データを記憶する１の
メモリセルが各２ビットずつの４値から成るセルとして
記載されている。なお、以下に示す実施形態例は、３セ
ル６ビットの情報ビットから成るデータについて下位ビ
ットエラーからエラー訂正コードを作成するものであ
り、３セル以上のセル数である場合でも、或いは、上位
ビットからエラー訂正コードを作成する場合でもよいこ
とは言うまでもない。
に説明する。図１は、本発明の第１実施形態例における
誤り訂正回路を含む半導体装置の全体構成を示す論理回
路図である。本実施形態例では、データを記憶する１の
メモリセルが各２ビットずつの４値から成るセルとして
記載されている。なお、以下に示す実施形態例は、３セ
ル６ビットの情報ビットから成るデータについて下位ビ
ットエラーからエラー訂正コードを作成するものであ
り、３セル以上のセル数である場合でも、或いは、上位
ビットからエラー訂正コードを作成する場合でもよいこ
とは言うまでもない。
【００４４】半導体装置は、データ用セルアレイ１１
７、ＥＣＣ用セルアレイ１３５、符号化回路１２３、復
号化回路１２２、ノーマルコード変換回路１２５、及
び、グレイコード置換回路１２６を有する。データ用セ
ルアレイ１１７は、データを記憶する複数のデータ用メ
モリセルを有し、ＥＣＣ用セルアレイ１３５は、ハミン
グ符号等の誤り訂正用のＥＣＣ検査ビットを記憶する複
数の検査ビット用メモリセルを有する。複数のデータ用
メモリセル及び検査ビット用メモリは、夫々、行列方向
に延在する複数のワード線と複数のデータ線との各交差
部分に配設されている。
７、ＥＣＣ用セルアレイ１３５、符号化回路１２３、復
号化回路１２２、ノーマルコード変換回路１２５、及
び、グレイコード置換回路１２６を有する。データ用セ
ルアレイ１１７は、データを記憶する複数のデータ用メ
モリセルを有し、ＥＣＣ用セルアレイ１３５は、ハミン
グ符号等の誤り訂正用のＥＣＣ検査ビットを記憶する複
数の検査ビット用メモリセルを有する。複数のデータ用
メモリセル及び検査ビット用メモリは、夫々、行列方向
に延在する複数のワード線と複数のデータ線との各交差
部分に配設されている。
【００４５】符号化回路１２３は、対応するデータに付
加されたＥＣＣ検査ビットを検査ビット用メモリセルに
書き込む。復号化回路１２２は、複数のデータ用メモリ
セルから読み出されたデータと検査ビット用メモリセル
から読み出された検査ビットとを照合することによって
誤り訂正すると共に、誤り訂正後のデータをデータ用メ
モリセルに書き戻す。ノーマルコード変換回路１２５
は、ＥＣＣ用セルアレイ１３５から読み出したＥＣＣ検
査ビットをノーマルコードに変換する。グレイコード置
換回路１２６は、符号化回路１２３からのＥＣＣ検査ビ
ットをグレイコードに置換して、後述の書込み回路１３
１に送信する。本実施形態例では、データ用メモリセル
が各２ビットずつの４値から構成され、ＥＣＣ検査ビッ
トが３ビットで足りるため、１入力端子にはダミーデー
タとして「０」を入力している。
加されたＥＣＣ検査ビットを検査ビット用メモリセルに
書き込む。復号化回路１２２は、複数のデータ用メモリ
セルから読み出されたデータと検査ビット用メモリセル
から読み出された検査ビットとを照合することによって
誤り訂正すると共に、誤り訂正後のデータをデータ用メ
モリセルに書き戻す。ノーマルコード変換回路１２５
は、ＥＣＣ用セルアレイ１３５から読み出したＥＣＣ検
査ビットをノーマルコードに変換する。グレイコード置
換回路１２６は、符号化回路１２３からのＥＣＣ検査ビ
ットをグレイコードに置換して、後述の書込み回路１３
１に送信する。本実施形態例では、データ用メモリセル
が各２ビットずつの４値から構成され、ＥＣＣ検査ビッ
トが３ビットで足りるため、１入力端子にはダミーデー
タとして「０」を入力している。
【００４６】データ用セルアレイ１１７及びＥＣＣ用セ
ルアレイ１３５には、Ｘデコーダ１２０、Ｙデコーダ１
１９及びセルソース電位印加回路１２１が配設されてい
る。Ｘデコーダ１２０は、ワード線を介して書込みする
データ用メモリセル及びその対応する検査ビット用メモ
リセルを夫々選択する。Ｙデコーダ１１９は、選択され
たデータ用メモリセル及びその対応する検査ビット用メ
モリセルにデータ及びＥＣＣ検査ビットを夫々書き込
む。セルソース電位印加回路１２１は、データ用メモリ
セル及び検査ビット用メモリセルに備えた各MOSトラン
ジスタのソースに所要の電圧を印加する。
ルアレイ１３５には、Ｘデコーダ１２０、Ｙデコーダ１
１９及びセルソース電位印加回路１２１が配設されてい
る。Ｘデコーダ１２０は、ワード線を介して書込みする
データ用メモリセル及びその対応する検査ビット用メモ
リセルを夫々選択する。Ｙデコーダ１１９は、選択され
たデータ用メモリセル及びその対応する検査ビット用メ
モリセルにデータ及びＥＣＣ検査ビットを夫々書き込
む。セルソース電位印加回路１２１は、データ用メモリ
セル及び検査ビット用メモリセルに備えた各MOSトラン
ジスタのソースに所要の電圧を印加する。
【００４７】データ用セルアレイ１１７及びＥＣＣ用セ
ルアレイ１３５は、夫々、データが書込み又は消去され
るメモリを構成する複数のセルトランジスタＣｔと、選
択されたセルトランジスタＣｔのフローティングゲート
に所要の電荷が注入又は引抜かれて書込み又は消去が行
われるセレクトトランジスタＳｔとを有する。
ルアレイ１３５は、夫々、データが書込み又は消去され
るメモリを構成する複数のセルトランジスタＣｔと、選
択されたセルトランジスタＣｔのフローティングゲート
に所要の電荷が注入又は引抜かれて書込み又は消去が行
われるセレクトトランジスタＳｔとを有する。
【００４８】半導体装置は更に、複数の書込み回路１２
９、複数のセンスアンプ１２７、複数の書込み回路１３
１、及び、複数のセンスアンプ１３０を有する。書込み
回路１２９は、データ用セルアレイ１１７に対してデー
タの上位ビット及び下位ビットを書き込む。センスアン
プ１２７は、データ用セルアレイ１１７内のデータを読
み出して復号化回路１２２に送信する。書込み回路１３
１は、ＥＣＣ用セルアレイ１３５に対してデータの上位
ビット及び下位ビットを書き込む。センスアンプ１３０
は、ＥＣＣ用セルアレイ１３５内のデータを読み出して
ノーマルコード変換回路１２５に送信する。
９、複数のセンスアンプ１２７、複数の書込み回路１３
１、及び、複数のセンスアンプ１３０を有する。書込み
回路１２９は、データ用セルアレイ１１７に対してデー
タの上位ビット及び下位ビットを書き込む。センスアン
プ１２７は、データ用セルアレイ１１７内のデータを読
み出して復号化回路１２２に送信する。書込み回路１３
１は、ＥＣＣ用セルアレイ１３５に対してデータの上位
ビット及び下位ビットを書き込む。センスアンプ１３０
は、ＥＣＣ用セルアレイ１３５内のデータを読み出して
ノーマルコード変換回路１２５に送信する。
【００４９】図２は、本実施形態例における符号化回路
を示す論理回路図である。この符号化回路は、ＥＯＲゲ
ート７０、７１、７２、及び、グレイコード化用ＥＯＲ
ゲート７４を有している。
を示す論理回路図である。この符号化回路は、ＥＯＲゲ
ート７０、７１、７２、及び、グレイコード化用ＥＯＲ
ゲート７４を有している。
【００５０】ＥＯＲゲート７０は、データ用メモリセル
０のアドレス「Ａ００」に格納された下位ビットが一方
の入力端子に入力され、データ用メモリセル２のアドレ
ス「Ａ２０」に格納された下位ビットが他方の入力端子
に入力されて排他的論理和を出力する。ＥＯＲゲート７
１は、データ用メモリセル０のアドレス「Ａ００」に格
納された下位ビットが一方の入力端子に入力され、デー
タ用メモリセル１のアドレス「Ａ１０」に格納された下
位ビットが他方の入力端子に入力されて、排他的論理和
をＥＣＣ検査ビットＣ１として出力する。ＥＯＲゲート
７２は、データ用メモリセル１のアドレス「Ａ１０」に
格納された下位ビットが一方の入力端子に入力され、デ
ータ用メモリセル２のアドレス「Ａ２０」に格納された
下位ビットが他方の入力端子に入力されて排他的論理和
を出力する。
０のアドレス「Ａ００」に格納された下位ビットが一方
の入力端子に入力され、データ用メモリセル２のアドレ
ス「Ａ２０」に格納された下位ビットが他方の入力端子
に入力されて排他的論理和を出力する。ＥＯＲゲート７
１は、データ用メモリセル０のアドレス「Ａ００」に格
納された下位ビットが一方の入力端子に入力され、デー
タ用メモリセル１のアドレス「Ａ１０」に格納された下
位ビットが他方の入力端子に入力されて、排他的論理和
をＥＣＣ検査ビットＣ１として出力する。ＥＯＲゲート
７２は、データ用メモリセル１のアドレス「Ａ１０」に
格納された下位ビットが一方の入力端子に入力され、デ
ータ用メモリセル２のアドレス「Ａ２０」に格納された
下位ビットが他方の入力端子に入力されて排他的論理和
を出力する。
【００５１】ＥＯＲゲート７４は、図１におけるグレイ
コード置換回路１２６の一部を構成するもので、ＥＯＲ
ゲート７０及びＥＯＲゲート７１から夫々出力される排
他的論理和を各入力端子に取り込んで、その排他的論理
和をＥＣＣ検査ビットＣ０として出力する。図示は省略
するが、符号化回路は、ＥＣＣ検査ビットＣ２を出力す
るための別のグレイコード化用ＥＯＲゲートも有する。
コード置換回路１２６の一部を構成するもので、ＥＯＲ
ゲート７０及びＥＯＲゲート７１から夫々出力される排
他的論理和を各入力端子に取り込んで、その排他的論理
和をＥＣＣ検査ビットＣ０として出力する。図示は省略
するが、符号化回路は、ＥＣＣ検査ビットＣ２を出力す
るための別のグレイコード化用ＥＯＲゲートも有する。
【００５２】図３は、本実施形態例における復号化回路
を示す論理回路図である。この復号化回路は、本発明の
誤り検出手段とビット反転手段とを含むもので、符号化
回路からのＥＣＣ検査ビットＣ０〜Ｃ２とデータ用メモ
リセルから読み出したデータとをＥＣＣ検査ビットを照
合することにより誤り訂正して出力し、誤り訂正後のデ
ータをデータ用メモリセルに再度書き込む。復号化回路
は、ＥＯＲゲート７３、７５〜７７、７９、８０、８
１、８３、８５、８７、８９、９１、ＡＮＤゲート８
２、８６、９０、及び、図１におけるノーマルコード変
換回路１２５に配設されたノーマルコード化用ＥＯＲゲ
ート７８を有する。
を示す論理回路図である。この復号化回路は、本発明の
誤り検出手段とビット反転手段とを含むもので、符号化
回路からのＥＣＣ検査ビットＣ０〜Ｃ２とデータ用メモ
リセルから読み出したデータとをＥＣＣ検査ビットを照
合することにより誤り訂正して出力し、誤り訂正後のデ
ータをデータ用メモリセルに再度書き込む。復号化回路
は、ＥＯＲゲート７３、７５〜７７、７９、８０、８
１、８３、８５、８７、８９、９１、ＡＮＤゲート８
２、８６、９０、及び、図１におけるノーマルコード変
換回路１２５に配設されたノーマルコード化用ＥＯＲゲ
ート７８を有する。
【００５３】ＥＯＲゲート７３は、データ用メモリセル
０のアドレス「Ａ００Ｄ」に格納された下位ビットが一
方の入力端子に入力され、データ用メモリセル２のアド
レス「Ａ２０Ｄ」に格納された下位ビットが他方の入力
端子に入力されて排他的論理和を出力する。ＥＯＲゲー
ト７５は、データ用メモリセル０のアドレス「Ａ００
Ｄ」に格納された下位ビットが一方の入力端子に入力さ
れ、データ用メモリセル１のアドレス「Ａ１０Ｄ」に格
納された下位ビットが他方の入力端子に入力されて排他
的論理和を出力する。ＥＯＲゲート７６は、データ用メ
モリセル１のアドレス「Ａ１０Ｄ」に格納された下位ビ
ットが一方の入力端子に入力され、データ用メモリセル
２のアドレス「Ａ２０Ｄ」に格納された下位ビットが他
方の入力端子に入力されて排他的論理和を出力する。
０のアドレス「Ａ００Ｄ」に格納された下位ビットが一
方の入力端子に入力され、データ用メモリセル２のアド
レス「Ａ２０Ｄ」に格納された下位ビットが他方の入力
端子に入力されて排他的論理和を出力する。ＥＯＲゲー
ト７５は、データ用メモリセル０のアドレス「Ａ００
Ｄ」に格納された下位ビットが一方の入力端子に入力さ
れ、データ用メモリセル１のアドレス「Ａ１０Ｄ」に格
納された下位ビットが他方の入力端子に入力されて排他
的論理和を出力する。ＥＯＲゲート７６は、データ用メ
モリセル１のアドレス「Ａ１０Ｄ」に格納された下位ビ
ットが一方の入力端子に入力され、データ用メモリセル
２のアドレス「Ａ２０Ｄ」に格納された下位ビットが他
方の入力端子に入力されて排他的論理和を出力する。
【００５４】ＥＯＲゲート７７は、ＥＯＲゲート７３の
出力が一方の入力端子に入力され、ＥＣＣ検査ビット０
（Ｃ０）及びＥＣＣ検査ビット１（Ｃ１）の排他的論理
和が他方の入力端子に入力されて排他的論理和を出力す
る。ＥＯＲゲート７９は、ＥＯＲゲート７５の出力が一
方の入力端子に入力され、ＥＣＣ検査ビット１（Ｃ１）
が他方の入力端子に入力されて排他的論理和を出力す
る。ＥＯＲゲート８０は、ＥＯＲゲート７６の出力が一
方の入力端子に入力され、図示しないノーマルコード化
用ＥＯＲゲートからの排他的論理和が他方の入力端子に
入力されて排他的論理和を出力する。
出力が一方の入力端子に入力され、ＥＣＣ検査ビット０
（Ｃ０）及びＥＣＣ検査ビット１（Ｃ１）の排他的論理
和が他方の入力端子に入力されて排他的論理和を出力す
る。ＥＯＲゲート７９は、ＥＯＲゲート７５の出力が一
方の入力端子に入力され、ＥＣＣ検査ビット１（Ｃ１）
が他方の入力端子に入力されて排他的論理和を出力す
る。ＥＯＲゲート８０は、ＥＯＲゲート７６の出力が一
方の入力端子に入力され、図示しないノーマルコード化
用ＥＯＲゲートからの排他的論理和が他方の入力端子に
入力されて排他的論理和を出力する。
【００５５】ＥＯＲゲート８１は、データ用メモリセル
０のアドレス「Ａ００Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート７７の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ００ＤＤ」として出力する。ＡＮＤゲート
８２は、データ用メモリセル０のアドレス「Ａ０１Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート７７の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート８３は、データ用メモ
リセル０のアドレス「Ａ０１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート８２の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ０１ＤＤ」として出力する。ＥＯＲ
ゲート８１、８３及びＡＮＤゲート８２は、ＥＯＲゲー
ト７７の出力とデータ用メモリセル０における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第１反転回路を構成する。
０のアドレス「Ａ００Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート７７の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ００ＤＤ」として出力する。ＡＮＤゲート
８２は、データ用メモリセル０のアドレス「Ａ０１Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート７７の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート８３は、データ用メモ
リセル０のアドレス「Ａ０１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート８２の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ０１ＤＤ」として出力する。ＥＯＲ
ゲート８１、８３及びＡＮＤゲート８２は、ＥＯＲゲー
ト７７の出力とデータ用メモリセル０における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第１反転回路を構成する。
【００５６】ＥＯＲゲート８５は、データ用メモリセル
１のアドレス「Ａ１０Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート７９の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ１０ＤＤ」として出力する。ＡＮＤゲート
８６は、データ用メモリセル１のアドレス「Ａ１０Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート７９の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート８７は、データ用メモ
リセル１のアドレス「Ａ１１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート８６の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ１１ＤＤ」として出力する。ＥＯＲ
ゲート８５、８７及びＡＮＤゲート８６は、ＥＯＲゲー
ト７９の出力とデータ用メモリセル１における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第２反転回路を構成する。
１のアドレス「Ａ１０Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート７９の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ１０ＤＤ」として出力する。ＡＮＤゲート
８６は、データ用メモリセル１のアドレス「Ａ１０Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート７９の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート８７は、データ用メモ
リセル１のアドレス「Ａ１１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート８６の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ１１ＤＤ」として出力する。ＥＯＲ
ゲート８５、８７及びＡＮＤゲート８６は、ＥＯＲゲー
ト７９の出力とデータ用メモリセル１における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第２反転回路を構成する。
【００５７】ＥＯＲゲート８９は、データ用メモリセル
２のアドレス「Ａ２０Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート８０の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ２０ＤＤ」として出力する。ＡＮＤゲート
９０は、データ用メモリセル２のアドレス「Ａ２１Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート８０の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート９１は、データ用メモ
リセル２のアドレス「Ａ２１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート９０の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ２１ＤＤ」として出力する。ＥＯＲ
ゲート８９、９１及びＡＮＤゲート９０は、ＥＯＲゲー
ト８０の出力とデータ用メモリセル２における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第３反転回路を構成する。
２のアドレス「Ａ２０Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート８０の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ２０ＤＤ」として出力する。ＡＮＤゲート
９０は、データ用メモリセル２のアドレス「Ａ２１Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート８０の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート９１は、データ用メモ
リセル２のアドレス「Ａ２１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート９０の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ２１ＤＤ」として出力する。ＥＯＲ
ゲート８９、９１及びＡＮＤゲート９０は、ＥＯＲゲー
ト８０の出力とデータ用メモリセル２における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第３反転回路を構成する。
【００５８】図４は、図１における符号化に関する部分
を中心に記載したブロック図である。同図で、符号化回
路１２３に入力されたデータは、データ用バス１４６に
送信されるデータとＥＣＣ検査ビット用バス１４５に送
信されるＥＣＣ検査ビットとに分割されて、リダンダン
シ切換え回路１３２に入力される。一方、アドレスデー
タは、冗長アドレスヒット判定回路１３３に入力され、
リダンダンシヒット信号１４３と、ＥＣＣ対応指定信号
１４１と、切換えバス指定信号１４２とに分割される。
を中心に記載したブロック図である。同図で、符号化回
路１２３に入力されたデータは、データ用バス１４６に
送信されるデータとＥＣＣ検査ビット用バス１４５に送
信されるＥＣＣ検査ビットとに分割されて、リダンダン
シ切換え回路１３２に入力される。一方、アドレスデー
タは、冗長アドレスヒット判定回路１３３に入力され、
リダンダンシヒット信号１４３と、ＥＣＣ対応指定信号
１４１と、切換えバス指定信号１４２とに分割される。
【００５９】リダンダンシ切換え回路１３２は、ＥＣＣ
検査ビット及びデータを取り込み、データ用バス１４０
を経由してデータ用セルアレイ１１７にデータを送信
し、ＥＣＣ検査ビット用バス１３９を経由してＥＣＣ用
セルアレイ１３５にＥＣＣ検査ビットを送信する。ＥＣ
Ｃ検査ビット用バス１３９の途中にはグレイコード置換
回路１２６が配設されている。リダンダンシ切換え回路
１３２から送られたＥＣＣ検査ビットは、グレイコード
置換回路１２６でグレイコードに置換された後、所定の
処理によってＥＣＣ用セルアレイ１３５の対応する検査
ビット用メモリセルに書き込まれる。
検査ビット及びデータを取り込み、データ用バス１４０
を経由してデータ用セルアレイ１１７にデータを送信
し、ＥＣＣ検査ビット用バス１３９を経由してＥＣＣ用
セルアレイ１３５にＥＣＣ検査ビットを送信する。ＥＣ
Ｃ検査ビット用バス１３９の途中にはグレイコード置換
回路１２６が配設されている。リダンダンシ切換え回路
１３２から送られたＥＣＣ検査ビットは、グレイコード
置換回路１２６でグレイコードに置換された後、所定の
処理によってＥＣＣ用セルアレイ１３５の対応する検査
ビット用メモリセルに書き込まれる。
【００６０】また、リダンダンシ切換え回路１３２は、
リダンダンシヒット信号１４３に基づいたリダンダンシ
信号を、リダンダンシ用バス１４７を経由してグレイコ
ード変換コントロール回路１２６ａに送信する。グレイ
コード変換コントロール回路１２６ａでは、ＥＣＣ対応
指定信号１４１に従って、入力された信号がＥＣＣ検査
ビットでなければそのままスルーして、リダンダンシ用
バス１３７を経由してリダンダンシ用セルアレイ１３６
に送信する。
リダンダンシヒット信号１４３に基づいたリダンダンシ
信号を、リダンダンシ用バス１４７を経由してグレイコ
ード変換コントロール回路１２６ａに送信する。グレイ
コード変換コントロール回路１２６ａでは、ＥＣＣ対応
指定信号１４１に従って、入力された信号がＥＣＣ検査
ビットでなければそのままスルーして、リダンダンシ用
バス１３７を経由してリダンダンシ用セルアレイ１３６
に送信する。
【００６１】データ用セルアレイ１１７、ＥＣＣ用セル
アレイ１３５及びリダンダンシ用セルアレイ１３６は夫
々、対応する複数のセンスアンプ１２７、１３０及び１
３６ａを有する。
アレイ１３５及びリダンダンシ用セルアレイ１３６は夫
々、対応する複数のセンスアンプ１２７、１３０及び１
３６ａを有する。
【００６２】図５は、図１における復号化に関する部分
を中心に記載したブロック図である。同図で、センスア
ンプ１２７を介してデータ用セルアレイ１１７から読み
出されたデータは、データ用バス１４０を経由してリダ
ンダンシ切換え回路１３２に入力され、データ用バス１
４６を介して復号化回路１２２に入力される。また、セ
ンスアンプ１３０を介してＥＣＣ用セルアレイ１３５か
ら読み出されたＥＣＣ検査ビットは、グレイコード置換
回路１２６及びＥＣＣ検査ビット用バス１３９を経由し
てリダンダンシ切換え回路１３２に入力され、更にＥＣ
Ｃ検査ビット用バス１４５を経由して復号化回路１２２
に入力される。
を中心に記載したブロック図である。同図で、センスア
ンプ１２７を介してデータ用セルアレイ１１７から読み
出されたデータは、データ用バス１４０を経由してリダ
ンダンシ切換え回路１３２に入力され、データ用バス１
４６を介して復号化回路１２２に入力される。また、セ
ンスアンプ１３０を介してＥＣＣ用セルアレイ１３５か
ら読み出されたＥＣＣ検査ビットは、グレイコード置換
回路１２６及びＥＣＣ検査ビット用バス１３９を経由し
てリダンダンシ切換え回路１３２に入力され、更にＥＣ
Ｃ検査ビット用バス１４５を経由して復号化回路１２２
に入力される。
【００６３】冗長アドレスヒット判定回路１３３にはア
ドレスデータが入力される。冗長アドレスヒット判定回
路１３３からリダンダンシ切換え回路１３２には、リダ
ンダンシ用セルアレイ１３６のアドレスにヒットしたこ
とを示すリダンダンシヒット信号１４３、及び、信号を
切り換えるべきバスを指定する切換えバス指定信号１４
２が送信される。また、冗長アドレスヒット判定回路１
３３からグレイコード変換コントロール回路１２６ａに
は、リダンダンシ用セルアレイ１３６内のデータがＥＣ
Ｃ検査ビットに対応することを示すＥＣＣ対応指定信号
１４１が送信される。
ドレスデータが入力される。冗長アドレスヒット判定回
路１３３からリダンダンシ切換え回路１３２には、リダ
ンダンシ用セルアレイ１３６のアドレスにヒットしたこ
とを示すリダンダンシヒット信号１４３、及び、信号を
切り換えるべきバスを指定する切換えバス指定信号１４
２が送信される。また、冗長アドレスヒット判定回路１
３３からグレイコード変換コントロール回路１２６ａに
は、リダンダンシ用セルアレイ１３６内のデータがＥＣ
Ｃ検査ビットに対応することを示すＥＣＣ対応指定信号
１４１が送信される。
【００６４】センスアンプ１３６ａを介してリダンダン
シ用セルアレイ１３６から読み出されたデータは、リダ
ンダンシ用バス１３７を経由してグレイコード変換コン
トロール回路１２６ａに送信される。グレイコード変換
コントロール回路１２６ａは、ＥＣＣ対応指定信号１４
１に従って、ＥＣＣ検査ビットに対応するデータである
場合にはグレイコード変換して、リダンダンシ用バス１
４７を介してリダンダンシ切換え回路１３２に送信し、
また、それ以外のデータの場合にはスルーする。
シ用セルアレイ１３６から読み出されたデータは、リダ
ンダンシ用バス１３７を経由してグレイコード変換コン
トロール回路１２６ａに送信される。グレイコード変換
コントロール回路１２６ａは、ＥＣＣ対応指定信号１４
１に従って、ＥＣＣ検査ビットに対応するデータである
場合にはグレイコード変換して、リダンダンシ用バス１
４７を介してリダンダンシ切換え回路１３２に送信し、
また、それ以外のデータの場合にはスルーする。
【００６５】復号化回路１２２は、リダンダンシ切換え
回路１３２から入力されたデータとＥＣＣ検査ビットと
を照合することによって誤り訂正を実行し、誤り訂正後
のデータをデータ用セルアレイ１１７の対応するデータ
用メモリセルに書き戻す。
回路１３２から入力されたデータとＥＣＣ検査ビットと
を照合することによって誤り訂正を実行し、誤り訂正後
のデータをデータ用セルアレイ１１７の対応するデータ
用メモリセルに書き戻す。
【００６６】図６は、本実施形態例における書込み時の
動作を示すフローチャートである。同図及び図４を参照
して、書込み時の動作について説明する。
動作を示すフローチャートである。同図及び図４を参照
して、書込み時の動作について説明する。
【００６７】まず、ステップＳ３１で、入力データ（書
込みデータ）及びアドレスデータが符号化回路１２３及
び冗長アドレスヒット判定回路１３３に夫々入力される
と、ステップＳ３２で、符号化回路１２３が、入力デー
タからＥＣＣ検査ビットを作成し、ＥＣＣ検査ビット用
バス１４５を介してリダンダンシ切換え回路１３２に送
信する。
込みデータ）及びアドレスデータが符号化回路１２３及
び冗長アドレスヒット判定回路１３３に夫々入力される
と、ステップＳ３２で、符号化回路１２３が、入力デー
タからＥＣＣ検査ビットを作成し、ＥＣＣ検査ビット用
バス１４５を介してリダンダンシ切換え回路１３２に送
信する。
【００６８】ステップＳ３３では、入力アドレスがリダ
ンダンシ用セルアレイ１３６内のアドレスにヒットして
いるか否かを冗長アドレスヒット判定回路１３３によっ
て判定し、ヒットしていればステップＳ３４に進み、ヒ
ットしていなければステップＳ３７に進んで、転送した
データをデータ用セルアレイ１１７の対応するメモリセ
ルに書き込む。
ンダンシ用セルアレイ１３６内のアドレスにヒットして
いるか否かを冗長アドレスヒット判定回路１３３によっ
て判定し、ヒットしていればステップＳ３４に進み、ヒ
ットしていなければステップＳ３７に進んで、転送した
データをデータ用セルアレイ１１７の対応するメモリセ
ルに書き込む。
【００６９】ステップＳ３４では、切り換えるデータバ
スはＥＣＣ検査ビットのバスラインか否かを判定し、Ｅ
ＣＣ検査ビットのバスラインであればステップＳ３６に
進んで、データの並びを変えるグレイコード変換を実行
し、また、ＥＣＣ検査ビットのバスラインでない場合に
はステップＳ３５に進んで、切り換えるべきデータをリ
ダンダンシ用バス１３７にのせ、ステップＳ３７で、転
送した書込みデータをデータ用セルアレイ１１７の対応
するメモリセルに書き込む。
スはＥＣＣ検査ビットのバスラインか否かを判定し、Ｅ
ＣＣ検査ビットのバスラインであればステップＳ３６に
進んで、データの並びを変えるグレイコード変換を実行
し、また、ＥＣＣ検査ビットのバスラインでない場合に
はステップＳ３５に進んで、切り換えるべきデータをリ
ダンダンシ用バス１３７にのせ、ステップＳ３７で、転
送した書込みデータをデータ用セルアレイ１１７の対応
するメモリセルに書き込む。
【００７０】図７は、本実施形態例における読出し時の
動作を示すフローチャートである。同図及び図５を参照
して、誤り訂正時の動作について説明する。
動作を示すフローチャートである。同図及び図５を参照
して、誤り訂正時の動作について説明する。
【００７１】まず、ステップＳ２２で、アドレスデータ
が冗長アドレスヒット判定回路１３３に入力されると、
対応する各信号が出力されることにより、データ用セル
アレイ１１７、ＥＣＣ用セルアレイ１３５及びリダンダ
ンシ用セルアレイ１３６から対応するデータが、データ
用バス１４０、ＥＣＣ検査ビット用バス１３９及びリダ
ンダンシ用バス１３７に夫々にのせられる（ステップＳ
２３）。
が冗長アドレスヒット判定回路１３３に入力されると、
対応する各信号が出力されることにより、データ用セル
アレイ１１７、ＥＣＣ用セルアレイ１３５及びリダンダ
ンシ用セルアレイ１３６から対応するデータが、データ
用バス１４０、ＥＣＣ検査ビット用バス１３９及びリダ
ンダンシ用バス１３７に夫々にのせられる（ステップＳ
２３）。
【００７２】ステップＳ２４では、入力アドレスがリダ
ンダンシ用セルアレイ１３６の切換えアドレスにヒット
したか否かを判定し、ヒットすればステップＳ２５に進
み、ヒットしなければステップＳ２８に進む。
ンダンシ用セルアレイ１３６の切換えアドレスにヒット
したか否かを判定し、ヒットすればステップＳ２５に進
み、ヒットしなければステップＳ２８に進む。
【００７３】ステップＳ２５では、切り換えるべきデー
タバスはＥＣＣ検査ビットのバスラインであるか否かを
判定し、ＥＣＣ検査ビットのバスラインであれば、ステ
ップＳ２７で、ノーマルコード変換回路１２５によって
データの並びをグレイコードからノーマルコードに変換
し、ステップＳ２６で、リダンダンシデータをリダンダ
ンシ切換え回路１３２に転送する。一方、ＥＣＣ検査ビ
ットのバスラインでない場合には、ステップＳ２６で、
リダンダンシデータをリダンダンシ切換え回路１３２に
転送する。
タバスはＥＣＣ検査ビットのバスラインであるか否かを
判定し、ＥＣＣ検査ビットのバスラインであれば、ステ
ップＳ２７で、ノーマルコード変換回路１２５によって
データの並びをグレイコードからノーマルコードに変換
し、ステップＳ２６で、リダンダンシデータをリダンダ
ンシ切換え回路１３２に転送する。一方、ＥＣＣ検査ビ
ットのバスラインでない場合には、ステップＳ２６で、
リダンダンシデータをリダンダンシ切換え回路１３２に
転送する。
【００７４】ステップＳ２８では、切換えバス指定信号
１４２等の切換え情報に基づいて、データ用バス１４０
及びＥＣＣ検査ビット用バス１３９に夫々データをの
せ、ステップＳ２９では、データに誤りがある場合には
復号化回路１２２によって誤り訂正を実行し、誤り訂正
後のデータを出力する（ステップＳ３０）。
１４２等の切換え情報に基づいて、データ用バス１４０
及びＥＣＣ検査ビット用バス１３９に夫々データをの
せ、ステップＳ２９では、データに誤りがある場合には
復号化回路１２２によって誤り訂正を実行し、誤り訂正
後のデータを出力する（ステップＳ３０）。
【００７５】以上のように、本実施形態例では、フラッ
シュ型ＥＥＰＲＯＭやＤＲＡＭ等におけるデータの保持
抜けによる不良が特定方向（電荷が抜ける方向）となる
メモリを用いて多値型メモリを形成する場合に、各メモ
リセルにおける下位１桁分のビットのみを対象として誤
り訂正を実行することができる。このため、検査ビット
数の減少に伴って、入力信号数を減少させることができ
る。また、符号化回路や復号化回路を簡素化してチップ
サイズを小さくすることができると共に、論理回路数の
減少によって処理速度を高速化することができる。
シュ型ＥＥＰＲＯＭやＤＲＡＭ等におけるデータの保持
抜けによる不良が特定方向（電荷が抜ける方向）となる
メモリを用いて多値型メモリを形成する場合に、各メモ
リセルにおける下位１桁分のビットのみを対象として誤
り訂正を実行することができる。このため、検査ビット
数の減少に伴って、入力信号数を減少させることができ
る。また、符号化回路や復号化回路を簡素化してチップ
サイズを小さくすることができると共に、論理回路数の
減少によって処理速度を高速化することができる。
【００７６】また、チップサイズ削減のためにＥＣＣ検
査ビットをも多値型メモリとして構成した場合を考える
と、ＥＣＣ検査ビットを成すセルデータには上位ビット
及び下位ビット双方のビットが必要になる。本実施形態
例では、ＥＣＣ検査ビットを成すセルの階層構造は、グ
レイコード化されてＥＣＣ検査ビットの１階層エラーが
１ビットエラーで示されるので、この符号によって誤り
訂正が効率良く実行される。ここで、１階層エラーと
は、ビット全体で表される数値が１だけ大きくなるエラ
ー、或いは、１だけ小さくなるエラーを意味する。
査ビットをも多値型メモリとして構成した場合を考える
と、ＥＣＣ検査ビットを成すセルデータには上位ビット
及び下位ビット双方のビットが必要になる。本実施形態
例では、ＥＣＣ検査ビットを成すセルの階層構造は、グ
レイコード化されてＥＣＣ検査ビットの１階層エラーが
１ビットエラーで示されるので、この符号によって誤り
訂正が効率良く実行される。ここで、１階層エラーと
は、ビット全体で表される数値が１だけ大きくなるエラ
ー、或いは、１だけ小さくなるエラーを意味する。
【００７７】次に、符号化回路及び復号化回路の構成を
一部変更して、ＥＣＣ検査ビットをグレイコード化せず
にそのまま使用する変形例について説明する。図８及び
図９は、この変形例における符号化回路及び復号化回路
を夫々示す論理回路図である。同図において図２及び図
３と共通の要素には同じ符号を付している。
一部変更して、ＥＣＣ検査ビットをグレイコード化せず
にそのまま使用する変形例について説明する。図８及び
図９は、この変形例における符号化回路及び復号化回路
を夫々示す論理回路図である。同図において図２及び図
３と共通の要素には同じ符号を付している。
【００７８】図８における符号化回路は、ＥＯＲゲート
７０、７１、７２を有している。ＥＯＲゲート７０は、
データ用メモリセル０のアドレス「Ａ００」に格納され
た下位ビットが一方の入力端子に入力され、データ用メ
モリセル２のアドレス「Ａ２０」に格納された下位ビッ
トが他方の入力端子に入力されて、排他的論理和をＥＣ
Ｃ検査ビットＣ０として出力する。ＥＯＲゲート７１
は、データ用メモリセル０のアドレス「Ａ００」に格納
された下位ビットが一方の入力端子に入力され、データ
用メモリセル１のアドレス「Ａ１０」に格納された下位
ビットが他方の入力端子に入力されて、排他的論理和を
ＥＣＣ検査ビットＣ１として出力する。ＥＯＲゲート７
２は、データ用メモリセル１のアドレス「Ａ１０」に格
納された下位ビットが一方の入力端子に入力され、デー
タ用メモリセル２のアドレス「Ａ２０」に格納された下
位ビットが他方の入力端子に入力されて、排他的論理和
をＥＣＣ検査ビットＣ２として出力する。
７０、７１、７２を有している。ＥＯＲゲート７０は、
データ用メモリセル０のアドレス「Ａ００」に格納され
た下位ビットが一方の入力端子に入力され、データ用メ
モリセル２のアドレス「Ａ２０」に格納された下位ビッ
トが他方の入力端子に入力されて、排他的論理和をＥＣ
Ｃ検査ビットＣ０として出力する。ＥＯＲゲート７１
は、データ用メモリセル０のアドレス「Ａ００」に格納
された下位ビットが一方の入力端子に入力され、データ
用メモリセル１のアドレス「Ａ１０」に格納された下位
ビットが他方の入力端子に入力されて、排他的論理和を
ＥＣＣ検査ビットＣ１として出力する。ＥＯＲゲート７
２は、データ用メモリセル１のアドレス「Ａ１０」に格
納された下位ビットが一方の入力端子に入力され、デー
タ用メモリセル２のアドレス「Ａ２０」に格納された下
位ビットが他方の入力端子に入力されて、排他的論理和
をＥＣＣ検査ビットＣ２として出力する。
【００７９】図９における復号化回路は、ＥＯＲゲート
７３、７５〜７７、７９、８０、８１、８３、８５、８
７、８９、９１、及び、ＡＮＤゲート８２、８６、９０
を有する。ＥＯＲゲート７３は、データ用メモリセル０
のアドレス「Ａ００Ｄ」に格納された下位ビットが一方
の入力端子に入力され、データ用メモリセル２のアドレ
ス「Ａ２０Ｄ」に格納された下位ビットが他方の入力端
子に入力されて排他的論理和を出力する。ＥＯＲゲート
７５は、データ用メモリセル０のアドレス「Ａ００Ｄ」
に格納された下位ビットが一方の入力端子に入力され、
データ用メモリセル１のアドレス「Ａ１０Ｄ」に格納さ
れた下位ビットが他方の入力端子に入力されて排他的論
理和を出力する。ＥＯＲゲート７６は、データ用メモリ
セル１のアドレス「Ａ１０Ｄ」に格納された下位ビット
が一方の入力端子に入力され、データ用メモリセル２の
アドレス「Ａ２０Ｄ」に格納された下位ビットが他方の
入力端子に入力されて排他的論理和を出力する。
７３、７５〜７７、７９、８０、８１、８３、８５、８
７、８９、９１、及び、ＡＮＤゲート８２、８６、９０
を有する。ＥＯＲゲート７３は、データ用メモリセル０
のアドレス「Ａ００Ｄ」に格納された下位ビットが一方
の入力端子に入力され、データ用メモリセル２のアドレ
ス「Ａ２０Ｄ」に格納された下位ビットが他方の入力端
子に入力されて排他的論理和を出力する。ＥＯＲゲート
７５は、データ用メモリセル０のアドレス「Ａ００Ｄ」
に格納された下位ビットが一方の入力端子に入力され、
データ用メモリセル１のアドレス「Ａ１０Ｄ」に格納さ
れた下位ビットが他方の入力端子に入力されて排他的論
理和を出力する。ＥＯＲゲート７６は、データ用メモリ
セル１のアドレス「Ａ１０Ｄ」に格納された下位ビット
が一方の入力端子に入力され、データ用メモリセル２の
アドレス「Ａ２０Ｄ」に格納された下位ビットが他方の
入力端子に入力されて排他的論理和を出力する。
【００８０】ＥＯＲゲート７７は、ＥＯＲゲート７３の
出力が一方の入力端子に入力され、ＥＣＣ検査ビット０
（Ｃ０）が他方の入力端子に入力されて排他的論理和を
出力する。ＥＯＲゲート７９は、ＥＯＲゲート７５の出
力が一方の入力端子に入力され、ＥＣＣ検査ビット１
（Ｃ１）が他方の入力端子に入力されて排他的論理和を
出力する。ＥＯＲゲート８０は、ＥＯＲゲート７６の出
力が一方の入力端子に入力され、ＥＣＣ検査ビット２
（Ｃ２）が他方の入力端子に入力されて排他的論理和を
出力する。
出力が一方の入力端子に入力され、ＥＣＣ検査ビット０
（Ｃ０）が他方の入力端子に入力されて排他的論理和を
出力する。ＥＯＲゲート７９は、ＥＯＲゲート７５の出
力が一方の入力端子に入力され、ＥＣＣ検査ビット１
（Ｃ１）が他方の入力端子に入力されて排他的論理和を
出力する。ＥＯＲゲート８０は、ＥＯＲゲート７６の出
力が一方の入力端子に入力され、ＥＣＣ検査ビット２
（Ｃ２）が他方の入力端子に入力されて排他的論理和を
出力する。
【００８１】ＥＯＲゲート８１は、データ用メモリセル
０のアドレス「Ａ００Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート７７の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ００ＤＤ」として出力する。ＡＮＤゲート
８２は、データ用メモリセル０のアドレス「Ａ０１Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート７７の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート８３は、データ用メモ
リセル０のアドレス「Ａ０１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート８２の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ０１ＤＤ」として出力する。ＥＯＲ
ゲート８１、８３及びＡＮＤゲート８２は、ＥＯＲゲー
ト７７の出力とデータ用メモリセル０における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第１反転回路を構成する。
０のアドレス「Ａ００Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート７７の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ００ＤＤ」として出力する。ＡＮＤゲート
８２は、データ用メモリセル０のアドレス「Ａ０１Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート７７の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート８３は、データ用メモ
リセル０のアドレス「Ａ０１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート８２の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ０１ＤＤ」として出力する。ＥＯＲ
ゲート８１、８３及びＡＮＤゲート８２は、ＥＯＲゲー
ト７７の出力とデータ用メモリセル０における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第１反転回路を構成する。
【００８２】ＥＯＲゲート８５は、データ用メモリセル
１のアドレス「Ａ１０Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート７９の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ１０ＤＤ」として出力する。ＡＮＤゲート
８６は、データ用メモリセル１のアドレス「Ａ１０Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート７９の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート８７は、データ用メモ
リセル１のアドレス「Ａ１１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート８６の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ１１ＤＤ」として出力する。ＥＯＲ
ゲート８５、８７及びＡＮＤゲート８６は、ＥＯＲゲー
ト７９の出力とデータ用メモリセル１における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第２反転回路を構成する。
１のアドレス「Ａ１０Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート７９の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ１０ＤＤ」として出力する。ＡＮＤゲート
８６は、データ用メモリセル１のアドレス「Ａ１０Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート７９の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート８７は、データ用メモ
リセル１のアドレス「Ａ１１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート８６の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ１１ＤＤ」として出力する。ＥＯＲ
ゲート８５、８７及びＡＮＤゲート８６は、ＥＯＲゲー
ト７９の出力とデータ用メモリセル１における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第２反転回路を構成する。
【００８３】ＥＯＲゲート８９は、データ用メモリセル
２のアドレス「Ａ２０Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート８０の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ２０ＤＤ」として出力する。ＡＮＤゲート
９０は、データ用メモリセル２のアドレス「Ａ２１Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート８０の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート９１は、データ用メモ
リセル２のアドレス「Ａ２１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート９０の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ２１ＤＤ」として出力する。ＥＯＲ
ゲート８９、９１及びＡＮＤゲート９０は、ＥＯＲゲー
ト８０の出力とデータ用メモリセル２における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第３反転回路を構成する。
２のアドレス「Ａ２０Ｄ」に格納された下位ビットが一
方の入力端子に入力され、ＥＯＲゲート８０の出力が他
方の入力端子に入力されて、排他的論理和を誤り訂正後
のビット「Ａ２０ＤＤ」として出力する。ＡＮＤゲート
９０は、データ用メモリセル２のアドレス「Ａ２１Ｄ」
に格納された上位ビットが一方の入力端子に入力され、
ＥＯＲゲート８０の出力が他方の入力端子に入力されて
論理積を出力する。ＥＯＲゲート９１は、データ用メモ
リセル２のアドレス「Ａ２１Ｄ」に格納された上位ビッ
トが一方の入力端子に入力され、ＡＮＤゲート９０の出
力が他方の入力端子に入力されて、排他的論理和を誤り
訂正後のビット「Ａ２１ＤＤ」として出力する。ＥＯＲ
ゲート８９、９１及びＡＮＤゲート９０は、ＥＯＲゲー
ト８０の出力とデータ用メモリセル２における上位及び
下位ビットとに基づいて、データの下位ビットにおける
誤りを検出すると共に対応する上位ビットを下位ビット
と共に反転させる第３反転回路を構成する。
【００８４】以上、図１〜図９で説明した本実施形態例
では、図１４の枠Ａに示すように、下１桁のビットが１
から０に変化する１階層エラーは１通りに限定できる。
これにより、ＥＣＣ検査ビットを構成するために必要な
情報ビットに上１桁のデータを含めることなく誤り訂正
回路を実現できるので、４値の場合には、メモリセルの
倍の数のビットに対応した検査ビットを生成させる必要
がなく、その半分、即ち、メモリセルと同数のビット数
の検査ビットを生成させるだけで１階層分の誤り訂正が
可能になる。また同様に、上１桁のビットが０から１に
変化する１階層エラーは、図１４の枠Ａに示すように１
通りに限定できるので、上１桁を用いても下１桁の場合
と同様の処理が可能になる。
では、図１４の枠Ａに示すように、下１桁のビットが１
から０に変化する１階層エラーは１通りに限定できる。
これにより、ＥＣＣ検査ビットを構成するために必要な
情報ビットに上１桁のデータを含めることなく誤り訂正
回路を実現できるので、４値の場合には、メモリセルの
倍の数のビットに対応した検査ビットを生成させる必要
がなく、その半分、即ち、メモリセルと同数のビット数
の検査ビットを生成させるだけで１階層分の誤り訂正が
可能になる。また同様に、上１桁のビットが０から１に
変化する１階層エラーは、図１４の枠Ａに示すように１
通りに限定できるので、上１桁を用いても下１桁の場合
と同様の処理が可能になる。
【００８５】また、本実施形態例では、ＥＣＣ検査ビッ
トを成すメモリセルの階層構造をグレイコードに対応し
て多値化したので、２値メモリセルで１ビット訂正符号
を用いた場合と同数のＥＣＣ検査ビットを用いて他の１
階層分の誤りを訂正でき、検査ビット数を削減すること
ができる。従って、符号化回路１２３や復号化回路１２
２を簡素化し、ＥＣＣ検査ビット数を削減できるので、
チップサイズの縮小化を図ることができる。なお、前述
の下１桁のビットの代わりに上１桁のビットに着目した
場合にも、０から１に変化する１階層エラーは１通りに
限定できるので、同様の構成が可能であり、同様の効果
を得ることができる。
トを成すメモリセルの階層構造をグレイコードに対応し
て多値化したので、２値メモリセルで１ビット訂正符号
を用いた場合と同数のＥＣＣ検査ビットを用いて他の１
階層分の誤りを訂正でき、検査ビット数を削減すること
ができる。従って、符号化回路１２３や復号化回路１２
２を簡素化し、ＥＣＣ検査ビット数を削減できるので、
チップサイズの縮小化を図ることができる。なお、前述
の下１桁のビットの代わりに上１桁のビットに着目した
場合にも、０から１に変化する１階層エラーは１通りに
限定できるので、同様の構成が可能であり、同様の効果
を得ることができる。
【００８６】また、本実施形態例では、ＥＣＣ検査ビッ
トを成すセル階層構造自体が通常と同様であるが、生成
したＥＣＣ検査ビットの位置を入れ替えることによって
擬似的にグレイコードを作成して、書込みを実施するこ
とができる。また、読出し時には、書込み時と同一の手
法を実施することによってＥＣＣ検査ビット自体の誤り
を全て１ビットエラーとすることができ、ノーマル用の
リダンダンシ構成によって、ＥＣＣ用セルアレイ１３５
等をグレイコードを意識することなく置換することがで
きる。
トを成すセル階層構造自体が通常と同様であるが、生成
したＥＣＣ検査ビットの位置を入れ替えることによって
擬似的にグレイコードを作成して、書込みを実施するこ
とができる。また、読出し時には、書込み時と同一の手
法を実施することによってＥＣＣ検査ビット自体の誤り
を全て１ビットエラーとすることができ、ノーマル用の
リダンダンシ構成によって、ＥＣＣ用セルアレイ１３５
等をグレイコードを意識することなく置換することがで
きる。
【００８７】次に、本発明の第２実施形態例について説
明する。図１０は、符号化に関する部分を中心に記載し
たブロック図である。第１実施形態例では、リダンダン
シ用セルアレイ１３６を含むリダンダンシ処理回路が１
つのみであったが、本実施形態例では、リダンダンシ処
理回路は、データ用セルアレイ１１７に対応する第１リ
ダンダンシ処理回路と、ＥＣＣ用セルアレイ１３５に対
応する第２リダンダンシ処理回路との２つを備える。本
実施形態例では、これらの相違以外は第１実施形態例と
同様であるので、図１０では図４と共通の要素に同じ符
号を付している。
明する。図１０は、符号化に関する部分を中心に記載し
たブロック図である。第１実施形態例では、リダンダン
シ用セルアレイ１３６を含むリダンダンシ処理回路が１
つのみであったが、本実施形態例では、リダンダンシ処
理回路は、データ用セルアレイ１１７に対応する第１リ
ダンダンシ処理回路と、ＥＣＣ用セルアレイ１３５に対
応する第２リダンダンシ処理回路との２つを備える。本
実施形態例では、これらの相違以外は第１実施形態例と
同様であるので、図１０では図４と共通の要素に同じ符
号を付している。
【００８８】図１０において、第１リダンダンシ処理回
路は、第１冗長アドレスヒット判定回路１３３、第１グ
レイコード変換コントロール回路１２６ａ、及び第１リ
ダンダンシ用セルアレイ１３６を有している。また、第
２リダンダンシ処理回路は、第２冗長アドレスヒット判
定回路１２８、第２グレイコード変換コントロール回路
１２６ｂ、及び第２リダンダンシ用セルアレイ１３４を
有している。第１リダンダンシ用セルアレイ１３６に対
応してセンスアンプ１３６ａ、第２リダンダンシ用セル
アレイ１３４に対応してセンスアンプ１３４ａが夫々配
設されている。
路は、第１冗長アドレスヒット判定回路１３３、第１グ
レイコード変換コントロール回路１２６ａ、及び第１リ
ダンダンシ用セルアレイ１３６を有している。また、第
２リダンダンシ処理回路は、第２冗長アドレスヒット判
定回路１２８、第２グレイコード変換コントロール回路
１２６ｂ、及び第２リダンダンシ用セルアレイ１３４を
有している。第１リダンダンシ用セルアレイ１３６に対
応してセンスアンプ１３６ａ、第２リダンダンシ用セル
アレイ１３４に対応してセンスアンプ１３４ａが夫々配
設されている。
【００８９】リダンダンシ切換え回路１３２には、冗長
アドレスヒット判定回路１３３からリダンダンシヒット
信号１４３及び切換えバス指定信号１４２が送信され、
第２冗長アドレスヒット判定回路１２８からリダンダン
シヒット信号１５４及び切換えバス指定信号１４８が送
信される。第１グレイコード変換コントロール回路１２
６ａには第１リダンダンシ用バス１４７を介して信号が
送信され、第２グレイコード変換コントロール回路１２
６ｂには第２リダンダンシ用バス１４８を介して信号が
送信される。また、第１グレイコード変換コントロール
回路１２６ａには第１冗長アドレスヒット判定回路１３
３からＥＣＣ対応指定信号１４１が送信され、第２グレ
イコード変換コントロール回路１２６ｂには第２冗長ア
ドレスヒット判定回路１２８からＥＣＣ対応指定信号１
４４が送信される。第１リダンダンシ用セルアレイ１３
６には、リダンダンシ用バス１３７を介して第１グレイ
コード変換コントロール回路１２６ａからの信号が送信
される。第２リダンダンシ用セルアレイ１３４には、リ
ダンダンシ用バス１３８を介して第２グレイコード変換
コントロール回路１２６ｂからの信号が送信される。
アドレスヒット判定回路１３３からリダンダンシヒット
信号１４３及び切換えバス指定信号１４２が送信され、
第２冗長アドレスヒット判定回路１２８からリダンダン
シヒット信号１５４及び切換えバス指定信号１４８が送
信される。第１グレイコード変換コントロール回路１２
６ａには第１リダンダンシ用バス１４７を介して信号が
送信され、第２グレイコード変換コントロール回路１２
６ｂには第２リダンダンシ用バス１４８を介して信号が
送信される。また、第１グレイコード変換コントロール
回路１２６ａには第１冗長アドレスヒット判定回路１３
３からＥＣＣ対応指定信号１４１が送信され、第２グレ
イコード変換コントロール回路１２６ｂには第２冗長ア
ドレスヒット判定回路１２８からＥＣＣ対応指定信号１
４４が送信される。第１リダンダンシ用セルアレイ１３
６には、リダンダンシ用バス１３７を介して第１グレイ
コード変換コントロール回路１２６ａからの信号が送信
される。第２リダンダンシ用セルアレイ１３４には、リ
ダンダンシ用バス１３８を介して第２グレイコード変換
コントロール回路１２６ｂからの信号が送信される。
【００９０】図１１は、復号化に関する部分を中心に記
載したブロック図である。同図において、復号化回路１
２２に対する信号の入／出力は、図５の場合とほぼ同様
である。
載したブロック図である。同図において、復号化回路１
２２に対する信号の入／出力は、図５の場合とほぼ同様
である。
【００９１】図１２は、本実施形態例における書込み時
の動作を示すフローチャートである。同図及び図１０を
参照して、書込み時の動作について説明する。
の動作を示すフローチャートである。同図及び図１０を
参照して、書込み時の動作について説明する。
【００９２】まず、ステップＳ１４で、入力データ（書
込みデータ）及びアドレスデータが、符号化回路１２
３、第１冗長アドレスヒット判定回路１３３、及び第２
冗長アドレスヒット判定回路１２８に夫々入力される
と、ステップＳ１５で、符号化回路１２３が、入力デー
タからＥＣＣ検査ビットを作成し、ＥＣＣ検査ビット用
バス１４５を介してリダンダンシ切換え回路１３２に送
信する。
込みデータ）及びアドレスデータが、符号化回路１２
３、第１冗長アドレスヒット判定回路１３３、及び第２
冗長アドレスヒット判定回路１２８に夫々入力される
と、ステップＳ１５で、符号化回路１２３が、入力デー
タからＥＣＣ検査ビットを作成し、ＥＣＣ検査ビット用
バス１４５を介してリダンダンシ切換え回路１３２に送
信する。
【００９３】ステップＳ１６では、第１リダンダンシ用
セルアレイ１３６内のアドレスにヒットしているか否か
を第１冗長アドレスヒット判定回路１３３によって判定
し、ヒットしていればステップＳ１８に進み、ヒットし
ていなければステップＳ１７に進む。
セルアレイ１３６内のアドレスにヒットしているか否か
を第１冗長アドレスヒット判定回路１３３によって判定
し、ヒットしていればステップＳ１８に進み、ヒットし
ていなければステップＳ１７に進む。
【００９４】ステップＳ１８では、切り換えるべきデー
タバスはＥＣＣ検査ビットのバスラインか否かを判定
し、ＥＣＣ検査ビットのバスラインであればステップＳ
２０に進んで、データの並びを変えるグレイコード変換
を実行し、また、ＥＣＣ検査ビットのバスラインでない
場合には、ステップＳ１９で、切り換えるべきデータを
第１リダンダンシ用バス１３７にのせ、ステップＳ１７
に進む。
タバスはＥＣＣ検査ビットのバスラインか否かを判定
し、ＥＣＣ検査ビットのバスラインであればステップＳ
２０に進んで、データの並びを変えるグレイコード変換
を実行し、また、ＥＣＣ検査ビットのバスラインでない
場合には、ステップＳ１９で、切り換えるべきデータを
第１リダンダンシ用バス１３７にのせ、ステップＳ１７
に進む。
【００９５】ステップＳ１７では、第２リダンダンシ用
セルアレイ１３４内のアドレスにヒットしているか否か
を第２冗長アドレスヒット判定回路１２８によって判定
し、ヒットしていればステップＳ２２に進む。一方、ヒ
ットしていなければ、ステップＳ２１に進んで、転送し
た書込みデータをデータ用セルアレイ１１７の対応する
メモリセルに書き込む。
セルアレイ１３４内のアドレスにヒットしているか否か
を第２冗長アドレスヒット判定回路１２８によって判定
し、ヒットしていればステップＳ２２に進む。一方、ヒ
ットしていなければ、ステップＳ２１に進んで、転送し
た書込みデータをデータ用セルアレイ１１７の対応する
メモリセルに書き込む。
【００９６】ステップＳ２２では、切り換えるべきデー
タバスはＥＣＣ検査ビットのバスラインか否かを判定
し、ＥＣＣ検査ビットのバスラインであればステップＳ
２４に進んで、データの並びを変えるグレイコード変換
を実行する。一方、ＥＣＣ検査ビットのバスラインでな
い場合には、ステップＳ２３で、切り換えるべきデータ
を第２リダンダンシ用バス１３８にのせ、ステップＳ２
１に進んで、転送した書込みデータをデータ用セルアレ
イ１１７の対応するメモリセルに書き込む。
タバスはＥＣＣ検査ビットのバスラインか否かを判定
し、ＥＣＣ検査ビットのバスラインであればステップＳ
２４に進んで、データの並びを変えるグレイコード変換
を実行する。一方、ＥＣＣ検査ビットのバスラインでな
い場合には、ステップＳ２３で、切り換えるべきデータ
を第２リダンダンシ用バス１３８にのせ、ステップＳ２
１に進んで、転送した書込みデータをデータ用セルアレ
イ１１７の対応するメモリセルに書き込む。
【００９７】図１３は、本実施形態例における読出し時
の動作を示すフローチャートである。同図及び図１１を
参照して、誤り訂正時の動作について説明する。
の動作を示すフローチャートである。同図及び図１１を
参照して、誤り訂正時の動作について説明する。
【００９８】まず、ステップＳ１で、アドレスデータ
が、第１冗長アドレスヒット判定回路１３３及び第２冗
長アドレスヒット判定回路１２８に夫々入力されると、
対応する各信号が出力されることにより、データ用セル
アレイ１１７、ＥＣＣ用セルアレイ１３５及びリダンダ
ンシ用セルアレイ１３６から対応するデータが、データ
用バス１４０、ＥＣＣ検査ビット用バス１３９、第１リ
ダンダンシ用バス１３７、及び第２リダンダンシ用バス
１３７に夫々にのせられる（ステップＳ２）。
が、第１冗長アドレスヒット判定回路１３３及び第２冗
長アドレスヒット判定回路１２８に夫々入力されると、
対応する各信号が出力されることにより、データ用セル
アレイ１１７、ＥＣＣ用セルアレイ１３５及びリダンダ
ンシ用セルアレイ１３６から対応するデータが、データ
用バス１４０、ＥＣＣ検査ビット用バス１３９、第１リ
ダンダンシ用バス１３７、及び第２リダンダンシ用バス
１３７に夫々にのせられる（ステップＳ２）。
【００９９】ステップＳ３では、入力アドレスが、第１
リダンダンシ用セルアレイ１３６の切換えアドレスにヒ
ットしたか否かを判定し、ヒットすればステップＳ５に
進み、ヒットしなければステップＳ４に進む。
リダンダンシ用セルアレイ１３６の切換えアドレスにヒ
ットしたか否かを判定し、ヒットすればステップＳ５に
進み、ヒットしなければステップＳ４に進む。
【０１００】ステップＳ５では、切り換えるべきデータ
バスはＥＣＣ検査ビットのバスラインであるか否かを判
定し、ＥＣＣ検査ビットのバスラインであれば、ステッ
プＳ７で、ノーマルコード変換回路１２５によってデー
タの並びをグレイコードからノーマルコードに変換し、
ステップＳ６で、第１リダンダンシ用セルアレイ１３６
のデータをリダンダンシ切換え回路１３２に転送する。
一方、ＥＣＣ検査ビットのバスラインでない場合には、
ステップＳ６で、第１リダンダンシ用セルアレイ１３６
のデータをリダンダンシ切換え回路１３２に転送する。
バスはＥＣＣ検査ビットのバスラインであるか否かを判
定し、ＥＣＣ検査ビットのバスラインであれば、ステッ
プＳ７で、ノーマルコード変換回路１２５によってデー
タの並びをグレイコードからノーマルコードに変換し、
ステップＳ６で、第１リダンダンシ用セルアレイ１３６
のデータをリダンダンシ切換え回路１３２に転送する。
一方、ＥＣＣ検査ビットのバスラインでない場合には、
ステップＳ６で、第１リダンダンシ用セルアレイ１３６
のデータをリダンダンシ切換え回路１３２に転送する。
【０１０１】ステップＳ８では、切り換えるべきデータ
バスはＥＣＣ検査ビットのバスラインであるか否かを判
定し、ＥＣＣ検査ビットのバスラインであれば、ステッ
プＳ１０で、ノーマルコード変換回路１２５によってデ
ータの並びをグレイコードからノーマルコードに変換
し、ステップＳ９で、第２リダンダンシ用セルアレイ１
３４のデータをリダンダンシ切換え回路１３２に転送す
る。一方、ＥＣＣ検査ビットのバスラインでない場合に
は、ステップＳ９で、第２リダンダンシ用セルアレイ１
３６のデータをリダンダンシ切換え回路１３２に転送す
る。
バスはＥＣＣ検査ビットのバスラインであるか否かを判
定し、ＥＣＣ検査ビットのバスラインであれば、ステッ
プＳ１０で、ノーマルコード変換回路１２５によってデ
ータの並びをグレイコードからノーマルコードに変換
し、ステップＳ９で、第２リダンダンシ用セルアレイ１
３４のデータをリダンダンシ切換え回路１３２に転送す
る。一方、ＥＣＣ検査ビットのバスラインでない場合に
は、ステップＳ９で、第２リダンダンシ用セルアレイ１
３６のデータをリダンダンシ切換え回路１３２に転送す
る。
【０１０２】ステップＳ１１では、切換えバス指定信号
１４２等の切換え情報に基づいて、データ用バス１４０
及びＥＣＣ検査ビット用バス１３９に夫々データをの
せ、ステップＳ１２では、データに誤りがある場合には
復号化回路１２２によって誤り訂正を実行し、誤り訂正
後のデータを出力する（ステップＳ１３）。
１４２等の切換え情報に基づいて、データ用バス１４０
及びＥＣＣ検査ビット用バス１３９に夫々データをの
せ、ステップＳ１２では、データに誤りがある場合には
復号化回路１２２によって誤り訂正を実行し、誤り訂正
後のデータを出力する（ステップＳ１３）。
【０１０３】以上、本実施形態例では、第１実施形態例
で得られる効果に加えて、次の効果を得ることができ
る。つまり、データ用セルアレイ１１７に対するリダン
ダンシ処理とＥＣＣ用セルアレイ１３５に対するリダン
ダンシ処理とを個別に行うことができるので、処理速度
が向上する。また、ＥＣＣ検査ビットに対するセル階層
構造をグレイコードによる多値化とし、配置を擬似的に
入れ替えることができるので、センスアンプや書込み回
路側で階層構造を変化させる必要がない。従って、多値
化した場合でも、２値セルで１ビット訂正符号を用いた
場合と同数のＥＣＣ検査ビットで１階層分の誤り訂正が
可能になる。
で得られる効果に加えて、次の効果を得ることができ
る。つまり、データ用セルアレイ１１７に対するリダン
ダンシ処理とＥＣＣ用セルアレイ１３５に対するリダン
ダンシ処理とを個別に行うことができるので、処理速度
が向上する。また、ＥＣＣ検査ビットに対するセル階層
構造をグレイコードによる多値化とし、配置を擬似的に
入れ替えることができるので、センスアンプや書込み回
路側で階層構造を変化させる必要がない。従って、多値
化した場合でも、２値セルで１ビット訂正符号を用いた
場合と同数のＥＣＣ検査ビットで１階層分の誤り訂正が
可能になる。
【０１０４】また、第１及び第２の実施形態例のどちら
においても冗長用メモリセルは、ＥＣＣ用メモリセル及
びデータ用メモリセルのどちらのセルとも置換可能であ
り、状況に応じて使用を切り換えることが可能なことは
いうまでもない。
においても冗長用メモリセルは、ＥＣＣ用メモリセル及
びデータ用メモリセルのどちらのセルとも置換可能であ
り、状況に応じて使用を切り換えることが可能なことは
いうまでもない。
【０１０５】更に、第１及び第２の実施形態例のどちら
においても、誤り検出手段における誤り訂正単位が１個
以上のセルトランジスタＣｔから構成され、セルトラン
ジスタＣｔが保持する２桁のビットから成るデータの全
てにおける上位及び下位いずれか一方のビットのデータ
群から、ハミング符号によって誤り訂正符号のＥＣＣ検
査ビットを生成することができる。これにより、きわめ
て簡単な回路構成により符号化回路を実現することがで
きる。また、読出し動作時に、上記誤り訂正単位を構成
するセルトランジスタＣｔが保持する２桁のデータ及び
検査ビットを読み出し、上記ハミング符号を形成する際
に用いた検査行列を使用した誤り訂正を実施し、読み出
したデータを誤り訂正して出力することができる。これ
により、きわめて簡単な回路構成により復号化回路を実
現することができる。更に、生成されたＥＣＣ検査ビッ
トを、メモリセル１個につき複数保持することができ
る。これにより、ＥＣＣ検査ビット用メモリセルを他の
メモリセルと共通の構造とすることができ、また、検査
ビット用メモリセル数を節減することができる。
においても、誤り検出手段における誤り訂正単位が１個
以上のセルトランジスタＣｔから構成され、セルトラン
ジスタＣｔが保持する２桁のビットから成るデータの全
てにおける上位及び下位いずれか一方のビットのデータ
群から、ハミング符号によって誤り訂正符号のＥＣＣ検
査ビットを生成することができる。これにより、きわめ
て簡単な回路構成により符号化回路を実現することがで
きる。また、読出し動作時に、上記誤り訂正単位を構成
するセルトランジスタＣｔが保持する２桁のデータ及び
検査ビットを読み出し、上記ハミング符号を形成する際
に用いた検査行列を使用した誤り訂正を実施し、読み出
したデータを誤り訂正して出力することができる。これ
により、きわめて簡単な回路構成により復号化回路を実
現することができる。更に、生成されたＥＣＣ検査ビッ
トを、メモリセル１個につき複数保持することができ
る。これにより、ＥＣＣ検査ビット用メモリセルを他の
メモリセルと共通の構造とすることができ、また、検査
ビット用メモリセル数を節減することができる。
【０１０６】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施した半導体装置
も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施した半導体装置
も、本発明の範囲に含まれる。
【０１０７】
【発明の効果】以上説明したように、本発明の半導体装
置によると、誤り訂正回路の占有面積を削減してチップ
サイズを縮小できると共に、論理回路数の減少から誤り
訂正時の処理速度を向上させることができる。
置によると、誤り訂正回路の占有面積を削減してチップ
サイズを縮小できると共に、論理回路数の減少から誤り
訂正時の処理速度を向上させることができる。
【図１】本発明の第１実施形態例における誤り訂正回路
を含む半導体装置の全体構成を示す論理回路図である。
を含む半導体装置の全体構成を示す論理回路図である。
【図２】第１実施形態例における符号化回路を示す論理
回路図である。
回路図である。
【図３】第１実施形態例における復号化回路を示す論理
回路図である。
回路図である。
【図４】図１における符号化に関する部分を中心に記載
したブロック図である。
したブロック図である。
【図５】図１における復号化に関する部分を中心に記載
したブロック図である。
したブロック図である。
【図６】第１実施形態例における書込み時の動作を示す
フローチャートである。
フローチャートである。
【図７】第１実施形態例における読出し時の動作を示す
フローチャートである。
フローチャートである。
【図８】変形例における符号化回路を示す論理回路図で
ある。
ある。
【図９】変形例における復号化回路を示す論理回路図で
ある。
ある。
【図１０】本発明の第２実施形態例における符号化に関
する部分を中心に記載したブロック図である。
する部分を中心に記載したブロック図である。
【図１１】第２実施形態例における復号化に関する部分
を中心に記載したブロック図である。
を中心に記載したブロック図である。
【図１２】第２実施形態例における書込み時の動作を示
すフローチャートである。
すフローチャートである。
【図１３】第２実施形態例における読出し時の動作を示
すフローチャートである。
すフローチャートである。
【図１４】従来の誤り訂正回路における不具合の発生を
説明するための模式図である。
説明するための模式図である。
【図１５】従来の誤り訂正回路における符号化回路の一
例を示す回路図である。
例を示す回路図である。
【図１６】従来の誤り訂正回路における復号化回路を示
す回路図である。
す回路図である。
７０〜７３、７５〜７７、７９〜８１：ＥＯＲゲート ７４：グレイコード化用ＥＯＲゲート ７８：ノーマルコード化用ＥＯＲゲート ８２、８６、９０：ＡＮＤゲート ８３、８５、８７、８９、９１：ＥＯＲゲート １１７：データ用セルアレイ １１９：Ｙデコーダ １２０：Ｘデコーダ １２２：復号化回路 １２３：符号化回路 １２５：ノーマルコード変換回路 １２６：グレイコード置換回路 １２６ａ：第１グレイコード変換コントロール回路 １２６ｂ：第２グレイコード変換コントロール回路 １２７：センスアンプ １２９：書込み回路 １３０：センスアンプ １３１：書込み回路 １３２：リダンダンシ切換え回路 １３３：第１冗長アドレスヒット判定回路 １３４：第２リダンダンシ用セルアレイ １３６：第１リダンダンシ用セルアレイ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６４１
Claims (12)
- 【請求項１】 行列方向に延在する複数のワード線と複
数のデータ線との各交差部分に配設された複数のメモリ
セルと、対応するデータに付加された検査ビットを前記
メモリセルに書き込む符号化回路と、前記複数のメモリ
セルから読み出したデータと前記検査ビットとを照合す
ることによって誤り訂正し、誤り訂正後のデータを前記
メモリセルに書き戻す復号化回路とを備えた半導体装置
において、 前記各メモリセルに格納されたデータが上位及び下位の
２桁のビットから成り、前記データにおける誤りが前記
２桁のビットで表される数値を１だけ大きくする場合、
又は１だけ小さくする場合に限定されているとき、前記
データの上位ビット又は下位ビットにおける誤りを検出
する誤り検出手段と、 前記誤り検出手段によって誤りが検出されたとき、対応
する下位ビットを上位ビットと共に、又は対応する上位
ビットを下位ビットと共に無条件に反転させるビット反
転手段とを備えることを特徴とする半導体装置。 - 【請求項２】 前記誤り検出手段における誤り訂正単位
が１個以上のセルトランジスタから構成され、前記セル
トランジスタが保持する２桁のビットから成るデータの
全てにおける上位及び下位いずれか一方のビットのデー
タ群から、ハミング符号によって誤り訂正符号の検査ビ
ットを生成することを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 読出し動作時に、前記誤り訂正単位を構
成する前記セルトランジスタが保持する２桁のデータ及
び検査ビットを読み出し、前記ハミング符号を形成する
際に用いた検査行列を使用した誤り訂正を実施し、読み
出したデータを誤り訂正して出力することを特徴とする
請求項２に記載の半導体装置。 - 【請求項４】 生成された前記検査ビットが、前記メモ
リセル１個につき複数保持されることを特徴とする請求
項１乃至３の内の何れか１項に記載の半導体装置。 - 【請求項５】 前記メモリセルに保持された前記検査ビ
ットがグレイコードから成ることを特徴とする請求項４
に記載の半導体装置。 - 【請求項６】 前記メモリセルの内の不良メモリセルを
救済するための冗長メモリセルを更に備え、 前記メモリセルがデータ用セルアレイ及びＥＣＣ用セル
アレイを有し、前記冗長メモリセルが前記データ用セル
アレイ及び前記ＥＣＣ用セルアレイのいずれに対しても
置換可能に構成されることを特徴とする請求項１乃至５
の内の何れか１項に記載の半導体装置。 - 【請求項７】 前記不良メモリセルを対応する前記冗長
メモリセルに置き換えるリダンダンシ処理回路を更に備
え、 前記メモリセルが、前記データを格納するデータ用セル
アレイと、前記検査ビットを格納するＥＣＣ用セルアレ
イとを備え、 前記リダンダンシ処理回路が、前記データ用セルアレイ
に対応する第１リダンダンシ処理回路と、前記ＥＣＣ用
セルアレイに対応する第２リダンダンシ処理回路とを備
えることを特徴とする請求項６に記載の半導体装置。 - 【請求項８】 前記２桁のビットを有する第１乃至第３
のデータ用メモリセルを備え、 前記符号化回路が、 前記第１及び第３のデータ用メモリセルにおける各下位
ビットに基づいて第１検査ビットを出力する第１のＥＯ
Ｒゲートと、 前記第１及び第２のデータ用メモリセルにおける各下位
ビットに基づいて第２検査ビットを出力する第２のＥＯ
Ｒゲートと、 前記第２及び第３のデータ用メモリセルにおける各下位
ビットに基づいて第３検査ビットを出力する第３のＥＯ
Ｒゲートとを備えることを特徴とする請求項１乃至７の
内の何れか１項に記載の半導体装置。 - 【請求項９】 前記復号化回路が、 前記第１及び第３のデータ用メモリセルにおける各下位
ビットに基づいて排他的論理和を出力する第４のＥＯＲ
ゲートと、 前記第１及び第２のデータ用メモリセルにおける各下位
ビットに基づいて排他的論理和を出力する第５のＥＯＲ
ゲートと、 前記第２及び第３のデータ用メモリセルにおける各下位
ビットに基づいて排他的論理和を出力する第６のＥＯＲ
ゲートと、 前記第４のＥＯＲゲートの出力及び前記第１検査ビット
に基づいて排他的論理和を出力する第７のＥＯＲゲート
と、 前記第５のＥＯＲゲートの出力及び前記第２検査ビット
に基づいて排他的論理和を出力する第８のＥＯＲゲート
と、 前記第６のＥＯＲゲートの出力及び前記第３検査ビット
に基づいて排他的論理和を出力する第９のＥＯＲゲート
と、 前記第７のＥＯＲゲートの出力と前記第１のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第１反転回
路と、 前記第８のＥＯＲゲートの出力と前記第２のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第２反転回
路と、 前記第９のＥＯＲゲートの出力と前記第３のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第３反転回
路とを備えることを特徴とする請求項８に記載の半導体
装置。 - 【請求項１０】 前記第１反転回路が、前記第１のデー
タ用メモリセルにおける下位ビット及び前記第７のＥＯ
Ｒゲートの出力に基づいて誤り訂正後の下位ビットを出
力する第１０のＥＯＲゲートと、前記第１のデータ用メ
モリセルにおける上位ビット及び前記第７のＥＯＲゲー
トの出力に基づいて論理積を出力する第１のＡＮＤゲー
トと、前記第１のデータ用メモリセルにおける上位ビッ
ト及び前記第１のＡＮＤゲートの出力に基づいて誤り訂
正後の上位ビットを出力する第１１のＥＯＲゲートとか
ら成り、 前記第２反転回路が、前記第２のデータ用メモリセルに
おける下位ビット及び前記第８のＥＯＲゲートの出力に
基づいて誤り訂正後の下位ビットを出力する第１２のＥ
ＯＲゲートと、前記第２のデータ用メモリセルにおける
上位ビット及び前記第８のＥＯＲゲートの出力に基づい
て論理積を出力する第２のＡＮＤゲートと、前記第２の
データ用メモリセルにおける上位ビット及び前記第２の
ＡＮＤゲートの出力に基づいて誤り訂正後の上位ビット
を出力する第１３のＥＯＲゲートとから成り、 前記第３反転回路が、前記第３のデータ用メモリセルに
おける下位ビット及び前記第９のＥＯＲゲートの出力に
基づいて誤り訂正後の下位ビットを出力する第１４のＥ
ＯＲゲートと、前記第３のデータ用メモリセルにおける
上位ビット及び前記第９のＥＯＲゲートの出力に基づい
て論理積を出力する第３のＡＮＤゲートと、前記第３の
データ用メモリセルにおける上位ビット及び前記第３の
ＡＮＤゲートの出力に基づいて誤り訂正後の上位ビット
を出力する第１５のＥＯＲゲートとから成ることを特徴
とする請求項９に記載の半導体装置。 - 【請求項１１】 前記２桁のビットを有する第１乃至第
３のデータ用メモリセルを備え、 前記符号化回路が、 前記第１及び第３のデータ用メモリセルにおける各下位
ビットに基づいて排他的論理和を出力する第１のＥＯＲ
ゲートと、 前記第１及び第２のデータ用メモリセルにおける各下位
ビットに基づいて排他的論理和を出力する第２のＥＯＲ
ゲートと、 前記第２及び第３のデータ用メモリセルにおける各下位
ビットに基づいて排他的論理和を出力する第３のＥＯＲ
ゲートと、 グレイコード化した前記検査ビットを生成するグレイコ
ード化用ＥＯＲゲートとを備えることを特徴とする請求
項１乃至７の内の何れか１項に記載の半導体装置。 - 【請求項１２】 前記復号化回路が、 前記第１及び第３のデータ用メモリセルにおける各下位
ビットに基づいて排他的論理和を出力する第４のＥＯＲ
ゲートと、 前記第１及び第２のデータ用メモリセルにおける各下位
ビットに基づいて排他的論理和を出力する第５のＥＯＲ
ゲートと、 前記第２及び第３のデータ用メモリセルにおける各下位
ビットに基づいて排他的論理和を出力する第６のＥＯＲ
ゲートと、 グレイコード化された前記検査ビットをノーマルコード
化するノーマルコード化用ＥＯＲゲートと、 前記第４のＥＯＲゲートの出力及び前記ノーマルコード
化用ＥＯＲゲートの出力に基づいて排他的論理和を出力
する第７のＥＯＲゲートと、 前記第５のＥＯＲゲートの出力及び前記ノーマルコード
化用ＥＯＲゲートの出力に基づいて排他的論理和を出力
する第８のＥＯＲゲートと、 前記第６のＥＯＲゲートの出力及び前記ノーマルコード
化用ＥＯＲゲートの出力に基づいて排他的論理和を出力
する第９のＥＯＲゲートと、 前記第７のＥＯＲゲートの出力と前記第１のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第１反転回
路と、 前記第８のＥＯＲゲートの出力と前記第２のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第２反転回
路と、 前記第９のＥＯＲゲートの出力と前記第３のデータ用メ
モリセルにおける上位及び下位ビットとに基づいて、デ
ータの下位ビットにおける誤りを検出すると共に対応す
る上位ビットを下位ビットと共に反転させる第３反転回
路とを備えることを特徴とする請求項１１に記載の半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30405598A JP2000132995A (ja) | 1998-10-26 | 1998-10-26 | 半導体装置 |
| KR1019990046744A KR20000056995A (ko) | 1998-10-26 | 1999-10-26 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30405598A JP2000132995A (ja) | 1998-10-26 | 1998-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000132995A true JP2000132995A (ja) | 2000-05-12 |
Family
ID=17928509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30405598A Pending JP2000132995A (ja) | 1998-10-26 | 1998-10-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000132995A (ja) |
| KR (1) | KR20000056995A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552378B2 (en) | 2004-06-29 | 2009-06-23 | Renesas Technology Corp. | Semiconductor device improving error correction processing rate |
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| JP5335779B2 (ja) * | 2008-05-12 | 2013-11-06 | パナソニック株式会社 | 半導体記録装置 |
| WO2018229590A1 (ja) * | 2017-06-16 | 2018-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置、半導体ウェハ、電子機器、及び動作方法 |
-
1998
- 1998-10-26 JP JP30405598A patent/JP2000132995A/ja active Pending
-
1999
- 1999-10-26 KR KR1019990046744A patent/KR20000056995A/ko not_active Application Discontinuation
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| WO2018229590A1 (ja) * | 2017-06-16 | 2018-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置、半導体ウェハ、電子機器、及び動作方法 |
| JPWO2018229590A1 (ja) * | 2017-06-16 | 2020-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置、半導体ウェハ、電子機器、及び動作方法 |
| US11157360B2 (en) | 2017-06-16 | 2021-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, semiconductor wafer, electronic device, and operation method |
| JP7128183B2 (ja) | 2017-06-16 | 2022-08-30 | 株式会社半導体エネルギー研究所 | 半導体装置、動作方法 |
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| Publication number | Publication date |
|---|---|
| KR20000056995A (ko) | 2000-09-15 |
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