本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも1つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)、略してOSと呼ぶことができる。また、OS FET(又はOSトランジスタ)と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
(実施の形態1)
本実施の形態では、本発明の一態様である半導体装置について説明する。
<構成例1>
図1は、本発明の一態様である半導体装置を示したブロック図である。半導体装置10は、デジタルアナログ変換回路11と、書き込み回路12と、ロードライバ13と、メモリセルアレイ14と、読み出し回路15と、アナログデジタル変換回路16と、電源ユニット17と、制御部20と、を有する。また、本明細書等では、デジタルアナログ変換回路11と、書き込み回路12と、ロードライバ13と、メモリセルアレイ15と、アナログデジタル回路16と、をまとめて記憶部という場合がある。
制御部20は、グレイコード変換回路21と、ECCエンコーダ回路22と、グレイコード変換回路23と、ECCデコーダ回路24と、グレイコード逆変換回路25と、を有する。
半導体装置10は、例えば、一の半導体チップとして構成することができる。なお、図1では、制御部20は、半導体装置10に含まれているが、半導体装置10の外部に制御部20を設ける構成としてもよい。
デジタルアナログ変換回路11は、入力されたデジタルデータをアナログデータに変換する機能と、当該アナログデータを書き込み回路12に送信する機能と、を有する。
書き込み回路12は、デジタルアナログ変換回路11から送られてきたアナログデータをメモリセルアレイ14に送信する機能を有する。なお、書き込み回路12は、アナログデータを送信する際、当該アナログデータをメモリセルアレイ14の複数の列に振り分けて送信する機能も有する。
ロードライバ13は、メモリセルアレイ14に対して、アナログデータの書き込み先となるメモリセルの選択信号を送信する機能を有する。加えて、ロードライバ13は、メモリセルアレイ14に対して、アナログデータを読み出すための選択信号を送信する機能を有する。
メモリセルアレイ14は、例えば、列方向にm個、行方向にn個(m、nのそれぞれは、1以上の整数である。)、マトリクス状に配置されたメモリセルを有する。なお、本発明の一態様では、当該メモリセルは、多値のデータを保持できる機能を有するものとする。
読み出し回路15は、メモリセルアレイ14のメモリセルに保持されたアナログデータを読み出す機能を有する。
アナログデジタル変換回路16は、読み出し回路15によって読み出されたメモリセルに保持されたアナログデータをデジタルデータに変換する機能を有する。
電源ユニット17は、半導体装置10が有する各回路に所定の電圧を供給する機能を有する。なお、図1では、電源ユニット17と各回路との電気的接続を示す配線を省略している。
次に、制御部20と、その構成例について説明する。
制御部20は、半導体装置10に入力されたデータを適当な形式に変換して、デジタルアナログ変換回路11に送信する機能と、メモリセルアレイ14から読み出されたデータを入力時のコード形式に戻して、半導体装置10の外部に出力する機能を有する。本実施の形態では、入力されるデータ、及び出力されるデータは、バイナリコードの形式であるものとして記載する。
グレイコード変換回路21は、半導体装置10に入力されたバイナリコードのデータを、グレイコードのデータに変換する機能を有する。
ECCエンコーダ回路22は、ECCエンコーダ回路22に入力されたデータに応じたエラー訂正コードを生成する機能を有する。
グレイコード変換回路23は、アナログデジタル変換回路16から出力されたバイナリコードのデータを、グレイコードに変換する機能を有する。
ECCデコーダ回路24は、メモリセルアレイ14から読み出したエラー訂正コードを用いて、グレイコード変換回路23によってグレイコードに変換されたデータに対して、エラー検出及びエラー訂正を行う機能を有する。なお、エラー検出及びエラー訂正が行われたデータは、グレイコードとして出力される。
グレイコード逆変換回路25は、ECCデコーダ回路24から出力されたグレイコードのデータをバイナリコードのデータに変換して、半導体装置10の外部に出力する機能を有する。
なお、図1では、制御部20は、半導体装置10に含まれる構成を図示しているが、本発明の一態様は、これに限定されない。例えば、半導体装置10の外部に制御部20を設けて、各種データ変換を半導体装置10の外部で行う構成としてもよい。
<構成例1の動作例>
次に、半導体装置10の動作例について、具体的に説明する。図2に示すフローチャートは、半導体装置10の動作例を示したものである。図2に示すフローチャートは、ステップBR1で分岐しているが、これはメモリセルアレイ14からデータを読み出した時、当該データが正しい値で読み出したか、又は本来とは異なる値で読み出したかの違いを表すだけであり、当該データの正誤によってステップBR1より後で半導体装置10の行う動作が異なっているということを示しているわけではない。そのため、ステップBR1以降のステップST6−1とステップST6−2は、それぞれ同様の動作を行っている。加えて、ステップST7−1とステップST7−2は、それぞれ同様の動作を行っており、ステップST8−1とステップST8−2も、それぞれ同様の動作を行っている。なお、当該データの正誤の判定については、ステップST7−1又はステップST7−2において、ECCデコーダ回路24によって行われる。
なお、本動作例において、半導体装置10のメモリセルアレイ14が有するメモリセルは、4ビットの値を保持できるものとする。
〔ステップST1〕
初めに、半導体装置10にデータを書き込む場合を考える。書き込むデータとして、例えば「0011」(2進数表記)のバイナリコードのデータ(以後、第1データと呼称する。)が、半導体装置10に入力されたとする。第1データは、デジタルアナログ変換回路11及びグレイコード変換回路21に入力される。
〔ステップST2〕
第1データ「0011」は、グレイコード変換回路21によってグレイコード形式のデータに変換される。具体的には、第1データ「0011」はグレイコードに変換されることで「0010」(以後、第2データと呼称する。)となる。その後、第2データ「0010」は、ECCエンコーダ回路22に入力される。
〔ステップST3〕
ECCエンコーダ回路22に第2データ「0010」が入力されることで、第2データに応じたエラー訂正コードが生成される。なお、本動作例において、当該エラー訂正コードは、ハミングコードの検査ビット部とする。第2データ「0010」に応じたハミングコードは、第2データ「0010」と生成行列Gとの積となる。例えば、生成行列Gを次の通りに定義する。
そして、第2データ「0010」と生成行列Gとの積によって、当該データに応じたハミングコードが求められる。なお、本実施の形態における行列の和の計算は、排他的論理和として計算を行うものとする。
ハミングコードは、情報ビット部と検査ビット部とから構成される。式(E2)に示すハミングコードにおいて、情報ビット部は、左から4列目までの値「0010」となり、検査ビット部は、右から3列目までの値「101」となる。そのため、本動作例で説明するエラー訂正コードは「101」(以後、第1検査データと呼称する。)となる。第1検査データ「101」は、デジタルアナログ変換回路11に入力される。
〔ステップST4〕
上述の動作により、デジタルアナログ変換回路11に第1データ「0011」と、第1検査データ「101」と、が入力される。それぞれのデータは、デジタルアナログ変換回路11によって、デジタル値からアナログ値に変換される。アナログ値に変換されたそれぞれのデータは、書き込み回路12に送信される。
なお、本来では、デジタル値のデータからアナログ値のデータに変換した場合、変換されたデータは、アナログ値として表記されるべきであるが、明瞭に説明するため、本明細書などでは、便宜上、アナログ値に変換されたデータであっても、元のデジタル値として記載するものとする。
アナログ値に変換された、第1データ「0011」と第1検査データ「101」と、は、書き込み回路12によって、メモリセルアレイ14に送信される。また、このとき、ロードライバ13からメモリセルアレイ14に送られる選択信号によって、第1データ「0011」と、第1検査データ「101」と、をメモリセルアレイ14のメモリセルに保持することができる。
〔ステップST5、ステップBR1〕
次に、半導体装置10から第1データ「0011」及び第1検査データ「101」を読み出す場合を説明する。なお、ここでは、第1データ「0011」及び第1検査データ「101」が正常に読み出される場合(No)と、第1検査データ「101」が正常に読み出され、且つ第1データ「0011」が正常に読み出されず、第1データ「0011」から10進数で1ずれた「0100」(以後、第3データと呼称する。)が読み出された場合(Yes)と、の2つを説明する。
<<第1データが正常に読み出された場合>>
読み出し回路15によって、メモリセルアレイ14に保持されている第1データ「0011」と、第1検査データ「101」とが読み出される。読み出されたそれぞれのデータは、アナログデジタル変換回路16に送信される。
アナログデジタル変換回路16は、第1データ「0011」と、第1検査データ「101」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第1データ「0011」はグレイコード変換回路23に送信され、デジタル値に変換された第1検査データ「101」はECCデコーダ回路24に送信される。
〔ステップST6−1〕
グレイコード変換回路23により、第1データ「0011」は、グレイコードに変換されて「0010」(以後、第4データと呼称する。)となる。第4データ「0010」は、ECCデコーダ回路24に送信される。
〔ステップST7−1〕
ECCデコーダ回路24により、送信された第1検査データ「101」と、第4データ「0010」と、を用いて、メモリセルアレイ14から読み出されたデータが正しいかどうかの判定が行われる。ここで、第4データ「0010」を上位ビットとし、第1検査データ「101」を下位ビットとする、ハミングコード「0010101」が構成される。当該判定は、ECCデコーダ回路24において、当該ハミングコード「0010101」と、検査行列Hの転置行列と、の積を求めることで行われる。検査行列Hは、次の式(E3)、式(E4)を満たす非零の行列である。
そのため、検査行列Hは、次の式となる。
したがって、ハミングコード「0010101」と、検査行列Hの転置行列と、の積は次の通りとなる。
式(E6)より、ハミングコード「0010101」と、検査行列Hの転置行列と、の積が、(000)となっているため、第4データ「0010」と、第1検査データ「101」と、は、誤りのないデータであることがいえる。つまり、第1データ「0011」及び第1検査データ「101」は、メモリセルアレイ14から正常に読み出されたデータであることがいえる。
〔ステップST8−1〕
次に、第4データ「0010」が、グレイコード逆変換回路25に送信される。グレイコード逆変換回路25によって、第4データ「0010」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、グレイコードである第4データ「0010」は、バイナリコードである「0011」に変換される。これは、入力された第1データ「0011」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置10から出力したといえる。第1データ「0011」を半導体装置10の外部に出力することで、半導体装置10の読み出し動作が終了する。
<<第1データが誤って読み出された場合>>
読み出し回路15によって、メモリセルアレイ14に保持されている第1データ「0011」と、第1検査データ「101」との読み出しが行われるとき、前述の通り、第1データ「0011」ではなく、第1データ「0011」が10進数で1ずれた値として第3データ「0100」が読み出されたものとする。読み出されたそれぞれのデータは、アナログデジタル変換回路16に送信される。
アナログデジタル変換回路16は、第3データ「0100」と、第1検査データ「101」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第3データ「0100」はグレイコード変換回路23に送信され、デジタル値に変換された第1検査データ「101」はECCデコーダ回路24に送信される。
〔ステップST6−2〕
このとき、第3データ「0100」は、グレイコード変換回路23によって、バイナリコードからグレイコードに変換されて、「0110」(以後、第5データと呼称する。)となる。第5データ「0110」は、ECCデコーダ回路24に送信される。
〔ステップST7−2〕
ECCデコーダ回路24により、第1検査データ「101」と、第5データ「0110」と、を用いて、メモリセルアレイ14から読み出されたデータが正しいかどうかの判定が行われる。ここで、第5データ「0110」と、第1検査データ「101」と、によってハミングコード「0110101」が構成される。当該判定は、ECCデコーダ回路24において、当該ハミングコード「0110101」と、前述の検査行列Hの転置行列と、の積を求めることで行われる。
式(E7)より、ハミングコード「0110101」と、検査行列Hと、の積が、(011)となっており、検査行列Hの2列目の値と一致する。これは、ハミングコード「0110101」の左から2列目の値が誤っていることに相当する。つまり、ECCデコーダ回路24は、グレイコードである第5データ「0110」の左から2列目の値が誤っていると判定することができ、第3データ「0100」は、メモリセルアレイ14から読み出されたときに、本来保持されているデータから10進数で1ずれてしまったデータであることがいえる。
ECCデコーダ回路24は、第5データ「0110」の左から2列目の値が誤っていることがわかっているため、第5データ「0110」の左から2列目を訂正して「0010」(以後、第6データと呼称する。)にすることができる。特に、第5データはグレイコードであり、かつ第5データの値は10進数で1だけずれているため、当該訂正は、第5データに対して1ビットのみ値を変更するだけでよい。
〔ステップST8−2〕
次に、第6データ「0010」が、グレイコード逆変換回路25に送信される。グレイコード逆変換回路25によって、第6データ「0010」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、グレイコードである第6データ「0010」は、バイナリコードである「0011」に変換される。これは、入力された第1データ「0011」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置10から出力したといえる。「0011」を半導体装置10の外部に出力することで、半導体装置10の読み出し動作が終了する。
上述より、メモリセルアレイ14に保持された多値データを、メモリセルアレイ14から読み出すとき、当該多値データを正常なデータ(誤りの無いデータ)として半導体装置10から出力することができる。
なお、本動作例では、エラー訂正コードの生成として、ハミングコードを用いたが、代わりに拡張ハミングコードを用いてもよい。拡張ハミングコードを用いることで、1ビットのエラーの検出及びそのエラーの訂正、又は2ビットのエラーの検出を行うことができる。本動作例において、拡張ハミングコードを用いて、エラー訂正コードを生成した場合、エラー訂正コードは4ビットとなる。
なお、エラー訂正コードの生成として、構成例1の動作例ではハミングコードを用いたが、別のエラー検出及び/又はエラー訂正を行う符号を用いてもよい。
<構成例2>
図3は、図1に示す半導体装置10とは別の構成例である半導体装置を示したブロック図である。半導体装置10Aは、デジタルアナログ変換回路11と、書き込み回路12と、ロードライバ13と、メモリセルアレイ14と、読み出し回路15と、アナログデジタル変換回路16と、電源ユニット17と、制御部20Aと、を有する。
制御部20Aは、グレイコード変換回路21と、ECCエンコーダ回路22と、グレイコード変換回路23と、ECCデコーダ回路24と、グレイコード逆変換回路25と、グレイコード逆変換回路26と、を有する。なお、制御部20Aは、グレイコード逆変換回路26を有する点で制御部20と異なっている。
以後、本構成例において、半導体装置10Aが有する各回路のうち、半導体装置10が有する同じ符号の回路と同様に扱うことができる部分については説明を省略し、半導体装置10が有するそれぞれ回路と異なる部分のみ記載する。
グレイコード逆変換回路26は、ECCエンコーダ回路22から出力されたデータを、グレイコードの逆変換を行って、デジタルアナログ変換回路11に送信する機能を有する。
ECCデコーダ回路24は、ECCデコーダ回路24に入力されたデータに含まれるエラー訂正コードを用いて、メモリセルアレイ14から読み出されたデータに対して、エラーチェック及びエラー訂正を行う機能を有する。
なお、図3では、制御部20Aは、半導体装置10Aに含まれている構成を図示しているが、本発明の一態様は、これに限定されない。例えば、半導体装置10Aの外部に制御部20Aを設けて、各種データ変換を半導体装置10Aの外部で行う構成としてもよい。
<構成例2の動作例1>
次に、半導体装置10Aの動作例について、具体的に説明する。図4乃至図7に示すフローチャートは、半導体装置10Aの動作例を示したものである。図4に示すAは、図5に示すAに移行することを示し、図4に示すBは、図6に示すBに移行することを示し、図4に示すCは、図7に示すCに移行することを示している。図4に示すフローチャートは、ステップBR2及びステップBR3で分岐しているが、これはメモリセルアレイ14からデータを読み出した時、当該データが正しい値で読み出したか、又は本来とは異なる値で読み出したかの違いを表すだけであり、当該データの正誤によってステップBR2又はステップBR3より後で半導体装置10Aの行う動作が異なっているということを示しているわけではない。そのため、ステップST17−1と、ステップST17−2と、ステップST17−3と、は、それぞれ同様の動作を行っている。加えて、ステップST18−1と、ステップST18−2と、ステップST18−3と、は、それぞれ同様の動作を行っており、ステップST19−1と、ステップST19−2と、ステップST19−3と、それぞれ同様の動作を行っている。
なお、本動作例において、半導体装置10Aのメモリセルアレイ14が有するメモリセルは、4ビットの値を保持できるものとする。
〔ステップST11〕
初めに、半導体装置10Aにデータを書き込む場合を考える。書き込むデータとして、例えば「0100」(2進数表記)のバイナリコードのデータ(以後、第7データと呼称する。)が、半導体装置10Aに入力されたとする。第7データは、デジタルアナログ変換回路11及びグレイコード変換回路21に入力される。
〔ステップST12〕
第7データは、グレイコード変換回路21によってグレイコード化される。具体的には、第7データ「0100」はグレイコードに変換されることで「0110」(以後、第8データと呼称する。)となる。その後、第8データ「0110」は、ECCエンコーダ回路22に入力される。
〔ステップST13〕
ECCエンコーダ回路22に第8データ「0110」が入力されることで、第8データに応じたエラー訂正コードが生成される。なお、本動作例において、当該エラー訂正コードは、拡張ハミングコードの検査ビット部とする。第8データ「0110」に応じた拡張ハミングコードは、第8データ「0110」と生成行列Gとの積を求め、当該積(符号語)の全ビットの排他的論理和を当該積の末尾に付加することで生成することができる。
例えば、生成行列Gは、前述した式(E1)としたとき、第8データ「0110」と生成行列Gとの積は、下記の通りに求められる。
そして、求めた符号語(式(E8))の全ビットの排他的論理和を、当該符号語の末尾に付加することで、拡張ハミングコードを求めることができる。この場合、第8データ「0110」に応じた拡張ハミングコードは、「01101100」となる。なお、拡張ハミングコードも、情報ビット部と検査ビット部とから構成される。情報ビット部は、左から4列目までの値「0110」となり、検査ビット部は、右から4列目までの値「1100」となる。そのため、本動作例で説明するエラー訂正コードは「1100」(以後、第2検査データと呼称する。)となる。第2検査データ「1100」は、グレイコード逆変換回路26に入力される。
〔ステップST14〕
第2検査データ「1100」は、グレイコード逆変換回路26によって、グレイコードからバイナリコードに変換される。これにより、グレイコードである第2検査データ「1100」が、バイナリコードの「1000」(以後、第3検査データと呼称する。)に変換される。
〔ステップST15〕
上述の動作により、デジタルアナログ変換回路11に第7データ「0100」と、第3検査データ「1000」と、が入力される。それぞれのデータは、デジタルアナログ変換回路11によって、デジタル値からアナログ値に変換される。アナログ値に変換されたそれぞれのデータは、書き込み回路12に送信される。
アナログ値に変換された、第7データ「0100」と第3検査データ「1000」と、は、書き込み回路12によって、メモリセルアレイ14に送信される。また、このとき、ロードライバ13からメモリセルアレイ14に送られる選択信号によって、第7データ「0100」と、第3検査データ「1000」と、をメモリセルアレイ14のメモリセルに保持することができる。
〔ステップST16、ステップBR2、ステップBR3〕
次に、半導体装置10から第7データ「0100」及び第3検査データ「1000」を読み出す場合を説明する。なお、ここでは、第7データ「0100」及び第3検査データ「1000」が正常に読み出される場合と、第3検査データ「1000」が正常に読み出され、且つ第7データ「0100」が正常に読み出されず、第7データ「0100」から10進数で1ずれた「0011」(以後、第9データと呼称する。)が読み出された場合と、第7データ「0100」が正常に読み出され、且つ第3検査データ「1000」から10進数で1ずれた「0111」(以後、第4検査データと呼称する。)が読み出された場合と、の3つを説明する。
<<第7データ及び第3検査データが正常に読み出された場合>>
読み出し回路15によって、メモリセルアレイ14に保持されている第7データ「0100」と、第3検査データ「1000」とが読み出される。読み出されたそれぞれのデータは、アナログデジタル変換回路16に送信される。
アナログデジタル変換回路16は、第7データ「0100」と、第3検査データ「1000」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第7データ「0100」、及び第3検査データ「1000」は共にグレイコード変換回路23に送信される。
〔ステップST17−1〕
グレイコード変換回路23により、第7データ「0100」はグレイコードに変換されて「0110」(以後、第10データと呼称する。)となり、第3検査データ「1000」は、グレイコードに変換されて「1100」(以後、第5検査データと呼称する。)となる。その後、第10データ「0110」と、第5検査データ「1100」と、は、ECCデコーダ回路24に送信される。
〔ステップST18−1〕
ECCデコーダ回路24により、送信された第10データ「0110」と、第5検査データ「1100」と、を用いて、メモリセルアレイ14から読み出されたデータが正しいかどうかの判定が行われる。ここで、第10データ「0110」を上位ビットとし、第5検査データ「1100」を下位ビットとする、拡張ハミングコード「01101100」が構成される。当該判定は、ECCデコーダ回路24において、当該拡張ハミングコード「01101100」と、検査行列Hの転置行列と、の積を求めることで行われる。検査行列Hは、次の式の通りである。
したがって、拡張ハミングコード「01101100」と、検査行列Hの転置行列と、の積は次の通りとなる。
式(E10)より、拡張ハミングコード「01101100」と、検査行列Hの転置行列と、の積が、(0000)となっているため、グレイコードである第10データ「0110」及び第5検査データ「1100」は、エラーのないデータであることがいえる。つまり、第7データ「0100」及び第3検査データ「1000」は、メモリセルアレイ14から正常に読み出されたデータであることがいえる。
〔ステップST19−1〕
次に、第10データ「0110」が、グレイコード逆変換回路25に送信される。これにより、グレイコードである第10データ「0110」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、グレイコードである第10データ「0110」が、バイナリコードである「0100」に変換される。これは、入力された第7データ「0100」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置10Aから出力したといえる。「0100」を半導体装置10Aの外部に出力することで、半導体装置10Aの読み出し動作が終了する。
<<第7データが誤って読み出された場合>>
読み出し回路15によって、メモリセルアレイ14に保持されている第7データ「0100」と、第3検査データ「1000」との読み出しが行われるとき、前述の通り、第7データ「0100」ではなく、第7データ「0100」がずれた値として第9データ「0011」が読み出されたものとする。読み出されたそれぞれのデータは、アナログデジタル変換回路16に送信される。
アナログデジタル変換回路16は、第9データ「0011」と、第3検査データ「1000」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第9データ「0011」及び第3検査データ「1000」は、グレイコード変換回路23に送信される。
〔ステップST17−2〕
グレイコード変換回路23により、第9データ「0011」はグレイコードに変換されて、「0010」(以後、第11データと呼称する。)となり、第3検査データ「1000」は、グレイコードに変換されて第5検査データ「1100」となる。その後、第11データ「0010」と、第5検査データ「1100」と、は、ECCデコーダ回路24に送信される。
〔ステップST18−2〕
ECCデコーダ回路24により、送信された第11データ「0010」と、第5検査データ「1100」と、を用いて、メモリセルアレイ14から読み出されたデータが正しいかどうかの判定が行われる。ここで、第11データ「0010」を上位ビットとし、第5検査データ「1100」を下位ビットとする、拡張ハミングコード「00101100」が構成される。当該判定は、ECCデコーダ回路24において、当該拡張ハミングコード「00101100」と、前述の検査行列Hの転置行列と、の積を求めることで行われる。
式(E11)より、拡張ハミングコード「00101101」と、検査行列Hの転置行列と、の積が、(0111)となっており、検査行列Hの左から2列目の値と一致する。これは、拡張ハミングコード「00101101」の左から2列目の値が誤っていることに相当する。つまり、ECCデコーダ回路24は、グレイコードである第11データ「0010」の左から2列目のビットのみが誤っていると判定することができ、第9データ「0011」は、メモリセルアレイ14から読み出されたときに、本来保持されているデータから10進数で1ずれてしまったデータであることがいえる。
ECCデコーダ回路24は、第11データ「0010」の左から2列目の値が誤っていることがわかっているため、第11データ「0010」の左から2列目を訂正して「0110」(以後、第12データと呼称する。)への訂正を行うことができる。特に、第11データはグレイコードであり、かつ第11データの値は10進数で1だけずれているため、当該訂正は、第11データに対して1ビットのみ値を変更するだけでよい。
〔ステップST19−2〕
次に、第12データ「0110」が、グレイコード逆変換回路25に送信される。グレイコード逆変換回路25によって、第12データ「0110」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、第12データ「0110」は、バイナリコードである「0100」に変換される。これは、入力された第7データ「0100」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置10Aから出力したといえる。「0100」を半導体装置10Aの外部に出力することで、半導体装置10Aの読み出し動作が終了する。
<<第3検査データが誤って読み出された場合>>
読み出し回路15によって、メモリセルアレイ14に保持されている第7データ「0100」と、第3検査データ「1000」との読み出しが行われるとき、前述の通り、第3検査データ「1000」ではなく、第3検査データ「1000」がずれた値として第4検査データ「0111」が読み出されたものとする。読み出されたそれぞれのデータは、アナログデジタル変換回路16に送信される。
アナログデジタル変換回路16は、第7データ「0100」と、第4検査データ「0111」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第7データ「0100」及び第4検査データ「0111」は、グレイコード変換回路23に送信される。
〔ステップST17−3〕
グレイコード変換回路23により、第7データ「0100」はグレイコードに変換されて、第10データ「0110」となり、第4検査データ「0111」は、グレイコードに変換されてデータ「0100」(以後、第6検査データと呼称する。)となる。その後、第10データ「0110」と、第6検査データ「0100」と、は、ECCデコーダ回路24に送信される。
〔ステップST18−3〕
ECCデコーダ回路24により、送信された第10データ「0110」と、第6検査データ「0100」と、を用いて、メモリセルアレイ14から読み出されたデータが正しいかどうかの判定が行われる。ここで、第10データ「0110」を上位ビットとし、第6検査データ「0100」を下位ビットとする、拡張ハミングコード「01100100」が構成される。当該判定は、ECCデコーダ回路24において、当該拡張ハミングコード「01100100」と、前述の検査行列Hの転置行列と、の積を求めることで行われる。
式(E12)より、拡張ハミングコード「01100100」と、検査行列Hの転置行列と、の積が、(1001)となっており、検査行列Hの左から5列目の値と一致する。これは、拡張ハミングコード「01100100」の左から5列目の値が誤っていることに相当する。つまり、ECCデコーダ回路24は、第6検査データ「0100」の左から1列目のビットのみが誤っていると判定することができ、第4検査データ「0111」は、メモリセルアレイ14から読み出されたときに、本来保持されているデータから10進数の1ずれてしまったデータであることがいえる。
上述の拡張ハミングコードによって、1ビットのエラー検出を行うことができる。逆に言えば、データの誤りは第7データと第4検査データとを合わせて1ビットのみしか起きていないため、メモリセルアレイ14から、読み出された第7データ「0100」は正常な値であることがいえる。
〔ステップST19−3〕
次に、第10データ「0110」が、グレイコード逆変換回路25に送信される。グレイコード逆変換回路25によって、第10データ「0110」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、第10データ「0110」は、バイナリコードである「0100」に変換される。これは、入力された第7データ「0100」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置10Aから出力したといえる。「0100」を半導体装置10Aの外部に出力することで、半導体装置10Aの読み出し動作が終了する。
上述より、メモリセルアレイ14に保持された多値データを、メモリセルアレイ14から読み出すとき、当該多値データを正常なデータ(誤りの無いデータ)として半導体装置10Aから出力することができる。
<構成例2の動作例2>
本動作例では、半導体装置10Aのメモリセルアレイ14が有するメモリセルは4ビットの値を保持できるものとして、32ビットの入力データを保持する場合について、説明する。
半導体装置10Aに当該入力データが入力されたとき、当該入力データは、デジタルアナログ変換回路11と、制御部20のグレイコード変換回路21と、に送信される。グレイコード変換回路21の動作については、構成例2の動作例1の記載を参酌する。
グレイコード変換回路21によって、グレイコードに変換された入力データは、ECCエンコーダ回路22に送信される。そして、ECCエンコーダ回路22は、グレイコードに変換された入力データに基づいて、符号化(エラー訂正コードの生成)を行う。なお、本動作例における、ECCエンコーダ回路22による符号化(エラー訂正コードの生成)は、拡張ハミングコードを用いるものとする。グレイコード化されたデータは、前述したとおり32ビットであり、32ビットのデータに、拡張ハミングコードの符号化を行う場合、情報ビット部として32ビット、検査ビット部として7ビットの符号が生成される。当該検査ビット部は、エラー訂正コードとして、デジタルアナログ変換回路11に送信される。
ところで、メモリセルアレイ14のメモリセルは、4ビットの値を保持することができるため、32ビットの入力データと、7ビットのエラー訂正コードと、を保持するためには、最低10個のメモリセルが必要となる。そこで、32ビットの入力データと、7ビットのエラー訂正コードと、をメモリセルに保持するためのデータの配置例を図8に示す。図8では、横にメモリセルMC[1]乃至メモリセルMC[10]、縦に該当するメモリセルが保持するビットを示している。
図8において、7ビットのエラー訂正コードは、メモリセルMC[9]の1ビット目から4ビット目まで、及びメモリセルMC[10]の2ビット目から4ビット目までに保持されている。加えて、メモリセルMC[10]の1ビット目は、データの保持を行わない未使用部分としている。それら以外の領域に、入力データが保持されている。つまり、入力データは分割されて、メモリセルMC[1]乃至メモリセルMC[8]のそれぞれに保持されている。
なお、本動作例において、データ、及びエラー訂正コードを保持する領域は、図8に示す配置図に限定されず、自由に決めることができる。
なお、本実施の形態に示す構成例の動作方法は、図2に示したステップST1乃至ステップST5、ステップST6−1乃至ステップST8−1、ステップST6−2乃至ステップST8−2、図4乃至図7に示したステップST11乃至ステップST16、ステップST17−1乃至ステップST19−1、ステップST17−2乃至ステップST19−2、ステップST17−3乃至ステップST19−3に限定されない。本明細書等において、フローチャートに示す処理は、機能毎に分類し、互いに独立したステップとして示している。しかしながら実際の処理等においては、フローチャートに示す処理を機能毎に切り分けることが難しく、一つのステップに複数のステップが係わる場合や、複数のステップにわたって一つのステップが関わる場合があり得る。そのため、フローチャートに示す処理は、明細書で説明したステップ毎に限定されず、状況に応じて適切に入れ替えることができる。具体的には、状況に応じて、場合によって、又は、必要に応じて、ステップの順序の入れ替え、ステップの追加、及び削除などを行うことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、先の実施の形態で述べた半導体装置10、及び半導体装置10Aのメモリセルアレイ14が有するメモリセルの一例について説明する。
<DRAM>
当該メモリセルとしては、例えば、DRAMのメモリセルを適用することができる。図9(A)に、DRAMのメモリセルの回路構成例を示す。メモリセル1410は、トランジスタM1と、容量素子C1と、を有する。なお、トランジスタM1は、フロントゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。
トランジスタM1の第1端子は、容量素子C1の第1端子と電気的に接続され、トランジスタM1の第2端子は、配線BLと電気的に接続され、トランジスタM1のゲートは、配線WLと電気的に接続され、トランジスタM1のバックゲートは、配線BGLと電気的に接続されている。容量素子C1の第2端子は、配線CLと電気的に接続されている。
配線BLは、ビット線として機能し、配線WLは、ワード線として機能する。配線CLは、容量素子C1の第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線CLには、低レベル電位(基準電位という場合がある。)を印加するのが好ましい。
配線BGLは、トランジスタM1のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM1のしきい値電圧を増減することができる。
データの書き込み及び読み出しは、配線WLに高レベル電位を印加し、トランジスタM1を導通状態にし、配線BLと容量素子C1の第1端子を電気的に接続することによって行われる。
また、先の実施の形態で述べた半導体装置が有するメモリセルは、メモリセル1410に限定されない。状況によって、場合によって、または、必要に応じて、回路の取捨、回路の接続の変更などをすることができる。
例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、図9(B)に示すようなメモリセルの構成でもよい。メモリセル1420は、トランジスタM1のバックゲートが、配線BGLでなく、配線WLと電気的に接続される構成となっている。このような構成にすることによって、トランジスタM1のバックゲートに、トランジスタM1のゲートと同じ電位を印加することができるため、トランジスタM1が導通状態のときにおいて、トランジスタM1に流れる電流を増加することができる。
また、例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM1で構成されたメモリセルとしてもよい。そのメモリセルの回路構成例を図9(C)に示す。メモリセル1430は、メモリセル1410のトランジスタM1からバックゲートを除いた構成となっている。なお、該半導体装置にメモリセル1430を適用することによって、トランジスタM1はバックゲートを有さないため、該半導体装置の作製工程をメモリセル1410、及びメモリセル1420よりも短縮することができる。
<2トランジスタ1容量素子のゲインセル型のメモリセル>
図10(A)に、2トランジスタ1容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル1440は、トランジスタM2と、トランジスタM3と、容量素子C2と、を有する。なお、トランジスタM2は、フロントゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。
トランジスタM2の第1端子は、容量素子C2の第1端子と電気的に接続され、トランジスタM2の第2端子は、配線WBLと電気的に接続され、トランジスタM2のゲートは、配線WLと電気的に接続され、トランジスタM2のバックゲートは、配線BGLと電気的に接続されている。容量素子C2の第2端子は、配線CLと電気的に接続されている。トランジスタM3の第1端子は、配線RBLと電気的に接続され、トランジスタM3の第2端子は、配線SLと電気的に接続され、トランジスタM3のゲートは、容量素子C2の第1端子と電気的に接続されている。
配線WBLは、書き込みビット線として機能し、配線RBLは、読み出しビット線として機能し、配線WLは、ワード線として機能する。配線CLは、容量素子C2の第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線CLには、低レベル電位(基準電位という場合がある)を印加するのが好ましい。
配線BGLは、トランジスタM2のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM2のしきい値電圧を増減することができる。
データの書き込みは、配線WLに高レベル電位を印加し、トランジスタM2を導通状態にし、配線WBLと容量素子C2の第1端子を電気的に接続することによって行われる。具体的には、トランジスタM2が導通状態のときに、配線WBLに記録する情報に対応する電位を印加し、容量素子C2の第1端子、及びトランジスタM3のゲートに該電位を書き込む。その後、配線WLに低レベル電位を印加し、トランジスタM2を非導通状態にすることによって、容量素子C2の第1端子の電位、及びトランジスタM3のゲートの電位を保持する。
データの読み出しは、配線SLに所定の電位を印加することによって行われる。トランジスタM3のソース−ドレイン間に流れる電流、及びトランジスタM3の第1端子の電位は、トランジスタM3のゲートの電位、及びトランジスタM3の第2端子の電位によって決まるので、トランジスタM3の第1端子に接続されている配線RBLの電位を読み出すことによって、容量素子C2の第1端子(又はトランジスタM3のゲート)に保持されている電位を読み出すことができる。つまり、容量素子C2の第1端子(又はトランジスタM3のゲート)に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
また、先の実施の形態で述べた半導体装置が有するメモリセルは、メモリセル1440に限定されない。状況によって、場合によって、または、必要に応じて、回路の取捨、回路の接続の変更などをすることができる。
例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、図10(B)に示すようなメモリセルの構成でもよい。メモリセル1450は、図9(B)のメモリセル1420が有するトランジスタM1と同様に、トランジスタM2のバックゲートが、配線BGLでなく、配線WLと電気的に接続される構成となっている。このような構成にすることによって、トランジスタM2のバックゲートに、トランジスタM2のゲートと同じ電位を印加することができるため、トランジスタM2が導通状態のときにおいて、トランジスタM2に流れる電流を増加することができる。
また、例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、バックゲートを有さないトランジスタM2で構成されたメモリセルであってもよい。そのメモリセルの回路構成例を図10(C)に示す。メモリセル1460は、メモリセル1440のトランジスタM2からバックゲートを除いた構成となっている。なお、該半導体装置にメモリセル1460を適用することによって、トランジスタM2はバックゲートを有さないため、該半導体装置の作製工程をメモリセル1440、及びメモリセル1450よりも短縮することができる。
また、例えば、配線WBLと配線RBLを一本の配線BLとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図10(D)に示す。メモリセル1470は、メモリセル1440の配線WBLと配線RBLを一本の配線BLとして、トランジスタM2の第2端子、及びトランジスタM3の第1端子が、配線BLと電気的に接続されている構成となっている。つまり、メモリセル1470は、書き込みビット線と、読み出しビット線と、を1本の配線BLとして動作する構成となっている。
<3トランジスタ1容量素子のゲインセル型のメモリセル>
図11(A)に3トランジスタ1容量素子のゲインセル型のメモリセルを示す。メモリセル1480は、トランジスタM4乃至トランジスタM6と、容量素子C3と、を有する。なお、トランジスタM4は、フロントゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。
トランジスタM4の第1端子は、容量素子C3の第1端子と電気的に接続され、トランジスタM4の第2端子は、配線BLと電気的に接続され、トランジスタM4のゲートは、配線WWLと電気的に接続され、トランジスタM4のバックゲートは、配線BGLと電気的に接続されている。容量素子C3の第2端子は、トランジスタM5の第1端子と、配線GNDと、に電気的に接続されている。トランジスタM5の第2端子は、トランジスタM6の第1端子と電気的に接続され、トランジスタM5のゲートは、容量素子C3の第1端子と電気的に接続されている。トランジスタM6の第2端子は、配線BLと電気的に接続され、トランジスタM6のゲートは配線RWLと電気的に接続されている。
配線BLは、ビット線として機能し、配線WWLは、書き込みワード線として機能し、配線RWLは、読み出しワード線として機能する。
配線BGLは、トランジスタM4のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM4のしきい値電圧を増減することができる。
配線GNDは、低レベル電位を与える配線である。
データの書き込みは、配線WWLに高レベル電位を印加し、トランジスタM4を導通状態にし、配線BLと容量素子C3の第1端子を電気的に接続することによって行われる。具体的には、トランジスタM4が導通状態のときに、配線BLに記録する情報に対応する電位を印加し、容量素子C3の第1端子、及びトランジスタM5のゲートに該電位を書き込む。その後、配線WWLに低レベル電位を印加し、トランジスタM4を非導通状態にすることによって、容量素子C3の第1端子の電位、及びトランジスタM5のゲートの電位を保持する。
データの読み出しは、配線BLに所定の電位をプリチャージして、その後配線BLを電気的に浮遊状態にし、かつ配線RWLに高レベル電位を印加することによって行われる。配線RWLが高レベル電位となるので、トランジスタM6は導通状態となり、配線BLとトランジスタM5の第2端子が電気的に接続状態となる。このとき、トランジスタM5の第2端子には、配線BLの電位が印加されることになるが、容量素子C3の第1端子(又はトランジスタM5のゲート)に保持されている電位に応じて、トランジスタM5の第2端子の電位、及び配線BLの電位が変化する。ここで、配線BLの電位を読み出すことによって、容量素子C3の第1端子(又はトランジスタM5のゲート)に保持されている電位を読み出すことができる。つまり、容量素子C3の第1端子(又はトランジスタM5のゲート)に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
また、先の実施の形態で述べた半導体装置が有するメモリセルは、メモリセル1480に限定されない。状況によって、場合によって、または、必要に応じて、回路の取捨、回路の接続の変更などをすることができる。例えば、図9(B)に示すメモリセル1420のトランジスタM1、及び図10(B)に示すメモリセル1450のトランジスタM2のように、メモリセル1480は、トランジスタM4のバックゲートを、配線BGLでなく、配線WWLと電気的に接続する構成であってもよい(図示しない。)。このような構成にすることによって、トランジスタM4のバックゲートに、トランジスタM4のゲートと同じ電位を印加することができるため、トランジスタM4が導通状態のときにおいて、トランジスタM4に流れる電流を増加することができる。また、例えば、図9(C)に示すメモリセル1430のトランジスタM1、及び図10(C)に示すメモリセル1460のトランジスタM2のように、メモリセル1480は、トランジスタM4がバックゲートを有さない構成であってもよい(図示しない。)。このような構成にすることによって、トランジスタM4はバックゲートを有さない分、半導体装置の作製工程を短縮することができる。
<SRAMのメモリセル>
図11(B)にSRAM(Static Random Access Memory)の一例を示す。なお、図11(B)に示すメモリセル1490は、バックアップ可能なSRAMのメモリセルである。メモリセル1490は、トランジスタM7乃至トランジスタM10と、トランジスタMS1乃至トランジスタMS4と、容量素子C4と、容量素子C5と、有する。なお、トランジスタM7乃至トランジスタM10は、フロントゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。なお、トランジスタMS1、及びトランジスタMS2は、pチャネル型トランジスタであり、トランジスタMS3、及びトランジスタMS4は、nチャネル型トランジスタである。
トランジスタM7の第1端子は、配線BLと電気的に接続され、トランジスタM7の第2端子は、トランジスタMS1の第1端子と、トランジスタMS3の第1端子と、トランジスタMS2のゲートと、トランジスタMS4のゲートと、トランジスタM10の第1端子と、に電気的に接続されている。トランジスタM7のゲートは、配線WLと電気的に接続され、トランジスタM7のバックゲートは、配線BGL1と電気的に接続されている。トランジスタM8の第1端子は、配線BLBと電気的に接続され、トランジスタM8の第2端子は、トランジスタMS2の第1端子と、トランジスタMS4の第1端子と、トランジスタMS1のゲートと、トランジスタMS3のゲートと、トランジスタM9の第1端子と、に電気的に接続されている。トランジスタM8のゲートは、配線WLと電気的に接続され、トランジスタM8のバックゲートは、配線BGL2と電気的に接続されている。
トランジスタMS1の第2端子は、配線VDDと電気的に接続されている。トランジスタMS2の第2端子は、配線VDDと電気的に接続されている。トランジスタMS3の第2端子は、配線GNDと電気的に接続されている。トランジスタMS4の第2端子は、配線GNDと電気的に接続されている。
トランジスタM9の第2端子は、容量素子C4の第1端子と電気的に接続され、トランジスタM9のゲートは、配線BRLと電気的に接続され、トランジスタM9のバックゲートは、配線BGL3と電気的に接続されている。トランジスタM10の第2端子は、容量素子C5の第1端子と電気的に接続され、トランジスタM10のゲートは、配線BRLと電気的に接続され、トランジスタM10のバックゲートは、配線BGL4と電気的に接続されている。
容量素子C4の第2端子は、配線GNDと電気的に接続され、容量素子C5の第2端子は、配線GNDと電気的に接続されている。
配線BL及び配線BLBは、ビット線として機能し、配線WLは、ワード線として機能し、配線BRLは、トランジスタM9、及びトランジスタM10の導通状態、非導通状態を制御する配線である。
配線BGL1乃至配線BGL4は、それぞれトランジスタM7乃至トランジスタM10のバックゲートに電位を印加するための配線として機能する。配線BGL1乃至配線BGL4に任意の電位を印加することによって、それぞれトランジスタM7乃至トランジスタM10のしきい値電圧を増減することができる。
配線VDDは、高レベル電位を与える配線であり、配線GNDは、低レベル電位を与える配線である。
データの書き込みは、配線WLに高レベル電位を印加し、かつ配線BRLに高レベル電位を印加することによって行われる。具体的には、トランジスタM10が導通状態のときに、配線BLに記録する情報に対応する電位を印加し、トランジスタM10の第2端子側に該電位を書き込む。
ところで、メモリセル1490は、トランジスタMS1乃至トランジスタMS2によってインバータループを構成しているので、トランジスタM8の第2端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタM8が導通状態であるため、配線BLBには、配線BLに印加されている電位、すなわち配線BLに入力されている信号の反転信号が出力される。また、トランジスタM9、及びトランジスタM10が導通状態であるため、トランジスタM7の第2端子の電位、及びトランジスタM8の第2端子の電位は、それぞれ容量素子C5の第1端子、及び容量素子C4の第1端子に保持される。その後、配線WLに低レベル電位を印加し、かつ配線BRLに低レベル電位を印加し、トランジスタM7乃至トランジスタM10を非導通状態にすることによって、容量素子C4の第1端子、及び容量素子C5の第1端子を保持する。
データの読み出しは、あらかじめ配線BL及び配線BLBを所定の電位にプリチャージした後に、配線WLに高レベル電位を印加し、配線BRLに高レベル電位を印加することによって、容量素子C4の第1端子の電位が、メモリセル1490のインバータループによってリフレッシュされ、配線BLBに出力される。また、容量素子C5の第1端子の電位が、メモリセル1490のインバータループによってリフレッシュされ、配線BLに出力される。配線BL及び配線BLBでは、それぞれプリチャージされた電位から容量素子C5の第1端子の電位、及び容量素子C4の第1端子の電位に変動するため、配線BL又は配線BLBの電位から、メモリセルに保持された電位を読み出すことができる。
なお、本実施の形態で説明したトランジスタM1乃至トランジスタM10のチャネル形成領域には、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、またはスズ)、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタM1乃至トランジスタM10としてOSトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましく、実施の形態5で説明するCAC−OSであることが更に好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したOSトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタM1乃至トランジスタM10としてOSトランジスタを用いることによって、トランジスタM1乃至トランジスタM10のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタM1乃至トランジスタM10によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。
なお、本実施の形態で説明したトランジスタM3、トランジスタM5、トランジスタM6、トランジスタMS1乃至トランジスタMS4のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、LTPS(Low Temperature Poly−Silicon)であることが好ましい(以後、Siトランジスタと呼称する。)。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタ、又はインバータが有するトランジスタとして、Siトランジスタを適用するのは好適といえる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、先の実施の形態で説明した、メモリセル(DRAM、2トランジスタ1容量素子のゲインセル型のメモリセル、3トランジスタ1容量素子のゲインセル型のメモリセル)において、多値のデータを扱う場合について、説明する。1つのメモリセルにおいて、2値ではなく、3値以上のデータの状態を保持できるようにすることで、該メモリセルの記憶容量を増やすことができる。
図12は、多値のデータを扱うことができるメモリセルのしきい値電圧分布の一例を示した模式図である。
図12は、一例として、該メモリセルが8のデータ状態(「論理状態」とも呼ぶ。)を有する場合を示している。8のデータ状態をしきい値電圧(図では、threshold voltageと記載している。また、本実施の形態では、しきい値と呼称する。)レベルが低いものから順にデータ状態A1−A8と呼ぶこととする。データ状態A1−A8には、それぞれ、3ビットのデータ”000”、”001”、”010”、”011”、”100”、”101”、”110”、”111”が割り当てられているとする。
なお、作製完了時に発生する該メモリセル同士の差異、該メモリセルが有する回路の寄生容量などが起因となって、8のデータ状態のそれぞれのしきい値は分布幅を有する場合がある。図12では、縦軸にメモリセルの個数(number of cells)を示し、8のデータ状態のそれぞれが有するしきい値の分布幅を図示している。
該メモリセルを有する記憶装置には、該メモリセルの8のデータ状態を区別するため8つの電圧Va1−Va8が設定される。電圧Va1−Va8は、隣接するデータ状態を識別するためのしきい値レベルの境界値であり、該メモリセルからデータを読み出すための読み出し電圧にも用いられる。
別の実施の形態で説明したメモリセルにおいて、上述したように、多値のデータの取り扱えるようにすることで、該メモリセルを有する記憶装置が保持できる記憶容量を大きくすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、上記実施の形態に記載の半導体装置の一形態を、図13および図14を用いて説明する。なお、本明細書で説明する半導体装置100としては、例えば、半導体装置10、半導体装置10Aを指すことができる。また、半導体装置100としては、例えば、半導体装置10に含まれる、デジタルアナログ変換回路11、書き込み回路12、ロードライバ13、メモリセルアレイ14、読み出し回路15、アナログデジタル変換回路16、電源ユニット17などを指すことができる。また、半導体装置100としては、例えば、制御部20、又は制御部20Aに含まれるグレイコード変換回路21、ECCエンコーダ回路22、グレイコード変換回路23、ECCデコーダ回路24、グレイコード逆変換回路25、グレイコード逆変換回路26などを指すことができる。
<半導体装置100の断面構造>
図13は半導体装置100の一例を示す断面模式図である。半導体装置100は、トランジスタ300と、トランジスタ200、および容量素子140を有する。トランジスタ200はトランジスタ300の上方に設けられ、容量素子140はトランジスタ300、およびトランジスタ200の上方に設けられている。
トランジスタ200はチャネル形成領域に酸化物半導体を有するOSトランジスタである。OSトランジスタは微細化しても歩留まり良く形成できるので、トランジスタ200の微細化を図ることができる。このようなトランジスタを半導体装置に用いることで、半導体装置の微細化または高集積化を図ることができる。OSトランジスタは、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
トランジスタ300は、基板311上に設けられ、導電体316、絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。
トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域314a、および低抵抗領域314bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。
低抵抗領域314a、および低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。
ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
図13に示すトランジスタ300はチャネルが形成される半導体領域313(基板311の一部)が凸形状を有する。また、半導体領域313の側面および上面を、絶縁体315を介して、導電体316が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いてもよい。このようなトランジスタ300は半導体基板の凸部を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図13に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。
絶縁体320、絶縁体322、絶縁体324、および絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体322は、その下方に設けられるトランジスタ300などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体324には、基板311、またはトランジスタ300などから、トランジスタ200が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)などを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、膜の表面温度が50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×1015atoms/cm2以下、好ましくは5×1015atoms/cm2以下であればよい。
なお、絶縁体326は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体326の比誘電率は、絶縁体324の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線(導電体328、および導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。各プラグ、および配線の材料としては、例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図13において、絶縁体350、絶縁体352、絶縁体354、絶縁体360、絶縁体362、絶縁体364、絶縁体370、絶縁体372、絶縁体374、絶縁体380、絶縁体382および絶縁体384が順に積層して設けられている。また、これら絶縁体には、導電体356、導電体366、導電体376および導電体386が形成されている。これら導電体は、プラグ、または配線としての機能を有する。なおこれら導電体は、導電体328、および導電体330と同様の材料を用いて設けることができる。
なお、絶縁体350、絶縁体360、絶縁体370および絶縁体380は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356、導電体366、導電体376および導電体386は、水素に対するバリア性を有する導電体を含むことが好ましい。例えば、絶縁体350と導電体356に着目した場合、絶縁体350が有する開口部に導電体356が形成されることで、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。他の絶縁体と導電体についても同じことが言える。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができる。
絶縁体384上には絶縁体214および絶縁体216が積層して設けられている。絶縁体214および絶縁体216のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体214には、例えば、基板311またはトランジスタ300を設ける領域などから、トランジスタ200を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体324と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体214には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ200への混入を防止することができる。また、トランジスタ200を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ200に対する保護膜として用いることに適している。
また、例えば、絶縁体216には、絶縁体320と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体216として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体214および絶縁体216には、導電体218、及びトランジスタ200を構成する導電体(例えばバックゲートとして機能する電極)等が埋め込まれている。導電体218は、導電体328、および導電体330と同様の材料を用いて設けることができる。
導電体218は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ300とトランジスタ200とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
絶縁体216の上方には、トランジスタ200が設けられている。なお、トランジスタ200としては、OSトランジスタを用いればよい。トランジスタ200の詳細は後述する実施の形態5で説明を行う。
トランジスタ200の上方には、絶縁体280を設ける。絶縁体280には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ200に酸化物半導体を用いる場合、トランジスタ200近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ200が有する酸化物半導体の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ200を覆う絶縁体280は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体280は、トランジスタ200の上部に形成される絶縁体225に接して設けられる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上500℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。
絶縁体280上に、絶縁体282を設ける構成にしてもよい。絶縁体282は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体282には、絶縁体214と同様の材料を用いることができる。例えば、絶縁体282には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。また、例えば、絶縁体282をスパッタリング法によって、酸素を含むプラズマを用いて成膜すると絶縁体282の下地層となる絶縁体280へ酸素を添加することができる。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ200への混入を防止することができる。また、トランジスタ200を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ200に対する保護膜として用いることに適している。
また、絶縁体282上には、絶縁体286が設けられている。絶縁体286は、絶縁体320と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体286として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、トランジスタ200の周辺には、絶縁体220、絶縁体222、絶縁体224、絶縁体225が設けられている。また、絶縁体220、絶縁体222、絶縁体224、絶縁体225については実施の形態5で詳述する。なお、絶縁体220、絶縁体222、絶縁体224、絶縁体225、絶縁体280、絶縁体282、および絶縁体286には、導電体246、および導電体248等が埋め込まれている。
導電体246、および導電体248は、導電体328、および導電体330と同様の材料を用いて設けることができる。
続いて、トランジスタ200の上方には、容量素子140が設けられている。容量素子140は、導電体110と、導電体120、および絶縁体130とを有する。
また、導電体246、および導電体248上に、導電体112を設けてもよい。なお、導電体112、および導電体110は、同時に形成することができる。
導電体112、および導電体110には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図13では、導電体112、および導電体110は単層構造を示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、導電体112、および導電体110上に、容量素子140の誘電体として、絶縁体130を設ける。絶縁体130は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体130には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子140は、絶縁体130を有することで、絶縁耐力が向上し、容量素子140の静電破壊を抑制することができる。
絶縁体130上に、導電体110と重畳するように、導電体120を設ける。なお、導電体120は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるCu(銅)やAl(アルミニウム)等を用いればよい。
導電体120、および絶縁体130上には、絶縁体150が設けられている。絶縁体150は、絶縁体320と同様の材料を用いて設けることができる。また、絶縁体150は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
また、絶縁体150には、導電体156が埋め込まれている。なお、導電体156は、導電体328、および導電体330と同様の材料を用いて設けることができる。
また、導電体156上に、導電体166を設けられている。また、導電体166、及び絶縁体150上に、絶縁体160が設けられている。また、絶縁体160は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上が構成例についての説明である。本構成を用いることで、OSトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、OSトランジスタを用いた半導体装置において、消費電力を低減することができる。または、OSトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
<半導体装置100の変形例>
また、本実施の形態の変形例の一例を、図14に示す。
図14は、図13のトランジスタ200をトランジスタ201に置き替えた場合の断面模式図である。トランジスタ200と同様、トランジスタ201はOSトランジスタである。なお、トランジスタ201の詳細は後述する実施の形態5で説明を行う。
図14のその他の構成例の詳細は、図13の記載を参酌すればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態5)
本実施の形態では、実施の形態4に示すトランジスタ200およびトランジスタ201の詳細について、図15乃至図18を用いて説明を行う。
<<トランジスタ200>>
まず、図13に示すトランジスタ200の詳細について説明を行う。
図15(A)は、トランジスタ200を有する半導体装置の上面図である。また、図15(B)は、図15(A)にA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図15(C)は、図15(A)にA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。図15(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図15(A)乃至(C)に示すように、トランジスタ200は、基板(図示せず)の上に配置された絶縁体220と、絶縁体220の上に配置された絶縁体222と、絶縁体222の上に配置された絶縁体224と、絶縁体224の上に配置された金属酸化物406aと、金属酸化物406aの上面の少なくとも一部に接して配置された金属酸化物406bと、金属酸化物406bの上に配置された絶縁体412と、絶縁体412の上に配置された導電体404aと、導電体404aの上に配置された導電体404bと、導電体404bの上に配置された絶縁体419と、絶縁体412、導電体404a、導電体404b、および絶縁体419の側面に接して配置された絶縁体418と、金属酸化物406bの上面に接し、かつ絶縁体418の側面に接して配置された絶縁体225と、を有する。ここで、図15(B)に示すように、絶縁体418の上面は、絶縁体419の上面と略一致することが好ましい。また、絶縁体225は、絶縁体419、導電体404、絶縁体418、および金属酸化物406を覆って設けられることが好ましい。
以下において、金属酸化物406aと金属酸化物406bをまとめて金属酸化物406と記載する。なお、トランジスタ200では、金属酸化物406aおよび金属酸化物406bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物406bのみを設ける構成にしてもよい。また、以下において、導電体404aと導電体404bをまとめて導電体404と記載する。なお、トランジスタ200では、導電体404aおよび導電体404bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体404bのみを設ける構成にしてもよい。
導電体440は、導電体440aと、導電体440bと、を有しており、絶縁体384の開口の内壁に接して導電体440aが形成され、さらに内側に導電体440bが形成されている。ここで、導電体440aおよび導電体440bの上面の高さと、絶縁体384の上面の高さは同程度にできる。なお、トランジスタ200では、導電体440aおよび導電体440bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体440bのみを設ける構成にしてもよい。
導電体310は、導電体310aと、導電体310bとを有しており、導電体310aは、絶縁体214および絶縁体216の開口の内壁に接して形成され、さらに内側に導電体310bが形成されている。よって、導電体310aは導電体440bに接する構成が好ましい。ここで、導電体310aおよび導電体310bの上面の高さと、絶縁体216の上面の高さは同程度にできる。なお、トランジスタ200では、導電体310aおよび導電体310bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体310bのみを設ける構成にしてもよい。
導電体404は、トップゲートとして機能でき、導電体310は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体440は、導電体404と同様にチャネル幅方向に延伸されており、導電体310、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートに電位を印加する配線として機能する導電体440の上に積層して、絶縁体214および絶縁体216に埋め込まれた導電体310を設けることにより、導電体440と導電体404の間に絶縁体214および絶縁体216などが設けられ、導電体440と導電体404の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体440と導電体404の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体440と導電体404の間の絶縁耐圧を高めることで、トランジスタ200の信頼性を向上させることができる。よって、絶縁体214および絶縁体216の膜厚を大きくすることが好ましい。なお、導電体440の延伸方向はこれに限られず、例えば、トランジスタ200のチャネル長方向に延伸されてもよい。
ここで、導電体310aおよび導電体440aは、水または水素などの不純物の透過を抑制する機能を有する(透過しにくい)導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体440および導電体310を通じて上層に拡散するのを抑制することができる。なお、導電体310aおよび導電体440aは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体310aおよび導電体440aが酸素の透過を抑制する機能を持つことにより、導電体310bおよび導電体440bが酸化して導電率が低下することを防ぐことができる。
また、導電体310bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体310bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体440bは、配線として機能するため、導電体310bより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体440bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体214は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体214は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体214として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体214より上層に拡散するのを抑制することができる。なお、絶縁体214は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体214は、酸素(例えば、酸素原子または酸素分子など)の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体224などに含まれる酸素が下方拡散するのを抑制することができる。
また、導電体440の上に導電体310を積層して設ける構成にすることにより、導電体440と導電体310の間に絶縁体214を設けることができる。ここで、導電体440bに銅など拡散しやすい金属を用いても、絶縁体214として窒化シリコンなどを設けることにより、当該金属が絶縁体214より上の層に拡散するのを防ぐことができる。
また、絶縁体222は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体222より下層から水素、水などの不純物が絶縁体222より上層に拡散するのを抑制することができる。さらに、絶縁体224などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体224中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体224の水素の脱離量は、昇温脱離ガス分析法(TDS(Thermal Desorption Spectroscopy))において、膜の表面温度が50℃から500℃の範囲において、水素分子に換算した脱離量が、絶縁体224の面積当たりに換算して、2×1015molecules/cm2以下、好ましくは1×1015molecules/cm2以下、より好ましくは5×1014molecules/cm2以下であればよい。また、絶縁体224は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体412は、第1のゲート絶縁膜として機能でき、絶縁体220、絶縁体222、および絶縁体224は、第2のゲート絶縁膜として機能できる。なお、トランジスタ200では、絶縁体220、絶縁体222、および絶縁体224を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体220、絶縁体222、および絶縁体224のうちいずれか2層を積層した構造にしてもよいし、いずれか1層を用いる構造にしてもよい。
金属酸化物406は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
金属酸化物406は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物406が、インジウム、元素Mおよび亜鉛を有するIn−M−Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
ここで、金属酸化物406aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、金属酸化物406bに用いる金属酸化物における、構成元素中の元素Mの原子数比より大きいことが好ましい。また、金属酸化物406aに用いる金属酸化物において、Inに対する元素Mの原子数比が、金属酸化物406bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、金属酸化物406bに用いる金属酸化物において、元素Mに対するInの原子数比が、金属酸化物406aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。
以上のような金属酸化物を金属酸化物406aとして用いて、金属酸化物406aの伝導帯下端のエネルギーが、金属酸化物406bの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物406aの電子親和力が、金属酸化物406bの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、金属酸化物406aおよび金属酸化物406bにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物406aと金属酸化物406bとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、金属酸化物406aと金属酸化物406bが、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物406bがIn−Ga−Zn酸化物の場合、金属酸化物406aとして、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は金属酸化物406bに形成されるナローギャップ部分となる。金属酸化物406aと金属酸化物406bとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、金属酸化物406は、領域426a、領域426b、および領域426cを有する。領域426aは、図15(B)に示すように、領域426bと領域426cに挟まれる。領域426bおよび領域426cは、絶縁体225の成膜により低抵抗化された領域であり、領域426aより導電性が高い領域となる。領域426bおよび領域426cは、絶縁体225の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物406bの絶縁体225と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
よって、領域426bおよび領域426cは、領域426aより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)などを用いて測定すればよい。ここで、領域426aの水素または窒素の濃度としては、金属酸化物406bの絶縁体412と重なる領域の中央近傍(例えば、金属酸化物406bの絶縁体412のチャネル長方向の両側面からの距離が概略等しい部分)の水素または窒素の濃度を測定すればよい。
なお、領域426bおよび領域426cは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域426bおよび領域426cは、上記元素の一つまたは複数を含む構成にすればよい。
また、金属酸化物406aは、領域426bおよび領域426cにおいて、元素Mに対するInの原子数比が、金属酸化物406bの元素Mに対するInの原子数比と同程度になることが好ましい。言い換えると、金属酸化物406aは、領域426bおよび領域426cにおける元素Mに対するInの原子数比が、領域426aにおける元素Mに対するInの原子数比より大きいことが好ましい。ここで、金属酸化物406は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵、抗化を図ることができる。このような構成にすることにより、トランジスタ200の作製工程において、金属酸化物406bの膜厚が薄くなり、金属酸化物406bの電気抵抗が大きくなった場合でも、領域426bおよび領域426cにおいて、金属酸化物406aが十分低抵抗化されており、金属酸化物406の領域426bおよび領域426cはソース領域およびドレイン領域として機能させることができる。
図15(B)に示す領域426a近傍の拡大図を、図16(A)に示す。図16(A)に示すように、領域426bおよび領域426cは、金属酸化物406の少なくとも絶縁体225と重なる領域に形成される。ここで、金属酸化物406bの領域426bおよび領域426cの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、金属酸化物406bの領域426aはチャネル形成領域として機能できる。
なお、図15(B)および図16(A)では、領域426a、領域426b、および領域426cが、金属酸化物406bおよび金属酸化物406aに形成されているが、これらの領域は少なくとも金属酸化物406bに形成されていればよい。また、図15(B)などでは、領域426aと領域426bの境界、および領域426aと領域426cの境界を金属酸化物406の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域426bおよび領域426cが金属酸化物406bの表面近傍では導電体404側に張り出し、金属酸化物406aの下面近傍では、絶縁体225側に後退する形状になる場合がある。
トランジスタ200では、図16(A)に示すように、領域426bおよび領域426cが、金属酸化物406の絶縁体225と接する領域と、絶縁体418、および絶縁体412の両端部近傍と重なる領域に形成される。このとき、領域426bおよび領域426cの導電体404と重なる部分は、所謂オーバーラップ領域(Lov領域ともいう)として機能する。Lov領域を有する構造とすることで、金属酸化物406のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。
ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図16(B)に示すように、領域426bおよび領域426cが、金属酸化物406の絶縁体225および絶縁体418と重なる領域に形成される構成にしてもよい。なお、図16(B)に示す構成を別言すると、導電体404のチャネル長方向の幅と、領域426aとの幅と、が概略一致している構成である。図16(B)に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図16(B)に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。
このように、領域426bおよび領域426cの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
絶縁体412は、金属酸化物406bの上面に接して配置されることが好ましい。絶縁体412は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体412を金属酸化物406bの上面に接して設けることにより、金属酸化物406bに効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体412中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体412の膜厚は、1nm以上20nm以下とするのが好ましく、例えば、1nm程度の膜厚にすればよい。
絶縁体412は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析(TDS分析)にて、100℃以上700℃以下または100℃以上500℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体412の面積当たりに換算して、1×1014molecules/cm2以上、好ましくは2×1014molecules/cm2以上、より好ましくは4×1014molecules/cm2以上であればよい。
絶縁体412、導電体404、および絶縁体419は、金属酸化物406bと重なる領域を有する。また、絶縁体412、導電体404a、導電体404b、および絶縁体419の側面は略一致することが好ましい。
導電体404aとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物406aまたは金属酸化物406bとして用いることができる金属酸化物を用いることができる。特に、In−Ga−Zn系酸化物のうち、導電性が高い、金属の原子数比が[In]:[Ga]:[Zn]=4:2:3から4.1、およびその近傍値のものを用いることが好ましい。このような導電体404aを設けることで、導電体404bへの酸素の透過を抑制し、酸化によって導電体404bの電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体412に酸素を添加し、金属酸化物406bに酸素を供給することが可能となる。これにより、金属酸化物406の領域426aの酸素欠損を低減することができる。
導電体404bは、例えばタングステンなどの金属を用いることができる。また、導電体404bとしては、導電体404aに窒素などの不純物を添加して導電体404aの導電性を向上できる導電体を用いてもよい。例えば導電体404bは、窒化チタンなどを用いることが好ましい。また、導電体404bを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
ここで、ゲート電極の機能を有する導電体404が、絶縁体412を介して、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体404の電界によって、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体404の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。そのため、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、導通時の電流(オン電流)を大きくすることができる。また、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面が、導電体404の電界によって取り囲まれていることから、非導通時のリーク電流(オフ電流)を小さくすることができる。
絶縁体419は、導電体404bの上に配置されることが好ましい。また、絶縁体419、導電体404a、導電体404b、および絶縁体412の側面は略一致することが好ましい。絶縁体419は、原子層堆積(ALD:Atomic Layer Deposition)法を用いて成膜することが好ましい。これにより、絶縁体419の膜厚を1nm以上20nm以下程度、好ましくは5nm以上10nm以下程度で成膜することができる。ここで、絶縁体419は、絶縁体418と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
このような絶縁体419を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体419と絶縁体418で導電体404の上面と側面を覆うことができる。これにより、導電体404を介して、水または水素などの不純物が金属酸化物406に混入することを防ぐことができる。このように、絶縁体418と絶縁体419はゲートを保護するゲートキャップとしての機能を有する。
絶縁体418は、絶縁体412、導電体404、および絶縁体419の側面に接して設けられる。また、絶縁体418の上面は、絶縁体419の上面に略一致することが好ましい。絶縁体418は、ALD法を用いて成膜することが好ましい。これにより、絶縁体418の膜厚を1nm以上20nm以下程度、好ましくは1nm以上3nm以下程度、例えば1nmで成膜することができる。
上記の通り、金属酸化物406の領域426bおよび領域426cは、絶縁体225の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が10nm乃至30nm程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体418を形成することにより、金属酸化物406の絶縁体225と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ALD法を用いて、絶縁体418を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。
ここで、絶縁体418は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体412中の酸素が外部に拡散することを防ぐことができる。また、絶縁体412の端部などから金属酸化物406に水素、水などの不純物が浸入するのを抑制することができる。
絶縁体418は、ALD法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体412、導電体404、および絶縁体419の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体404の上に、絶縁体419を設けておくことで、当該異方性エッチングで絶縁体419が一部除去されても、絶縁体418の絶縁体412および導電体404に接する部分を十分残存させることができる。
ここで、絶縁体225は、絶縁体419、絶縁体418、金属酸化物406および絶縁体224を覆って設けられる。ここで、絶縁体225は、絶縁体419および絶縁体418の上面に接し、かつ絶縁体418の側面に接して設けられる。絶縁体225は、上述の通り、水素または窒素などの不純物を金属酸化物406に添加して、領域426bおよび領域426cを形成する。このため、絶縁体225は、水素および窒素の少なくとも一方を有することが好ましい。
また、絶縁体225は、金属酸化物406bの上面に加えて、金属酸化物406bの側面および金属酸化物406aの側面に接して設けられることが好ましい。これにより、領域426bおよび領域426cにおいて、金属酸化物406bの側面および金属酸化物406aの側面まで低抵抗化することができる。
また、絶縁体225は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体225として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体225を形成することで、絶縁体225を透過して酸素が浸入し、領域426bおよび領域426cの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体225を透過して水または水素などの不純物が浸入し、領域426bおよび領域426cが過剰に領域426a側に拡張するのを防ぐことができる。
絶縁体225の上に絶縁体280を設けることが好ましい。絶縁体280は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体280および絶縁体225に形成された開口に導電体450aおよび導電体451aと、導電体450bおよび導電体451bと、が配置される。導電体450aおよび導電体451aと、導電体450bおよび導電体451bと、は、導電体404を挟んで対向して設けられることが好ましい。
ここで、絶縁体280および絶縁体225の開口の内壁に接して導電体450aが形成され、さらに内側に導電体451aが形成されている。当該開口の底部の少なくとも一部には金属酸化物406の領域426bが位置しており、導電体450aは領域426bと接する。同様に、絶縁体280および絶縁体225の開口の内壁に接して導電体450bが形成され、さらに内側に導電体451bが形成されている。当該開口の底部の少なくとも一部には金属酸化物406の領域426cが位置しており、導電体450bは領域426cと接する。
導電体450aおよび導電体451aはソース電極およびドレイン電極の一方として機能し、導電体450bおよび導電体451bはソース電極およびドレイン電極の他方として機能する。
導電体450aおよび導電体450bは、導電体310aなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体280より上層から水素、水などの不純物が導電体451aおよび導電体451bを通じて金属酸化物406に混入するのを抑制することができる。
また、導電体451aおよび導電体451bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体451aおよび導電体451bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
次に、トランジスタ200の構成材料について説明する。
<基板>
トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、トランジスタ200を形成する基板としては、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、トランジスタ200を形成する基板としては、金属の窒化物を有する基板、金属の酸化物を有する基板などがあり、さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、トランジスタ200を形成する基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、可とう性基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、可とう性基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよく、または、元の形状に戻らない性質を有してもよい。可とう性、又は非可とう性を有する基板は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性を有する基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性を有する基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性を有する基板としては、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
<絶縁体>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体222、絶縁体214として、水素などの本純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体222および絶縁体214としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体222および絶縁体214は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。
絶縁体384、絶縁体216、絶縁体220、絶縁体224および絶縁体412としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体384、絶縁体216、絶縁体220、絶縁体224および絶縁体412としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
絶縁体220、絶縁体222、絶縁体224、および/または絶縁体412は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体220、絶縁体222、絶縁体224、および/または絶縁体412は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体220、絶縁体222、絶縁体224、および/または絶縁体412は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体224および絶縁体412において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物406と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物406に混入することを抑制することができる。また、例えば、絶縁体224および絶縁体412において、酸化シリコンまたは酸化窒化シリコンを金属酸化物406と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体384、絶縁体216、および絶縁体280は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体384、絶縁体216、および絶縁体280は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体384、絶縁体216、および絶縁体280は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁体418および絶縁体419としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体418および絶縁体419としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
<導電体>
導電体404a、導電体404b、導電体310a、導電体310b、導電体450a、導電体450b、導電体451aおよび導電体451bとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、導電体404a、導電体404b、導電体310a、導電体310b、導電体450a、導電体450b、導電体451aおよび導電体451bとしては、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記導電体、特に導電体404a、導電体310a、導電体450a、および導電体450bとしては、金属酸化物406に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよく、または、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、当該導電性材料としては、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いることができる。また、導電体404a、導電体310a、導電体450a、および導電体450bとしては、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよく、また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物406に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
また、導電体404a、導電体310a、導電体450a、および導電体450bとしては、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、導電体404a、導電体310a、導電体450a、および導電体450bとしては、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよく、また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
<金属酸化物406に適用可能な金属酸化物>
以下に、本発明に係る金属酸化物406について説明する。金属酸化物406として、酸化物半導体として機能する金属酸化物を用いることが好ましい。
金属酸化物406は、少なくともインジウムまたは亜鉛を含むことが好ましく、特にインジウムおよび亜鉛を含むことが好ましい。また、金属酸化物406は、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、金属酸化物406は、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、金属酸化物406が、インジウム、元素M及び亜鉛を有する場合を考える。
以下に、図17(A)、図17(B)、および図17(C)を用いて、金属酸化物406が有するインジウム、元素Mおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図17(A)、図17(B)、および図17(C)には、酸素の原子数比については記載しない。また、金属酸化物406が有するインジウム、元素M、および亜鉛の原子数比のそれぞれの項を[In]、[M]、および[Zn]とする。
図17(A)、図17(B)、および図17(C)において、破線は、[In]:[M]:[Zn]=(1+α):(1−α):1の原子数比(−1≦α≦1)となるライン、[In]:[M]:[Zn]=(1+α):(1−α):2の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):3の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):4の原子数比となるライン、および[In]:[M]:[Zn]=(1+α):(1−α):5の原子数比となるラインを表す。
また、一点鎖線は、[In]:[M]:[Zn]=5:1:βの原子数比(β≧0)となるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、および[In]:[M]:[Zn]=1:4:βの原子数比となるラインを表す。
また、図17(A)、図17(B)、および図17(C)に示す、[In]:[M]:[Zn]=0:2:1の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
また、金属酸化物中に複数の相が共存する場合がある(二相共存、三相共存など)。例えば、原子数比が[In]:[M]:[Zn]=0:2:1の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が[In]:[M]:[Zn]=1:0:0の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図17(A)に示す領域Aは、金属酸化物406が有する、インジウム、元素M、および亜鉛の原子数比の好ましい範囲の一例について示している。
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度(電子移動度)を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が[In]:[M]:[Zn]=0:1:0、およびその近傍値である場合(例えば図17(C)に示す領域C)は、絶縁性が高くなる。
例えば、金属酸化物406bに用いる金属酸化物は、キャリア移動度が高い、図17(A)の領域Aで示される原子数比を有することが好ましい。金属酸化物406bに用いる金属酸化物は、例えばIn:Ga:Zn=4:2:3から4.1、およびその近傍値程度になるようにすればよい。一方、金属酸化物406aに用いる金属酸化物は、絶縁性が比較的高い、図17(C)の領域Cで示される原子数比を有することが好ましい。金属酸化物406aに用いる金属酸化物は、例えばIn:Ga:Zn=1:3:4程度になるようにすればよい。
特に、図17(B)に示す領域Bでは、領域Aの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。
なお、領域Bは、[In]:[M]:[Zn]=4:2:3から4.1、およびその近傍値を含む。近傍値には、例えば、[In]:[M]:[Zn]=5:3:4が含まれる。また、領域Bは、[In]:[M]:[Zn]=5:1:6、およびその近傍値、および[In]:[M]:[Zn]=5:1:7、およびその近傍値を含む。
また、金属酸化物406として、In−M−Zn酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のIn−M−Zn酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。例えば、金属酸化物406に用いるスパッタリングターゲットの組成がIn:Ga:Zn=4:2:4.1[原子数比]の場合、成膜される金属酸化物の組成は、In:Ga:Zn=4:2:3[原子数比]の近傍となる場合がある。また、金属酸化物406に用いるスパッタリングターゲットの組成がIn:Ga:Zn=5:1:7[原子数比]の場合、成膜される金属酸化物の組成は、In:Ga:Zn=5:1:6[原子数比]の近傍となる場合がある。
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物406をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの[Zn]よりも、膜の[Zn]が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではない。
<金属酸化物の構成>
以下では、OSトランジスタに用いることができるCAC(Cloud−Aligned Composite)−OSの構成について説明する。
なお、本明細書等において、CACは機能、または材料の構成の一例を表し、後述するCAAC(c−axis aligned crystal)は結晶構造の一例を表す。
CAC−OSまたはCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OSまたはCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OSまたはCAC−metal oxideに付与することができる。CAC−OSまたはCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、CAC−OSまたはCAC−metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、CAC−OSまたはCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
また、CAC−OSまたはCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OSまたはCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OSまたはCAC−metal oxideをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、CAC−OSまたはCAC−metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
<金属酸化物の構造>
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、CAAC−OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
CAAC−OSは結晶性の高い酸化物半導体である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆または低密度領域を有する。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。
<金属酸化物を有するトランジスタ>
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。
なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、金属酸化物406bの領域426aにおけるキャリア密度の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物406bの領域426aにおけるキャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、金属酸化物406bの領域426a中の不純物濃度を低減することが有効である。また、金属酸化物406bの領域426a中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
<不純物>
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物406bの領域426aにおけるシリコンや炭素の濃度(SIMSにより得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物406bの領域426aにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる金属酸化物406bの領域426a中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、金属酸化物406bの領域426aに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物406bの領域426aにおいて、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物406bの領域426a中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、金属酸化物406bの領域426aに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物406bの領域426a中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。
金属酸化物406bの領域426a中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。
<<トランジスタ201>>
次に、図14に示すトランジスタ201の詳細について説明を行う。
図18(A)は、トランジスタ201の上面図である。また、図18(B)は、図18(A)にA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ201のチャネル長方向の断面図でもある。また、図18(C)は、図18(A)にA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ201のチャネル幅方向の断面図でもある。図18(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ201の構成要素のうち、トランジスタ200と共通のものについては、符号を同じくする。
図18(A)から(C)に示すように、トランジスタ201は、基板(図示せず)の上に配置された絶縁体224と、絶縁体224の上に配置された金属酸化物406aと、金属酸化物406aの上面の少なくとも一部に接して配置された金属酸化物406bと、金属酸化物406bの上面の少なくとも一部に接して配置された導電体452aおよび導電体452bと、金属酸化物406bの上面の少なくとも一部に接し且つ導電体452aおよび導電体452bの上に配置された金属酸化物406cと、金属酸化物406cの上に配置された絶縁体412と、絶縁体412の上に配置された導電体405aと、導電体405aの上に配置された導電体405bと、導電体405bの上に配置された絶縁体420と、を有する。
導電体405(導電体405aおよび導電体405b)は、トップゲートとして機能でき、導電体310は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体405aは、図15の導電体404aと同様の材料を用いて設けることができる。導電体405bは、図15の導電体404bと同様の材料を用いて設けることができる。
導電体452aはソース電極またはドレイン電極の一方としての機能を有し、導電体452bはソース電極またはドレイン電極の他方としての機能を有する。
導電体452a、452bは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、2層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
トランジスタ201において、チャネルは金属酸化物406bに形成されることが好ましい。そのため、金属酸化物406cは金属酸化物406bよりも絶縁性が比較的高い材料を用いることが好ましい。金属酸化物406cは、金属酸化物406aと同様の材料を用いればよい。
トランジスタ201は、金属酸化物406cを設けることで、トランジスタ201を埋め込みチャネル型のトランジスタとすることができる。また、導電体452aおよび導電体452bの端部の酸化を防ぐことができる。また、導電体405と導電体452a(または導電体405と導電体452b)との間のリーク電流を防ぐことができる。なお、金属酸化物406cは、場合によっては省略してもよい。
また、金属酸化物406bは、領域426dを有する。領域426dは、図18(B)に示すように、金属酸化物406bが、導電体452a、及び導電体452bと接する領域に位置する。領域426dは、導電体452a、及び導電体452bの成膜時によるダメージと、当該成膜雰囲気に含まれる窒素などの不純物が添加されることと、によって形成される場合がある。これによって、金属酸化物406bの領域426dにおいて、添加された不純物元素により酸素欠損が形成され、更に当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。なお、導電体452a、及び導電体452bの成膜条件次第では、領域426dは、金属酸化物406bの界面にのみ形成される場合がある。
絶縁体420は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体420として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
トランジスタ201は、絶縁体420を設けることで、導電体405が酸化することを防ぐことができる。また、水または水素などの不純物が、金属酸化物406へ侵入することを防ぐことができる。
トランジスタ201は、トランジスタ200と比べて、金属酸化物406bと電極(ソース電極またはドレイン電極)との接触面積を大きくすることができる。また、図15に示す領域426bおよび領域426cを作製する工程が不要になる。そのため、トランジスタ201は、トランジスタ200よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。
トランジスタ201のその他の構成要素の詳細は、トランジスタ200の記載を参照すればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態6)
本実施の形態では、上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例について、図19を用いて説明する。
図19(A)では上述の実施の形態で説明し半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態1に示すようなトランジスタで構成される半導体装置は、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図19(A)に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成(ステップSTP1)した後、基板の裏面を研削する(ステップSTP2)。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う(ステップSTP3)。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う(ステップSTP4)。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面(該基板の素子が形成されていない側の面)を裏面とする。
次いでリードフレームのリードとチップ上の電極とを、金属の細線(ワイヤー)で電気的に接続する、ワイヤーボンディングを行う(ステップSTP5)。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される(ステップSTP6)。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する(ステップSTP7)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理(マーキング)を施す(ステップSTP8)。そして最終的な検査工程(ステップSTP9)を経て電子部品が完成する(ステップSTP10)。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図19(B)に示す。図19(B)では、電子部品の一例として、QFP(Quad Flat Package)の斜視模式図を示している。図19(B)に示す電子部品4700は、リード4701及び回路部4703を示している。図19(B)に示す電子部品4700は、例えばプリント基板4702に実装される。このような電子部品4700が複数組み合わされて、それぞれがプリント基板4702上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板4704は、電子機器等の内部に設けられる。
なお、本発明の一態様は、上記の電子部品4700の形状に限定せず、ステップSTP1において作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップSTP2の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様である素子基板は、ステップSTP3のダイシング工程まで行った素子基板も含まれる。例えば、図19(C)に示す半導体ウェハ4800などが該素子基板に相当する。半導体ウェハ4800には、そのウェハ4801の上面に複数の回路部4802が形成されている。なお、ウェハ4801の上面において、回路部4802の無い部分は、スペーシング4803であり、ダイシング用の領域である。
ダイシングは、一点鎖線で示したスクライブラインSCL1及びスクライブラインSCL2(ダイシングライン、又は切断ラインと呼ぶ場合がある)に沿って行われる。なお、スペーシング4803は、ダイシング工程を容易に行うために、複数のスクライブラインSCL1が平行になるように設け、複数のスクライブラインSCL2が平行になるように設け、スクライブラインSCL1とスクライブラインSCL2が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図19(D)に示すようなチップ4800aを、半導体ウェハ4800から切り出すことができる。チップ4800aは、ウェハ4801aと、回路部4802と、スペーシング4803aと、を有する。なお、スペーシング4803aは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部4802の間のスペーシング4803の幅が、スクライブラインSCL1の切りしろと、又はスクライブラインSCL2の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図19(C)に図示した半導体ウェハ4800の形状に限定されない。例えば、図19(E)に示す矩形の形状の半導体ウェハ4810あってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態7)
本発明の一態様の記憶装置を備えることができるメモリカード(例えば、SDカード)、USB(Universal Serial Bus)メモリ、SSD(Solid State Drive)等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図20を用いて、説明する。
図20(A)はUSBメモリの模式図である。USBメモリ5100は、筐体5101、キャップ5102、USBコネクタ5103及び基板5104を有する。基板5104は、筐体5101に収納されている。基板5104には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板5104には、メモリチップ5105、コントローラチップ5106が取り付けられている。メモリチップ5105は、実施の形態1で説明したデジタルアナログ変換回路11、書き込み回路12、ロードライバ13、メモリセルアレイ14、読み出し回路15、アナログデジタル変換回路16などが組み込まれている。コントローラチップ5106は、具体的にはプロセッサ、ワークメモリ、ECC回路等が組み込まれている。なお、メモリチップ5105とコントローラチップ5106とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、デジタルアナログ変換回路11、書き込み回路12、ロードライバ13、メモリセルアレイ14、読み出し回路15、アナログデジタル変換回路16をメモリチップ5105でなく、コントローラチップ5106に組み込んだ構成としてもよい。USBコネクタ5103が外部装置と接続するためのインターフェースとして機能する。
図20(B)はSDカードの外観の模式図であり、図20(C)は、SDカードの内部構造の模式図である。SDカード5110は、筐体5111、コネクタ5112及び基板5113を有する。コネクタ5112が外部装置と接続するためのインターフェースとして機能する。基板5113は筐体5111に収納されている。基板5113には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板5113には、メモリチップ5114、コントローラチップ5115が取り付けられている。メモリチップ5114には、実施の形態1で説明したデジタルアナログ変換回路11、書き込み回路12、ロードライバ13、メモリセルアレイ14、読み出し回路15、アナログデジタル変換回路16などが組み込まれている。コントローラチップ5115には、プロセッサ、ワークメモリ、ECC回路等が組み込まれている。なお、メモリチップ5114とコントローラチップ5115とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、デジタルアナログ変換回路11、書き込み回路12、ロードライバ13、メモリセルアレイ14、読み出し回路15、アナログデジタル変換回路16をメモリチップ5114でなく、コントローラチップ5115に組み込んだ構成としてもよい。
基板5113の裏面側にもメモリチップ5114を設けることで、SDカード5110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板5113に設けてもよい。これによって、外部装置とSDカード5110との間で無線通信を行うことができ、メモリチップ5114のデータの読み出し、書き込みが可能となる。
図20(D)はSSDの外観の模式図であり、図20(E)は、SSDの内部構造の模式図である。SSD5150は、筐体5151、コネクタ5152及び基板5153を有する。コネクタ5152が外部装置と接続するためのインターフェースとして機能する。基板5153は筐体5151に収納されている。基板5153には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板5153には、メモリチップ5154、メモリチップ5155、コントローラチップ5156が取り付けられている。メモリチップ5154には、実施の形態1で説明したデジタルアナログ変換回路11、書き込み回路12、ロードライバ13、メモリセルアレイ14、読み出し回路15、アナログデジタル変換回路16などが組み込まれている。基板5153の裏面側にもメモリチップ5154を設けることで、SSD5150の容量を増やすことができる。メモリチップ5155にはワークメモリが組み込まれている。例えば、メモリチップ5155には、DRAMチップを用いればよい。コントローラチップ5156には、プロセッサ、ECC回路などが組み込まれている。なお、メモリチップ5154と、メモリチップ5155と、コントローラチップ5115と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ5156にも、ワークメモリとして機能するメモリを設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態8)
本実施の形態では、開示する記憶装置を適用することができる電子機器の一例について説明する。
<ノート型パーソナルコンピュータ>
図21(A)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様の記憶装置は、ノート型パーソナルコンピュータに備えることができる。
<スマートウォッチ>
図21(B)はウェアラブル端末の一種であるスマートウォッチであり、筐体5901、表示部5902、操作ボタン5903、操作子5904、バンド5905などを有する。本発明の一態様の記憶装置は、スマートウォッチに備えることができる。また、表示部5902に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5903にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部5902を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図21(B)に示したスマートウォッチでは、操作ボタン5903の数を2個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子5904は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子5904は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図21(B)に示したスマートウォッチでは、操作子5904を有する構成となっているが、これに限定せず、操作子5904を有さない構成であってもよい。
<ビデオカメラ>
図21(C)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様の記憶装置は、ビデオカメラに備えることができる。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としてもよい。
<携帯電話>
図21(D)は、情報端末の機能を有する携帯電話であり、筐体5501、表示部5502、マイク5503、スピーカ5504、操作ボタン5505を有する。本発明の一態様の記憶装置は、携帯電話に備えることができる。また、表示部5502に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5505に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部5502を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
また、図21(D)に示した携帯電話では、操作ボタン5505の数を2個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図21(D)に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
<テレビジョン装置>
図21(E)は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体9000、表示部9001、スピーカ9003、操作キー9005(電源スイッチ、または操作スイッチを含む)、接続端子9006、センサ9007(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの)などを有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、大画面、例えば、50インチ以上、または100インチ以上の表示部9001を組み込むことが可能である。
<移動体>
上述した記憶装置は、移動体である自動車の運転席周辺に適用することもできる。
例えば、図21(F)は、自動車の室内におけるフロントガラス周辺を表す図である。図21(F)では、ダッシュボードに取り付けられた表示パネル5701、表示パネル5702、表示パネル5703の他、ピラーに取り付けられた表示パネル5704を図示している。
表示パネル5701乃至表示パネル5703は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル5701乃至表示パネル5703は、照明装置として用いることも可能である。
表示パネル5704には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界(死角)を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル5704は、照明装置として用いることもできる。
本発明の一態様の記憶装置は、移動体に備えることができる。本発明の一態様の記憶装置は、例えば、表示パネル5701乃至表示パネル5704に画像を表示する際に用いられる、画像データを一時的に格納するフレームメモリや、移動体が有するシステムを駆動するプログラムを保存する記憶装置などに用いることができる。
また、図示していないが、図21(A)乃至(C)、(E)、(F)に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。
また、図示していないが、図21(A)、(B)、(D)乃至(F)に示した電子機器は、カメラを有する構成であってもよい。
また、図示していないが、図21(A)乃至(F)に示した電子機器は、筐体の内部にセンサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの)を有する構成であってもよい。特に、図21(D)に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き(鉛直方向に対して該携帯電話がどの向きに向いているか)を判断して、表示部5502の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。
また、図示していないが、図21(A)乃至(F)に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。
また、図21(A)乃至(F)に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図21(A)乃至(F)に示した電子機器のように平らな面を有する筐体だけでなく、曲面を有するような筐体の電子機器を実現することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
本実施例では、本発明の一態様の半導体装置に適用できるメモリセルアレイ、及びその周辺回路について説明する。なお、本実施例では、当該メモリセルアレイ、当該周辺回路を便宜上、記憶装置と呼称する。また、実際に、当該記憶装置の作製を行い、そのデータ保持特性について測定を行った結果についても説明する。
<記憶装置の回路構成>
図22は、当該メモリセルアレイに適用することができるメモリセルMCを示している。図22に示すメモリセルMCは、図10(D)に示したメモリセル1470を変形した構成であり、トランジスタM11はトランジスタM2に相当し、トランジスタM12はトランジスタM3に相当し、容量素子C11は容量素子C2に相当し、配線WBLは配線BLに相当する。メモリセルMCは、トランジスタM12と配線WBLとの間にスイッチング素子としてトランジスタM13が設けられている点などでメモリセル1470と相違する。ただし、トランジスタM11は、メモリセル1470のトランジスタM2と同様に、バックゲートを設けた構成としてもよい。また、図22に示すメモリセルMCは、図11(A)に示したメモリセル1480を変形した構成でもあり、トランジスタM11はトランジスタM4に相当し、トランジスタM12はトランジスタM5に相当し、トランジスタM13はトランジスタM6に相当し、容量素子C11は容量素子C3に相当する。メモリセルMCは、トランジスタM12の第2端子が容量素子C11の第2端子と、配線GNDと、に電気的に接続されていない点などでメモリセル1480と相違する。ただし、トランジスタM11は、メモリセル1480のトランジスタM2と同様に、バックゲートを設けた構成としてもよい。
メモリセルMCは、トランジスタM11乃至トランジスタM13と、容量素子C11と、を有する。トランジスタM11の第1端子は、トランジスタM12のゲートと、容量素子C11の第1端子と、に電気的に接続され、トランジスタM11の第2端子は、配線WBLと電気的に接続され、トランジスタM11のゲートは、配線WWLと電気的に接続されている。容量素子C11の第2端子は、配線CLと電気的に接続されている。トランジスタM12の第1端子は、配線RBLと電気的に接続され、トランジスタM12の第2端子は、トランジスタM13の第1端子と電気的に接続されている。トランジスタM13の第2端子は、配線WBLと電気的に接続され、トランジスタM13のゲートは、配線RWLと電気的に接続されている。
配線WWL、配線RWLのそれぞれは、メモリセル1480の説明の記載と同様に、書き込みワード線、読み出しワード線として機能する。また、配線WBLは、書き込みビット線として機能し、配線RBLは読み出しビット線として機能する。配線CLは、メモリセル1410、メモリセル1420、及びメモリセル1430の説明の記載と同様に、容量素子C11の第2端子に所定の電位を印加するための配線として機能する。なお、データの書き込み時、及び読み出し時において、配線CLには、低レベル電位(基準電位という場合がある。)を印加するのが好ましい。
データの書き込みは、配線WWLに高レベル電位を印加してトランジスタM11を導通状態にし、配線RWLに高レベル電位を印加してトランジスタM13を導通状態にし、書き込みデータに相当する電流を配線WBLから配線RBLに流したときの配線WBLの電位を容量素子C11の第1端子に書き込むことによって行われる。その後、配線WWLに低レベル電位を印加してトランジスタM11を非導通状態にすることによって、容量素子C11の第1端子の電位、及びトランジスタM12のゲートの電位を保持する。
データの読み出しは、配線WBLに所定の電位を印加して、配線RWLに高レベル電位を印加してトランジスタM13を導通状態にして、容量素子C11の第1端子に書き込まれた電位に応じた電流を配線WBLから配線RBLに流すことで行われる。配線RBLの電位は、当該電流に応じて変化する。このとき、配線RBLの電位を読み出すことによって、容量素子C11の第1端子(又はトランジスタM12のゲート)に保持されている電位を読み出すことができる。つまり、容量素子C11の第1端子(又はトランジスタM12のゲート)に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
特に、トランジスタM11は、活性層をCAAC−OSであるIn−Ga−Zn酸化物(以後、CAAC−IGZOと記載する。)としたトランジスタを用いる。CAAC−IGZOを活性層に用いたトランジスタは、非常に小さいオフ電流特性を示すことが知られている。例えば、当該トランジスタのオフ電流は、チャネル幅1μmあたり100zA以下(z:ゼプト、10−21)、1zA以下、又は10yA以下(y:ヨクト、10−24)とすることができる。そのため、当該トランジスタをトランジスタM11に用いることで、容量素子C11の第1端子に保持したデータに対する、電流のリークによる損失を防ぐことができる。つまり、メモリセルMCに書き込んだデータを長時間保持することができる。
また、トランジスタM12、トランジスタM13は、後述するトランジスタM21乃至トランジスタM23も含めて、活性層をシリコンとしたトランジスタを用いる。活性層をシリコンとしたトランジスタは、高いオン電流特性を示すため、信号変換回路や増幅回路などを構成するトランジスタとして適している。当該シリコンとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどを用いることができる。
本実施例の記憶装置は、単結晶シリコンの半導体基板に上述のトランジスタを形成し、その上方に、絶縁膜などを介して、トランジスタM11を形成して、構成されている。
次に、メモリセルMCを適用したメモリセルアレイMAと、その周辺の回路と、の構成を図23に示す。
メモリセルアレイMAは、マトリクス状に配置されたメモリセルMCを有する。なお、図23では、m行n列、m行n+1列、m+1行n列、及びm+1行n+1列(ここでのm、nのそれぞれは1以上の整数である。)のアドレスに配置されているメモリセルMCを図示している。また、m行n列のアドレスに配置されているメモリセルの符号をMC[m,n]と記載しており、同様に、m行n+1列、m+1行n列、及びm+1行n+1列のアドレスに配置されているメモリセルの符号は、それぞれMC[m,n+1]、MC[m+1,n]、及びMC[m+1,n+1]と記載している。なお、本実施例では、メモリセルアレイMAが有する一又は複数のメモリセルを、アドレスの表記を省略して、まとめてメモリセルMCと記載する場合がある。
配線WWL[m]及び配線WWL[m+1]は、それぞれm行目及びm+1行目に位置するメモリセルMCに電気的に接続されている配線であり、図22における配線WWLの機能を有する。配線RWL[m]及び配線RWL[m+1]は、それぞれm行目及びm+1行目に位置するメモリセルMCに電気的に接続されている配線であり、図22における配線RWLの機能を有する。配線WBL[n]及び配線WBL[n+1]は、それぞれn行目及びn+1行目に位置するメモリセルMCに電気的に接続されている配線であり、図22における配線WBLの機能を有する。配線RBL[n]及び配線RBL[n+1]は、それぞれn行目及びn+1行目に位置するメモリセルMCに電気的に接続されている配線であり、図22における配線RBLの機能を有する。なお、本実施例では、メモリセルアレイMAが有する一又は複数の配線に対して、アドレスの表記を省略して記載する場合がある。例えば、配線WBL[n]、配線WBL[n+1]をまとめて配線WBLと記載する場合があり、また、配線WWL[m]、配線WWL[m+1]をまとめて配線WWLと記載する場合がある。
メモリセルアレイMAの周辺回路として、図23では、回路CD、回路RD、回路RS、及び読み出し回路ROCを図示している。
回路CDは、コラムドライバ回路と、書き込み選択回路と、を有し、回路CDは、配線WBLと、配線RBLと、に電気的に接続されている。回路CDは、外部から8ビットの書き込み用データを信号IN[7:0]として受信する機能と、データが書き込まれるメモリセルMCが含まれる列の配線WBLを選択して当該データに応じた書き込み電圧を印加する機能と、データが読み出されるメモリセルMCが含まれる列の配線WBLを選択して所定の電位を印加する機能と、を有する。
回路RDは、配線WWLと、配線RWLと、に電気的に接続されている。回路RDは、データが書き込まれるメモリセルMCが含まれる行の配線WWLを選択して、配線WWLに所定の電位を印加する機能と、データが読み出されるメモリセルMCが含まれる行の配線RWLを選択して、配線RWLに所定の電位を印加する機能と、を有する。
回路RSは、配線RBLと、配線SRLと、に電気的に接続されている。回路RSは、データが読み出されるメモリセルMCが含まれる列の配線RBLを選択して、配線SRLと、電気的に接続する機能を有する。
読み出し回路ROCは、トランジスタM21乃至トランジスタM23と、オペアンプOPと、を有する。
トランジスタM21の第1端子は、配線SRLと、トランジスタM23のゲートと、に電気的に接続され、トランジスタM21の第2端子は、配線VSSと電気的に接続され、トランジスタM21のゲートは、配線Vb1と電気的に接続されている。
配線VSSは、低レベル電位を与える配線であり、配線Vb1は、トランジスタM21のしきい値電圧よりも高い電圧を与える配線である。
ここで、トランジスタM12とトランジスタM21に着目する。図23より、トランジスタM12とトランジスタM21と、の接続構成によって、ソースフォロワ回路SF1が構成されている。ここで、メモリセルMC[m+1,n]からデータを読み出すとき、配線WBL[n]に高レベル電位(例えば、後述する配線VDDが与える電位)を印加し、配線RWL[m+1]に所定の電位を印加してトランジスタM13をオン状態にすることで、ソースフォロワ回路SF1によって、トランジスタM12のゲートに入力されている電位(容量素子C11に保持されている電位)とほぼ同じ電位をトランジスタM23のゲートに与えることができる。
トランジスタM22の第1端子は、トランジスタM23の第1端子と、オペアンプOPの非反転入力端子と、に電気的に接続され、トランジスタM22の第2端子は、配線VDDと電気的に接続され、トランジスタM22のゲートは配線Vb2と電気的に接続されている。トランジスタM23の第2端子は、配線VSSと電気的に接続されている。
配線VDDは、配線VSSが与える低レベル電位よりも高い、高レベル電位を与える配線であり、配線Vb2は、トランジスタM22のしきい値電圧よりも低い電圧を与える配線である。
トランジスタM22と、トランジスタM23と、は、上記の接続によって、ソースフォロワ回路SF2を構成する。したがって、オペアンプOPの非反転入力端子には、トランジスタM23のゲートに入力された電位とほぼ同じ電位が入力される。
オペアンプOPの反転入力端子は、オペアンプOPの出力端子と電気的に接続されている。つまり、オペアンプOPは、ボルテージフォロワの接続構成となっている。また、本実施例の記憶装置の詳細な仕様については後述するが、オペアンプOPから出力される信号OUT[7:0]は、8個のメモリセルMCから読み出された8個のデータに相当するものとする。
なお、配線Vb1と、配線Vb2と、のそれぞれが与える電位を調節することによって、読み出し電圧と書き込み電圧との間の誤差を小さくすることができる。
<記憶装置の作製>
上述した記憶装置の回路構成を、実際に半導体基板上に形成し、メモリダイとして試作した。図24は、当該メモリダイの上面を撮影した画像である。
また、当該メモリダイの仕様を、下表に示す。なお、下表のTechnology Sizeの項目のCMOSは、トランジスタM12、トランジスタM13、トランジスタM21乃至トランジスタM23を示し、OSFETは、トランジスタM11を示している。また、Densityの項目は、メモリセルアレイMAは、2行8列のマトリクス状に配置された回路を有し、1つの当該回路には、1度に並列にアクセスできるメモリセルが8個含まれていることを示している。
<各種測定及び結果>
図23に示した記憶装置を有するメモリダイにおいて、1つのメモリセルMCを選び、そのメモリセルMCに対して16種類の電圧を書き込んで、それぞれの書き込み電圧に対する読み出し電圧を測定した。そして、同様の測定を、別の15つのメモリセルMCに対して行い、各種類の電圧に対して、16つのメモリセルMCから読み出された電圧の平均と標準偏差σを取得した。
その結果を図25に示す。図25は、16種類の書き込み電圧(図ではdata1乃至data16)に対して、読み出し電圧の平均(Mean Read Voltage)を横軸に示し、標準偏差を縦軸に示したグラフを示している。
次に、この結果から、レベル数を算出した。レベル数は、第1の書き込み電圧に対する読み出し電圧の平均と、第2の書き込み電圧に対する読み出し電圧の平均との差を、第1の書き込み電圧に対する読み出し電圧の標準偏差σの6倍(−3σから3σまでの幅に相当する。)で割り、これを全ての読み出し電圧の平均の各間隔に対して行って得られる値を足し合わせることで求められる。図25の結果より、レベル数は、68.2と算出され、これは、64=26よりも大きい値となった。つまり、今回作製した記憶装置は、−3σから3σまでの精度で1つのメモリセルMCに対して6ビットのデータを書き込むことが可能であることが示された。
次に、作製した記憶装置のデータ保持特性の測定を行った。具体的には、記憶装置のメモリセルアレイMAに含まれるメモリセルMCに対して、上述の測定で用いた16種類の書き込み電圧を書き込み、それぞれの読み出し電圧の室温における時間変動を測定した(図26(A))。図26(A)に示すグラフは、保持時間(Retension Time)に対する読み出し電圧(Read Voltage)の変動量を示しており、このグラフからメモリセルMCに書き込まれた16種類の電圧が、およそ3時間、変動せずに保持し続けていることが分かる。
また、図26(B)のグラフは、初期の読み出し電圧(Initial Read Voltage)に対して、3時間後の電圧の変動量を示している。図26(B)のグラフより、読み出し電圧の変動量(Variation)は、−0.01Vから0.05Vまでの範囲となっており、3時間後でも正確にデータを保持していることが確認できる。
図23に図示した回路構成において、書き込みトランジスタとして活性層にCAAC−IGZOを有するトランジスタを適用することによって、1セルあたり6ビットのデータを扱うことができ、かつ長時間当該データの保持が可能な記憶装置を構成することができる。
なお、本実施例は、本明細書に示す実施の形態と適宜組み合わせることができる。
(本明細書等の記載に関する付記)
本明細書に記載の実施の形態、及び実施例における各構成の説明について、以下に付記する。
<実施の形態、実施例で述べた本発明の一態様に関する付記>
各実施の形態、及び実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態、又は実施例の中で述べる内容(一部の内容でもよい)は、その実施の形態、又は実施例で述べる別の内容(一部の内容でもよい)と、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態、又は実施例の中で述べる内容とは、各々の実施の形態、又は実施例において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態、又は実施例において述べる図(一部でもよい)は、その図の別の部分、その実施の形態、又はその実施例において述べる別の図(一部でもよい)と、一つ若しくは複数の別の実施の形態、又は別の実施例において述べる図(一部でもよい)との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
<序数詞に関する付記>
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態(又は実施例)の一において「第1」に言及された構成要素が、他の実施の形態(又は実施例)、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態(又は実施例)の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
<図面を説明する記載に関する付記>
実施の形態(又は実施例)について図面を参照しながら説明している。但し、実施の形態(又は実施例)は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態(又は実施例)の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成(又は実施例の構成)において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
<言い換え可能な記載に関する付記>
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが2つ以上のゲートを有するとき(この構成をデュアルゲート構造という場合がある)、それらのゲートを第1ゲート、第2ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる3つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する2つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
<語句の定義に関する付記>
以下では、上記実施の形態中、及び実施例で言及した語句の定義について説明する。
<<半導体の不純物について>>
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にDOS(Density of States)が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば、水素(水にも含まれる)、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
<<トランジスタについて>>
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有する。ゲート−ソース間にしきい値電圧を超える電圧を与えることによって、チャネル形成領域にチャネルが形成され、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
<<スイッチについて>>
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性(導電型)は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス(DMD)のように、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
<<接続について>>
本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するX、Yなどは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。又は、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
<<平行、垂直について>>
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。