WO2018229590A1

WO2018229590A1 - 半導体装置、半導体ウェハ、電子機器、及び動作方法

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Publication number: WO2018229590A1
Application number: PCT/IB2018/053962
Authority: WO
Inventors: 米田誠一; 池田隆之
Original assignee: 株式会社半導体エネルギー研究所
Priority date: 2017-06-16
Filing date: 2018-06-04
Publication date: 2018-12-20
Also published as: JPWO2018229590A1; JP7128183B2; US11157360B2; US20200142773A1

Abstract

要約書多値データに対してエラー検出及び訂正を行う半導体装置を提供する。第１グレイコード変換回路、第２グレイコード変換回路、グレイコード逆変換回路、ＥＣＣエンコーダ回路、ＥＣＣデコーダ回路、及び記憶部を有する半導体装置である。入力データを半導体装置に保持するとき、第１グレイコード変換回路は入力データをグレイコード形式のデータに変換して、ＥＣＣエンコーダ回路は当該データに応じて検査データを生成する。記憶部は入力データと検査データを保持する。保持した入力データを半導体装置から出力するとき、第２グレイコード変換回路は記憶部から読み出した入力データをグレイコード形式のデータに変換して、ＥＣＣデコーダ回路は当該データと記憶部から読み出した検査データに対してエラー検出及び訂正を行う。その後、グレイコード逆変換回路は訂正したデータを入力データと同じ形式に変換する。

Description

半導体装置、半導体ウェハ、電子機器、及び動作方法

　本発明の一態様は、半導体装置、半導体ウェハ、電子機器、及び動作方法に関する。

　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、またはそれらのシステムを一例として挙げることができる。

　近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどの様々な電子機器に、セントラルプロセシングユニット（ＣＰＵ）や記憶装置、センサなどの電子部品、が用いられており、当該電子部品は、微細化、及び低消費電力など様々な面で改良が進んでいる。

　特に、近年、上述した電子機器などにおいて扱われているデータ量は増加する傾向にあり、大きい記憶容量を有する記憶装置が求められている。特許文献１及び特許文献２では、多値のデータの書き込み、読み出しを可能にした半導体装置が開示されている。また、大きい記憶容量を有する記憶装置を実現するには、記憶装置が有する回路を微細化する技術が求められている。

　また、扱われるデータ量が大きい場合、記憶装置からのデータの読み出し時において、書き込まれたデータと異なるデータが読み出されるエラーが多く発生する場合がある。特許文献３では、扱われるデータ量が大きい場合での、エラーチェック及びエラー訂正を行うメモリシステムが開示されている。

特開２０１２−２５６４００号公報特開２０１４−１９９７０７号公報特開２０１６−２２４９３２号公報

　記憶装置から読み出されたデータに対して、ＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋｉｎｇ　ａｎｄ　Ｃｏｒｒｅｃｔｉｏｎ）処理を行うことで、当該データに誤りが有るか否かの判定が行われ、誤りが有った場合に当該データに対して訂正が行われる。

　ＥＣＣの一として、例えば、ＳＥＣＤＥＤ（Ｓｉｎｇｌｅ−ｂｉｔ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ　Ｄｏｕｂｌｅ−ｂｉｔ　Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ）が挙げられる。ＳＥＣＤＥＤを用いることにより、処理の対象となるデータが１ビットのみのエラーを有する場合、当該データに対してエラー検出、及びエラー訂正を行うことができる。しかし、処理の対象となるデータが２ビットのみのエラーを有する場合、当該データに対してエラー検出は可能だが、エラー訂正を行うことができない。多くのビットを有するデータに対してエラー検出、及びエラー訂正を行いたい場合、多くのチェックディジットが必要となる。

　ところで、１つのメモリセルに多値データを保持することができる記憶装置の場合、当該メモリセルに保持できるビット数に応じた数のしきい値電圧の分布が必要となる。例えば、４ビット保持できるメモリセルの場合、１６つのしきい値電圧の分布が必要となる。特に、保持できるビット数が増えるほど、しきい値電圧の分布幅を狭くする必要がある。しきい値電圧の分布幅が狭い場合、メモリセルからのデータの読み出しにおいて、本来保持されているデータの値からずれてしまって、異なる値が読み出される可能性がある。

　例えば、３ビット保持できるメモリセルに対して、「３」（２進数表記で「０１１」）の値が保持されており、読み出し時において、保持されているデータの値からずれて「４」（２進数表記で「１００」）の値が読み出される場合がある。このように、多値データをメモリセルから読み出すとき、読み出されたデータは、元のデータから１０進数で１ずれてしまう場合がある。

　特に、このような場合、１０進数表記において「３」と「４」とでは、１しか違わないが、２進数表記において「０１１」と「１００」とでは、１ビット目乃至３ビット目の値が全て異なっているため、前述したＳＥＣＤＥＤによるエラー検出及びエラー訂正を行うことができない。

　本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有するシステムを提供することを課題の一とする。

　又は、本発明の一態様は、多値データに対してエラー検出及びエラー訂正を行う半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。

　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。

（１）
　本発明の一態様は、第１グレイコード変換回路と、第２グレイコード変換回路と、グレイコード逆変換回路と、ＥＣＣエンコーダ回路と、ＥＣＣデコーダ回路と、記憶部と、を有し、第１グレイコード変換回路は、ＥＣＣエンコーダ回路と電気的に接続され、ＥＣＣエンコーダ回路は、記憶部と電気的に接続され、記憶部は、第２グレイコード変換回路と電気的に接続され、記憶部は、ＥＣＣデコーダ回路と電気的に接続され、第２グレイコード変換回路は、ＥＣＣデコーダ回路と電気的に接続され、ＥＣＣデコーダ回路は、グレイコード逆変換回路と電気的に接続され、第１グレイコード変換回路は、第１グレイコード変換回路に入力された第１データをグレイコードに変換して、第２データとして出力する機能を有し、ＥＣＣエンコーダ回路は、第２データに基づいて第１検査データを生成して、第１検査データを出力する機能を有し、記憶部は、第１データと、第１検査データと、を保持する機能と、第１データを第３データとし、第１検査データを第２検査データとして読み出して出力する機能を有し、第２グレイコード変換回路は、第３データをグレイコードに変換して、第４データとして出力する機能を有し、ＥＣＣデコーダ回路は、第４データと、第２検査データと、に対して、エラー検出を行う機能と、第４データに対してエラーが検出された場合、第４データにエラー訂正を施した第５データを出力する機能と、第４データに対してエラーが検出されなかった場合、第４データを出力する機能と、を有し、グレイコード逆変換回路は、第４データ又は第５データを、グレイコードから第１データのコード形式に変換して、出力する機能を有することを特徴とする半導体装置である。

（２）
　又は、本発明の一態様は、第１グレイコード変換回路と、第２グレイコード変換回路と、第１グレイコード逆変換回路と、第２グレイコード逆変換回路と、ＥＣＣエンコーダ回路と、ＥＣＣデコーダ回路と、記憶部と、を有し、第１グレイコード変換回路は、ＥＣＣエンコーダ回路と電気的に接続され、ＥＣＣエンコーダ回路は、第１グレイコード逆変換回路と電気的に接続され、第１グレイコード逆変換回路は、記憶部と電気的に接続され、記憶部は、第２グレイコード変換回路と電気的に接続され、第２グレイコード変換回路は、ＥＣＣデコーダ回路と電気的に接続され、ＥＣＣデコーダ回路は、第２グレイコード逆変換回路と電気的に接続され、第１グレイコード変換回路は、第１グレイコード変換回路に入力された第１データをグレイコードに変換して、第２データとして出力する機能を有し、ＥＣＣエンコーダ回路は、第２データに基づいて第１検査データを生成して、検査データを出力する機能を有し、第１グレイコード逆変換回路は、第１検査データを、グレイコードから第１データのコード形式に変換して、第２検査データとして出力する機能を有し、記憶部は、第１データと、第２検査データと、を保持する機能と、第１データを第３データとし、第２検査データを第３検査データとして読み出して出力する機能を有し、第２グレイコード変換回路は、第３データをグレイコードに変換して、第４データとして出力する機能と、第３検査データをグレイコードに変換して、第４検査データとして出力する機能と、を有し、ＥＣＣデコーダ回路は、第４データと、第４検査データと、に対して、エラー検出を行う機能と、第４データに対してエラーが検出された場合、第４データにエラー訂正を施した第５データを出力する機能と、第４検査データに対してエラーが検出された場合、第４データを出力する機能と、第４データ及び第４検査データに対してエラー検出されなかった場合、第４データを出力する機能と、を有し、第２グレイコード逆変換回路は、第４データ又は第５データを、グレイコードから第１データのコード形式に変換して、出力する機能を有することを特徴とする半導体装置である。

（３）
　又は、本発明の一態様は、前記（１）、又は前記（２）において、記憶部は、メモリセルを有し、メモリセルは、トランジスタを有し、トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。

（４）
　又は、本発明の一態様は、前記（１）乃至（３）のいずれか一に記載の半導体装置を有し、ダイシング用の領域を有する半導体ウェハである。

（５）
　又は、本発明の一態様は、前記（１）乃至（３）のいずれか一に記載の半導体装置と、筐体と、を有することを特徴とする電子機器である。

（６）
　又は、本発明の一態様は、半導体装置の動作方法であって、第１乃至第７ステップを有し、半導体装置は、第１グレイコード変換回路と、第２グレイコード変換回路と、グレイコード逆変換回路と、ＥＣＣエンコーダ回路と、ＥＣＣデコーダ回路と、記憶部と、を有し、第１ステップは、第１グレイコード変換回路によって、第１グレイコード変換回路に入力された第１データがグレイコードに変換されて、第２データとして出力されるステップを有し、第２ステップは、ＥＣＣエンコーダ回路によって、第２データに基づいて第１検査データが生成されて、第１検査データが出力されるステップを有し、第３ステップは、記憶部が、第１データと、第１検査データと、を保持するステップを有し、第４ステップは、記憶部から、第１データとして第３データが読み出されるステップと、第１検査データとして第２検査データが読み出されるステップと、を有し、第５ステップは、第２グレイコード変換回路によって、第２グレイコード変換回路に入力された第３データがグレイコードに変換されて、第４データとして出力されるステップを有し、第６ステップは、ＥＣＣデコーダ回路が、第４データと、第２検査データと、に対してエラー検出を行うステップと、第４データに対してエラー検出があった場合に、ＥＣＣデコーダ回路によって、第２検査データを用いて第４データがエラー訂正されて、第５データとして出力されるステップと、第４データに対してエラー検出がなかった場合に、ＥＣＣデコーダ回路によって、第４データが出力されるステップと、を有し、第７ステップは、グレイコード逆変換回路によって、第４データ又は第５データが、グレイコードから第１データのコード形式に変換されて、出力されるステップを有することを特徴とする動作方法である。

（７）
　又は、本発明の一態様は、半導体装置の動作方法であって、第１乃至第８ステップを有し、第１グレイコード変換回路と、第２グレイコード変換回路と、第１グレイコード逆変換回路と、第２グレイコード逆変換回路と、ＥＣＣエンコーダ回路と、ＥＣＣデコーダ回路と、記憶部と、を有し、第１ステップは、第１グレイコード変換回路によって、第１グレイコード変換回路に入力された第１データがグレイコードに変換されて、第２データとして出力されるステップを有し、第２ステップは、ＥＣＣエンコーダ回路によって、第２データに基づいて第１検査データが生成されて、第１検査データが出力されるステップを有し、第３ステップは、第１グレイコード逆変換回路によって、第１検査データが、グレイコードから第１データのコード形式に変換されて、第２検査データとして出力されるステップを有し、第４ステップは、記憶部が、第１データと、第２検査データと、を保持するステップを有し、第５ステップは、記憶部から、第１データとして第３データが読み出されるステップと、第２検査データとして第３検査データが読み出されるステップと、を有し、第６ステップは、第２グレイコード変換回路によって、第２グレイコード変換回路に入力された第３データがグレイコードに変換されて、第４データとして出力されるステップと、第２グレイコード変換回路によって、第２グレイコード変換回路に入力された第３検査データがグレイコードに変換されて、第４検査データとして出力されるステップと、を有し、第７ステップは、ＥＣＣデコーダ回路が、第４データと、第４検査データと、に対してエラー検出を行うステップと、第４データに対してエラー検出があった場合に、ＥＣＣデコーダ回路によって、第４検査データを用いて第４データがエラー訂正されて、第５データとして出力されるステップと、第４データに対してエラー検出がなかった場合に、ＥＣＣデコーダ回路によって、第４データが出力されるステップと、を有し、第８ステップは、第２グレイコード逆変換回路によって、第４データ又は第５データが、グレイコードから第１データのコード形式に変換されて、出力されるステップを有することを特徴とする動作方法である。

　本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するシステムを提供することができる。

　又は、本発明の一態様によって、多値データに対してエラー検出及びエラー訂正を行う半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。

　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

半導体装置の一例を示すブロック図。半導体装置の動作例を示すフローチャート。半導体装置の一例を示すブロック図。半導体装置の動作例を示すフローチャート。半導体装置の動作例を示すフローチャート。半導体装置の動作例を示すフローチャート。半導体装置の動作例を示すフローチャート。メモリセルに保存されたデータを示すイメージ図。メモリセルの構成例を示す回路図。メモリセルの構成例を示す回路図。メモリセルの構成例を示す回路図。メモリセルのしきい値電圧分布の模式図。半導体装置の構成例を示す断面図。半導体装置の構成例を示す断面図。トランジスタの構成例を示す上面図および断面図。トランジスタの構成例を示す断面図。金属酸化物の原子数比の範囲を説明する図。トランジスタの構成例を示す上面図および断面図。電子部品の作製例を示すフローチャート、電子部品の斜視図、及び半導体ウェハの斜視図。電子機器の例を示す模式図。電子機器の構成例を示す斜視図。実施例のメモリセルを説明する回路図。実施例の記憶装置を説明する回路図。記憶装置を有するメモリダイの上面写真。記憶装置に書き込んだ電圧に対する、読み出し電圧と標準偏差の関係を示したグラフ。（Ａ）電圧を書き込んだ記憶装置における、保持時間経過による読み出し電圧の変化を示したグラフ、（Ｂ）電圧を書き込んだ記憶装置における、初期の読み出し電圧と一定時間後の読み出し電圧の変化量の関係を示したグラフ。

　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ　ＦＥＴ（又はＯＳトランジスタ）と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。

（実施の形態１）
　本実施の形態では、本発明の一態様である半導体装置について説明する。

＜構成例１＞
　図１は、本発明の一態様である半導体装置を示したブロック図である。半導体装置１０は、デジタルアナログ変換回路１１と、書き込み回路１２と、ロードライバ１３と、メモリセルアレイ１４と、読み出し回路１５と、アナログデジタル変換回路１６と、電源ユニット１７と、制御部２０と、を有する。また、本明細書等では、デジタルアナログ変換回路１１と、書き込み回路１２と、ロードライバ１３と、メモリセルアレイ１５と、アナログデジタル回路１６と、をまとめて記憶部という場合がある。

　制御部２０は、グレイコード変換回路２１と、ＥＣＣエンコーダ回路２２と、グレイコード変換回路２３と、ＥＣＣデコーダ回路２４と、グレイコード逆変換回路２５と、を有する。

　半導体装置１０は、例えば、一の半導体チップとして構成することができる。なお、図１では、制御部２０は、半導体装置１０に含まれているが、半導体装置１０の外部に制御部２０を設ける構成としてもよい。

　デジタルアナログ変換回路１１は、入力されたデジタルデータをアナログデータに変換する機能と、当該アナログデータを書き込み回路１２に送信する機能と、を有する。

　書き込み回路１２は、デジタルアナログ変換回路１１から送られてきたアナログデータをメモリセルアレイ１４に送信する機能を有する。なお、書き込み回路１２は、アナログデータを送信する際、当該アナログデータをメモリセルアレイ１４の複数の列に振り分けて送信する機能も有する。

　ロードライバ１３は、メモリセルアレイ１４に対して、アナログデータの書き込み先となるメモリセルの選択信号を送信する機能を有する。加えて、ロードライバ１３は、メモリセルアレイ１４に対して、アナログデータを読み出すための選択信号を送信する機能を有する。

　メモリセルアレイ１４は、例えば、列方向にｍ個、行方向にｎ個（ｍ、ｎのそれぞれは、１以上の整数である。）、マトリクス状に配置されたメモリセルを有する。なお、本発明の一態様では、当該メモリセルは、多値のデータを保持できる機能を有するものとする。

　読み出し回路１５は、メモリセルアレイ１４のメモリセルに保持されたアナログデータを読み出す機能を有する。

　アナログデジタル変換回路１６は、読み出し回路１５によって読み出されたメモリセルに保持されたアナログデータをデジタルデータに変換する機能を有する。

　電源ユニット１７は、半導体装置１０が有する各回路に所定の電圧を供給する機能を有する。なお、図１では、電源ユニット１７と各回路との電気的接続を示す配線を省略している。

　次に、制御部２０と、その構成例について説明する。

　制御部２０は、半導体装置１０に入力されたデータを適当な形式に変換して、デジタルアナログ変換回路１１に送信する機能と、メモリセルアレイ１４から読み出されたデータを入力時のコード形式に戻して、半導体装置１０の外部に出力する機能を有する。本実施の形態では、入力されるデータ、及び出力されるデータは、バイナリコードの形式であるものとして記載する。

　グレイコード変換回路２１は、半導体装置１０に入力されたバイナリコードのデータを、グレイコードのデータに変換する機能を有する。

　ＥＣＣエンコーダ回路２２は、ＥＣＣエンコーダ回路２２に入力されたデータに応じたエラー訂正コードを生成する機能を有する。

　グレイコード変換回路２３は、アナログデジタル変換回路１６から出力されたバイナリコードのデータを、グレイコードに変換する機能を有する。

　ＥＣＣデコーダ回路２４は、メモリセルアレイ１４から読み出したエラー訂正コードを用いて、グレイコード変換回路２３によってグレイコードに変換されたデータに対して、エラー検出及びエラー訂正を行う機能を有する。なお、エラー検出及びエラー訂正が行われたデータは、グレイコードとして出力される。

　グレイコード逆変換回路２５は、ＥＣＣデコーダ回路２４から出力されたグレイコードのデータをバイナリコードのデータに変換して、半導体装置１０の外部に出力する機能を有する。

　なお、図１では、制御部２０は、半導体装置１０に含まれる構成を図示しているが、本発明の一態様は、これに限定されない。例えば、半導体装置１０の外部に制御部２０を設けて、各種データ変換を半導体装置１０の外部で行う構成としてもよい。

＜構成例１の動作例＞
　次に、半導体装置１０の動作例について、具体的に説明する。図２に示すフローチャートは、半導体装置１０の動作例を示したものである。図２に示すフローチャートは、ステップＢＲ１で分岐しているが、これはメモリセルアレイ１４からデータを読み出した時、当該データが正しい値で読み出したか、又は本来とは異なる値で読み出したかの違いを表すだけであり、当該データの正誤によってステップＢＲ１より後で半導体装置１０の行う動作が異なっているということを示しているわけではない。そのため、ステップＢＲ１以降のステップＳＴ６−１とステップＳＴ６−２は、それぞれ同様の動作を行っている。加えて、ステップＳＴ７−１とステップＳＴ７−２は、それぞれ同様の動作を行っており、ステップＳＴ８−１とステップＳＴ８−２も、それぞれ同様の動作を行っている。なお、当該データの正誤の判定については、ステップＳＴ７−１又はステップＳＴ７−２において、ＥＣＣデコーダ回路２４によって行われる。

　なお、本動作例において、半導体装置１０のメモリセルアレイ１４が有するメモリセルは、４ビットの値を保持できるものとする。

〔ステップＳＴ１〕
　初めに、半導体装置１０にデータを書き込む場合を考える。書き込むデータとして、例えば「００１１」（２進数表記）のバイナリコードのデータ（以後、第１データと呼称する。）が、半導体装置１０に入力されたとする。第１データは、デジタルアナログ変換回路１１及びグレイコード変換回路２１に入力される。

〔ステップＳＴ２〕
　第１データ「００１１」は、グレイコード変換回路２１によってグレイコード形式のデータに変換される。具体的には、第１データ「００１１」はグレイコードに変換されることで「００１０」（以後、第２データと呼称する。）となる。その後、第２データ「００１０」は、ＥＣＣエンコーダ回路２２に入力される。

〔ステップＳＴ３〕
　ＥＣＣエンコーダ回路２２に第２データ「００１０」が入力されることで、第２データに応じたエラー訂正コードが生成される。なお、本動作例において、当該エラー訂正コードは、ハミングコードの検査ビット部とする。第２データ「００１０」に応じたハミングコードは、第２データ「００１０」と生成行列Ｇとの積となる。例えば、生成行列Ｇを次の通りに定義する。

　そして、第２データ「００１０」と生成行列Ｇとの積によって、当該データに応じたハミングコードが求められる。なお、本実施の形態における行列の和の計算は、排他的論理和として計算を行うものとする。

　ハミングコードは、情報ビット部と検査ビット部とから構成される。式（Ｅ２）に示すハミングコードにおいて、情報ビット部は、左から４列目までの値「００１０」となり、検査ビット部は、右から３列目までの値「１０１」となる。そのため、本動作例で説明するエラー訂正コードは「１０１」（以後、第１検査データと呼称する。）となる。第１検査データ「１０１」は、デジタルアナログ変換回路１１に入力される。

〔ステップＳＴ４〕
　上述の動作により、デジタルアナログ変換回路１１に第１データ「００１１」と、第１検査データ「１０１」と、が入力される。それぞれのデータは、デジタルアナログ変換回路１１によって、デジタル値からアナログ値に変換される。アナログ値に変換されたそれぞれのデータは、書き込み回路１２に送信される。

　なお、本来では、デジタル値のデータからアナログ値のデータに変換した場合、変換されたデータは、アナログ値として表記されるべきであるが、明瞭に説明するため、本明細書などでは、便宜上、アナログ値に変換されたデータであっても、元のデジタル値として記載するものとする。

　アナログ値に変換された、第１データ「００１１」と第１検査データ「１０１」と、は、書き込み回路１２によって、メモリセルアレイ１４に送信される。また、このとき、ロードライバ１３からメモリセルアレイ１４に送られる選択信号によって、第１データ「００１１」と、第１検査データ「１０１」と、をメモリセルアレイ１４のメモリセルに保持することができる。

〔ステップＳＴ５、ステップＢＲ１〕
　次に、半導体装置１０から第１データ「００１１」及び第１検査データ「１０１」を読み出す場合を説明する。なお、ここでは、第１データ「００１１」及び第１検査データ「１０１」が正常に読み出される場合（Ｎｏ）と、第１検査データ「１０１」が正常に読み出され、且つ第１データ「００１１」が正常に読み出されず、第１データ「００１１」から１０進数で１ずれた「０１００」（以後、第３データと呼称する。）が読み出された場合（Ｙｅｓ）と、の２つを説明する。

＜＜第１データが正常に読み出された場合＞＞
　読み出し回路１５によって、メモリセルアレイ１４に保持されている第１データ「００１１」と、第１検査データ「１０１」とが読み出される。読み出されたそれぞれのデータは、アナログデジタル変換回路１６に送信される。

　アナログデジタル変換回路１６は、第１データ「００１１」と、第１検査データ「１０１」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第１データ「００１１」はグレイコード変換回路２３に送信され、デジタル値に変換された第１検査データ「１０１」はＥＣＣデコーダ回路２４に送信される。

〔ステップＳＴ６−１〕
　グレイコード変換回路２３により、第１データ「００１１」は、グレイコードに変換されて「００１０」（以後、第４データと呼称する。）となる。第４データ「００１０」は、ＥＣＣデコーダ回路２４に送信される。

〔ステップＳＴ７−１〕
　ＥＣＣデコーダ回路２４により、送信された第１検査データ「１０１」と、第４データ「００１０」と、を用いて、メモリセルアレイ１４から読み出されたデータが正しいかどうかの判定が行われる。ここで、第４データ「００１０」を上位ビットとし、第１検査データ「１０１」を下位ビットとする、ハミングコード「００１０１０１」が構成される。当該判定は、ＥＣＣデコーダ回路２４において、当該ハミングコード「００１０１０１」と、検査行列Ｈの転置行列と、の積を求めることで行われる。検査行列Ｈは、次の式（Ｅ３）、式（Ｅ４）を満たす非零の行列である。

　そのため、検査行列Ｈは、次の式となる。

　したがって、ハミングコード「００１０１０１」と、検査行列Ｈの転置行列と、の積は次の通りとなる。

　式（Ｅ６）より、ハミングコード「００１０１０１」と、検査行列Ｈの転置行列と、の積が、（０００）となっているため、第４データ「００１０」と、第１検査データ「１０１」と、は、誤りのないデータであることがいえる。つまり、第１データ「００１１」及び第１検査データ「１０１」は、メモリセルアレイ１４から正常に読み出されたデータであることがいえる。

〔ステップＳＴ８−１〕
　次に、第４データ「００１０」が、グレイコード逆変換回路２５に送信される。グレイコード逆変換回路２５によって、第４データ「００１０」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、グレイコードである第４データ「００１０」は、バイナリコードである「００１１」に変換される。これは、入力された第１データ「００１１」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置１０から出力したといえる。第１データ「００１１」を半導体装置１０の外部に出力することで、半導体装置１０の読み出し動作が終了する。

＜＜第１データが誤って読み出された場合＞＞
　読み出し回路１５によって、メモリセルアレイ１４に保持されている第１データ「００１１」と、第１検査データ「１０１」との読み出しが行われるとき、前述の通り、第１データ「００１１」ではなく、第１データ「００１１」が１０進数で１ずれた値として第３データ「０１００」が読み出されたものとする。読み出されたそれぞれのデータは、アナログデジタル変換回路１６に送信される。

　アナログデジタル変換回路１６は、第３データ「０１００」と、第１検査データ「１０１」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第３データ「０１００」はグレイコード変換回路２３に送信され、デジタル値に変換された第１検査データ「１０１」はＥＣＣデコーダ回路２４に送信される。

〔ステップＳＴ６−２〕
　このとき、第３データ「０１００」は、グレイコード変換回路２３によって、バイナリコードからグレイコードに変換されて、「０１１０」（以後、第５データと呼称する。）となる。第５データ「０１１０」は、ＥＣＣデコーダ回路２４に送信される。

〔ステップＳＴ７−２〕
　ＥＣＣデコーダ回路２４により、第１検査データ「１０１」と、第５データ「０１１０」と、を用いて、メモリセルアレイ１４から読み出されたデータが正しいかどうかの判定が行われる。ここで、第５データ「０１１０」と、第１検査データ「１０１」と、によってハミングコード「０１１０１０１」が構成される。当該判定は、ＥＣＣデコーダ回路２４において、当該ハミングコード「０１１０１０１」と、前述の検査行列Ｈの転置行列と、の積を求めることで行われる。

　式（Ｅ７）より、ハミングコード「０１１０１０１」と、検査行列Ｈと、の積が、（０１１）となっており、検査行列Ｈの２列目の値と一致する。これは、ハミングコード「０１１０１０１」の左から２列目の値が誤っていることに相当する。つまり、ＥＣＣデコーダ回路２４は、グレイコードである第５データ「０１１０」の左から２列目の値が誤っていると判定することができ、第３データ「０１００」は、メモリセルアレイ１４から読み出されたときに、本来保持されているデータから１０進数で１ずれてしまったデータであることがいえる。

　ＥＣＣデコーダ回路２４は、第５データ「０１１０」の左から２列目の値が誤っていることがわかっているため、第５データ「０１１０」の左から２列目を訂正して「００１０」（以後、第６データと呼称する。）にすることができる。特に、第５データはグレイコードであり、かつ第５データの値は１０進数で１だけずれているため、当該訂正は、第５データに対して１ビットのみ値を変更するだけでよい。

〔ステップＳＴ８−２〕
　次に、第６データ「００１０」が、グレイコード逆変換回路２５に送信される。グレイコード逆変換回路２５によって、第６データ「００１０」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、グレイコードである第６データ「００１０」は、バイナリコードである「００１１」に変換される。これは、入力された第１データ「００１１」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置１０から出力したといえる。「００１１」を半導体装置１０の外部に出力することで、半導体装置１０の読み出し動作が終了する。

　上述より、メモリセルアレイ１４に保持された多値データを、メモリセルアレイ１４から読み出すとき、当該多値データを正常なデータ（誤りの無いデータ）として半導体装置１０から出力することができる。

　なお、本動作例では、エラー訂正コードの生成として、ハミングコードを用いたが、代わりに拡張ハミングコードを用いてもよい。拡張ハミングコードを用いることで、１ビットのエラーの検出及びそのエラーの訂正、又は２ビットのエラーの検出を行うことができる。本動作例において、拡張ハミングコードを用いて、エラー訂正コードを生成した場合、エラー訂正コードは４ビットとなる。

　なお、エラー訂正コードの生成として、構成例１の動作例ではハミングコードを用いたが、別のエラー検出及び／又はエラー訂正を行う符号を用いてもよい。

＜構成例２＞
　図３は、図１に示す半導体装置１０とは別の構成例である半導体装置を示したブロック図である。半導体装置１０Ａは、デジタルアナログ変換回路１１と、書き込み回路１２と、ロードライバ１３と、メモリセルアレイ１４と、読み出し回路１５と、アナログデジタル変換回路１６と、電源ユニット１７と、制御部２０Ａと、を有する。

　制御部２０Ａは、グレイコード変換回路２１と、ＥＣＣエンコーダ回路２２と、グレイコード変換回路２３と、ＥＣＣデコーダ回路２４と、グレイコード逆変換回路２５と、グレイコード逆変換回路２６と、を有する。なお、制御部２０Ａは、グレイコード逆変換回路２６を有する点で制御部２０と異なっている。

　以後、本構成例において、半導体装置１０Ａが有する各回路のうち、半導体装置１０が有する同じ符号の回路と同様に扱うことができる部分については説明を省略し、半導体装置１０が有するそれぞれ回路と異なる部分のみ記載する。

　グレイコード逆変換回路２６は、ＥＣＣエンコーダ回路２２から出力されたデータを、グレイコードの逆変換を行って、デジタルアナログ変換回路１１に送信する機能を有する。

　ＥＣＣデコーダ回路２４は、ＥＣＣデコーダ回路２４に入力されたデータに含まれるエラー訂正コードを用いて、メモリセルアレイ１４から読み出されたデータに対して、エラーチェック及びエラー訂正を行う機能を有する。

　なお、図３では、制御部２０Ａは、半導体装置１０Ａに含まれている構成を図示しているが、本発明の一態様は、これに限定されない。例えば、半導体装置１０Ａの外部に制御部２０Ａを設けて、各種データ変換を半導体装置１０Ａの外部で行う構成としてもよい。

＜構成例２の動作例１＞
　次に、半導体装置１０Ａの動作例について、具体的に説明する。図４乃至図７に示すフローチャートは、半導体装置１０Ａの動作例を示したものである。図４に示すＡは、図５に示すＡに移行することを示し、図４に示すＢは、図６に示すＢに移行することを示し、図４に示すＣは、図７に示すＣに移行することを示している。図４に示すフローチャートは、ステップＢＲ２及びステップＢＲ３で分岐しているが、これはメモリセルアレイ１４からデータを読み出した時、当該データが正しい値で読み出したか、又は本来とは異なる値で読み出したかの違いを表すだけであり、当該データの正誤によってステップＢＲ２又はステップＢＲ３より後で半導体装置１０Ａの行う動作が異なっているということを示しているわけではない。そのため、ステップＳＴ１７−１と、ステップＳＴ１７−２と、ステップＳＴ１７−３と、は、それぞれ同様の動作を行っている。加えて、ステップＳＴ１８−１と、ステップＳＴ１８−２と、ステップＳＴ１８−３と、は、それぞれ同様の動作を行っており、ステップＳＴ１９−１と、ステップＳＴ１９−２と、ステップＳＴ１９−３と、それぞれ同様の動作を行っている。

　なお、本動作例において、半導体装置１０Ａのメモリセルアレイ１４が有するメモリセルは、４ビットの値を保持できるものとする。

〔ステップＳＴ１１〕
　初めに、半導体装置１０Ａにデータを書き込む場合を考える。書き込むデータとして、例えば「０１００」（２進数表記）のバイナリコードのデータ（以後、第７データと呼称する。）が、半導体装置１０Ａに入力されたとする。第７データは、デジタルアナログ変換回路１１及びグレイコード変換回路２１に入力される。

〔ステップＳＴ１２〕
　第７データは、グレイコード変換回路２１によってグレイコード化される。具体的には、第７データ「０１００」はグレイコードに変換されることで「０１１０」（以後、第８データと呼称する。）となる。その後、第８データ「０１１０」は、ＥＣＣエンコーダ回路２２に入力される。

〔ステップＳＴ１３〕
　ＥＣＣエンコーダ回路２２に第８データ「０１１０」が入力されることで、第８データに応じたエラー訂正コードが生成される。なお、本動作例において、当該エラー訂正コードは、拡張ハミングコードの検査ビット部とする。第８データ「０１１０」に応じた拡張ハミングコードは、第８データ「０１１０」と生成行列Ｇとの積を求め、当該積（符号語）の全ビットの排他的論理和を当該積の末尾に付加することで生成することができる。

　例えば、生成行列Ｇは、前述した式（Ｅ１）としたとき、第８データ「０１１０」と生成行列Ｇとの積は、下記の通りに求められる。

　そして、求めた符号語（式（Ｅ８））の全ビットの排他的論理和を、当該符号語の末尾に付加することで、拡張ハミングコードを求めることができる。この場合、第８データ「０１１０」に応じた拡張ハミングコードは、「０１１０１１００」となる。なお、拡張ハミングコードも、情報ビット部と検査ビット部とから構成される。情報ビット部は、左から４列目までの値「０１１０」となり、検査ビット部は、右から４列目までの値「１１００」となる。そのため、本動作例で説明するエラー訂正コードは「１１００」（以後、第２検査データと呼称する。）となる。第２検査データ「１１００」は、グレイコード逆変換回路２６に入力される。

〔ステップＳＴ１４〕
　第２検査データ「１１００」は、グレイコード逆変換回路２６によって、グレイコードからバイナリコードに変換される。これにより、グレイコードである第２検査データ「１１００」が、バイナリコードの「１０００」（以後、第３検査データと呼称する。）に変換される。

〔ステップＳＴ１５〕
　上述の動作により、デジタルアナログ変換回路１１に第７データ「０１００」と、第３検査データ「１０００」と、が入力される。それぞれのデータは、デジタルアナログ変換回路１１によって、デジタル値からアナログ値に変換される。アナログ値に変換されたそれぞれのデータは、書き込み回路１２に送信される。

　アナログ値に変換された、第７データ「０１００」と第３検査データ「１０００」と、は、書き込み回路１２によって、メモリセルアレイ１４に送信される。また、このとき、ロードライバ１３からメモリセルアレイ１４に送られる選択信号によって、第７データ「０１００」と、第３検査データ「１０００」と、をメモリセルアレイ１４のメモリセルに保持することができる。

〔ステップＳＴ１６、ステップＢＲ２、ステップＢＲ３〕
　次に、半導体装置１０から第７データ「０１００」及び第３検査データ「１０００」を読み出す場合を説明する。なお、ここでは、第７データ「０１００」及び第３検査データ「１０００」が正常に読み出される場合と、第３検査データ「１０００」が正常に読み出され、且つ第７データ「０１００」が正常に読み出されず、第７データ「０１００」から１０進数で１ずれた「００１１」（以後、第９データと呼称する。）が読み出された場合と、第７データ「０１００」が正常に読み出され、且つ第３検査データ「１０００」から１０進数で１ずれた「０１１１」（以後、第４検査データと呼称する。）が読み出された場合と、の３つを説明する。

＜＜第７データ及び第３検査データが正常に読み出された場合＞＞
　読み出し回路１５によって、メモリセルアレイ１４に保持されている第７データ「０１００」と、第３検査データ「１０００」とが読み出される。読み出されたそれぞれのデータは、アナログデジタル変換回路１６に送信される。

　アナログデジタル変換回路１６は、第７データ「０１００」と、第３検査データ「１０００」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第７データ「０１００」、及び第３検査データ「１０００」は共にグレイコード変換回路２３に送信される。

〔ステップＳＴ１７−１〕
　グレイコード変換回路２３により、第７データ「０１００」はグレイコードに変換されて「０１１０」（以後、第１０データと呼称する。）となり、第３検査データ「１０００」は、グレイコードに変換されて「１１００」（以後、第５検査データと呼称する。）となる。その後、第１０データ「０１１０」と、第５検査データ「１１００」と、は、ＥＣＣデコーダ回路２４に送信される。

〔ステップＳＴ１８−１〕
　ＥＣＣデコーダ回路２４により、送信された第１０データ「０１１０」と、第５検査データ「１１００」と、を用いて、メモリセルアレイ１４から読み出されたデータが正しいかどうかの判定が行われる。ここで、第１０データ「０１１０」を上位ビットとし、第５検査データ「１１００」を下位ビットとする、拡張ハミングコード「０１１０１１００」が構成される。当該判定は、ＥＣＣデコーダ回路２４において、当該拡張ハミングコード「０１１０１１００」と、検査行列Ｈの転置行列と、の積を求めることで行われる。検査行列Ｈは、次の式の通りである。

　したがって、拡張ハミングコード「０１１０１１００」と、検査行列Ｈの転置行列と、の積は次の通りとなる。

　式（Ｅ１０）より、拡張ハミングコード「０１１０１１００」と、検査行列Ｈの転置行列と、の積が、（００００）となっているため、グレイコードである第１０データ「０１１０」及び第５検査データ「１１００」は、エラーのないデータであることがいえる。つまり、第７データ「０１００」及び第３検査データ「１０００」は、メモリセルアレイ１４から正常に読み出されたデータであることがいえる。

〔ステップＳＴ１９−１〕
　次に、第１０データ「０１１０」が、グレイコード逆変換回路２５に送信される。これにより、グレイコードである第１０データ「０１１０」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、グレイコードである第１０データ「０１１０」が、バイナリコードである「０１００」に変換される。これは、入力された第７データ「０１００」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置１０Ａから出力したといえる。「０１００」を半導体装置１０Ａの外部に出力することで、半導体装置１０Ａの読み出し動作が終了する。

＜＜第７データが誤って読み出された場合＞＞
　読み出し回路１５によって、メモリセルアレイ１４に保持されている第７データ「０１００」と、第３検査データ「１０００」との読み出しが行われるとき、前述の通り、第７データ「０１００」ではなく、第７データ「０１００」がずれた値として第９データ「００１１」が読み出されたものとする。読み出されたそれぞれのデータは、アナログデジタル変換回路１６に送信される。

　アナログデジタル変換回路１６は、第９データ「００１１」と、第３検査データ「１０００」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第９データ「００１１」及び第３検査データ「１０００」は、グレイコード変換回路２３に送信される。

〔ステップＳＴ１７−２〕
　グレイコード変換回路２３により、第９データ「００１１」はグレイコードに変換されて、「００１０」（以後、第１１データと呼称する。）となり、第３検査データ「１０００」は、グレイコードに変換されて第５検査データ「１１００」となる。その後、第１１データ「００１０」と、第５検査データ「１１００」と、は、ＥＣＣデコーダ回路２４に送信される。

〔ステップＳＴ１８−２〕
　ＥＣＣデコーダ回路２４により、送信された第１１データ「００１０」と、第５検査データ「１１００」と、を用いて、メモリセルアレイ１４から読み出されたデータが正しいかどうかの判定が行われる。ここで、第１１データ「００１０」を上位ビットとし、第５検査データ「１１００」を下位ビットとする、拡張ハミングコード「００１０１１００」が構成される。当該判定は、ＥＣＣデコーダ回路２４において、当該拡張ハミングコード「００１０１１００」と、前述の検査行列Ｈの転置行列と、の積を求めることで行われる。

　式（Ｅ１１）より、拡張ハミングコード「００１０１１０１」と、検査行列Ｈの転置行列と、の積が、（０１１１）となっており、検査行列Ｈの左から２列目の値と一致する。これは、拡張ハミングコード「００１０１１０１」の左から２列目の値が誤っていることに相当する。つまり、ＥＣＣデコーダ回路２４は、グレイコードである第１１データ「００１０」の左から２列目のビットのみが誤っていると判定することができ、第９データ「００１１」は、メモリセルアレイ１４から読み出されたときに、本来保持されているデータから１０進数で１ずれてしまったデータであることがいえる。

　ＥＣＣデコーダ回路２４は、第１１データ「００１０」の左から２列目の値が誤っていることがわかっているため、第１１データ「００１０」の左から２列目を訂正して「０１１０」（以後、第１２データと呼称する。）への訂正を行うことができる。特に、第１１データはグレイコードであり、かつ第１１データの値は１０進数で１だけずれているため、当該訂正は、第１１データに対して１ビットのみ値を変更するだけでよい。

〔ステップＳＴ１９−２〕
　次に、第１２データ「０１１０」が、グレイコード逆変換回路２５に送信される。グレイコード逆変換回路２５によって、第１２データ「０１１０」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、第１２データ「０１１０」は、バイナリコードである「０１００」に変換される。これは、入力された第７データ「０１００」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置１０Ａから出力したといえる。「０１００」を半導体装置１０Ａの外部に出力することで、半導体装置１０Ａの読み出し動作が終了する。

＜＜第３検査データが誤って読み出された場合＞＞
　読み出し回路１５によって、メモリセルアレイ１４に保持されている第７データ「０１００」と、第３検査データ「１０００」との読み出しが行われるとき、前述の通り、第３検査データ「１０００」ではなく、第３検査データ「１０００」がずれた値として第４検査データ「０１１１」が読み出されたものとする。読み出されたそれぞれのデータは、アナログデジタル変換回路１６に送信される。

　アナログデジタル変換回路１６は、第７データ「０１００」と、第４検査データ「０１１１」と、のそれぞれをアナログ値からデジタル値への変換を行う。デジタル値に変換された第７データ「０１００」及び第４検査データ「０１１１」は、グレイコード変換回路２３に送信される。

〔ステップＳＴ１７−３〕
　グレイコード変換回路２３により、第７データ「０１００」はグレイコードに変換されて、第１０データ「０１１０」となり、第４検査データ「０１１１」は、グレイコードに変換されてデータ「０１００」（以後、第６検査データと呼称する。）となる。その後、第１０データ「０１１０」と、第６検査データ「０１００」と、は、ＥＣＣデコーダ回路２４に送信される。

〔ステップＳＴ１８−３〕
　ＥＣＣデコーダ回路２４により、送信された第１０データ「０１１０」と、第６検査データ「０１００」と、を用いて、メモリセルアレイ１４から読み出されたデータが正しいかどうかの判定が行われる。ここで、第１０データ「０１１０」を上位ビットとし、第６検査データ「０１００」を下位ビットとする、拡張ハミングコード「０１１００１００」が構成される。当該判定は、ＥＣＣデコーダ回路２４において、当該拡張ハミングコード「０１１００１００」と、前述の検査行列Ｈの転置行列と、の積を求めることで行われる。

　式（Ｅ１２）より、拡張ハミングコード「０１１００１００」と、検査行列Ｈの転置行列と、の積が、（１００１）となっており、検査行列Ｈの左から５列目の値と一致する。これは、拡張ハミングコード「０１１００１００」の左から５列目の値が誤っていることに相当する。つまり、ＥＣＣデコーダ回路２４は、第６検査データ「０１００」の左から１列目のビットのみが誤っていると判定することができ、第４検査データ「０１１１」は、メモリセルアレイ１４から読み出されたときに、本来保持されているデータから１０進数の１ずれてしまったデータであることがいえる。

　上述の拡張ハミングコードによって、１ビットのエラー検出を行うことができる。逆に言えば、データの誤りは第７データと第４検査データとを合わせて１ビットのみしか起きていないため、メモリセルアレイ１４から、読み出された第７データ「０１００」は正常な値であることがいえる。

〔ステップＳＴ１９−３〕
　次に、第１０データ「０１１０」が、グレイコード逆変換回路２５に送信される。グレイコード逆変換回路２５によって、第１０データ「０１１０」に対して、グレイコードからバイナリコードへの変換が行われる。これにより、第１０データ「０１１０」は、バイナリコードである「０１００」に変換される。これは、入力された第７データ「０１００」と同じ値である。つまり、読み出して出力したデータは、入力して保持したデータと一致するので、正しいデータを半導体装置１０Ａから出力したといえる。「０１００」を半導体装置１０Ａの外部に出力することで、半導体装置１０Ａの読み出し動作が終了する。

　上述より、メモリセルアレイ１４に保持された多値データを、メモリセルアレイ１４から読み出すとき、当該多値データを正常なデータ（誤りの無いデータ）として半導体装置１０Ａから出力することができる。

＜構成例２の動作例２＞
　本動作例では、半導体装置１０Ａのメモリセルアレイ１４が有するメモリセルは４ビットの値を保持できるものとして、３２ビットの入力データを保持する場合について、説明する。

　半導体装置１０Ａに当該入力データが入力されたとき、当該入力データは、デジタルアナログ変換回路１１と、制御部２０のグレイコード変換回路２１と、に送信される。グレイコード変換回路２１の動作については、構成例２の動作例１の記載を参酌する。

　グレイコード変換回路２１によって、グレイコードに変換された入力データは、ＥＣＣエンコーダ回路２２に送信される。そして、ＥＣＣエンコーダ回路２２は、グレイコードに変換された入力データに基づいて、符号化（エラー訂正コードの生成）を行う。なお、本動作例における、ＥＣＣエンコーダ回路２２による符号化（エラー訂正コードの生成）は、拡張ハミングコードを用いるものとする。グレイコード化されたデータは、前述したとおり３２ビットであり、３２ビットのデータに、拡張ハミングコードの符号化を行う場合、情報ビット部として３２ビット、検査ビット部として７ビットの符号が生成される。当該検査ビット部は、エラー訂正コードとして、デジタルアナログ変換回路１１に送信される。

　ところで、メモリセルアレイ１４のメモリセルは、４ビットの値を保持することかできるため、３２ビットの入力データと、７ビットのエラー訂正コードと、を保持するためには、最低１０個のメモリセルが必要となる。そこで、３２ビットの入力データと、７ビットのエラー訂正コードと、をメモリセルに保持するためのデータの配置例を図８に示す。図８では、横にメモリセルＭＣ［１］乃至メモリセルＭＣ［１０］、縦に該当するメモリセルが保持するビットを示している。

　図８において、７ビットのエラー訂正コードは、メモリセルＭＣ［９］の１ビット目から４ビット目まで、及びメモリセルＭＣ［１０］の２ビット目から４ビット目までに保持されている。加えて、メモリセルＭＣ［１０］の１ビット目は、データの保持を行わない未使用部分としている。それら以外の領域に、入力データが保持されている。つまり、入力データは分割されて、メモリセルＭＣ［１］乃至メモリセルＭＣ［８］のそれぞれに保持されている。

　なお、本動作例において、データ、及びエラー訂正コードを保持する領域は、図８に示す配置図に限定されず、自由に決めることができる。

　なお、本実施の形態に示す構成例の動作方法は、図２に示したステップＳＴ１乃至ステップＳＴ５、ステップＳＴ６−１乃至ステップＳＴ８−１、ステップＳＴ６−２乃至ステップＳＴ８−２、図４乃至図７に示したステップＳＴ１１乃至ステップＳＴ１６、ステップＳＴ１７−１乃至ステップＳＴ１９−１、ステップＳＴ１７−２乃至ステップＳＴ１９−２、ステップＳＴ１７−３乃至ステップＳＴ１９−３に限定されない。本明細書等において、フローチャートに示す処理は、機能毎に分類し、互いに独立したステップとして示している。しかしながら実際の処理等においては、フローチャートに示す処理を機能毎に切り分けることが難しく、一つのステップに複数のステップが係わる場合や、複数のステップにわたって一つのステップが関わる場合があり得る。そのため、フローチャートに示す処理は、明細書で説明したステップ毎に限定されず、状況に応じて適切に入れ替えることができる。具体的には、状況に応じて、場合によって、又は、必要に応じて、ステップの順序の入れ替え、ステップの追加、及び削除などを行うことができる。

　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
　本実施の形態では、先の実施の形態で述べた半導体装置１０、及び半導体装置１０Ａのメモリセルアレイ１４が有するメモリセルの一例について説明する。

＜ＤＲＡＭ＞
　当該メモリセルとしては、例えば、ＤＲＡＭのメモリセルを適用することができる。図９（Ａ）に、ＤＲＡＭのメモリセルの回路構成例を示す。メモリセル１４１０は、トランジスタＭ１と、容量素子Ｃ１と、を有する。なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。

　トランジスタＭ１の第１端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＭ１の第２端子は、配線ＢＬと電気的に接続され、トランジスタＭ１のゲートは、配線ＷＬと電気的に接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＣＬと電気的に接続されている。

　配線ＢＬは、ビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＣＬは、容量素子Ｃ１の第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。

　配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。

　データの書き込み及び読み出しは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１を導通状態にし、配線ＢＬと容量素子Ｃ１の第１端子を電気的に接続することによって行われる。

　また、先の実施の形態で述べた半導体装置が有するメモリセルは、メモリセル１４１０に限定されない。状況によって、場合によって、または、必要に応じて、回路の取捨、回路の接続の変更などをすることができる。

　例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、図９（Ｂ）に示すようなメモリセルの構成でもよい。メモリセル１４２０は、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＬと電気的に接続される構成となっている。このような構成にすることによって、トランジスタＭ１のバックゲートに、トランジスタＭ１のゲートと同じ電位を印加することができるため、トランジスタＭ１が導通状態のときにおいて、トランジスタＭ１に流れる電流を増加することができる。

　また、例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。そのメモリセルの回路構成例を図９（Ｃ）に示す。メモリセル１４３０は、メモリセル１４１０のトランジスタＭ１からバックゲートを除いた構成となっている。なお、該半導体装置にメモリセル１４３０を適用することによって、トランジスタＭ１はバックゲートを有さないため、該半導体装置の作製工程をメモリセル１４１０、及びメモリセル１４２０よりも短縮することができる。

＜２トランジスタ１容量素子のゲインセル型のメモリセル＞
　図１０（Ａ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル１４４０は、トランジスタＭ２と、トランジスタＭ３と、容量素子Ｃ２と、を有する。なお、トランジスタＭ２は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。

　トランジスタＭ２の第１端子は、容量素子Ｃ２の第１端子と電気的に接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと電気的に接続され、トランジスタＭ２のゲートは、配線ＷＬと電気的に接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子Ｃ２の第２端子は、配線ＣＬと電気的に接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと電気的に接続され、トランジスタＭ３の第２端子は、配線ＳＬと電気的に接続され、トランジスタＭ３のゲートは、容量素子Ｃ２の第１端子と電気的に接続されている。

　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＣＬは、容量素子Ｃ２の第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましい。

　配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。

　データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ２を導通状態にし、配線ＷＢＬと容量素子Ｃ２の第１端子を電気的に接続することによって行われる。具体的には、トランジスタＭ２が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子Ｃ２の第１端子、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ２を非導通状態にすることによって、容量素子Ｃ２の第１端子の電位、及びトランジスタＭ３のゲートの電位を保持する。

　データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、及びトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３の第２端子の電位によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子Ｃ２の第１端子（又はトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子Ｃ２の第１端子（又はトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。

　また、先の実施の形態で述べた半導体装置が有するメモリセルは、メモリセル１４４０に限定されない。状況によって、場合によって、または、必要に応じて、回路の取捨、回路の接続の変更などをすることができる。

　例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、図１０（Ｂ）に示すようなメモリセルの構成でもよい。メモリセル１４５０は、図９（Ｂ）のメモリセル１４２０が有するトランジスタＭ１と同様に、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＬと電気的に接続される構成となっている。このような構成にすることによって、トランジスタＭ２のバックゲートに、トランジスタＭ２のゲートと同じ電位を印加することができるため、トランジスタＭ２が導通状態のときにおいて、トランジスタＭ２に流れる電流を増加することができる。

　また、例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、バックゲートを有さないトランジスタＭ２で構成されたメモリセルであってもよい。そのメモリセルの回路構成例を図１０（Ｃ）に示す。メモリセル１４６０は、メモリセル１４４０のトランジスタＭ２からバックゲートを除いた構成となっている。なお、該半導体装置にメモリセル１４６０を適用することによって、トランジスタＭ２はバックゲートを有さないため、該半導体装置の作製工程をメモリセル１４４０、及びメモリセル１４５０よりも短縮することができる。

　また、例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図１０（Ｄ）に示す。メモリセル１４７０は、メモリセル１４４０の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＬとして、トランジスタＭ２の第２端子、及びトランジスタＭ３の第１端子が、配線ＢＬと電気的に接続されている構成となっている。つまり、メモリセル１４７０は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＬとして動作する構成となっている。

＜３トランジスタ１容量素子のゲインセル型のメモリセル＞
　図１１（Ａ）に３トランジスタ１容量素子のゲインセル型のメモリセルを示す。メモリセル１４８０は、トランジスタＭ４乃至トランジスタＭ６と、容量素子Ｃ３と、を有する。なお、トランジスタＭ４は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。

　トランジスタＭ４の第１端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＭ４の第２端子は、配線ＢＬと電気的に接続され、トランジスタＭ４のゲートは、配線ＷＷＬと電気的に接続され、トランジスタＭ４のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子Ｃ３の第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と電気的に接続され、トランジスタＭ５のゲートは、容量素子Ｃ３の第１端子と電気的に接続されている。トランジスタＭ６の第２端子は、配線ＢＬと電気的に接続され、トランジスタＭ６のゲートは配線ＲＷＬと電気的に接続されている。

　配線ＢＬは、ビット線として機能し、配線ＷＷＬは、書き込みワード線として機能し、配線ＲＷＬは、読み出しワード線として機能する。

　配線ＢＧＬは、トランジスタＭ４のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ４のしきい値電圧を増減することができる。

　配線ＧＮＤは、低レベル電位を与える配線である。

　データの書き込みは、配線ＷＷＬに高レベル電位を印加し、トランジスタＭ４を導通状態にし、配線ＢＬと容量素子Ｃ３の第１端子を電気的に接続することによって行われる。具体的には、トランジスタＭ４が導通状態のときに、配線ＢＬに記録する情報に対応する電位を印加し、容量素子Ｃ３の第１端子、及びトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＷＬに低レベル電位を印加し、トランジスタＭ４を非導通状態にすることによって、容量素子Ｃ３の第１端子の電位、及びトランジスタＭ５のゲートの電位を保持する。

　データの読み出しは、配線ＢＬに所定の電位をプリチャージして、その後配線ＢＬを電気的に浮遊状態にし、かつ配線ＲＷＬに高レベル電位を印加することによって行われる。配線ＲＷＬが高レベル電位となるので、トランジスタＭ６は導通状態となり、配線ＢＬとトランジスタＭ５の第２端子が電気的に接続状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＬの電位が印加されることになるが、容量素子Ｃ３の第１端子（又はトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、及び配線ＢＬの電位が変化する。ここで、配線ＢＬの電位を読み出すことによって、容量素子Ｃ３の第１端子（又はトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子Ｃ３の第１端子（又はトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。

　また、先の実施の形態で述べた半導体装置が有するメモリセルは、メモリセル１４８０に限定されない。状況によって、場合によって、または、必要に応じて、回路の取捨、回路の接続の変更などをすることができる。例えば、図９（Ｂ）に示すメモリセル１４２０のトランジスタＭ１、及び図１０（Ｂ）に示すメモリセル１４５０のトランジスタＭ２のように、メモリセル１４８０は、トランジスタＭ４のバックゲートを、配線ＢＧＬでなく、配線ＷＷＬと電気的に接続する構成であってもよい（図示しない。）。このような構成にすることによって、トランジスタＭ４のバックゲートに、トランジスタＭ４のゲートと同じ電位を印加することができるため、トランジスタＭ４が導通状態のときにおいて、トランジスタＭ４に流れる電流を増加することができる。また、例えば、図９（Ｃ）に示すメモリセル１４３０のトランジスタＭ１、及び図１０（Ｃ）に示すメモリセル１４６０のトランジスタＭ２のように、メモリセル１４８０は、トランジスタＭ４がバックゲートを有さない構成であってもよい（図示しない。）。このような構成にすることによって、トランジスタＭ４はバックゲートを有さない分、半導体装置の作製工程を短縮することができる。

＜ＳＲＡＭのメモリセル＞
　図１１（Ｂ）にＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の一例を示す。なお、図１１（Ｂ）に示すメモリセル１４９０は、バックアップ可能なＳＲＡＭのメモリセルである。メモリセル１４９０は、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量素子Ｃ４と、容量素子Ｃ５と、有する。なお、トランジスタＭ７乃至トランジスタＭ１０は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。なお、トランジスタＭＳ１、及びトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３、及びトランジスタＭＳ４は、ｎチャネル型トランジスタである。

　トランジスタＭ７の第１端子は、配線ＢＬと電気的に接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に電気的に接続されている。トランジスタＭ７のゲートは、配線ＷＬと電気的に接続され、トランジスタＭ７のバックゲートは、配線ＢＧＬ１と電気的に接続されている。トランジスタＭ８の第１端子は、配線ＢＬＢと電気的に接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に電気的に接続されている。トランジスタＭ８のゲートは、配線ＷＬと電気的に接続され、トランジスタＭ８のバックゲートは、配線ＢＧＬ２と電気的に接続されている。

　トランジスタＭＳ１の第２端子は、配線ＶＤＤと電気的に接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＤと電気的に接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤと電気的に接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤと電気的に接続されている。

　トランジスタＭ９の第２端子は、容量素子Ｃ４の第１端子と電気的に接続され、トランジスタＭ９のゲートは、配線ＢＲＬと電気的に接続され、トランジスタＭ９のバックゲートは、配線ＢＧＬ３と電気的に接続されている。トランジスタＭ１０の第２端子は、容量素子Ｃ５の第１端子と電気的に接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと電気的に接続され、トランジスタＭ１０のバックゲートは、配線ＢＧＬ４と電気的に接続されている。

　容量素子Ｃ４の第２端子は、配線ＧＮＤと電気的に接続され、容量素子Ｃ５の第２端子は、配線ＧＮＤと電気的に接続されている。

　配線ＢＬ及び配線ＢＬＢは、ビット線として機能し、配線ＷＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９、及びトランジスタＭ１０の導通状態、非導通状態を制御する配線である。

　配線ＢＧＬ１乃至配線ＢＧＬ４は、それぞれトランジスタＭ７乃至トランジスタＭ１０のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬ１乃至配線ＢＧＬ４に任意の電位を印加することによって、それぞれトランジスタＭ７乃至トランジスタＭ１０のしきい値電圧を増減することができる。

　配線ＶＤＤは、高レベル電位を与える配線であり、配線ＧＮＤは、低レベル電位を与える配線である。

　データの書き込みは、配線ＷＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０が導通状態のときに、配線ＢＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子側に該電位を書き込む。

　ところで、メモリセル１４９０は、トランジスタＭＳ１乃至トランジスタＭＳ２によってインバータループを構成しているので、トランジスタＭ８の第２端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８が導通状態であるため、配線ＢＬＢには、配線ＢＬに印加されている電位、すなわち配線ＢＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９、及びトランジスタＭ１０が導通状態であるため、トランジスタＭ７の第２端子の電位、及びトランジスタＭ８の第２端子の電位は、それぞれ容量素子Ｃ５の第１端子、及び容量素子Ｃ４の第１端子に保持される。その後、配線ＷＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０を非導通状態にすることによって、容量素子Ｃ４の第１端子、及び容量素子Ｃ５の第１端子を保持する。

　データの読み出しは、あらかじめ配線ＢＬ及び配線ＢＬＢを所定の電位にプリチャージした後に、配線ＷＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量素子Ｃ４の第１端子の電位が、メモリセル１４９０のインバータループによってリフレッシュされ、配線ＢＬＢに出力される。また、容量素子Ｃ５の第１端子の電位が、メモリセル１４９０のインバータループによってリフレッシュされ、配線ＢＬに出力される。配線ＢＬ及び配線ＢＬＢでは、それぞれプリチャージされた電位から容量素子Ｃ５の第１端子の電位、及び容量素子Ｃ４の第１端子の電位に変動するため、配線ＢＬ又は配線ＢＬＢの電位から、メモリセルに保持された電位を読み出すことができる。

　なお、本実施の形態で説明したトランジスタＭ１乃至トランジスタＭ１０のチャネル形成領域には、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタＭ１乃至トランジスタＭ１０としてＯＳトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましく、実施の形態５で説明するＣＡＣ−ＯＳであることが更に好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタＭ１乃至トランジスタＭ１０としてＯＳトランジスタを用いることによって、トランジスタＭ１乃至トランジスタＭ１０のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１乃至トランジスタＭ１０によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。

　なお、本実施の形態で説明したトランジスタＭ３、トランジスタＭ５、トランジスタＭ６、トランジスタＭＳ１乃至トランジスタＭＳ４のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、ＬＴＰＳ（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）であることが好ましい（以後、Ｓｉトランジスタと呼称する。）。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタ、又はインバータが有するトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。

（実施の形態３）
　本実施の形態では、先の実施の形態で説明した、メモリセル（ＤＲＡＭ、２トランジスタ１容量素子のゲインセル型のメモリセル、３トランジスタ１容量素子のゲインセル型のメモリセル）において、多値のデータを扱う場合について、説明する。１つのメモリセルにおいて、２値ではなく、３値以上のデータの状態を保持できるようにすることで、該メモリセルの記憶容量を増やすことができる。

　図１２は、多値のデータを扱うことができるメモリセルのしきい値電圧分布の一例を示した模式図である。

　図１２は、一例として、該メモリセルが８のデータ状態（「論理状態」とも呼ぶ。）を有する場合を示している。８のデータ状態をしきい値電圧（図では、ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅと記載している。また、本実施の形態では、しきい値と呼称する。）レベルが低いものから順にデータ状態Ａ１−Ａ８と呼ぶこととする。データ状態Ａ１−Ａ８には、それぞれ、３ビットのデータ”０００”、”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”、”１１１”が割り当てられているとする。

　なお、作製完了時に発生する該メモリセル同士の差異、該メモリセルが有する回路の寄生容量などが起因となって、８のデータ状態のそれぞれのしきい値は分布幅を有する場合がある。図１２では、縦軸にメモリセルの個数（ｎｕｍｂｅｒ　ｏｆ　ｃｅｌｌｓ）を示し、８のデータ状態のそれぞれが有するしきい値の分布幅を図示している。

　該メモリセルを有する記憶装置には、該メモリセルの８のデータ状態を区別するため８つの電圧Ｖａ１−Ｖａ８が設定される。電圧Ｖａ１−Ｖａ８は、隣接するデータ状態を識別するためのしきい値レベルの境界値であり、該メモリセルからデータを読み出すための読み出し電圧にも用いられる。

　別の実施の形態で説明したメモリセルにおいて、上述したように、多値のデータの取り扱えるようにすることで、該メモリセルを有する記憶装置が保持できる記憶容量を大きくすることができる。

（実施の形態４）
　本実施の形態では、上記実施の形態に記載の半導体装置の一形態を、図１３および図１４を用いて説明する。なお、本明細書で説明する半導体装置１００としては、例えば、半導体装置１０、半導体装置１０Ａを指すことができる。また、半導体装置１００としては、例えば、半導体装置１０に含まれる、デジタルアナログ変換回路１１、書き込み回路１２、ロードライバ１３、メモリセルアレイ１４、読み出し回路１５、アナログデジタル変換回路１６、電源ユニット１７などを指すことができる。また、半導体装置１００としては、例えば、制御部２０、又は制御部２０Ａに含まれるグレイコード変換回路２１、ＥＣＣエンコーダ回路２２、グレイコード変換回路２３、ＥＣＣデコーダ回路２４、グレイコード逆変換回路２５、グレイコード逆変換回路２６などを指すことができる。

＜半導体装置１００の断面構造＞
　図１３は半導体装置１００の一例を示す断面模式図である。半導体装置１００は、トランジスタ３００と、トランジスタ２００、および容量素子１４０を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１４０はトランジスタ３００、およびトランジスタ２００の上方に設けられている。

　トランジスタ２００はチャネル形成領域に酸化物半導体を有するＯＳトランジスタである。ＯＳトランジスタは微細化しても歩留まり良く形成できるので、トランジスタ２００の微細化を図ることができる。このようなトランジスタを半導体装置に用いることで、半導体装置の微細化または高集積化を図ることができる。ＯＳトランジスタは、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。

　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。

　トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。

　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

　図１３に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。

　なお、図１３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。

　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

　また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍｓ／ｃｍ^２以下であればよい。

　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

　各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。各プラグ、および配線の材料としては、例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体３５０、絶縁体３５２、絶縁体３５４、絶縁体３６０、絶縁体３６２、絶縁体３６４、絶縁体３７０、絶縁体３７２、絶縁体３７４、絶縁体３８０、絶縁体３８２および絶縁体３８４が順に積層して設けられている。また、これら絶縁体には、導電体３５６、導電体３６６、導電体３７６および導電体３８６が形成されている。これら導電体は、プラグ、または配線としての機能を有する。なおこれら導電体は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

　なお、絶縁体３５０、絶縁体３６０、絶縁体３７０および絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６、導電体３６６、導電体３７６および導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。例えば、絶縁体３５０と導電体３５６に着目した場合、絶縁体３５０が有する開口部に導電体３５６が形成されることで、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。他の絶縁体と導電体についても同じことが言える。

　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。

　絶縁体３８４上には絶縁体２１４および絶縁体２１６が積層して設けられている。絶縁体２１４および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

　例えば、絶縁体２１４には、例えば、基板３１１またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。

　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

　また、水素に対するバリア性を有する膜として、例えば、絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。

　また、例えば、絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

　また、絶縁体２１４および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（例えばバックゲートとして機能する電極）等が埋め込まれている。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

　導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

　絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００としては、ＯＳトランジスタを用いればよい。トランジスタ２００の詳細は後述する実施の形態５で説明を行う。

　トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する酸化物半導体の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタ２００の上部に形成される絶縁体２２５に接して設けられる。

　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１：０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

　例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。

　絶縁体２８０上に、絶縁体２８２を設ける構成にしてもよい。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。また、例えば、絶縁体２８２をスパッタリング法によって、酸素を含むプラズマを用いて成膜すると絶縁体２８２の下地層となる絶縁体２８０へ酸素を添加することができる。

　また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

　また、トランジスタ２００の周辺には、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２５が設けられている。また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２５については実施の形態５で詳述する。なお、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２５、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。

　導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

　続いて、トランジスタ２００の上方には、容量素子１４０が設けられている。容量素子１４０は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。

　また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。なお、導電体１１２、および導電体１１０は、同時に形成することができる。

　導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

　図１３では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

　また、導電体１１２、および導電体１１０上に、容量素子１４０の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。

　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１４０は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１４０の静電破壊を抑制することができる。

　絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

　導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

　また、絶縁体１５０には、導電体１５６が埋め込まれている。なお、導電体１５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

　また、導電体１５６上に、導電体１６６を設けられている。また、導電体１６６、及び絶縁体１５０上に、絶縁体１６０が設けられている。また、絶縁体１６０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

　以上が構成例についての説明である。本構成を用いることで、ＯＳトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、ＯＳトランジスタを用いた半導体装置において、消費電力を低減することができる。または、ＯＳトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。

＜半導体装置１００の変形例＞
　また、本実施の形態の変形例の一例を、図１４に示す。

　図１４は、図１３のトランジスタ２００をトランジスタ２０１に置き替えた場合の断面模式図である。トランジスタ２００と同様、トランジスタ２０１はＯＳトランジスタである。なお、トランジスタ２０１の詳細は後述する実施の形態５で説明を行う。

　図１４のその他の構成例の詳細は、図１３の記載を参酌すればよい。

（実施の形態５）
　本実施の形態では、実施の形態４に示すトランジスタ２００およびトランジスタ２０１の詳細について、図１５乃至図１８を用いて説明を行う。

＜＜トランジスタ２００＞＞
　まず、図１３に示すトランジスタ２００の詳細について説明を行う。

　図１５（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１５（Ｂ）は、図１５（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１５（Ｃ）は、図１５（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

　図１５（Ａ）乃至（Ｃ）に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、導電体４０４ｂの上に配置された絶縁体４１９と、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面に接して配置された絶縁体４１８と、金属酸化物４０６ｂの上面に接し、かつ絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。ここで、図１５（Ｂ）に示すように、絶縁体４１８の上面は、絶縁体４１９の上面と略一致することが好ましい。また、絶縁体２２５は、絶縁体４１９、導電体４０４、絶縁体４１８、および金属酸化物４０６を覆って設けられることが好ましい。

　以下において、金属酸化物４０６ａと金属酸化物４０６ｂをまとめて金属酸化物４０６と記載する。なお、トランジスタ２００では、金属酸化物４０６ａおよび金属酸化物４０６ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物４０６ｂのみを設ける構成にしてもよい。また、以下において、導電体４０４ａと導電体４０４ｂをまとめて導電体４０４と記載する。なお、トランジスタ２００では、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。

　導電体４４０は、導電体４４０ａと、導電体４４０ｂと、を有しており、絶縁体３８４の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体３８４の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。

　導電体３１０は、導電体３１０ａと、導電体３１０ｂとを有しており、導電体３１０ａは、絶縁体２１４および絶縁体２１６の開口の内壁に接して形成され、さらに内側に導電体３１０ｂが形成されている。よって、導電体３１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体３１０ａおよび導電体３１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体３１０ｂのみを設ける構成にしてもよい。

　導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

　導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されており、導電体３１０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートに電位を印加する配線として機能する導電体４４０の上に積層して、絶縁体２１４および絶縁体２１６に埋め込まれた導電体３１０を設けることにより、導電体４４０と導電体４０４の間に絶縁体２１４および絶縁体２１６などが設けられ、導電体４４０と導電体４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。

　ここで、導電体３１０ａおよび導電体４４０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体４４０および導電体３１０を通じて上層に拡散するのを抑制することができる。なお、導電体３１０ａおよび導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体３１０ａおよび導電体４４０ａが酸素の透過を抑制する機能を持つことにより、導電体３１０ｂおよび導電体４４０ｂが酸化して導電率が低下することを防ぐことができる。

　また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

　また、導電体４４０ｂは、配線として機能するため、導電体３１０ｂより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体４４０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

　絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。なお、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

　また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

　また、導電体４４０の上に導電体３１０を積層して設ける構成にすることにより、導電体４４０と導電体３１０の間に絶縁体２１４を設けることができる。ここで、導電体４４０ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。

　また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

　また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、膜の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、好ましくは１×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、より好ましくは５×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

　絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁膜として機能できる。なお、トランジスタ２００では、絶縁体２２０、絶縁体２２２、および絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。

　金属酸化物４０６は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

　金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。

　金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

　ここでは、金属酸化物４０６が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

　ここで、金属酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

　以上のような金属酸化物を金属酸化物４０６ａとして用いて、金属酸化物４０６ａの伝導帯下端のエネルギーが、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物４０６ａの電子親和力が、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。

　ここで、金属酸化物４０６ａおよび金属酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物４０６ａと金属酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

　具体的には、金属酸化物４０６ａと金属酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

　このとき、キャリアの主たる経路は金属酸化物４０６ｂに形成されるナローギャップ部分となる。金属酸化物４０６ａと金属酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

　また、金属酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図１５（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。

　よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素または窒素の濃度としては、金属酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、金属酸化物４０６ｂの絶縁体４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。

　なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。

　また、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。ここで、金属酸化物４０６は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ２００の作製工程において、金属酸化物４０６ｂの膜厚が薄くなり、金属酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ａが十分低抵抗化されており、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。

　図１５（Ｂ）に示す領域４２６ａ近傍の拡大図を、図１６（Ａ）に示す。図１６（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃは、金属酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、金属酸化物４０６ｂの領域４２６ｂおよび領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、金属酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。

　なお、図１５（Ｂ）および図１６（Ａ）では、領域４２６ａ、領域４２６ｂ、および領域４２６ｃが、金属酸化物４０６ｂおよび金属酸化物４０６ａに形成されているが、これらの領域は少なくとも金属酸化物４０６ｂに形成されていればよい。また、図１５（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、および領域４２６ａと領域４２６ｃの境界を金属酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂおよび領域４２６ｃが金属酸化物４０６ｂの表面近傍では導電体４０４側に張り出し、金属酸化物４０６ａの下面近傍では、絶縁体２２５側に後退する形状になる場合がある。

　トランジスタ２００では、図１６（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５と接する領域と、絶縁体４１８、および絶縁体４１２の両端部近傍と重なる領域に形成される。このとき、領域４２６ｂおよび領域４２６ｃの導電体４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。Ｌｏｖ領域を有する構造とすることで、金属酸化物４０６のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。

　ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１６（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５および絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図１６（Ｂ）に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａとの幅と、が概略一致している構成である。図１６（Ｂ）に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図１６（Ｂ）に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。

　このように、領域４２６ｂおよび領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。

　絶縁体４１２は、金属酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を金属酸化物４０６ｂの上面に接して設けることにより、金属酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。

　絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、好ましくは２×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、より好ましくは４×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上であればよい。

　絶縁体４１２、導電体４０４、および絶縁体４１９は、金属酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面は略一致することが好ましい。

　導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物４０６ａまたは金属酸化物４０６ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加することを防ぐことができる。

　また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、金属酸化物４０６ｂに酸素を供給することが可能となる。これにより、金属酸化物４０６の領域４２６ａの酸素欠損を低減することができる。

　導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとしては、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。

　ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２を介して、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体４０４の電界によって、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。

　絶縁体４１９は、導電体４０４ｂの上に配置されることが好ましい。また、絶縁体４１９、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１２の側面は略一致することが好ましい。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上１０ｎｍ以下程度で成膜することができる。ここで、絶縁体４１９は、絶縁体４１８と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。

　このような絶縁体４１９を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体４１９と絶縁体４１８で導電体４０４の上面と側面を覆うことができる。これにより、導電体４０４を介して、水または水素などの不純物が金属酸化物４０６に混入することを防ぐことができる。このように、絶縁体４１８と絶縁体４１９はゲートを保護するゲートキャップとしての機能を有する。

　絶縁体４１８は、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して設けられる。また、絶縁体４１８の上面は、絶縁体４１９の上面に略一致することが好ましい。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。

　上記の通り、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体４１８を形成することにより、金属酸化物４０６の絶縁体２２５と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ＡＬＤ法を用いて、絶縁体４１８を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。

　ここで、絶縁体４１８は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体４１２中の酸素が外部に拡散することを防ぐことができる。また、絶縁体４１２の端部などから金属酸化物４０６に水素、水などの不純物が浸入するのを抑制することができる。

　絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体４０４の上に、絶縁体４１９を設けておくことで、当該異方性エッチングで絶縁体４１９が一部除去されても、絶縁体４１８の絶縁体４１２および導電体４０４に接する部分を十分残存させることができる。

　ここで、絶縁体２２５は、絶縁体４１９、絶縁体４１８、金属酸化物４０６および絶縁体２２４を覆って設けられる。ここで、絶縁体２２５は、絶縁体４１９および絶縁体４１８の上面に接し、かつ絶縁体４１８の側面に接して設けられる。絶縁体２２５は、上述の通り、水素または窒素などの不純物を金属酸化物４０６に添加して、領域４２６ｂおよび領域４２６ｃを形成する。このため、絶縁体２２５は、水素および窒素の少なくとも一方を有することが好ましい。

　また、絶縁体２２５は、金属酸化物４０６ｂの上面に加えて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面に接して設けられることが好ましい。これにより、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面まで低抵抗化することができる。

　また、絶縁体２２５は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２２５として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体２２５を形成することで、絶縁体２２５を透過して酸素が浸入し、領域４２６ｂおよび領域４２６ｃの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体２２５を透過して水または水素などの不純物が浸入し、領域４２６ｂおよび領域４２６ｃが過剰に領域４２６ａ側に拡張するのを防ぐことができる。

　絶縁体２２５の上に絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

　絶縁体２８０および絶縁体２２５に形成された開口に導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、が配置される。導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、は、導電体４０４を挟んで対向して設けられることが好ましい。

　ここで、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ａが形成され、さらに内側に導電体４５１ａが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｂが位置しており、導電体４５０ａは領域４２６ｂと接する。同様に、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ｂが形成され、さらに内側に導電体４５１ｂが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｃが位置しており、導電体４５０ｂは領域４２６ｃと接する。

　導電体４５０ａおよび導電体４５１ａはソース電極およびドレイン電極の一方として機能し、導電体４５０ｂおよび導電体４５１ｂはソース電極およびドレイン電極の他方として機能する。

　導電体４５０ａおよび導電体４５０ｂは、導電体３１０ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２８０より上層から水素、水などの不純物が導電体４５１ａおよび導電体４５１ｂを通じて金属酸化物４０６に混入するのを抑制することができる。

　また、導電体４５１ａおよび導電体４５１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａおよび導電体４５１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

　次に、トランジスタ２００の構成材料について説明する。

＜基板＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、トランジスタ２００を形成する基板としては、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、トランジスタ２００を形成する基板としては、金属の窒化物を有する基板、金属の酸化物を有する基板などがあり、さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

　また、トランジスタ２００を形成する基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、可とう性基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、可とう性基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよく、または、元の形状に戻らない性質を有してもよい。可とう性、又は非可とう性を有する基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

　可とう性を有する基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性を有する基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性を有する基板としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。

＜絶縁体＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

　トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２２２、絶縁体２１４として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。

　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

　また、例えば、絶縁体２２２および絶縁体２１４としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体２２２および絶縁体２１４は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。

　絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。

　絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体２２４および絶縁体４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４０６に混入することを抑制することができる。また、例えば、絶縁体２２４および絶縁体４１２において、酸化シリコンまたは酸化窒化シリコンを金属酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。

　絶縁体３８４、絶縁体２１６、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。

　絶縁体４１８および絶縁体４１９としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体４１８および絶縁体４１９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。

＜導電体＞
　導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４５０ａ、導電体４５０ｂ、導電体４５１ａおよび導電体４５１ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４５０ａ、導電体４５０ｂ、導電体４５１ａおよび導電体４５１ｂとしては、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

　また、上記導電体、特に導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとしては、金属酸化物４０６に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよく、または、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、当該導電性材料としては、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いることができる。また、導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとしては、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよく、また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物４０６に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。

　また、導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとしては、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとしては、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよく、また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

　なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。

＜金属酸化物４０６に適用可能な金属酸化物＞
　以下に、本発明に係る金属酸化物４０６について説明する。金属酸化物４０６として、酸化物半導体として機能する金属酸化物を用いることが好ましい。

　金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましく、特にインジウムおよび亜鉛を含むことが好ましい。また、金属酸化物４０６は、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、金属酸化物４０６は、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

　ここで、金属酸化物４０６が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。

　以下に、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）を用いて、金属酸化物４０６が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物４０６が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

　図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。

　また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。

　また、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。

　また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。

　図１７（Ａ）に示す領域Ａは、金属酸化物４０６が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。

　金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。

　一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図１７（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。

　例えば、金属酸化物４０６ｂに用いる金属酸化物は、キャリア移動度が高い、図１７（Ａ）の領域Ａで示される原子数比を有することが好ましい。金属酸化物４０６ｂに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、金属酸化物４０６ａに用いる金属酸化物は、絶縁性が比較的高い、図１７（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。金属酸化物４０６ａに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。

　特に、図１７（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。

　なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。

　また、金属酸化物４０６として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。

　なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物４０６をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。

＜金属酸化物の構成＞
　以下では、ＯＳトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

　なお、本明細書等において、ＣＡＣは機能、または材料の構成の一例を表し、後述するＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）は結晶構造の一例を表す。

　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。

　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。

　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。

＜金属酸化物を有するトランジスタ＞
　続いて、上記金属酸化物をトランジスタに用いる場合について説明する。

　なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

　また、トランジスタには、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上とすればよい。

　また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

　また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

　従って、トランジスタの電気特性を安定にするためには、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減することが有効である。また、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

＜不純物＞
　ここで、金属酸化物中における各不純物の影響について説明する。

　金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物４０６ｂの領域４２６ａにおけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物４０６ｂの領域４２６ａ中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

　また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、金属酸化物４０６ｂの領域４２６ａに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物４０６ｂの領域４２６ａにおいて、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物４０６ｂの領域４２６ａ中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、金属酸化物４０６ｂの領域４２６ａに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａ中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

　金属酸化物４０６ｂの領域４２６ａ中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。

＜＜トランジスタ２０１＞＞
　次に、図１４に示すトランジスタ２０１の詳細について説明を行う。

　図１８（Ａ）は、トランジスタ２０１の上面図である。また、図１８（Ｂ）は、図１８（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル長方向の断面図でもある。また、図１８（Ｃ）は、図１８（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル幅方向の断面図でもある。図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ２０１の構成要素のうち、トランジスタ２００と共通のものについては、符号を同じくする。

　図１８（Ａ）から（Ｃ）に示すように、トランジスタ２０１は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接して配置された導電体４５２ａおよび導電体４５２ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接し且つ導電体４５２ａおよび導電体４５２ｂの上に配置された金属酸化物４０６ｃと、金属酸化物４０６ｃの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０５ａと、導電体４０５ａの上に配置された導電体４０５ｂと、導電体４０５ｂの上に配置された絶縁体４２０と、を有する。

　導電体４０５（導電体４０５ａおよび導電体４０５ｂ）は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

　導電体４０５ａは、図１５の導電体４０４ａと同様の材料を用いて設けることができる。導電体４０５ｂは、図１５の導電体４０４ｂと同様の材料を用いて設けることができる。

　導電体４５２ａはソース電極またはドレイン電極の一方としての機能を有し、導電体４５２ｂはソース電極またはドレイン電極の他方としての機能を有する。

　導電体４５２ａ、４５２ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。

　トランジスタ２０１において、チャネルは金属酸化物４０６ｂに形成されることが好ましい。そのため、金属酸化物４０６ｃは金属酸化物４０６ｂよりも絶縁性が比較的高い材料を用いることが好ましい。金属酸化物４０６ｃは、金属酸化物４０６ａと同様の材料を用いればよい。

　トランジスタ２０１は、金属酸化物４０６ｃを設けることで、トランジスタ２０１を埋め込みチャネル型のトランジスタとすることができる。また、導電体４５２ａおよび導電体４５２ｂの端部の酸化を防ぐことができる。また、導電体４０５と導電体４５２ａ（または導電体４０５と導電体４５２ｂ）との間のリーク電流を防ぐことができる。なお、金属酸化物４０６ｃは、場合によっては省略してもよい。

　また、金属酸化物４０６ｂは、領域４２６ｄを有する。領域４２６ｄは、図１８（Ｂ）に示すように、金属酸化物４０６ｂが、導電体４５２ａ、及び導電体４５２ｂと接する領域に位置する。領域４２６ｄは、導電体４５２ａ、及び導電体４５２ｂの成膜時によるダメージと、当該成膜雰囲気に含まれる窒素などの不純物が添加されることと、によって形成される場合がある。これによって、金属酸化物４０６ｂの領域４２６ｄにおいて、添加された不純物元素により酸素欠損が形成され、更に当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。なお、導電体４５２ａ、及び導電体４５２ｂの成膜条件次第では、領域４２６ｄは、金属酸化物４０６ｂの界面にのみ形成される場合がある。

　絶縁体４２０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４２０として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。

　トランジスタ２０１は、絶縁体４２０を設けることで、導電体４０５が酸化することを防ぐことができる。また、水または水素などの不純物が、金属酸化物４０６へ侵入することを防ぐことができる。

　トランジスタ２０１は、トランジスタ２００と比べて、金属酸化物４０６ｂと電極（ソース電極またはドレイン電極）との接触面積を大きくすることができる。また、図１５に示す領域４２６ｂおよび領域４２６ｃを作製する工程が不要になる。そのため、トランジスタ２０１は、トランジスタ２００よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。

　トランジスタ２０１のその他の構成要素の詳細は、トランジスタ２００の記載を参照すればよい。

（実施の形態６）
　本実施の形態では、上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例について、図１９を用いて説明する。

　図１９（Ａ）では上述の実施の形態で説明し半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

　上記実施の形態１に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

　後工程については、図１９（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴＰ１）した後、基板の裏面を研削する（ステップＳＴＰ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

　基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴＰ３）。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴＰ４）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

　なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。

　次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳＴＰ５）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

　ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴＰ６）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

　次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴＰ７）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

　次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴＰ８）。そして最終的な検査工程（ステップＳＴＰ９）を経て電子部品が完成する（ステップＳＴＰ１０）。

　以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。

　また、完成した電子部品の斜視模式図を図１９（Ｂ）に示す。図１９（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図１９（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図１９（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。

　なお、本発明の一態様は、上記の電子部品４７００の形状に限定せず、ステップＳＴＰ１において作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ２の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ３のダイシング工程まで行った素子基板も含まれる。例えば、図１９（Ｃ）に示す半導体ウェハ４８００などが該素子基板に相当する。半導体ウェハ４８００には、そのウェハ４８０１の上面に複数の回路部４８０２が形成されている。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。

　ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。

　ダイシング工程を行うことにより、図１９（Ｄ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。

　なお、本発明の一態様の素子基板の形状は、図１９（Ｃ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、図１９（Ｅ）に示す矩形の形状の半導体ウェハ４８１０あってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。

（実施の形態７）
　本発明の一態様の記憶装置を備えることができるメモリカード（例えば、ＳＤカード）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）メモリ、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図２０を用いて、説明する。

　図２０（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４は、筐体５１０１に収納されている。基板５１０４には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コントローラチップ５１０６が取り付けられている。メモリチップ５１０５は、実施の形態１で説明したデジタルアナログ変換回路１１、書き込み回路１２、ロードライバ１３、メモリセルアレイ１４、読み出し回路１５、アナログデジタル変換回路１６などが組み込まれている。コントローラチップ５１０６は、具体的にはプロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、デジタルアナログ変換回路１１、書き込み回路１２、ロードライバ１３、メモリセルアレイ１４、読み出し回路１５、アナログデジタル変換回路１６をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェースとして機能する。

　図２０（Ｂ）はＳＤカードの外観の模式図であり、図２０（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、メモリチップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１４には、実施の形態１で説明したデジタルアナログ変換回路１１、書き込み回路１２、ロードライバ１３、メモリセルアレイ１４、読み出し回路１５、アナログデジタル変換回路１６などが組み込まれている。コントローラチップ５１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、デジタルアナログ変換回路１１、書き込み回路１２、ロードライバ１３、メモリセルアレイ１４、読み出し回路１５、アナログデジタル変換回路１６をメモリチップ５１１４でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。

　基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。

　図２０（Ｄ）はＳＳＤの外観の模式図であり、図２０（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、メモリチップ５１５４、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチップ５１５４には、実施の形態１で説明したデジタルアナログ変換回路１１、書き込み回路１２、ロードライバ１３、メモリセルアレイ１４、読み出し回路１５、アナログデジタル変換回路１６などが組み込まれている。基板５１５３の裏面側にもメモリチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。

（実施の形態８）
　本実施の形態では、開示する記憶装置を適用することができる電子機器の一例について説明する。

＜ノート型パーソナルコンピュータ＞
　図２１（Ａ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様の記憶装置は、ノート型パーソナルコンピュータに備えることができる。

＜スマートウォッチ＞
　図２１（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。本発明の一態様の記憶装置は、スマートウォッチに備えることができる。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図２１（Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図２１（Ｂ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。

＜ビデオカメラ＞
　図２１（Ｃ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様の記憶装置は、ビデオカメラに備えることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。

＜携帯電話＞
　図２１（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。本発明の一態様の記憶装置は、携帯電話に備えることができる。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。

　また、図２１（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図２１（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。

＜テレビジョン装置＞
　図２１（Ｅ）は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）などを有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。

＜移動体＞
　上述した記憶装置は、移動体である自動車の運転席周辺に適用することもできる。

　例えば、図２１（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。図２１（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。

　表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。

　表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。

　本発明の一態様の記憶装置は、移動体に備えることができる。本発明の一態様の記憶装置は、例えば、表示パネル５７０１乃至表示パネル５７０４に画像を表示する際に用いられる、画像データを一時的に格納するフレームメモリや、移動体が有するシステムを駆動するプログラムを保存する記憶装置などに用いることができる。

　また、図示していないが、図２１（Ａ）乃至（Ｃ）、（Ｅ）、（Ｆ）に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。

　また、図示していないが、図２１（Ａ）、（Ｂ）、（Ｄ）乃至（Ｆ）に示した電子機器は、カメラを有する構成であってもよい。

　また、図示していないが、図２１（Ａ）乃至（Ｆ）に示した電子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、図２１（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。

　また、図示していないが、図２１（Ａ）乃至（Ｆ）に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。

　また、図２１（Ａ）乃至（Ｆ）に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図２１（Ａ）乃至（Ｆ）に示した電子機器のように平らな面を有する筐体だけでなく、曲面を有するような筐体の電子機器を実現することができる。

　本実施例では、本発明の一態様の半導体装置に適用できるメモリセルアレイ、及びその周辺回路について説明する。なお、本実施例では、当該メモリセルアレイ、当該周辺回路を便宜上、記憶装置と呼称する。また、実際に、当該記憶装置の作製を行い、そのデータ保持特性について測定を行った結果についても説明する。

＜記憶装置の回路構成＞
　図２２は、当該メモリセルアレイに適用することができるメモリセルＭＣを示している。図２２に示すメモリセルＭＣは、図１０（Ｄ）に示したメモリセル１４７０を変形した構成であり、トランジスタＭ１１はトランジスタＭ２に相当し、トランジスタＭ１２はトランジスタＭ３に相当し、容量素子Ｃ１１は容量素子Ｃ２に相当し、配線ＷＢＬは配線ＢＬに相当する。メモリセルＭＣは、トランジスタＭ１２と配線ＷＢＬとの間にスイッチング素子としてトランジスタＭ１３が設けられている点などでメモリセル１４７０と相違する。ただし、トランジスタＭ１１は、メモリセル１４７０のトランジスタＭ２と同様に、バックゲートを設けた構成としてもよい。また、図２２に示すメモリセルＭＣは、図１１（Ａ）に示したメモリセル１４８０を変形した構成でもあり、トランジスタＭ１１はトランジスタＭ４に相当し、トランジスタＭ１２はトランジスタＭ５に相当し、トランジスタＭ１３はトランジスタＭ６に相当し、容量素子Ｃ１１は容量素子Ｃ３に相当する。メモリセルＭＣは、トランジスタＭ１２の第２端子が容量素子Ｃ１１の第２端子と、配線ＧＮＤと、に電気的に接続されていない点などでメモリセル１４８０と相違する。ただし、トランジスタＭ１１は、メモリセル１４８０のトランジスタＭ２と同様に、バックゲートを設けた構成としてもよい。

　メモリセルＭＣは、トランジスタＭ１１乃至トランジスタＭ１３と、容量素子Ｃ１１と、を有する。トランジスタＭ１１の第１端子は、トランジスタＭ１２のゲートと、容量素子Ｃ１１の第１端子と、に電気的に接続され、トランジスタＭ１１の第２端子は、配線ＷＢＬと電気的に接続され、トランジスタＭ１１のゲートは、配線ＷＷＬと電気的に接続されている。容量素子Ｃ１１の第２端子は、配線ＣＬと電気的に接続されている。トランジスタＭ１２の第１端子は、配線ＲＢＬと電気的に接続され、トランジスタＭ１２の第２端子は、トランジスタＭ１３の第１端子と電気的に接続されている。トランジスタＭ１３の第２端子は、配線ＷＢＬと電気的に接続され、トランジスタＭ１３のゲートは、配線ＲＷＬと電気的に接続されている。

　配線ＷＷＬ、配線ＲＷＬのそれぞれは、メモリセル１４８０の説明の記載と同様に、書き込みワード線、読み出しワード線として機能する。また、配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能する。配線ＣＬは、メモリセル１４１０、メモリセル１４２０、及びメモリセル１４３０の説明の記載と同様に、容量素子Ｃ１１の第２端子に所定の電位を印加するための配線として機能する。なお、データの書き込み時、及び読み出し時において、配線ＣＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。

　データの書き込みは、配線ＷＷＬに高レベル電位を印加してトランジスタＭ１１を導通状態にし、配線ＲＷＬに高レベル電位を印加してトランジスタＭ１３を導通状態にし、書き込みデータに相当する電流を配線ＷＢＬから配線ＲＢＬに流したときの配線ＷＢＬの電位を容量素子Ｃ１１の第１端子に書き込むことによって行われる。その後、配線ＷＷＬに低レベル電位を印加してトランジスタＭ１１を非導通状態にすることによって、容量素子Ｃ１１の第１端子の電位、及びトランジスタＭ１２のゲートの電位を保持する。

　データの読み出しは、配線ＷＢＬに所定の電位を印加して、配線ＲＷＬに高レベル電位を印加してトランジスタＭ１３を導通状態にして、容量素子Ｃ１１の第１端子に書き込まれた電位に応じた電流を配線ＷＢＬから配線ＲＢＬに流すことで行われる。配線ＲＢＬの電位は、当該電流に応じて変化する。このとき、配線ＲＢＬの電位を読み出すことによって、容量素子Ｃ１１の第１端子（又はトランジスタＭ１２のゲート）に保持されている電位を読み出すことができる。つまり、容量素子Ｃ１１の第１端子（又はトランジスタＭ１２のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。

　特に、トランジスタＭ１１は、活性層をＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物（以後、ＣＡＡＣ−ＩＧＺＯと記載する。）としたトランジスタを用いる。ＣＡＡＣ−ＩＧＺＯを活性層に用いたトランジスタは、非常に小さいオフ電流特性を示すことが知られている。例えば、当該トランジスタのオフ電流は、チャネル幅１μｍあたり１００ｚＡ以下（ｚ：ゼプト、１０^−２１）、１ｚＡ以下、又は１０ｙＡ以下（ｙ：ヨクト、１０^−２４）とすることができる。そのため、当該トランジスタをトランジスタＭ１１に用いることで、容量素子Ｃ１１の第１端子に保持したデータに対する、電流のリークによる損失を防ぐことができる。つまり、メモリセルＭＣに書き込んだデータを長時間保持することができる。

　また、トランジスタＭ１２、トランジスタＭ１３は、後述するトランジスタＭ２１乃至トランジスタＭ２３も含めて、活性層をシリコンとしたトランジスタを用いる。活性層をシリコンとしたトランジスタは、高いオン電流特性を示すため、信号変換回路や増幅回路などを構成するトランジスタとして適している。当該シリコンとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどを用いることができる。

　本実施例の記憶装置は、単結晶シリコンの半導体基板に上述のトランジスタを形成し、その上方に、絶縁膜などを介して、トランジスタＭ１１を形成して、構成されている。

　次に、メモリセルＭＣを適用したメモリセルアレイＭＡと、その周辺の回路と、の構成を図２３に示す。

　メモリセルアレイＭＡは、マトリクス状に配置されたメモリセルＭＣを有する。なお、図２３では、ｍ行ｎ列、ｍ行ｎ＋１列、ｍ＋１行ｎ列、及びｍ＋１行ｎ＋１列（ここでのｍ、ｎのそれぞれは１以上の整数である。）のアドレスに配置されているメモリセルＭＣを図示している。また、ｍ行ｎ列のアドレスに配置されているメモリセルの符号をＭＣ［ｍ，ｎ］と記載しており、同様に、ｍ行ｎ＋１列、ｍ＋１行ｎ列、及びｍ＋１行ｎ＋１列のアドレスに配置されているメモリセルの符号は、それぞれＭＣ［ｍ，ｎ＋１］、ＭＣ［ｍ＋１，ｎ］、及びＭＣ［ｍ＋１，ｎ＋１］と記載している。なお、本実施例では、メモリセルアレイＭＡが有する一又は複数のメモリセルを、アドレスの表記を省略して、まとめてメモリセルＭＣと記載する場合がある。

　配線ＷＷＬ［ｍ］及び配線ＷＷＬ［ｍ＋１］は、それぞれｍ行目及びｍ＋１行目に位置するメモリセルＭＣに電気的に接続されている配線であり、図２２における配線ＷＷＬの機能を有する。配線ＲＷＬ［ｍ］及び配線ＲＷＬ［ｍ＋１］は、それぞれｍ行目及びｍ＋１行目に位置するメモリセルＭＣに電気的に接続されている配線であり、図２２における配線ＲＷＬの機能を有する。配線ＷＢＬ［ｎ］及び配線ＷＢＬ［ｎ＋１］は、それぞれｎ行目及びｎ＋１行目に位置するメモリセルＭＣに電気的に接続されている配線であり、図２２における配線ＷＢＬの機能を有する。配線ＲＢＬ［ｎ］及び配線ＲＢＬ［ｎ＋１］は、それぞれｎ行目及びｎ＋１行目に位置するメモリセルＭＣに電気的に接続されている配線であり、図２２における配線ＲＢＬの機能を有する。なお、本実施例では、メモリセルアレイＭＡが有する一又は複数の配線に対して、アドレスの表記を省略して記載する場合がある。例えば、配線ＷＢＬ［ｎ］、配線ＷＢＬ［ｎ＋１］をまとめて配線ＷＢＬと記載する場合があり、また、配線ＷＷＬ［ｍ］、配線ＷＷＬ［ｍ＋１］をまとめて配線ＷＷＬと記載する場合がある。

　メモリセルアレイＭＡの周辺回路として、図２３では、回路ＣＤ、回路ＲＤ、回路ＲＳ、及び読み出し回路ＲＯＣを図示している。

　回路ＣＤは、コラムドライバ回路と、書き込み選択回路と、を有し、回路ＣＤは、配線ＷＢＬと、配線ＲＢＬと、に電気的に接続されている。回路ＣＤは、外部から８ビットの書き込み用データを信号ＩＮ［７：０］として受信する機能と、データが書き込まれるメモリセルＭＣが含まれる列の配線ＷＢＬを選択して当該データに応じた書き込み電圧を印加する機能と、データが読み出されるメモリセルＭＣが含まれる列の配線ＷＢＬを選択して所定の電位を印加する機能と、を有する。

　回路ＲＤは、配線ＷＷＬと、配線ＲＷＬと、に電気的に接続されている。回路ＲＤは、データが書き込まれるメモリセルＭＣが含まれる行の配線ＷＷＬを選択して、配線ＷＷＬに所定の電位を印加する機能と、データが読み出されるメモリセルＭＣが含まれる行の配線ＲＷＬを選択して、配線ＲＷＬに所定の電位を印加する機能と、を有する。

　回路ＲＳは、配線ＲＢＬと、配線ＳＲＬと、に電気的に接続されている。回路ＲＳは、データが読み出されるメモリセルＭＣが含まれる列の配線ＲＢＬを選択して、配線ＳＲＬと、電気的に接続する機能を有する。

　読み出し回路ＲＯＣは、トランジスタＭ２１乃至トランジスタＭ２３と、オペアンプＯＰと、を有する。

　トランジスタＭ２１の第１端子は、配線ＳＲＬと、トランジスタＭ２３のゲートと、に電気的に接続され、トランジスタＭ２１の第２端子は、配線ＶＳＳと電気的に接続され、トランジスタＭ２１のゲートは、配線Ｖｂ１と電気的に接続されている。

　配線ＶＳＳは、低レベル電位を与える配線であり、配線Ｖｂ１は、トランジスタＭ２１のしきい値電圧よりも高い電圧を与える配線である。

　ここで、トランジスタＭ１２とトランジスタＭ２１に着目する。図２３より、トランジスタＭ１２とトランジスタＭ２１と、の接続構成によって、ソースフォロワ回路ＳＦ１が構成されている。ここで、メモリセルＭＣ［ｍ＋１，ｎ］からデータを読み出すとき、配線ＷＢＬ［ｎ］に高レベル電位（例えば、後述する配線ＶＤＤが与える電位）を印加し、配線ＲＷＬ［ｍ＋１］に所定の電位を印加してトランジスタＭ１３をオン状態にすることで、ソースフォロワ回路ＳＦ１によって、トランジスタＭ１２のゲートに入力されている電位（容量素子Ｃ１１に保持されている電位）とほぼ同じ電位をトランジスタＭ２３のゲートに与えることができる。

　トランジスタＭ２２の第１端子は、トランジスタＭ２３の第１端子と、オペアンプＯＰの非反転入力端子と、に電気的に接続され、トランジスタＭ２２の第２端子は、配線ＶＤＤと電気的に接続され、トランジスタＭ２２のゲートは配線Ｖｂ２と電気的に接続されている。トランジスタＭ２３の第２端子は、配線ＶＳＳと電気的に接続されている。

　配線ＶＤＤは、配線ＶＳＳが与える低レベル電位よりも高い、高レベル電位を与える配線であり、配線Ｖｂ２は、トランジスタＭ２２のしきい値電圧よりも低い電圧を与える配線である。

　トランジスタＭ２２と、トランジスタＭ２３と、は、上記の接続によって、ソースフォロワ回路ＳＦ２を構成する。したがって、オペアンプＯＰの非反転入力端子には、トランジスタＭ２３のゲートに入力された電位とほぼ同じ電位が入力される。

　オペアンプＯＰの反転入力端子は、オペアンプＯＰの出力端子と電気的に接続されている。つまり、オペアンプＯＰは、ボルテージフォロワの接続構成となっている。また、本実施例の記憶装置の詳細な仕様については後述するが、オペアンプＯＰから出力される信号ＯＵＴ［７：０］は、８個のメモリセルＭＣから読み出された８個のデータに相当するものとする。

　なお、配線Ｖｂ１と、配線Ｖｂ２と、のそれぞれが与える電位を調節することによって、読み出し電圧と書き込み電圧との間の誤差を小さくすることができる。

＜記憶装置の作製＞
　上述した記憶装置の回路構成を、実際に半導体基板上に形成し、メモリダイとして試作した。図２４は、当該メモリダイの上面を撮影した画像である。

　また、当該メモリダイの仕様を、下表に示す。なお、下表のＴｅｃｈｎｏｌｏｇｙ　Ｓｉｚｅの項目のＣＭＯＳは、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ２１乃至トランジスタＭ２３を示し、ＯＳＦＥＴは、トランジスタＭ１１を示している。また、Ｄｅｎｓｉｔｙの項目は、メモリセルアレイＭＡは、２行８列のマトリクス状に配置された回路を有し、１つの当該回路には、１度に並列にアクセスできるメモリセルが８個含まれていることを示している。

＜各種測定及び結果＞
　図２３に示した記憶装置を有するメモリダイにおいて、１つのメモリセルＭＣを選び、そのメモリセルＭＣに対して１６種類の電圧を書き込んで、それぞれの書き込み電圧に対する読み出し電圧を測定した。そして、同様の測定を、別の１５つのメモリセルＭＣに対して行い、各種類の電圧に対して、１６つのメモリセルＭＣから読み出された電圧の平均と標準偏差σを取得した。

　その結果を図２５に示す。図２５は、１６種類の書き込み電圧（図ではｄａｔａ１乃至ｄａｔａ１６）に対して、読み出し電圧の平均（Ｍｅａｎ　Ｒｅａｄ　Ｖｏｌｔａｇｅ）を横軸に示し、標準偏差を縦軸に示したグラフを示している。

　次に、この結果から、レベル数を算出した。レベル数は、第１の書き込み電圧に対する読み出し電圧の平均と、第２の書き込み電圧に対する読み出し電圧の平均との差を、第１の書き込み電圧に対する読み出し電圧の標準偏差σの６倍（−３σから３σまでの幅に相当する。）で割り、これを全ての読み出し電圧の平均の各間隔に対して行って得られる値を足し合わせることで求められる。図２５の結果より、レベル数は、６８．２と算出され、これは、６４＝２^６よりも大きい値となった。つまり、今回作製した記憶装置は、−３σから３σまでの精度で１つのメモリセルＭＣに対して６ビットのデータを書き込むことが可能であることが示された。

　次に、作製した記憶装置のデータ保持特性の測定を行った。具体的には、記憶装置のメモリセルアレイＭＡに含まれるメモリセルＭＣに対して、上述の測定で用いた１６種類の書き込み電圧を書き込み、それぞれの読み出し電圧の室温における時間変動を測定した（図２６（Ａ））。図２６（Ａ）に示すグラフは、保持時間（Ｒｅｔｅｎｓｉｏｎ　Ｔｉｍｅ）に対する読み出し電圧（Ｒｅａｄ　Ｖｏｌｔａｇｅ）の変動量を示しており、このグラフからメモリセルＭＣに書き込まれた１６種類の電圧が、およそ３時間、変動せずに保持し続けていることが分かる。

　また、図２６（Ｂ）のグラフは、初期の読み出し電圧（Ｉｎｉｔｉａｌ　Ｒｅａｄ　Ｖｏｌｔａｇｅ）に対して、３時間後の電圧の変動量を示している。図２６（Ｂ）のグラフより、読み出し電圧の変動量（Ｖａｒｉａｔｉｏｎ）は、−０．０１Ｖから０．０５Ｖまでの範囲となっており、３時間後でも正確にデータを保持していることが確認できる。

　図２３に図示した回路構成において、書き込みトランジスタとして活性層にＣＡＡＣ−ＩＧＺＯを有するトランジスタを適用することによって、１セルあたり６ビットのデータを扱うことができ、かつ長時間当該データの保持が可能な記憶装置を構成することができる。

　なお、本実施例は、本明細書に示す実施の形態と適宜組み合わせることができる。

（本明細書等の記載に関する付記）
　本明細書に記載の実施の形態、及び実施例における各構成の説明について、以下に付記する。

＜実施の形態、実施例で述べた本発明の一態様に関する付記＞
　各実施の形態、及び実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

　なお、ある一つの実施の形態、又は実施例の中で述べる内容（一部の内容でもよい）は、その実施の形態、又は実施例で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。

　なお、実施の形態、又は実施例の中で述べる内容とは、各々の実施の形態、又は実施例において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

　なお、ある一つの実施の形態、又は実施例において述べる図（一部でもよい）は、その図の別の部分、その実施の形態、又はその実施例において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態、又は別の実施例において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。

＜序数詞に関する付記＞
　本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態（又は実施例）の一において「第１」に言及された構成要素が、他の実施の形態（又は実施例）、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態（又は実施例）の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

＜図面を説明する記載に関する付記＞
　実施の形態（又は実施例）について図面を参照しながら説明している。但し、実施の形態（又は実施例）は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態（又は実施例）の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成（又は実施例の構成）において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

　また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

　また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

　また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

＜言い換え可能な記載に関する付記＞
　本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。

　トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。

　なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
　以下では、上記実施の形態中、及び実施例で言及した語句の定義について説明する。

＜＜半導体の不純物について＞＞
　半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

＜＜トランジスタについて＞＞
　本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有する。ゲート−ソース間にしきい値電圧を超える電圧を与えることによって、チャネル形成領域にチャネルが形成され、ソース‐ドレイン間に電流を流すことができる。

　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

＜＜スイッチについて＞＞
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

　一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

　なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

　機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜接続について＞＞
　本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。

　ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。

　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

　なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

　例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

＜＜平行、垂直について＞＞
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

ＭＣ［１］：メモリセル、ＭＣ［２］：メモリセル、ＭＣ［３］：メモリセル、ＭＣ［４］：メモリセル、ＭＣ［５］：メモリセル、ＭＣ［６］：メモリセル、ＭＣ［７］：メモリセル、ＭＣ［８］：メモリセル、ＭＣ［９］：メモリセル、ＭＣ［１０］：メモリセル、ＭＣ：メモリセル、ＭＡ：メモリセルアレイ、ＢＬ：配線、ＢＬＢ：配線、ＷＬ：配線、ＢＧＬ：配線、ＢＧＬ１：配線、ＢＧＬ２：配線、ＢＧＬ３：配線、ＢＧＬ４：配線、ＣＬ：配線、ＲＢＬ：配線、ＷＢＬ：配線、ＲＷＬ：配線、ＷＷＬ：配線、ＳＬ：配線、ＳＲＬ：配線、ＢＲＬ：配線、ＶＤＤ：配線、ＶＳＳ：配線、ＧＮＤ：配線、Ｖｂ１：配線、Ｖｂ２：配線、ＩＮ［７：０］：信号、ＯＵＴ［７：０］：信号、Ｃ１：容量素子、Ｃ２：容量素子、Ｃ３：容量素子、Ｃ４：容量素子、Ｃ５：容量素子、Ｃ１１：容量素子、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、Ｍ７：トランジスタ、Ｍ８：トランジスタ、Ｍ９：トランジスタ、Ｍ１０：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、Ｍ２１：トランジスタ、Ｍ２２：トランジスタ、Ｍ２３：トランジスタ、ＭＳ１：トランジスタ、ＭＳ２：トランジスタ、ＭＳ３：トランジスタ、ＭＳ４：トランジスタ、ＣＤ：回路、ＲＤ：回路、ＲＳ：回路、ＲＯＣ：読み出し回路、ＳＦ１：ソースフォロワ回路、ＳＦ２：ソースフォロワ回路、１０：半導体装置、１０Ａ：半導体装置、１１：デジタルアナログ変換回路、１２：書き込み回路、１３：ロードライバ、１４：メモリセルアレイ、１５：読み出し回路、１６：アナログデジタル変換回路、１７：電源ユニット、２０：制御部、２０Ａ：制御部、２１：グレイコード変換回路、２２：ＥＣＣエンコーダ回路、２３：グレイコード変換回路、２４：ＥＣＣデコーダ回路、２５：グレイコード逆変換回路、２６：グレイコード逆変換回路、１００：半導体装置、１１０：導電体、１１２：導電体、１２０：導電体、１３０：絶縁体、１４０：容量素子、１５０：絶縁体、１５６：導電体、１６０：絶縁体、１６６：導電体、２００：トランジスタ、２０１：トランジスタ、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２２５：絶縁体、２４６：導電体、２４８：導電体、２８０：絶縁体、２８２：絶縁体、２８６：絶縁体、３００：トランジスタ、３１０：導電体、３１０ａ：導電体、３１０ｂ：導電体、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０４：導電体、４０４ａ：導電体、４０４ｂ：導電体、４０５：導電体、４０５ａ：導電体、４０５ｂ：導電体、４０６：金属酸化物、４０６ａ：金属酸化物、４０６ｂ：金属酸化物、４０６ｃ：金属酸化物、４１２：絶縁体、４１８：絶縁体、４１９：絶縁体、４２０：絶縁体、４２６ａ：領域、４２６ｂ：領域、４２６ｃ：領域、４２６ｄ：領域、４４０：導電体、４４０ａ：導電体、４４０ｂ：導電体、４５０ａ：導電体、４５０ｂ：導電体、４５１ａ：導電体、４５１ｂ：導電体、４５２ａ：導電体、４５２ｂ：導電体、１４１０：メモリセル、１４２０：メモリセル、１４３０：メモリセル、１４４０：メモリセル、１４５０：メモリセル、１４６０：メモリセル、１４７０：メモリセル、１４８０：メモリセル、１４９０：メモリセル、４７００：電子部品、４７０１：リード、４７０２：プリント基板、４７０３：回路部、４７０４：回路基板、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、４８１０：半導体ウェハ、５１００：ＵＳＢメモリ、５１０１：筐体、５１０２：キャップ、５１０３：ＵＳＢコネクタ、５１０４：基板、５１０５：メモリチップ、５１０６：コントローラチップ、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１４：メモリチップ、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５４：メモリチップ、５１５５：メモリチップ、５１５６：コントローラチップ、５４０１：筐体、５４０２：表示部、５４０３：キーボード、５４０４：ポインティングデバイス、５５０１：筐体、５５０２：表示部、５５０３：マイク、５５０４：スピーカ、５５０５：操作ボタン、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８０１：第１筐体、５８０２：第２筐体、５８０３：表示部、５８０４：操作キー、５８０５：レンズ、５８０６：接続部、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ

Claims

　第１グレイコード変換回路と、第２グレイコード変換回路と、グレイコード逆変換回路と、ＥＣＣエンコーダ回路と、ＥＣＣデコーダ回路と、記憶部と、を有し、
　前記第１グレイコード変換回路は、前記ＥＣＣエンコーダ回路と電気的に接続され、
　前記ＥＣＣエンコーダ回路は、前記記憶部と電気的に接続され、
　前記記憶部は、前記第２グレイコード変換回路と電気的に接続され、
　前記記憶部は、前記ＥＣＣデコーダ回路と電気的に接続され、
　前記第２グレイコード変換回路は、前記ＥＣＣデコーダ回路と電気的に接続され、
　前記ＥＣＣデコーダ回路は、前記グレイコード逆変換回路と電気的に接続され、
　前記第１グレイコード変換回路は、前記第１グレイコード変換回路に入力された第１データをグレイコードに変換して、第２データとして出力する機能を有し、
　前記ＥＣＣエンコーダ回路は、前記第２データに基づいて第１検査データを生成して、前記第１検査データを出力する機能を有し、
　前記記憶部は、前記第１データと、前記第１検査データと、を保持する機能と、前記第１データを第３データとし、前記第１検査データを第２検査データとして読み出して出力する機能を有し、
　前記第２グレイコード変換回路は、前記第３データを前記グレイコードに変換して、第４データとして出力する機能を有し、
　前記ＥＣＣデコーダ回路は、前記第４データと、前記第２検査データと、に対して、エラー検出を行う機能と、前記第４データに対してエラーが検出された場合、前記第４データにエラー訂正を施した第５データを出力する機能と、前記第４データに対してエラーが検出されなかった場合、前記第４データを出力する機能と、を有し、
　前記グレイコード逆変換回路は、前記第４データ又は前記第５データを、前記グレイコードから前記第１データのコード形式に変換して、出力する機能を有することを特徴とする半導体装置。
　第１グレイコード変換回路と、第２グレイコード変換回路と、第１グレイコード逆変換回路と、第２グレイコード逆変換回路と、ＥＣＣエンコーダ回路と、ＥＣＣデコーダ回路と、記憶部と、を有し、
　前記第１グレイコード変換回路は、前記ＥＣＣエンコーダ回路と電気的に接続され、
　前記ＥＣＣエンコーダ回路は、前記第１グレイコード逆変換回路と電気的に接続され、
　前記第１グレイコード逆変換回路は、前記記憶部と電気的に接続され、
　前記記憶部は、前記第２グレイコード変換回路と電気的に接続され、
　前記第２グレイコード変換回路は、前記ＥＣＣデコーダ回路と電気的に接続され、
　前記ＥＣＣデコーダ回路は、前記第２グレイコード逆変換回路と電気的に接続され、
　前記第１グレイコード変換回路は、前記第１グレイコード変換回路に入力された第１データをグレイコードに変換して、第２データとして出力する機能を有し、
　前記ＥＣＣエンコーダ回路は、前記第２データに基づいて第１検査データを生成して、前記検査データを出力する機能を有し、
　前記第１グレイコード逆変換回路は、前記第１検査データを、グレイコードから前記第１データのコード形式に変換して、第２検査データとして出力する機能を有し、
　前記記憶部は、前記第１データと、前記第２検査データと、を保持する機能と、前記第１データを第３データとし、前記第２検査データを第３検査データとして読み出して出力する機能を有し、
　前記第２グレイコード変換回路は、前記第３データをグレイコードに変換して、第４データとして出力する機能と、前記第３検査データをグレイコードに変換して、第４検査データとして出力する機能と、を有し、
　前記ＥＣＣデコーダ回路は、前記第４データと、前記第４検査データと、に対して、エラー検出を行う機能と、前記第４データに対してエラーが検出された場合、前記第４データにエラー訂正を施した第５データを出力する機能と、前記第４検査データに対してエラーが検出された場合、前記第４データを出力する機能と、前記第４データ及び前記第４検査データに対してエラーが検出されなかった場合、前記第４データを出力する機能と、を有し、
　前記第２グレイコード逆変換回路は、前記第４データ又は前記第５データをグレイコードから前記第１データのコード形式に変換して、出力する機能を有することを特徴とする半導体装置。
　請求項１又は２において、
　前記記憶部は、メモリセルを有し、
　前記メモリセルは、トランジスタを有し、
　前記トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
　請求項１又は２に記載の半導体装置を有し、
　ダイシング用の領域を有する半導体ウェハ。
　請求項１又は２に記載の半導体装置と、筐体と、を有することを特徴とする電子機器。
　半導体装置の動作方法であって、
　第１乃至第７ステップを有し、
　前記半導体装置は、第１グレイコード変換回路と、第２グレイコード変換回路と、グレイコード逆変換回路と、ＥＣＣエンコーダ回路と、ＥＣＣデコーダ回路と、記憶部と、を有し、
　前記第１ステップは、前記第１グレイコード変換回路によって、前記第１グレイコード変換回路に入力された第１データがグレイコードに変換されて、第２データとして出力されるステップを有し、
　前記第２ステップは、前記ＥＣＣエンコーダ回路によって、前記第２データに基づいて第１検査データが生成されて、前記第１検査データが出力されるステップを有し、
　前記第３ステップは、前記記憶部が、前記第１データと、前記第１検査データと、を保持するステップを有し、
　前記第４ステップは、
　前記記憶部から、前記第１データとして第３データが読み出されるステップと、
　前記第１検査データとして前記第２検査データが読み出されるステップと、を有し、
　前記第５ステップは、前記第２グレイコード変換回路によって、前記第２グレイコード変換回路に入力された前記第３データが前記グレイコードに変換されて、第４データとして出力されるステップを有し、
　前記第６ステップは、
　前記ＥＣＣデコーダ回路が、前記第４データと、前記第２検査データと、に対してエラー検出を行うステップと、
　前記第４データに対して前記エラー検出があった場合に、前記ＥＣＣデコーダ回路によって、前記第２検査データを用いて前記第４データがエラー訂正されて、第５データとして出力されるステップと、
　前記第４データに対して前記エラー検出がなかった場合に、前記ＥＣＣデコーダ回路によって、前記第４データが出力されるステップと、を有し、
　前記第７ステップは、前記グレイコード逆変換回路によって、前記第４データ又は前記第５データが、前記グレイコードから前記第１データのコード形式に変換されて、出力されるステップを有することを特徴とする動作方法。
　半導体装置の動作方法であって、
　第１乃至第８ステップを有し、
　第１グレイコード変換回路と、第２グレイコード変換回路と、第１グレイコード逆変換回路と、第２グレイコード逆変換回路と、ＥＣＣエンコーダ回路と、ＥＣＣデコーダ回路と、記憶部と、を有し、
　前記第１ステップは、前記第１グレイコード変換回路によって、前記第１グレイコード変換回路に入力された第１データがグレイコードに変換されて、第２データとして出力されるステップを有し、
　前記第２ステップは、前記ＥＣＣエンコーダ回路によって、前記第２データに基づいて第１検査データが生成されて、前記第１検査データが出力されるステップを有し、
　前記第３ステップは、前記第１グレイコード逆変換回路によって、前記第１検査データが、グレイコードから前記第１データのコード形式に変換されて、第２検査データとして出力されるステップを有し、
　前記第４ステップは、前記記憶部が、前記第１データと、前記第２検査データと、を保持するステップを有し、
　前記第５ステップは、
　前記記憶部から、前記第１データとして第３データが読み出されるステップと、
　前記第２検査データとして第３検査データが読み出されるステップと、を有し、
　前記第６ステップは、
　前記第２グレイコード変換回路によって、前記第２グレイコード変換回路に入力された前記第３データが前記グレイコードに変換されて、第４データとして出力されるステップと、
　前記第２グレイコード変換回路によって、前記第２グレイコード変換回路に入力された前記第３検査データが前記グレイコードに変換されて、第４検査データとして出力されるステップと、を有し、
　前記第７ステップは、
　前記ＥＣＣデコーダ回路が、前記第４データと、前記第４検査データと、に対してエラー検出を行うステップと、
　前記第４データに対して前記エラー検出があった場合に、前記ＥＣＣデコーダ回路によって、前記第４検査データを用いて前記第４データがエラー訂正されて、第５データとして出力されるステップと、
　前記第４データに対して前記エラー検出がなかった場合に、前記ＥＣＣデコーダ回路によって、前記第４データが出力されるステップと、を有し、
　前記第８ステップは、前記第２グレイコード逆変換回路によって、前記第４データ又は前記第５データが、前記グレイコードから前記第１データのコード形式に変換されて、出力されるステップを有することを特徴とする動作方法。