JP2017153077A - 半導体装置 - Google Patents

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Abstract

【課題】回路面積を低減し、かつ消費電力が低いヒステリシスコンパレータを提供する。【解決手段】コンパレータの差動対を、バックゲートを有するトランジスタで構成する。加えて、該コンパレータを、該コンパレータの出力信号の論理値の反転信号を該トランジスタのバックゲートに印加する構成とする。つまり、該反転信号によって該トランジスタのしきい値電圧の制御を行う。該トランジスタのしきい値電圧を変動させることによって、入力比較電圧にヒステリシスを付与することができる。【選択図】図１

Description

本発明の一態様は、半導体装置に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
近年、携帯電話、パーソナルコンピュータ、車載向けデバイス、デジタルカメラなど様々な電子機器に、セントラルプロセシングユニット（ＣＰＵ）、メモリ、又は表示装置等の半導体装置が用いられている。
特に、該半導体装置に含まれる回路に、チャネル形成領域が酸化物半導体で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」又は「ＯＳトランジスタ」と呼ぶ場合がある）を適用することが提案されている。例えば、酸化物半導体は、シリコンよりもバンドギャップが大きいため、ＯＳトランジスタは、オフ電流が非常に低い特性を有する。そのため、メモリセルの書き込みトランジスタなどに用いることで、リーク電流による保持した電荷の放電を抑制することができる。また、メモリセル以外の半導体装置、例えば駆動回路、アンプなどに、ＯＳトランジスタの低いオフ電流の特性を利用することによって、消費電力の低い、プロセッサや表示装置などを実現することができる。
また、ＯＳトランジスタに、第１ゲート電極（ゲート、又はフロントゲートともいう。）、及び第２ゲート電極（バックゲートともいう。また、第１ゲート電極と併せてゲートと記載する場合がある。）を設けることが可能である。つまり、ＯＳトランジスタは、デュアルゲート構造の構成にすることができる。バックゲートに負電位を印加することによって、該バックゲートを有するトランジスタのしきい値電圧をマイナス側にシフトすることができる。また、バックゲートに正電位を印加することによって、該バックゲートを有するトランジスタのしきい値電圧をプラス側にシフトすることができる。
特開２０１５−７０５２７号公報 特開２０１４−１９５１２８号公報 特開２０１４−７４７１号公報 特開２００８−５５４７号公報
表示装置、記憶装置、及びプロセッサなどは、ヒステリシスコンパレータを有している場合がある。ヒステリシスコンパレータとは、入力比較電圧にヒステリシスを有するアナログ電圧のコンパレータである。ヒステリシスコンパレータを用いることで、入力電圧のノイズなどによって出力電圧が変化するのを防ぐことができ、出力電圧を安定的に出力することができる。
特許文献１乃至特許文献４には、コンパレータにヒステリシスを付与する回路構成が開示されている。コンパレータにヒステリシスを付与する場合、新たに素子、又は回路を追加する必要があり、このため、コンパレータを構成する回路面積が増大する。また、追加した回路分の消費電力も増加する。
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを利用したシステムを提供することを課題の一とする。
又は、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、安定な出力電圧を供給するコンパレータを提供することを課題の一とする。又は、本発明の一態様は、上記に記載の半導体装置、又はコンパレータを有する電子機器を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１乃至第３トランジスタと、第１回路と、第２回路と、第１インバータ回路と、第１定電流回路と、第２定電流回路と、を有し、第２トランジスタは、バックゲートを有し、第１トランジスタ、及び第２トランジスタのそれぞれは、ｎチャネル型トランジスタであり、第３トランジスタは、ｐチャネル型トランジスタであり、第１回路は、第１端子と、第２端子と、第３端子と、を有し、第１回路は、第１端子に流れる電流と、第２端子に流れる電流と、に応じた電位を、第３端子から出力する機能を有し、第２回路は、第４端子と、第５端子と、を有し、第２回路は、第４端子に印加される電位に応じて、２つ値の電位のどちらか一方を第５端子から出力する機能を有し、第１定電流回路は、第１定電流回路の入力端子から第１定電流回路の出力端子に一定の電流を流す機能を有し、第２定電流回路は、第２定電流回路の入力端子から第２定電流回路の出力端子に一定の電流を流す機能を有し、第１トランジスタのソース又はドレインの一方は、第１端子と電気的に接続され、第１トランジスタのソース又はドレインの他方は、第１定電流回路の入力端子と電気的に接続され、第２トランジスタのソース又はドレインの一方は、第２端子と電気的に接続され、第２トランジスタのソース又はドレインの他方は、第１定電流回路の入力端子と電気的に接続され、第３トランジスタのゲートは、第３端子と電気的に接続され、第３トランジスタのソース又はドレインの一方は、第２定電流回路の入力端子と電気的に接続され、第１インバータ回路の入力端子は、第３トランジスタのソース又はドレインの一方と電気的に接続され、第１インバータ回路の出力端子は、第４端子と電気的に接続され、第５端子は、第２トランジスタのバックゲートと電気的に接続されることを特徴とする半導体装置である。
（２）
又は、本発明の一態様は、前記（１）において、第１トランジスタは、バックゲートを有することを特徴とする半導体装置である。
（３）
又は、本発明の一態様は、前記（１）又は前記（２）において、第２回路は、第２インバータ回路を有し、第２インバータ回路は、第４トランジスタを有し、第２インバータ回路の入力端子は、第４端子と電気的に接続され、第２インバータ回路の出力端子は、第５端子と電気的に接続され、第４トランジスタのゲートは、第２インバータ回路の入力端子と電気的に接続されることを特徴とする半導体装置である。
（４）
又は、本発明の一態様は、前記（１）又は前記（２）において、第２回路は、第４トランジスタと、第１抵抗素子と、を有し、第４トランジスタのゲートは、第４端子と電気的に接続され、第４トランジスタのソース又はドレインの一方は、第１抵抗素子の一方の端子と電気的に接続され、第５端子は、第４トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置である。
（５）
又は、本発明の一態様は、前記（１）又は前記（２）において、第２回路は、第４トランジスタと、第１ダイオードと、を有し、第４トランジスタのゲートは、第４端子と電気的に接続され、第４トランジスタのソース又はドレインの一方は、第１ダイオードの出力端子と電気的に接続され、第５端子は、第４トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置である。
（６）
又は、本発明の一態様は、前記（３）乃至（５）のいずれか一において、第４トランジスタのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置である。
（７）
又は、本発明の一態様は、第１乃至第３トランジスタと、第１回路と、第１インバータ回路と、第１定電流回路と、第２定電流回路と、を有し、第２トランジスタは、バックゲートを有し、第１トランジスタ、及び第２トランジスタのそれぞれは、ｎチャネル型トランジスタであり、第３トランジスタは、ｐチャネル型トランジスタであり、第１回路は、第１端子と、第２端子と、第３端子と、を有し、第１回路は、第１端子に流れる電流と、第２端子に流れる電流と、に応じた電位を、第３端子から出力する機能を有し、第２回路は、第４端子と、第５端子と、を有し、第２回路は、第４端子に引火される電位に応じて、２値の電位のどちらか一方を第５端子から出力する機能を有し、第１定電流回路は、第１定電流回路の入力端子から第１定電流回路の出力端子に一定の電流を流す機能を有し、第２定電流回路は、第２定電流回路の入力端子から第２定電流回路の出力端子に一定の電流を流す機能を有し、第１トランジスタのソース又はドレインの一方は、第１端子と電気的に接続され、第１トランジスタのソース又はドレインの他方は、第１定電流回路の入力端子と電気的に接続され、第２トランジスタのソース又はドレインの一方は、第２端子と電気的に接続され、第２トランジスタのソース又はドレインの他方は、第１定電流回路の入力端子と電気的に接続され、第３トランジスタのゲートは、第３端子と電気的に接続され、第３トランジスタのソース又はドレインの一方は、第２定電流回路の入力端子と電気的に接続され、第１インバータ回路の入力端子は、第３トランジスタのソース又はドレインの一方と電気的に接続され、第２トランジスタのバックゲートは、第３トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置である。
（８）
又は、本発明の一態様は、前記（７）において、第１トラジスタはバックゲートを有することを特徴とする半導体装置である。
（９）
又は、本発明の一態様は、前記（７）又は前記（８）において、第２３回路を有し、第２３回路は、第４端子と、第５端子と、を有し、第２３回路は、第４端子に印加される電位に応じて、２つ値の電位のどちらか一方を第５端子から出力する機能を有し、第２回路は、第２トランジスタのバックゲートと第３トランジスタのソース又はドレインの一方との電気的な接続の間に挿入され、第４端子は、第３トランジスタのソース又はドレインの一方と電気的に接続され、第５端子は、第２トランジスタのバックゲートと電気的に接続されることを特徴とする半導体装置である。
（１０）
又は、本発明の一態様は、前記（９）において、第２回路は、バッファ回路を有し、バッファ回路の入力端子は、第４端子と電気的に接続され、バッファ回路の出力端子は、第５端子と電気的に接続されることを特徴とする半導体装置である。
（１１）
又は、本発明の一態様は、前記（１）乃至（１０）のいずれか一において、第１回路は、カレントミラー回路を有し、カレントミラー回路は、第６端子と、第７端子と、を有し、第４端子は、第６端子と電気的に接続され、第５端子は、第７端子と電気的に接続され、第３端子は、第７端子と電気的に接続されることを特徴とする半導体装置である。
（１２）
又は、本発明の一態様は、前記（１）乃至（１０）のいずれか一において、第１回路は、第２抵抗素子と、第３抵抗素子と、を有し、第１端子は、第２抵抗素子の一方の端子と電気的に接続され、第２端子は、第３抵抗素子の一方の端子と電気的に接続され、第３端子は、第３抵抗素子の一方の端子と電気的に接続されることを特徴とする半導体装置である。
（１３）
又は、本発明の一態様は、前記（１）乃至（１０）のいずれか一において、第１回路は、第２ダイオードと、第３ダイオードと、を有し、第１端子は、第２ダイオードの出力端子と電気的に接続され、第２端子は、第３ダイオードの出力端子と電気的に接続され、第３端子は、第３ダイオードの出力端子と電気的に接続されることを特徴とする半導体装置である。
（１４）
又は、本発明の一態様は、前記（１）乃至（１３）のいずれか一において、第１インバータ回路は、第５トランジスタを有し、第５トランジスタのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置である。
（１５）
又は、本発明の一態様は、前記（１）乃至（１４）のいずれかにおいて、第１定電流回路は、第６トランジスタを有し、第２定電流回路は、第７トランジスタを有し、第６トランジスタ、及び第７トランジスタのそれぞれは、ｎチャネル型トランジスタであり、第６トランジスタのソース又はドレインの一方は、第１定電流回路の入力端子と電気的に接続され、第６トランジスタのソース又はドレインの他方は、第１定電流回路の出力端子と電気的に接続され、第６トランジスタのゲートは、第７トランジスタのゲートと電気的に接続され、第７トランジスタのソース又はドレインの一方は、第２定電流回路の入力端子と電気的に接続され、第７トランジスタのソース又はドレインの他方は、第２定電流回路の出力端子と電気的に接続されることを特徴とする半導体装置である。
（１６）
又は、本発明の一態様は、前記（１５）において、第６トランジスタ、及び第７トランジスタのそれぞれは、バックゲートを有することを特徴とする半導体装置である。
（１７）
又は、本発明の一態様は、前記（１６）において、第６トランジスタのバックゲートは、第６トランジスタのゲートと電気的に接続され、第７トランジスタのバックゲートは、第７トランジスタのゲートと電気的に接続されることを特徴とする半導体装置である。
（１８）
又は、本発明の一態様は、前記（１５）乃至（１７）のいずれか一において、第６トランジスタ、及び第７トランジスタのそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置である。
（１９）
又は、本発明の一態様は、前記（１）乃至（１８）のいずれか一において、第１トランジスタ、及び第２トランジスタのそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置である。
（２０）
又は、本発明の一態様は、前記（１）乃至（１９）のいずれか一に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウェハである。
（２１）
又は、本発明の一態様は、前記（１）乃至（１９）のいずれか一に記載の半導体装置と、筐体と、を有する電子機器である。
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置、又はモジュールを提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置、又はモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を利用したシステムを提供することができる。
又は、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様によって、安定な出力電圧を供給するコンパレータを提供することができる。又は、本発明の一態様によって、上記に記載の半導体装置、又はコンパレータを有する電子機器を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置の一例を示す回路図。 半導体装置の一例と、カレントミラー回路の一例と、を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 図１２の半導体装置の動作例を示すタイミングチャート。 記憶装置の一例を示すブロック図。 電子部品の作製例を示すフローチャート、電子部品の斜視図、及び半導体ウェハの斜視図。 電子機器の例を示す斜視図。 電子機器の例を示す斜視図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 酸化物の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像及びその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ；Ａｕｄｉｏ Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ；Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるヒステリシスコンパレータについて説明する。
＜構成例１＞
図１に本発明の一態様の半導体装置の一例を示す。半導体装置２００は、トランジスタＳｉＴｒ１と、トランジスタＯＳＴｒ１と、トランジスタＯＳＴｒ２と、回路ＣＩＲ１と、回路ＣＩＲ２と、インバータ回路ＩＮＶ１と、定電流回路ＣＩ１と、定電流回路ＣＩ２と、入力端子ＶＮと、入力端子ＶＰと、出力端子ＯＵＴと、を有する。
なお、トランジスタＳｉＴｒ１は、ｐチャネル型のトランジスタであり、トランジスタＯＳＴｒ１、及びトランジスタＯＳＴｒ２は、ｎチャネル型のトランジスタである。加えて、トランジスタＯＳＴｒ１、及びトランジスタＯＳＴｒ２は、デュアルゲート構造を有するトランジスタであり、それぞれフロントゲート（本明細書では、単にゲートと記載する。）と、バックゲートと、を有する。
トランジスタＳｉＴｒ１のチャネル形成領域は、シリコンを有することが好ましい。また、トランジスタＯＳＴｒ１、及びトランジスタＯＳＴｒ２のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタＯＳＴｒ１、及びトランジスタＯＳＴｒ２は、実施の形態５で説明するトランジスタの構造であることがより好ましい。また、トランジスタＯＳＴｒ１のバックゲートとトランジスタＯＳＴｒ２のバックゲートに、それぞれ等しい電位を印加した場合における、トランジスタＯＳＴｒ１のＩｄ−Ｖｇ特性（ゲート−ソース間電圧におけるソース−ドレイン電流の特性）とトランジスタＯＳＴｒ２のＩｄ−Ｖｇ特性と、は等しいことが好ましい。
回路ＣＩＲ１は、端子ＣＴ１と、端子ＣＴ２と、端子ＣＴ３と、を有する。回路ＣＩＲ１は、端子ＣＴ１に流れる電流と、端子ＣＴ２に流れる電流と、に応じた電位を端子ＣＴ３に出力する機能を有する。つまり、回路ＣＩＲ１は、電流電圧変換回路として機能する。
回路ＣＩＲ２は、端子ＣＴ４と、端子ＣＴ５と、を有する。回路ＣＩＲ２は、端子ＣＴ４に印加される電位に応じて、２値の２つの電位のどちらか一方を、端子ＣＴ５に出力する機能を有する。なお、２つの電位とは、例えば、低レベル電位、高レベル電位とすることができる。
定電流回路ＣＩ１は、端子ＣＩ１Ｉｎと、端子ＣＩ１Ｏｕｔと、を有する。端子ＣＩ１Ｉｎは入力端子として機能し、端子ＣＩ１Ｏｕｔは出力端子として機能する。定電流回路ＣＩ１は、端子ＣＩ１Ｉｎから端子ＣＩ１Ｏｕｔに流れる電流を一定に保つ機能を有する。
定電流回路ＣＩ２は、端子ＣＩ２Ｉｎと、端子ＣＩ２Ｏｕｔと、を有する。端子ＣＩ２Ｉｎは入力端子として機能し、端子ＣＩ２Ｏｕｔは出力端子として機能する。定電流回路ＣＩ２は、端子ＣＩ２Ｉｎから端子ＣＩ２Ｏｕｔに流れる電流を一定に保つ機能を有する。
なお、定電流回路ＣＩ１と、定電流回路ＣＩ２と、は同じ回路構成であることが好ましい。
半導体装置２００の入力端子ＶＰは、コンパレータにおける＋側入力端子（以後、非反転入力端子と呼ぶ。）として機能し、半導体装置２００の入力端子ＶＮは、コンパレータにおける−側入力端子（以後、反転入力端子と呼ぶ。）として機能する。
なお、半導体装置２００は、外部電源との接続のため、配線ＶＤＤＬと、配線ＶＳＳＬと、に電気的に接続されている。配線ＶＤＤＬは、高レベル電位ＶＤＤを与える配線であり、配線ＶＳＳＬは、低レベル電位ＶＳＳを与えるための配線である。
トランジスタＯＳＴｒ１の第１端子は、回路ＣＩＲ１の端子ＣＴ１と電気的に接続され、トランジスタＯＳＴｒ１の第２端子は、定電流回路ＣＩ１の端子ＣＩ１Ｉｎと電気的に接続され、トランジスタＯＳＴｒ１のゲートは、入力端子ＶＰと電気的に接続され、トランジスタＯＳＴｒ１のバックゲートは、配線ＶＳＳＬと電気的に接続されている。トランジスタＯＳＴｒ２の第１端子は、回路ＣＩＲ１の端子ＣＴ２と電気的に接続され、トランジスタＯＳＴｒ２の第２端子は、定電流回路ＣＩ１の端子ＣＩ１Ｉｎと電気的に接続され、トランジスタＯＳＴｒ２のゲートは、入力端子ＶＮと電気的に接続され、トランジスタＯＳＴｒ２のバックゲートは、回路ＣＩＲ２の端子ＣＴ５と電気的に接続されている。定電流回路ＣＩ１の端子ＣＩ１Ｏｕｔは、配線ＶＳＳＬと電気的に接続されている。
トランジスタＯＳＴｒ１及びトランジスタＯＳＴｒ２は、半導体装置２００における差動対として機能する。
なお、トランジスタＯＳＴｒ１の第２端子と、トランジスタＯＳＴｒ２の第２端子と、定電流回路ＣＩ１の端子ＣＩ１Ｉｎと、の接続箇所をノードＮＤ１とする。加えて、トランジスタＯＳＴｒ２のバックゲートと、回路ＣＩＲ２の端子ＣＴ５と、の接続箇所をノードＶＢＧＮとする。
トランジスタＳｉＴｒ１の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＳｉＴｒ１の第２端子は、定電流回路ＣＩ２の端子ＣＩ２Ｉｎと電気的に接続され、トランジスタＳｉＴｒ１のゲートは、回路ＣＩＲ１の端子ＣＴ３と電気的に接続されている。定電流回路ＣＩ２の端子ＣＩ２Ｏｕｔは、配線ＶＳＳＬと電気的に接続されている。
インバータ回路ＩＮＶ１の入力端子は、定電流回路ＣＩ２の端子ＣＩ２Ｉｎと電気的に接続され、インバータ回路ＩＮＶ１の出力端子は、半導体装置２００の出力端子ＯＵＴと電気的に接続されている。回路ＣＩＲ２の端子ＣＴ４は、インバータ回路ＩＮＶ１の出力端子と電気的に接続されている。
なお、トランジスタＳｉＴｒ１の第２端子と、定電流回路ＣＩ２の端子ＣＩ２Ｉｎと、インバータ回路ＩＮＶ１の入力端子と、の接続箇所をノードＮＤ３とする。
回路ＣＩＲ１は、外部電源との接続のため、配線ＶＤＤＬと電気的に接続されている。インバータ回路ＩＮＶ１は、外部電源との接続のため、配線ＶＤＤＬと、配線ＶＳＳＬと、に電気的に接続されている。
なお、図１、後述する図２乃至図７において、回路ＣＩＲ２と、配線ＶＤＤＬ及び配線ＶＳＳＬと、の電気的接続は省略している。回路ＣＩＲ２は、回路ＣＩＲ２の内部の構成によって、外部電源との接続が必要な場合がある。その場合、回路ＣＩＲ２は、配線ＶＤＤＬと、配線ＶＳＳＬと電気的に接続される。
＜＜回路ＣＩＲ１＞＞
ここで、半導体装置２００の回路ＣＩＲ１の構成例について説明する。
例えば、半導体装置２００の回路ＣＩＲ１は、カレントミラー回路を含む構成としてもよい。図２（Ａ）に示す半導体装置２１１は、半導体装置２００の回路ＣＩＲ１にカレントミラー回路ＣＭＣを含む構成となっている。カレントミラー回路ＣＭＣは、端子ＣＭ１と、端子ＣＭ２と、を有する。カレントミラー回路ＣＭＣの端子ＣＭ１は、回路ＣＩＲ１の端子ＣＴ１と電気的に接続され、カレントミラー回路ＣＭＣの端子ＣＭ２は、回路ＣＩＲ１の端子ＣＴ２と電気的に接続されている。回路ＣＩＲ１の端子ＣＴ３は、回路ＣＩＲ１の端子ＣＴ２を介して、トランジスタＯＳＴｒ２の第１端子と電気的に接続されている。
なお、カレントミラー回路ＣＭＣの端子ＣＭ２と、回路ＣＩＲ１の端子ＣＴ２と、回路ＣＩＲ１の端子ＣＴ３と、の接続箇所をノードＮＤ２とする。
図２（Ｂ）に、カレントミラー回路ＣＭＣの一例を示す。図２（Ｂ）のカレントミラー回路ＣＭＣは、トランジスタＳｉＴｒ２と、トランジスタＳｉＴｒ３と、を有する。なお、トランジスタＳｉＴｒ２と、トランジスタＳｉＴｒ３と、はそれぞれｐチャネル型のトランジスタである。トランジスタＳｉＴｒ２の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＳｉＴｒ２の第２端子は、トランジスタＳｉＴｒ２のゲートと、トランジスタＳｉＴｒ３のゲートと、端子ＣＴ１と、に電気的に接続されている。トランジスタＳｉＴｒ３の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＳｉＴｒ３の第２端子は、端子ＣＴ２と、に電気的に接続されている。なお、本発明の一態様の半導体装置が有するカレントミラー回路は、図２（Ｂ）の構成に限定されず、図２（Ｂ）に示す回路とは別のカレントミラー回路であってもよい。
また、例えば、半導体装置２００の回路ＣＩＲ１は、抵抗素子を含む構成としてもよい。図３（Ａ）に示す半導体装置２１２は、半導体装置２００の回路ＣＩＲ１に抵抗素子Ｒ１、及び抵抗素子Ｒ２を含む構成となっている。抵抗素子Ｒ１の一方の端子は、回路ＣＩＲ１の端子ＣＴ１と電気的に接続され、抵抗素子Ｒ１の他方の端子は、配線ＶＤＤＬと電気的に接続されている。抵抗素子Ｒ２の一方の端子は、回路ＣＩＲ１の端子ＣＴ２と電気的に接続され、抵抗素子Ｒ２の他方の端子は、配線ＶＤＤＬと電気的に接続されている。回路ＣＩＲ１の端子ＣＴ３は、回路ＣＩＲ１の端子ＣＴ２を介して、トランジスタＯＳＴｒ２の第１端子と電気的に接続されている。
なお、抵抗素子Ｒ２の一方の端子と、回路ＣＩＲ１の端子ＣＴ２と、回路ＣＩＲ１の端子ＣＴ３と、の接続箇所をノードＮＤ２とする。
また、例えば、半導体装置２００の回路ＣＩＲ１の構成は、ダイオードを含む構成としてもよい。図３（Ｂ）に示す半導体装置２１３は、半導体装置２００の回路ＣＩＲ１にダイオードＤ１、及びダイオードＤ２を含む構成となっている。ダイオードＤ１の出力端子は、回路ＣＩＲ１の端子ＣＴ１と電気的に接続され、ダイオードＤ１の入力端子は、配線ＶＤＤＬと電気的に接続されている。ダイオードＤ２の出力端子は、回路ＣＩＲ１の端子ＣＴ２と電気的に接続され、ダイオードＤ２の入力端子は、配線ＶＤＤＬと電気的に接続されている。回路ＣＩＲ１の端子ＣＴ３は、回路ＣＩＲ１の端子ＣＴ２を介して、トランジスタＯＳＴｒ２の第１端子と電気的に接続されている。
なお、ダイオードＤ２の出力端子と、回路ＣＩＲ１の端子ＣＴ２と、回路ＣＩＲ１の端子ＣＴ３と、の接続箇所をノードＮＤ２とする。
なお、図３（Ｂ）に示すダイオードＤ１、及びダイオードＤ２には、ダイオード接続されたトランジスタを適用してもよい。ダイオード接続されたトランジスタとは、ゲートとドレインが電気的に接続されたトランジスタのことをいう。特に、ダイオード接続されたトランジスタを適用する場合、ダイオード接続されたトランジスタをトランジスタＯＳＴｒ１、及びトランジスタＯＳＴｒ２と同じ材料、及び同じ構造にすることによって、半導体装置２１３を作製する工程を短縮することができる。また、ダイオード接続されたトランジスタをトランジスタＳｉＴｒ１と同じ材料、及び同じ構造にすることによっても、半導体装置２１３を作製する工程を短縮することができる。また、ダイオード接続されたトランジスタを、インバータ回路ＩＮＶ１、定電流回路ＣＩ１、定電流回路ＣＩ２、及び回路ＣＩＲ２のいずれかを構成するトランジスタと同じ材料、及び同じ構造にすることによっても、半導体装置２１３を作製する工程を短縮することができる。
半導体装置２００の回路ＣＩＲ１を、上記に挙げた、半導体装置２１１の回路ＣＩＲ１、半導体装置２１２の回路ＣＩＲ１、及び半導体装置２１３の回路ＣＩＲ１のいずれかの構成にすることで、回路ＣＩＲ１は、端子ＣＴ１に流れる電流と、端子ＣＴ２に流れる電流と、に応じた電位を端子ＣＴ３に出力する電流電圧変換回路とすることができる。
なお、本発明の一態様は、半導体装置２１１、半導体装置２１２、及び半導体装置２１３のそれぞれの構成に限定されない。回路ＣＩＲ１が、電流電圧変換回路としての機能を有するのであれば、半導体装置２１１、半導体装置２１２、及び半導体装置２１３に示した回路ＣＩＲ１以外の構成であってもよい。
＜＜定電流回路ＣＩ１、ＣＩ２＞＞
次に、半導体装置２００の定電流回路ＣＩ１、及び定電流回路ＣＩ２に適用できる具体的な回路構成について説明する。
例えば、定電流回路ＣＩ１、及び定電流回路ＣＩ２は、トランジスタを含む構成としてもよい。図４（Ａ）に示す半導体装置２２１は、半導体装置２００の定電流回路ＣＩ１にトランジスタＯＳＴｒ３を含み、半導体装置２００の定電流回路ＣＩ２にトランジスタＯＳＴｒ４を含む構成となっている。
配線ＶＢＩＡＳＬは、トランジスタＯＳＴｒ３のゲート、及びトランジスタＯＳＴｒ４のゲートに電位を与えるための配線である。
トランジスタＯＳＴｒ３の第１端子は、定電流回路ＣＩ１の端子ＣＩ１Ｉｎと電気的に接続され、トランジスタＯＳＴｒ３の第２端子は、定電流回路ＣＩ１の端子ＣＩ１Ｏｕｔと電気的に接続され、トランジスタＯＳＴｒ３のゲートは、配線ＶＢＩＡＳＬと電気的に接続されている。トランジスタＯＳＴｒ４の第１端子は、定電流回路ＣＩ２の端子ＣＩ２Ｉｎと電気的に接続され、トランジスタＯＳＴｒ４の第２端子は、定電流回路ＣＩ２の端子ＣＩ２Ｏｕｔと電気的に接続され、トランジスタＯＳＴｒ４のゲートは、配線ＶＢＩＡＳＬと電気的に接続されている。
また、例えば、図４（Ａ）に示す半導体装置２２１のトランジスタＯＳＴｒ３、及びトランジスタＯＳＴｒ４は、デュアルゲート構造を有するトランジスタであってもよい。図４（Ｂ）に示す半導体装置２２２は、トランジスタＯＳＴｒ３、及びトランジスタＯＳＴｒ４を、デュアルゲート構造のトランジスタとした構成としており、トランジスタＯＳＴｒ３、及びトランジスタＯＳＴｒ４のそれぞれは、ゲートと、バックゲートと、を有する。トランジスタＯＳＴｒ３のバックゲートは、配線ＢＧＬ３と電気的に接続され、トランジスタＯＳＴｒ４のバックゲートは、配線ＢＧＬ４と電気的に接続されている。この接続構成を適用することで、配線ＢＧＬ３、及び配線ＢＧＬ４に電位を印加することにより、トランジスタＯＳＴｒ３、及びトランジスタＯＳＴｒ４のそれぞれのしきい値電圧を制御することができる。
また、例えば、図４（Ｂ）に示す半導体装置２２２の構成を、図５（Ａ）に示す半導体装置２２３の構成に変更してもよい。半導体装置２２３は、半導体装置２２２のトランジスタＯＳＴｒ３、トランジスタＯＳＴｒ４のそれぞれのバックゲートの接続先を変更した構成となっている。トランジスタＯＳＴｒ３のバックゲートは、トランジスタＯＳＴｒ３のゲートと電気的に接続され、トランジスタＯＳＴｒ４のバックゲートは、トランジスタＯＳＴｒ４のゲートと電気的に接続されている。この接続構成にすることによって、トランジスタＯＳＴｒ３、トランジスタＯＳＴｒ４のそれぞれにおいて、バックゲートにゲートと同じ電位を印加することができる。そのため、それぞれのトランジスタが導通状態であるときのオン電流を増加することができる。つまり、半導体装置２２３の構成にすることによって、回路内の配線、素子などに印加される電位の変動速度が上がるため、ヒステリシスコンパレータの動作を速くすることができる。
また、例えば、図４（Ｂ）に示す半導体装置２２２の構成を、図５（Ｂ）に示す半導体装置２２４の構成としてもよい。半導体装置２２４は、半導体装置２２３とは別に、半導体装置２２２のトランジスタＯＳＴｒ３、トランジスタＯＳＴｒ４のそれぞれのバックゲートの接続先を変更した構成となっている。トランジスタＯＳＴｒ３のバックゲートは、配線ＶＳＳＬと電気的に接続され、トランジスタＯＳＴｒ４のバックゲートは、配線ＶＳＳＬと電気的に接続されている。この接続構成にすることによって、トランジスタＯＳＴｒ３、トランジスタＯＳＴｒ４のそれぞれのバックゲートに、低レベル電位ＶＳＳを印加することができる。これにより、トランジスタＯＳＴｒ３、及びトランジスタＯＳＴｒ４のしきい値電圧をプラス側にシフトすることができ、トランジスタＯＳＴｒ３、及びトランジスタＯＳＴｒ４に流れる電流を低減することができる。半導体装置２２４の構成にすることによって、ヒステリシスコンパレータに過剰な電流が流れるのを防ぐことができる。
なお、本発明の一態様の半導体装置は、半導体装置２２１、半導体装置２２２、半導体装置２２３、及び半導体装置２２４のそれぞれの構成に限定されない。定電流回路ＣＩ１、及び定電流回路ＣＩ２が、定電流回路としての機能を有するのであれば、半導体装置２２１、半導体装置２２２、半導体装置２２３、及び半導体装置２２４に示した定電流回路ＣＩ１、及び定電流回路ＣＩ２以外の構成であってもよい。
＜＜インバータ回路ＩＮＶ１＞＞
次に、インバータ回路ＩＮＶ１の内部構成の例について説明する。
図６（Ａ）は、インバータ回路ＩＮＶ１の内部構成例を図示した半導体装置２３１の回路図である。
半導体装置２３１において、インバータ回路ＩＮＶ１は、トランジスタＳｉＴｒ４と、トランジスタＯＳＴｒ５と、を有する。
トランジスタＯＳＴｒ５のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタＯＳＴｒ５は、実施の形態５で説明するトランジスタであることがより好ましい。
半導体装置２３１のインバータ回路ＩＮＶ１において、トランジスタＳｉＴｒ４の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＳｉＴｒ４の第２端子は、トランジスタＯＳＴｒ５の第１端子と、インバータ回路ＩＮＶ１の出力端子と、に電気的に接続され、トランジスタＳｉＴｒ４のゲートは、トランジスタＯＳＴｒ５のゲートと、インバータ回路ＩＮＶ１の入力端子と、に電気的に接続されている。トランジスタＯＳＴｒ５の第２端子は、配線ＶＳＳＬと電気的に接続されている。
なお、本発明の一態様の半導体装置のインバータ回路ＩＮＶ１は、図６（Ａ）に示す半導体装置２３１のインバータ回路ＩＮＶ１の構成に限定されない。場合によって、状況に応じて、又は、必要に応じて、インバータ回路ＩＮＶ１の内部の構成を変更することができる。
例えば、図６（Ａ）の半導体装置２３１のトランジスタＯＳＴｒ５は、シングルゲート構造のトランジスタであるが、デュアルゲート構造のトランジスタであってもよい。図６（Ｂ）に示す半導体装置２３２は、図６（Ａ）に示す半導体装置２３１のトランジスタＯＳＴｒ５を、デュアルゲート構造のトランジスタとした構成となっている。トランジスタＯＳＴｒ５は、ゲートと、バックゲートと、を有する。トランジスタＯＳＴｒ５のバックゲートは、配線ＢＧＬ５と電気的に接続されている。この接続構成にすることによって、配線ＢＧＬ５に電位を印加することによって、トランジスタＯＳＴｒ５のしきい値電圧を制御することができる。
また、例えば、図６（Ｂ）の半導体装置２３２のトランジスタＯＳＴｒ５のバックゲートの接続構成を変更してもよい。図７（Ａ）に示す半導体装置２３３は、図６（Ｂ）に示す半導体装置２３２のトランジスタＯＳＴｒ５のバックゲートの接続先を変更した構成となっている。トランジスタＯＳＴｒ５のバックゲートは、トランジスタＳｉＴｒ４のゲートと電気的に接続されている。この接続構成にすることによって、トランジスタＯＳＴｒ５において、バックゲートにゲートと同じ電位を印加することができる。そのため、トランジスタＯＳＴｒ５が導通状態であるときのオン電流を増加することができる。つまり、半導体装置２３３の構成にすることによって、ヒステリシスコンパレータの動作を速くすることができる。
また、例えば、図７（Ａ）の半導体装置２３３とは別に、図６（Ｂ）の半導体装置２３２のトランジスタＯＳＴｒ５のバックゲートの接続構成を変更してもよい。図７（Ｂ）に示す半導体装置２３４は、図７（Ａ）の半導体装置２３３とは異なる、図６（Ｂ）の半導体装置２３２のトランジスタＯＳＴｒ５のバックゲートの接続先を変更した構成となっている。トランジスタＯＳＴｒ５のバックゲートは、配線ＶＳＳＬと電気的に接続されている。この接続構成にすることによって、トランジスタＯＳＴｒ５のバックゲートに、低レベル電位ＶＳＳを印加することができる。これにより、トランジスタＯＳＴｒ５のしきい値電圧をプラス側にシフトすることができ、トランジスタＯＳＴｒ５に流れる電流を低減することができる。半導体装置２３４の構成にすることによって、ヒステリシスコンパレータに過剰な電流が流れるのを防ぐことができる。
＜＜回路ＣＩＲ２＞＞
次に、半導体装置２００の回路ＣＩＲ２に適用できる具体的な回路構成について説明する。
例えば、回路ＣＩＲ２は、インバータ回路を含む構成としてもよい。図８（Ａ）に示す半導体装置２４１は、半導体装置２００の回路ＣＩＲ２にインバータ回路ＩＮＶ２を含む構成となっている。インバータ回路ＩＮＶ２の入力端子は、回路ＣＩＲ２の端子ＣＴ４と電気的に接続され、インバータ回路ＩＮＶ２の出力端子は、回路ＣＩＲ２の端子ＣＴ５と電気的に接続されている。なお、インバータ回路ＩＮＶ２は、外部電源との接続のため、配線ＶＤＤＬと、配線ＶＳＳＬと、に電気的に接続されている。
また、半導体装置２４１のインバータ回路ＩＮＶ２は、図６（Ａ）の半導体装置２３１のインバータ回路ＩＮＶ１と、同じ回路構成としてもよい。図８（Ｂ）は、インバータ回路ＩＮＶ１、及びインバータ回路ＩＮＶ２の内部構成例を示した半導体装置２４１Ａの回路図である。
半導体装置２４１Ａにおいて、インバータ回路ＩＮＶ１は、トランジスタＳｉＴｒ４と、トランジスタＯＳＴｒ５と、を有し、インバータ回路ＩＮＶ２は、トランジスタＳｉＴｒ５と、トランジスタＯＳＴｒ６と、を有する。
トランジスタＯＳＴｒ５及びトランジスタＯＳＴｒ６のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタＯＳＴｒ５、及びトランジスタＯＳＴｒ６は、実施の形態５で説明するトランジスタであることがより好ましい。
半導体装置２４１Ａのインバータ回路ＩＮＶ１の内部の回路構成例については、半導体装置２３１のインバータ回路ＩＮＶ１の記載を参照する。半導体装置２４１Ａのインバータ回路ＩＮＶ２において、トランジスタＳｉＴｒ５の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＳｉＴｒ５の第２端子は、トランジスタＯＳＴｒ６の第１端子と、インバータ回路ＩＮＶ２の出力端子と、に電気的に接続され、トランジスタＳｉＴｒ５のゲートは、トランジスタＯＳＴｒ６のゲートと、インバータ回路ＩＮＶ２の入力端子と、に電気的に接続されている。トランジスタＯＳＴｒ５の第２端子は、配線ＶＳＳＬと電気的に接続されている。回路ＣＩＲ２の端子ＣＴ４は、インバータ回路ＩＮＶ２の入力端子と電気的に接続され、回路ＣＩＲ２の端子ＣＴ５は、インバータ回路ＩＮＶ２の出力端子と電気的に接続されている。
また、例えば、回路ＣＩＲ２は、抵抗素子とトランジスタと、を含む構成としてもよい。図９（Ａ）に示す半導体装置２４２は、半導体装置２００の回路ＣＩＲ２に抵抗素子Ｒ３とトランジスタＯＳＴｒ７を含む構成となっている。トランジスタＯＳＴｒ７の第１端子は、抵抗素子Ｒ３の一方の端子と電気的に接続され、トランジスタＯＳＴｒ７の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＯＳＴｒ７のゲートは、回路ＣＩＲ２の端子ＣＴ４と電気的に接続されている。抵抗素子Ｒ３の他方の端子は、配線ＶＤＤＬと電気的に接続されている。回路ＣＩＲ２の端子ＣＴ５は、トランジスタＯＳＴｒ７の第１端子と電気的に接続されている。
また、例えば、回路ＣＩＲ２は、ダイオードとトランジスタと、を含む構成としてもよい。図９（Ｂ）に示す半導体装置２４３は、半導体装置２００の回路ＣＩＲ２にダイオードＤ３とトランジスタＯＳＴｒ７を含む構成となっている。トランジスタＯＳＴｒ７の第１端子は、ダイオードＤ３の出力端子と電気的に接続され、トランジスタＯＳＴｒ７の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＯＳＴｒ７のゲートは、回路ＣＩＲ２の端子ＣＴ４と電気的に接続されている。ダイオードＤ３の入力端子は、配線ＶＤＤＬと電気的に接続されている。回路ＣＩＲ２の端子ＣＴ５は、トランジスタＯＳＴｒ７の第１端子と電気的に接続されている。
なお、半導体装置２４２、及び半導体装置２４３の回路ＣＩＲ２が有するトランジスタＯＳＴｒ７のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタＯＳＴｒ７は、実施の形態５で説明するトランジスタの構造であることがより好ましい。
上記のように、回路ＣＩＲ２の構成を、半導体装置２４１、半導体装置２４２、及び半導体装置２４３のいずれかの回路ＣＩＲ２の構成にすることによって、回路ＣＩＲ２は、端子ＣＴ４に印加される電位に応じて、２つの電位のどちらか一方を端子ＣＴ５に出力することができる。
なお、本発明の一態様は、半導体装置２４１、半導体装置２４２、及び半導体装置２４３のそれぞれの構成に限定されない。回路ＣＩＲ２が、入力された電位に応じて２つの電位のどちらか一方を出力する機能を有するのであれば、半導体装置２４１、半導体装置２４２、及び半導体装置２４３に示した回路ＣＩＲ２以外の構成であってもよい。
また、本発明の一態様の半導体装置は、場合によって、状況に応じて、又は、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。
＜構成例２＞
図１の半導体装置２００とは別の半導体装置の一例を図１０に示す。半導体装置３００は、半導体装置２００から回路ＣＩＲ２を除いて、回路ＣＩＲ３を加えた回路構成となっている。つまり、半導体装置３００は、トランジスタＳｉＴｒ１と、トランジスタＯＳＴｒ１と、トランジスタＯＳＴｒ２と、回路ＣＩＲ１と、回路ＣＩＲ３と、インバータ回路ＩＮＶ１と、定電流回路ＣＩ１と、定電流回路ＣＩ２と、入力端子ＶＮと、入力端子ＶＰと、出力端子ＯＵＴと、を有する。
半導体装置２００と同様に、トランジスタＳｉＴｒ１のチャネル形成領域は、シリコンを有することが好ましい。また、トランジスタＯＳＴｒ１、及びトランジスタＯＳＴｒ２のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタＯＳＴｒ１、及びトランジスタＯＳＴｒ２は、実施の形態５で説明するトランジスタの構造であることがより好ましい。また、トランジスタＯＳＴｒ１のバックゲートとトランジスタＯＳＴｒ２のバックゲートに、それぞれ等しい電位を印加した場合における、トランジスタＯＳＴｒ１のＩｄ−Ｖｇ特性（ゲート−ソース間電圧におけるソース−ドレイン電流の特性）とトランジスタＯＳＴｒ２のＩｄ−Ｖｇ特性と、は等しいことが好ましい。
半導体装置３００において、回路ＣＩＲ１は、半導体装置２００と同様に、電流電圧変換回路として機能する。なお、回路ＣＩＲ１の詳細については、半導体装置２００の回路ＣＩＲ１の記載を参照する。
半導体装置３００において、定電流回路ＣＩ１は、半導体装置２００と同様に、端子ＣＩ１Ｉｎと、端子ＣＩ１Ｏｕｔと、を有し、端子ＣＩ１Ｉｎから端子ＣＩ１Ｏｕｔに流れる電流を一定に保つ機能を有する。なお、定電流回路ＣＩ１の詳細については、半導体装置２００の定電流回路ＣＩ１の記載を参照する。
半導体装置３００において、定電流回路ＣＩ２は、半導体装置２００と同様に、端子ＣＩ２Ｉｎと、端子ＣＩ２Ｏｕｔと、を有し、端子ＣＩ２Ｉｎから端子ＣＩ２Ｏｕｔに流れる電流を一定に保つ機能を有する。なお、定電流回路ＣＩ２の詳細については、半導体装置２００の定電流回路ＣＩ２の記載を参照する。
回路ＣＩＲ３は、端子ＣＴ６と、端子ＣＴ７と、を有する。回路ＣＩＲ３は、端子ＣＴ６に印加される電位に応じて、２つの電位のどちらか一方を、端子ＣＴ７に出力する機能を有する。
半導体装置３００の入力端子ＶＰは、コンパレータにおける非反転入力端子として機能し、半導体装置３００の入力端子ＶＮは、コンパレータにおける反転入力端子として機能する。
なお、半導体装置３００は、外部電源との接続のため、配線ＶＤＤＬと、配線ＶＳＳＬと、に電気的に接続されている。配線ＶＤＤＬは、高レベル電位ＶＤＤを与える配線であり、配線ＶＳＳＬは、低レベル電位ＶＳＳを与えるための配線である。
トランジスタＯＳＴｒ１の第１端子は、回路ＣＩＲ１の端子ＣＴ１と電気的に接続され、トランジスタＯＳＴｒ１の第２端子は、定電流回路ＣＩ１の端子ＣＩ１Ｉｎと電気的に接続され、トランジスタＯＳＴｒ１のゲートは、入力端子ＶＰと電気的に接続され、トランジスタＯＳＴｒ１のバックゲートは、配線ＶＳＳＬと電気的に接続されている。トランジスタＯＳＴｒ２の第１端子は、回路ＣＩＲ１の端子ＣＴ２と電気的に接続され、トランジスタＯＳＴｒ２の第２端子は、定電流回路ＣＩ１の端子ＣＩ１Ｉｎと電気的に接続され、トランジスタＯＳＴｒ２のゲートは、入力端子ＶＮと電気的に接続され、トランジスタＯＳＴｒ２のバックゲートは、回路ＣＩＲ３の端子ＣＴ７と電気的に接続されている。なお、トランジスタＯＳＴｒ２のバックゲートと、回路ＣＩＲ３の端子ＣＴ７と、の接続箇所をノードＶＢＧＮとする。定電流回路ＣＩ１の端子ＣＩ１Ｏｕｔは、配線ＶＳＳＬと電気的に接続されている。
トランジスタＯＳＴｒ１及びトランジスタＯＳＴｒ２は、半導体装置３００における差動対として機能する。
トランジスタＳｉＴｒ１の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＳｉＴｒ１の第２端子は、定電流回路ＣＩ２の端子ＣＩ２Ｉｎと電気的に接続され、トランジスタＳｉＴｒ１のゲートは、回路ＣＩＲ１の端子ＣＴ３と電気的に接続されている。定電流回路ＣＩ２の端子ＣＩ２Ｏｕｔは、配線ＶＳＳＬと電気的に接続されている。回路ＣＩＲ３の端子ＣＴ６は、定電流回路ＣＩ２の端子ＣＩ２Ｉｎと電気的に接続されている。
インバータ回路ＩＮＶ１の入力端子は、定電流回路ＣＩ２の端子ＣＩ２Ｉｎと電気的に接続され、インバータ回路ＩＮＶ１の出力端子は、半導体装置３００の出力端子ＯＵＴと電気的に接続されている。
なお、図１０において、回路ＣＩＲ３と、配線ＶＤＤＬ及び配線ＶＳＳＬと、の電気的接続の図示を省略している。回路ＣＩＲ３は、回路ＣＩＲ３の内部の構成によって、外部電源との接続が必要な場合がある。その場合、回路ＣＩＲ３は、配線ＶＤＤＬと、配線ＶＳＳＬと電気的に接続される。
＜＜回路ＣＩＲ３＞＞
ここで、半導体装置３００の回路ＣＩＲ３の構成例について説明する。
例えば、半導体装置３００の回路ＣＩＲ３は、バッファ回路を含む構成としてもよい。図１１（Ａ）に示す半導体装置３０１は、半導体装置３００の回路ＣＩＲ３にバッファ回路ＢＵＦを含む構成となっている。
バッファ回路ＢＵＦは、バッファ回路ＢＵＦの入力端子に印加された電位が、所定のしきい値電圧よりも高いときに、バッファ回路ＢＵＦの出力端子から高レベル電位ＶＤＤを出力し、バッファ回路ＢＵＦの入力端子に印加された電位が、所定のしきい値電圧よりも低いときに、バッファ回路ＢＵＦの出力端子から低レベル電位ＶＳＳを出力する機能を有する。
バッファ回路ＢＵＦの入力端子は、回路ＣＩＲ３の端子ＣＴ６と電気的に接続され、バッファ回路ＢＵＦの出力端子は、回路ＣＩＲ３の端子ＣＴ７と電気的に接続されている。加えて、回路ＣＩＲ３は、外部電源との接続のため、配線ＶＤＤＬと、配線ＶＳＳＬと電気的に接続されている。
この構成にすることによって、端子ＣＴ６の電位を、所定の高さの電位に復元して、端子ＣＴ７に出力することができる。
なお、本発明の一態様は、半導体装置３０１の構成に限定されない。回路ＣＩＲ３が、上述のように、入力された電位に応じて２つの電位のどちらか一方を出力する機能を有するのであれば、半導体装置３０１に示した回路ＣＩＲ３以外の構成であってもよい。
また、半導体装置３０１の回路ＣＩＲ３を用いて、電位を復元して出力する必要が無いとき、図１１（Ｂ）に示す半導体装置３０２のように、回路ＣＩＲ３を除いた構成としてもよい。半導体装置３０２にすることによって、半導体装置３０１よりも回路構成を簡単にすることができるため、回路面積を低減することができる。
また、構成例２に示す半導体装置は、場合によって、状況に応じて、又は、必要に応じて、構成例１に示す半導体装置の有する回路を組み合わせた構成としてもよい。
＜動作例＞
ここでは、本発明の一態様の半導体装置の動作の一例について説明する。なお、本動作例の説明では、図１２に示す半導体装置２５０を用いている。半導体装置２５０は、半導体装置２１１に示す回路ＣＩＲ１、半導体装置２２１に示す定電流回路ＣＩ１と定電流回路ＣＩ２、及び半導体装置２４１に示す回路ＣＩＲ２を組み合わせて構成したヒステリシスコンパレータである。
半導体装置２５０の動作例を、図１３のタイミングチャートに示す。図１３のタイミングチャートは、時刻Ｔ０乃至時刻Ｔ８における、入力端子ＶＰ、入力端子ＶＮ、ノードＶＢＧＮ、及び出力端子ＯＵＴのそれぞれの電位の変動を表している。また、ＲＥＦは、半導体装置２５０における実効的な参照電位の変動を表している。
ここで、実効的な参照電位ＲＥＦについて説明する。一般的には、コンパレータにおける参照電位とは、反転入力端子に印加された電位と定義されている場合が多いが、半導体装置２５０のヒステリシスコンパレータでは、差動対のトランジスタＯＳＴｒ２のバックゲートに電位が印加されているとき、トランジスタＯＳＴｒ２のしきい値電圧が変動するため、入力端子ＶＮに印加される電位がそのまま参照電位とならない。この場合、半導体装置２５０のヒステリシスコンパレータの実効的な参照電位ＲＥＦは、入力端子ＶＮに印加された電位に、該しきい値電圧の変動分が加わった電位となる。
＜＜時刻Ｔ０から時刻Ｔ１まで＞＞
時刻Ｔ０は、初期状態であり、入力端子ＶＰ及び入力端子ＶＮには、高レベル電位及び低レベル電位でない電位が印加されているものとする。そのため、参照電位ＲＥＦ、ノードＶＢＧＮの電位、及び出力端子の電位が不定となる。なお、図１３では、時刻Ｔ１以前の入力端子ＶＰの電位、入力端子ＶＮの電位、参照電位ＲＥＦ、ノードＶＢＧＮの電位、及び出力端子ＯＵＴの電位は、それぞれ破線で表している。
また、半導体装置２５０が動作しているとき、配線ＶＢＩＡＳＬには所定の電位が印加される。これにより、トランジスタＯＳＴｒ３のソース−ドレイン間に該電位に基づく電流Ｉ３が流れ、また、トランジスタＯＳＴｒ４のソース−ドレイン間に該電位に基づく電流が流れる。
＜＜時刻Ｔ１から時刻Ｔ２まで＞＞
時刻Ｔ１において、入力端子ＶＮには、一定の電位Ｖｃｏｎｓｔが印加される。加えて、時刻Ｔ１から時刻Ｔ２までの間に、入力端子ＶＰには、一定の電位Ｖｃｏｎｓｔよりも高い電位が印加される。なお、入力端子ＶＰに印加される電位は、時刻Ｔ１から時刻Ｔ２までの間にかけて、上昇するものとする。
入力端子ＶＰに電位が入力されることによって、トランジスタＯＳＴｒ１のゲートに該電位が印加される。このため、トランジスタＯＳＴｒ１のソース−ドレイン間に電流Ｉ１が流れる。なお、時刻Ｔ１から時刻Ｔ２までの間では、入力端子ＶＰに印加される電位は上昇するので、この間において電流Ｉ１は増加する。電流Ｉ１は、カレントミラー回路ＣＭＣの端子ＣＭ１から、トランジスタＯＳＴｒ１を介して、ノードＮＤ１に流れる。
トランジスタＯＳＴｒ２のソース−ドレイン間を流れる電流をＩ２とする。カレントミラー回路ＣＭＣの端子ＣＭ１には電流Ｉ１が流れるため、カレントミラー回路の原理によって、端子ＣＭ２に流れる電流Ｉ２は、電流Ｉ１と同じ大きさになろうとする。しかし、トランジスタＯＳＴｒ２のゲートは、トランジスタＯＳＴｒ１のゲートの電位よりも低い電位Ｖｃｏｎｓｔが印加されているため、電流Ｉ２は電流Ｉ１よりも小さくなる。そのため、端子ＣＭ２からノードＮＤ２に流れる電荷量は増加し、ノードＮＤ２の電位は高くなる。これにより、トランジスタＳｉＴｒ１のゲートの電位が高くなるので、トランジスタＳｉＴｒ１のソース−ドレイン間に流れる電流量が減少する。また、ノードＮＤ２の電位の高さによっては、トランジスタＳｉＴｒ１は、非導通状態となる。
なお、キルヒホッフの法則により、電流Ｉ３は、電流Ｉ１と電流Ｉ２の和と等しくなる。
ここで、ノードＮＤ３の電位について考える。上述の通り、時刻Ｔ１から時刻Ｔ２までの間では、トランジスタＳｉＴｒ１のソース−ドレイン間に流れる電流量は小さくなっている、又はトランジスタＳｉＴｒ１が非導通状態となっている。加えて、トランジスタＯＳＴｒ４のゲートには、配線ＶＢＩＡＳＬから所定の電位が与えられているので、トランジスタＯＳＴｒ４のソース−ドレイン間には該電位に基づく電流が流れる。この結果、ノードＮＤ３の電位は、低レベル電位ＶＳＳ側に近づく。
そして、インバータ回路ＩＮＶ１の入力端子には、ノードＮＤ３の電位が入力されるため、インバータ回路ＩＮＶ１の出力端子には、高レベル電位ＶＤＤが出力される。つまり、半導体装置２５０の出力端子ＯＵＴには、高レベル電位ＶＤＤが出力される。
また、インバータ回路ＩＮＶ１の出力端子はインバータ回路ＩＮＶ２の入力端子と電気的に接続されているので、インバータ回路ＩＮＶ２の出力端子には、低レベル電位ＶＳＳが出力される。このため、ノードＶＢＧＮの電位は、低レベル電位ＶＳＳとなり、この電位がトランジスタＯＳＴｒ２のバックゲートに印加される。これにより、トランジスタＯＳＴｒ２のしきい値電圧はプラスシフトされる。しかし、トランジスタＯＳＴｒ２のソース−ドレイン間を流れる電流Ｉ２は増加しないため、トランジスタＳｉＴｒ１のゲートの電位は変化しない、又は上昇する。そのため、ノードＮＤ３の電位は、低レベル電位ＶＳＳ側に近づき、半導体装置２５０の出力端子ＯＵＴには、高レベル電位ＶＤＤが出力される。つまり、トランジスタＯＳＴｒ２のしきい値電圧がプラスシフトしても、半導体装置２５０の出力端子ＯＵＴの電位は、変動しない。また、実効的な参照電位は、入力端子ＶＮと同じＶｃｏｎｓｔとなる。
＜＜時刻Ｔ２から時刻Ｔ３まで＞＞
時刻Ｔ２から時刻Ｔ３までの間において、入力端子ＶＰに印加される電位は、下降するものとする。特に、時刻Ｔ３の時点では、入力端子ＶＰの電位が、Ｖｃｏｎｓｔにまで下降するものとする。時刻Ｔ２から時刻Ｔ３までの間では、入力端子ＶＰの電位が入力端子ＶＮの電位Ｖｃｏｎｓｔよりも高いので、出力端子ＯＵＴの電位、及びノードＶＢＧＮの電位は、時刻Ｔ１から時刻Ｔ２までの間の出力端子ＯＵＴの電位、及びノードＶＢＧＮの電位からそれぞれ変化しない。
＜＜時刻Ｔ３から時刻Ｔ４まで＞＞
時刻Ｔ３から時刻Ｔ４までの間においても、入力端子ＶＰに印加される電位は、下降するものとする。つまり、時刻Ｔ３を経過したとき、入力端子ＶＰの電位は、入力端子ＶＮの電位Ｖｃｏｎｓｔを下回ることになる。
時刻Ｔ３から時刻Ｔ４までの間では、入力端子ＶＰの電位が低くなるため、トランジスタＯＳＴｒ１のソース−ドレイン間に流れる電流Ｉ１は、時刻Ｔ１から時刻Ｔ３までの間のときの電流Ｉ１よりも減少する。電流Ｉ１は、カレントミラー回路ＣＭＣの端子ＣＭ１から、トランジスタＯＳＴｒ１を介して、ノードＮＤ１に流れる。
カレントミラー回路ＣＭＣの端子ＣＭ１からトランジスタＯＳＴｒ１の第１端子までに、電流Ｉ１が流れるため、カレントミラー回路の原理により、端子ＣＭ２に流れる電流Ｉ２は、電流Ｉ１と同じ電流量となる場合がある。そのため、電流Ｉ１の減少により、電流Ｉ２も減少する場合がある。トランジスタＯＳＴｒ２のゲートは、一定の電位Ｖｃｏｎｓｔが印加され、かつ電流Ｉ２が減少しているため、端子ＣＭ２からノードＮＤ２に流れる電荷量は減少し、ノードＮＤ２の電位は低くなる。これにより、トランジスタＳｉＴｒ１のゲートの電位が低くなるため、トランジスタＳｉＴｒ１のソース−ドレイン間に流れる電流量が増加する。
ここで、ノードＮＤ３の電位について考える。上述の通り、時刻Ｔ３から時刻Ｔ４までの間では、トランジスタＳｉＴｒ１のソース−ドレイン間に流れる電流量は大きくなっている。加えて、トランジスタＯＳＴｒ４のゲートには、配線ＶＢＩＡＳＬから所定の電位が与えられているので、トランジスタＯＳＴｒ４のソース−ドレイン間には該電位に基づく電流が流れる。ここでは、トランジスタＳｉＴｒ１のオン電流は、トランジスタＯＳＴｒ４のオン電流よりも高いと考え、ノードＮＤ３の電位は、高レベル電位ＶＤＤ側に近づくものとする。
トランジスタＳｉＴｒ１のオン電流を、トランジスタＯＳＴｒ４のオン電流よりも高くする方法として、トランジスタＳｉＴｒ１のチャネル形成領域が有する半導体の移動度を、トランジスタＯＳＴｒ４のチャネル形成領域が有する半導体の移動度よりも高くすればよい。例えば、トランジスタＳｉＴｒ１としてシリコンをチャネル形成領域に含むトランジスタを適用して、トランジスタＯＳＴｒ４としてシリコンよりも移動度の低い半導体をチャネル形成領域に含むトランジスタを適用すればよい。
ノードＮＤ３の電位は高レベル電位ＶＤＤ側に近づくため、インバータ回路ＩＮＶ１の入力端子には、高レベル電位ＶＤＤが入力される。これにより、インバータ回路ＩＮＶ１の出力端子には、低レベル電位ＶＳＳが出力される。つまり、半導体装置２５０の出力端子ＯＵＴには、低レベル電位ＶＳＳが出力される。
また、インバータ回路ＩＮＶ１の出力端子は、インバータ回路ＩＮＶ２の入力端子と電気的に接続されているので、インバータ回路ＩＮＶ２の出力端子には、高レベル電位ＶＤＤが出力される。このため、ノードＶＢＧＮの電位は、高レベル電位ＶＤＤとなり、この電位がトランジスタＯＳＴｒ２のバックゲートに印加される。
トランジスタＯＳＴｒ２のバックゲートに高レベル電位ＶＤＤが印加されたため、トランジスタＯＳＴｒ２のしきい値電圧が変動し、トランジスタＯＳＴｒ２のＩｄ−Ｖｇ特性（ゲート−ソース間電圧におけるソース−ドレイン電流の特性）特性はマイナス側にシフトする。ここで、該しきい値電圧の変動分をΔＶｔｈとする。
このとき、トランジスタＯＳＴｒ２のゲートの電位Ｖｃｏｎｓｔは一定で、かつトランジスタＯＳＴｒ２のＩｄ−Ｖｇ特性はマイナス側にシフトするので、トランジスタＯＳＴｒ２に流れる電流Ｉ２は増加する。ノードＮＤ２の電位がより低くなるので、トランジスタＳｉＴｒ１のソース−ドレイン間に流れる電流量が大きくなる。トランジスタＳｉＴｒ１のオン電流は、トランジスタＯＳＴｒ４のオン電流よりも高いため、ノードＮＤ３の電位は、更に高レベル電位ＶＤＤ側に近づく。
ところで、上述のノードＮＤ３の電位がインバータ回路ＩＮＶ１の入力端子に入力されたとき、インバータ回路ＩＮＶ１の出力端子には、低レベル電位ＶＳＳが出力されるため、出力端子ＯＵＴには低レベル電位ＶＳＳが出力される。そして、インバータ回路ＩＮＶ２の入力端子に低レベル電位ＶＳＳが入力されるため、インバータ回路ＩＮＶ２の出力端子先のノードＶＢＧＮの電位は、高レベル電位ＶＤＤとなる。つまり、時刻Ｔ３から時刻Ｔ４までにおいて、該しきい値電圧の変動があっても、出力端子ＯＵＴの電位、及びノードＶＢＧＮの電位に対して変動は起こらない。
また、半導体装置２５０の参照電位は、トランジスタＯＳＴｒ２のＩｄ−Ｖｇ特性はマイナス側にシフトしているため、入力端子ＶＮに印加されているＶｃｏｎｓｔよりも高くなる。このときの実効的な参照電位ＲＥＦは、入力端子ＶＮに印加されているＶｃｏｎｓｔにしきい値電圧の変動分ΔＶｔｈが加わった高さとなる。
＜＜時刻Ｔ４から時刻Ｔ５まで＞＞
時刻Ｔ４から時刻Ｔ５までの間において、入力端子ＶＰに印加される電位は、上昇するものとする。特に、時刻Ｔ５の時点では、入力端子ＶＰの電位が、Ｖｃｏｎｓｔにまで上昇するものとする。時刻Ｔ４から時刻Ｔ５までの間では、入力端子ＶＰの電位が入力端子ＶＮの電位Ｖｃｏｎｓｔよりも低いので、出力端子ＯＵＴの電位、及びノードＶＢＧＮの電位は、時刻Ｔ３から時刻Ｔ４までの間の出力端子ＯＵＴの電位、及びノードＶＢＧＮの電位からそれぞれ変化しない。
＜＜時刻Ｔ５から時刻Ｔ６まで＞＞
時刻Ｔ５から時刻Ｔ６までの間においても、入力端子ＶＰに印加される電位は、上昇するものとする。つまり、時刻Ｔ５を経過したとき、入力端子ＶＰの電位は、入力端子ＶＮの電位Ｖｃｏｎｓｔを上回ることになる。また、時刻Ｔ６の時点では、入力端子ＶＰの電位が、Ｖｃｏｎｓｔ＋ΔＶｔｈにまで上昇するものとする。
時刻Ｔ５から時刻Ｔ６までの間において、半導体装置２５０の実効的な参照電位ＲＥＦは、Ｖｃｏｎｓｔ＋ΔＶｔｈとなっているので、トランジスタＯＳＴｒ１のゲートにトランジスタＯＳＴｒ２のゲートと同じ電位Ｖｃｏｎｓｔが印加されていても、トランジスタＯＳＴｒ１のオン電流は、トランジスタＯＳＴｒ２のオン電流よりも小さくなる。そのため、ノードＮＤ２の電位は、低レベル電位ＶＳＳ側に近づくため、トランジスタＳｉＴｒ１にオン電流が流れる。すなわち、半導体装置２５０の出力端子ＯＵＴは、低レベル電位ＶＳＳが出力され、ノードＶＢＧＮの電位は、高レベル電位ＶＤＤとなる。つまり、時刻Ｔ５から時刻Ｔ６までの間の出力端子ＯＵＴの電位、及びノードＶＢＧＮの電位は、時刻Ｔ５以前から引き続き変化しない。
＜＜時刻Ｔ６から時刻Ｔ７まで＞＞
時刻Ｔ６から時刻Ｔ７までにおいても、入力端子ＶＰに印加される電位は、上昇するものとする。つまり、時刻Ｔ６を経過したとき、入力端子ＶＰの電位は、Ｖｃｏｎｓｔ＋ΔＶｔｈを上回ることになる。
このとき、トランジスタＯＳＴｒ１のオン電流は、トランジスタＯＳＴｒ２のオン電流よりも大きくなる。トランジスタＯＳＴｒ２のソース−ドレイン間を流れる電流Ｉ２は、カレントミラー回路ＣＭＣの原理によって、トランジスタＯＳＴｒ１のソース−ドレイン間を流れる電流Ｉ１と同じ大きさになろうとする。しかし、トランジスタＯＳＴｒ２のゲートは、トランジスタＯＳＴｒ１のゲートの電位よりも低い電位Ｖｃｏｎｓｔが印加されているため、電流Ｉ２は電流Ｉ１よりも小さくなる。そのため、カレントミラー回路の端子ＣＭ２からノードＮＤ２に流れる電荷量は増加し、ノードＮＤ２の電位は高くなる。これにより、トランジスタＳｉＴｒ１のゲートの電位が高くなるので、トランジスタＳｉＴｒ１のソース−ドレイン間に流れる電流量が減少する。また、ノードＮＤ２の電位の高さによっては、トランジスタＳｉＴｒ１は、非導通状態となる。
ここで、ノードＮＤ３の電位について考える。上述の通り、時刻Ｔ６から時刻Ｔ７までの間では、トランジスタＳｉＴｒ１のソース−ドレイン間に流れる電流量は小さくなっている、又はトランジスタＳｉＴｒ１が非導通状態となっている。加えて、トランジスタＯＳＴｒ４のゲートには、配線ＶＢＩＡＳＬから所定の電位が与えられているので、トランジスタＯＳＴｒ４のソース−ドレイン間には該電位に基づく定電流が流れる。この結果、ノードＮＤ３の電位は、低レベル電位ＶＳＳ側に近づく。
そして、インバータ回路ＩＮＶ１の入力端子には、ノードＮＤ３の電位が入力されるため、インバータ回路ＩＮＶ１の出力端子には、高レベル電位ＶＤＤが出力される。つまり、半導体装置２５０の出力端子ＯＵＴには、高レベル電位ＶＤＤが出力される。
また、インバータ回路ＩＮＶ１の出力端子は、インバータ回路ＩＮＶ２の入力端子と電気的に接続されているので、インバータ回路ＩＮＶ２の出力端子には、低レベル電位ＶＳＳが出力される。このため、ノードＶＢＧＮの電位は、低レベル電位ＶＳＳとなり、この電位がトランジスタＯＳＴｒ２のバックゲートに印加される。これにより、トランジスタＯＳＴｒ２のしきい値電圧はプラス側にシフトし、トランジスタＯＳＴｒ２のＩｄ−Ｖｇ特性は、時刻Ｔ１から時刻Ｔ３まで間のトランジスタＯＳＴｒ２のＩｄ−Ｖｇ特性に戻る。そのため、半導体装置２５０の実効的な参照電位ＲＥＦは、入力端子ＶＮと同じＶｃｏｎｓｔとなる。
＜＜時刻Ｔ７から時刻Ｔ８まで＞＞
時刻Ｔ７から時刻Ｔ８までの間において、入力端子ＶＰに印加される電位は、下降するものとする。特に、時刻Ｔ８では、入力端子ＶＰの電位が、Ｖｃｏｎｓｔまで下降するものとする。時刻Ｔ７から時刻Ｔ８までの間では、入力端子ＶＰの電位が入力端子ＶＮの電位Ｖｃｏｎｓｔよりも高い場合、出力端子ＯＵＴの電位、及びノードＶＢＧＮの電位は、時刻Ｔ７における出力端子ＯＵＴの電位、及びノードＶＢＧＮの電位からそれぞれ変化しない。
下記に、上述の動作をまとめる。
時刻Ｔ１から時刻Ｔ３までの間に示したように、入力端子ＶＰの電位が入力端子ＶＮの電位よりも高いとき、ノードＶＢＧＮの電位は低レベル電位ＶＳＳとなり、出力端子ＯＵＴは高レベル電位ＶＤＤを出力する。なお、このとき、トランジスタＯＳＴｒ２のバックゲートに低レベル電位ＶＳＳが印加されるため、トランジスタＯＳＴｒ２のしきい値電圧の変動は起こらない。そのため、このときの半導体装置２５０の実効的な参照電位ＲＥＦは、Ｖｃｏｎｓｔとなる。
時刻Ｔ３から時刻Ｔ５までの間に示したとおり、入力端子ＶＰの電位が入力端子ＶＮの電位よりも低いとき、ノードＶＢＧＮの電位は高レベル電位ＶＤＤとなり、出力端子ＯＵＴは低レベル電位ＶＳＳを出力する。なお、このとき、トランジスタＯＳＴｒ２のバックゲートに高レベル電位ＶＤＤが印加されるため、トランジスタＯＳＴｒ２のしきい値電圧がマイナス側にシフトする。そのため、このときの半導体装置２５０の実効的な参照電位ＲＥＦは、Ｖｃｏｎｓｔ＋ΔＶｔｈとなる。
時刻Ｔ５から時刻Ｔ６までの間に示したとおり、入力端子ＶＰの電位が入力端子ＶＮの電位（Ｖｃｏｎｓｔ）よりも低い状態において、入力端子ＶＰの電位を入力端子ＶＮの電位以上にしても、ノードＶＢＧＮの電位は高レベル電位ＶＤＤのままで時刻Ｔ５以前から変化しない。加えて、出力端子ＯＵＴの電位は低レベル電位ＶＳＳのままで時刻Ｔ５以前から変化しない。これは、半導体装置２５０の実効的な参照電位ＲＥＦがＶｃｏｎｓｔ＋ΔＶｔｈとなっており、時刻Ｔ５から時刻Ｔ６までの間では、入力端子ＶＰの電位がＶｃｏｎｓｔ＋ΔＶｔｈを上回っていないからである。
時刻Ｔ６から時刻Ｔ８までの間に示したとおり、入力端子ＶＰの電位が、Ｖｃｏｎｓｔ＋ΔＶｔｈよりも高いとき、ノードＶＢＧＮの電位は低レベル電位ＶＳＳとなり、出力端子ＯＵＴは高レベル電位ＶＤＤを出力する。なお、このとき、トランジスタＯＳＴｒ２のバックゲートに低レベル電位ＶＳＳが印加されるため、トランジスタＯＳＴｒ２のＩｄ−Ｖｇ特性は、時刻Ｔ１からＴ３までの間のＩｄ−Ｖｇ特性に戻る。そのため、このときの半導体装置２５０の実効的な参照電位ＲＥＦは、Ｖｃｏｎｓｔとなる。
つまり、入力端子ＶＰの電位が入力端子ＶＮの電位よりも低いときに、入力端子ＶＮ側の差動対のトランジスタのしきい値電圧をマイナス側にシフトさせ、かつ入力端子ＶＰの電位が入力端子ＶＮの電位よりも高いときに、入力端子ＶＮ側の差動対のトランジスタのしきい値電圧のシフトを元に戻すような構成することによって、入力比較電圧にヒステリシスを付与するコンパレータを実現することができる。
なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本発明の一態様に係る記憶装置の構成の一例について、図１４を用いながら説明する。
図１４に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、及びメモリセルアレイ２６１０を有する。周辺回路２６０１は、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、出力回路２６４０、コントロールロジック回路２６６０を有する。
ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、及び書き込み回路２６３４を有する。プリチャージ回路２６３２は、ビット線をプリチャージする機能を有する。センスアンプ２６３３は、ビット線から読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置２６００の外部に出力される。
なお、出力回路２６４０に、実施の形態１に記載の半導体装置２００、半導体装置２１１乃至半導体装置２１３、半導体装置２２１乃至半導体装置２２４、半導体装置２３１乃至半導体装置２３４、半導体装置２４１乃至半導体装置２４３、半導体装置２４１Ａ、半導体装置２５０、半導体装置３００乃至半導体装置３０２のいずれか一を適用することができる。読み出されたデータ信号を、出力回路２６４０の入力端子に送ることによって、データ信号が“０”又は“１”であるかの判定を行うことができる。なお、出力回路２６４０ではなく、センスアンプ２６３３に半導体装置２００、半導体装置２１１乃至半導体装置２１３、半導体装置２２１乃至半導体装置２２４、半導体装置２３１乃至半導体装置２３４、半導体装置２４１乃至半導体装置２４３、半導体装置２４１Ａ、半導体装置２５０、半導体装置３００乃至半導体装置３０２のいずれか一を適用してもよい。
また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩＬ）が供給される。
また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路２６３４に入力される。
コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
また、ｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い、記憶装置２６００に適用することで、小型の記憶装置２６００を提供できる。また、消費電力低減することが可能な記憶装置２６００を提供できる。また、動作速度を向上することが可能な記憶装置２６００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
なお、本実施の形態の構成例は、図１４の構成に限定されない。例えば、周辺回路２６０１の一部、例えばプリチャージ回路２６３２又は／及びセンスアンプ２６３３をメモリセルアレイ２６１０の下層に設ける、などのように適宜構成を変更してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１５、図１６を用いて説明する。
＜電子部品＞
図１５（Ａ）では上述の実施の形態で説明し半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態１、実施の形態２に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴＰ１）した後、基板の裏面を研削する（ステップＳＴＰ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴＰ３）。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴＰ４）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳＴＰ５）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴＰ６）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴＰ７）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴＰ８）。そして最終的な検査工程（ステップＳＴＰ９）を経て電子部品が完成する（ステップＳＴＰ１０）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１５（Ｂ）に示す。図１５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図１５（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。
なお、本発明の一態様は、上記の電子部品４７００の形状に限定せず、ステップＳＴＰ１において作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ２の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ３のダイシング工程まで行った素子基板も含まれる。例えば、図１５（Ｃ）に示す半導体ウェハ４８００などが該素子基板に相当する。半導体ウェハ４８００には、そのウェハ４８０１の上面に複数の回路部４８０２が形成されている。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図１５（Ｄ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図１５（Ｃ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、図１５（Ｅ）に示す矩形の形状の半導体ウェハ４８１０あってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子機器＞
次に上述した電子部品を適用した電子機器について説明する。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。特に、ヒステリシスコンパレータは、温度センサ、光センサ、タッチセンサなどのセンサなどに用いられ、本発明の一態様の半導体装置は、これらの電子機器などに用いられる場合がある。本発明の一態様の半導体装置を有する電子機器の具体例を図１６に示す。
図１６（Ａ）は携帯型ゲーム機であり、筐体５２０１、筐体５２０２、表示部５２０３、表示部５２０４、マイクロフォン５２０５、スピーカ５２０６、操作キー５２０７、スタイラス５２０８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部５２０３と表示部５２０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１６（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図１６（Ｄ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。本発明の一態様にかかる半導体装置は、スマートウォッチの各種集積回路に用いることができる。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、又は表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１６（Ｄ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図１６（Ｄ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
図１６（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
図１６（Ｆ）は自動車であり、車体５７０１、車輪５７０２、ダッシュボード５７０３、ライト５７０４等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。
図１６（Ｇ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図１６（Ｈ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１６（Ｈ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図１６（Ｈ）に示した携帯電話は、カメラを有する構成であってもよい。また、図示していないが、図１６（Ｈ）に示した携帯電話は、フラッシュライト又は照明の用途として、発光装置を有する構成であってもよい。また、図示していないが、図１６（Ｈ）に示した携帯電話は、筐体５５０１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図１６（Ｈ）に示す携帯電話の向き（鉛直方向に対して携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、携帯電話の向きに応じて自動的に切り替えるようにすることができる。また、特に、指紋、静脈、虹彩、又は声紋など生体情報を取得するセンサを有する検出装置を設けることで、生体認証機能を有する携帯電話を実現することができる。
次に、本発明の一態様の半導体装置又は記憶装置を備えることができる表示装置について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。又は、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、又は、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的又は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、又は、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、又は、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本発明の一態様の記憶装置を備えることができるメモリカード（例えば、ＳＤカード）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図１７を用いて、説明する。
図１７（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４は、筐体５１０１に収納されている。基板５１０４には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コントローラチップ５１０６が取り付けられている。メモリチップ５１０５は、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。コントローラチップ５１０６は、具体的にはプロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェースとして機能する。
図１７（Ｂ）はＳＤカードの外観の模式図であり、図１７（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、メモリチップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１４には、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。コントローラチップ５１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモリチップ５１１４でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。
図１７（Ｄ）はＳＳＤの外観の模式図であり、図１７（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、メモリチップ５１５４、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチップ５１５４には、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。基板５１５３の裏面側にもメモリチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、半導体装置の一形態を、図１８乃至図２４を用いて説明する。
なお、本発明の一態様に係るトランジスタは、実施の形態６で説明するｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを有することが好ましい。
＜トランジスタ構造１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図１８（Ａ）、図１８（Ｂ）、及び図１８（Ｃ）は、本発明の一態様に係るトランジスタの上面図及び断面図である。図１８（Ａ）は上面図であり、図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１８（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ１２００Ａは、バックゲート電極として機能する導電体１２０５（導電体１２０５ａ、及び導電体１２０５ｂ）、ゲート電極として機能する導電体１２６０と、ゲート絶縁層として機能する絶縁体１２２０、絶縁体１２２２、絶縁体１２２４、及び絶縁体１２５０と、チャネルが形成される領域を有する酸化物１２３０（酸化物１２３０ａ、酸化物１２３０ｂ、及び酸化物１２３０ｃ）と、ソース又はドレインの一方として機能する導電体１２４０ａと、ソース又はドレインの他方として機能する導電体１２４０ｂと、過剰酸素を有する絶縁体１２８０と、バリア性を有する絶縁体１２８２と、を有する。
また、酸化物１２３０は、酸化物１２３０ａと、酸化物１２３０ａ上の酸化物１２３０ｂと、酸化物１２３０ｂ上の酸化物１２３０ｃと、を有する。なお、トランジスタ１２００Ａをオンさせると、主として酸化物１２３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物１２３０ａ及び酸化物１２３０ｃは、酸化物１２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
また、図１８に示すように、酸化物１２３０ｃは、酸化物１２３０ａ、及び酸化物１２３０ｂの側面を覆うように設けることが好ましい。絶縁体１２８０と、チャネルが形成される領域を有する酸化物１２３０ｂとの間に、酸化物１２３０ｃが介在することにより、絶縁体１２８０から、水素、水、及びハロゲン等の不純物が、酸化物１２３０ｂへ拡散することを抑制することができる。
絶縁体１２１４は、酸素や水素に対してバリア性を有する材料を用いるのが好ましい。例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを絶縁体１２１４に用いることができる。また、例えば、絶縁体１２１４に、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。特に、酸化アルミニウムは、酸素と、トランジスタの電気特性の変動要因となる水素と、水分などの不純物と、に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ１２００ａへの混入を防止することができる。また、トランジスタ１２００ａを構成する金属酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ１２００ａに対する保護膜として用いることに適している。
絶縁体１２１６は、絶縁体１２１４上に設けられる。絶縁体１２１６には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの材料を用いることができる。
バックゲート電極として機能する導電体１２０５には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、酸化しにくい（耐酸化性が高い）ため、好ましい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
例えば、導電体１２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体１２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物１２３０への水素の拡散を抑制することができる。なお、図１８では、導電体１２０５ａ、及び導電体１２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体１２２０、及び絶縁体１２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体１２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ１２００Ａを構成する酸化物１２３０に接して設けることにより、酸化物１２３０中の酸素欠損を補償することができる。なお、絶縁体１２２２と絶縁体１２２４とは、必ずしも同じ材料を用いなくともよい。
絶縁体１２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムを用いるのが好ましい。又は、例えば、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を用いるのが好ましい。又は、例えば、上述した材料を単層としてではなく、上述した材料から複数選んで積層して用いることが好ましい。特に、酸化アルミニウム、及び酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物１２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又は、これらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
なお、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
絶縁体１２２０及び絶縁体１２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体１２２２を有することで、特定の条件で絶縁体１２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体１２２２が負に帯電する場合がある。
例えば、絶縁体１２２０、及び絶縁体１２２４に、酸化シリコンを用い、絶縁体１２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体１２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ１２００Ａを構成する酸化物１２３０から導電体１２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体１２２２の電子捕獲準位に捕獲される。
絶縁体１２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体１２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ１２００Ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、電子を捕獲する処理は、トランジスタの作製過程に行えばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハ処理）の終了後、あるいは、ウェハダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
また、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。例えば、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４の合計膜厚が薄くすることで導電体１２０５からの電圧が効率的にかかる為、消費電力が低いトランジスタを提供することができる。絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４の合計膜厚は、６５ｎｍ以下、好ましくは２０ｎｍ以下であることが好ましい。
従って、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。又は、オン電流の大きいトランジスタを提供することができる。又は、サブスレッショルドスイング値の小さいトランジスタを提供することができる。又は、信頼性の高いトランジスタを提供することができる。
酸化物１２３０ａ、酸化物１２３０ｂ、及び酸化物１２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）等の金属酸化物で形成される。また、酸化物１２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
以下に、本発明に係る酸化物１２３０について説明する。
酸化物１２３０に用いる酸化物としては、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図２５（Ａ）、図２５（Ｂ）、及び図２５（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２５には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
図２５（Ａ）、図２５（Ｂ）、及び図２５（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下の実数である。）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（βは０以上の実数である。）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、図２５に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比又はその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
図２５（Ａ）及び図２５（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図２６に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２６は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２６に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍ又は亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２６に示すように、インジウム、及び酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、及び酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］及び［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
一方、酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図２５（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２５（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図２５（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
なお、高純度真性又は実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
続いて、該酸化物を２層構造、又は３層構造とした場合について述べる。酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３の積層構造、及び積層構造に接する絶縁体のバンド図と、酸化物Ｓ１、酸化物Ｓ２の積層構造、及び積層構造に接する絶縁体のバンド図と、酸化物Ｓ２、酸化物Ｓ３の積層構造、及び積層構造に接する絶縁体のバンド図と、について、図２７を用いて説明する。
図２７（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２７（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２７（Ｃ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近い。代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位は、酸化物Ｓ１及び酸化物Ｓ３のそれぞれの伝導帯下端のエネルギー準位よりも低くなればよい。具体的には、酸化物Ｓ２と酸化物Ｓ１とのそれぞれの伝導帯下端のエネルギー準位の差が０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であればより好ましい。加えて、酸化物Ｓ２と酸化物Ｓ３のそれぞれの伝導帯下端のエネルギー準位の差が、０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であればより好ましい。すなわち、酸化物Ｓ２の電子親和力は、酸化物Ｓ１及び酸化物Ｓ３のそれぞれの電子親和力よりも高ければよく、具体的には、酸化物Ｓ１と酸化物Ｓ２のそれぞれの電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であり、かつ酸化物Ｓ３と酸化物Ｓ２のそれぞれの電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であることが好ましい。
図２７（Ａ）、図２７（Ｂ）、及び図２７（Ｃ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、又は酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、及び酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、及び酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図２５（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図２５（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、又はその近傍値である原子数比を示している。
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１及び酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
絶縁体１２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムを用いることができる。又は、例えば、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を用いることができる。又は、上述した材料を単層としてではなく、上述した材料を複数選んで積層して用いることができる。又は、これらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体１２５０は、絶縁体１２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物１２３０に接して設けることにより、酸化物１２３０中の酸素欠損を低減することができる。
また、絶縁体１２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物１２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
なお、絶縁体１２５０は、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４と同様の積層構造を有していてもよい。絶縁体１２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ１２００Ａは、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ１２００Ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、図１８に示す半導体装置において、酸化物１２３０と導電体１２６０の間に、絶縁体１２５０の他にバリア膜を設けてもよい。もしくは、酸化物１２３０ｃにバリア性があるものを用いてもよい。
例えば、過剰酸素を含む絶縁膜を酸化物１２３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、又は化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物１２３０への水素等の不純物の侵入を防ぐことができる。
導電体１２４０ａと、及び導電体１２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体１２４０ａと、導電体１２４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１８では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタルとタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
また、ゲート電極として機能を有する導電体１２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、又は上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、図１８では単層構造を示したが、２層以上の積層構造としてもよい。
例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一又は複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体１２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
続いて、トランジスタ１２００Ａの上方には、絶縁体１２８０、及び絶縁体１２８２を設ける。
絶縁体１２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。つまり、絶縁体１２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタ１２００Ａに酸化物半導体を用いる場合、トランジスタ１２００Ａの近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ１２００Ａの有する酸化物１２３０の酸素欠損を低減することができ、信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、トランジスタ１２００Ａを覆う絶縁体１２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
絶縁体１２８２は、例えば、酸化アルミニウム、及び酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物１２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
上記構成を有することで、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。又は、上記構成を有するトランジスタを半導体装置に用いることで、半導体装置の電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、消費電力が低減された半導体装置を提供することができる。
＜トランジスタ構造２＞
図１９には、図１８のトランジスタとは別の構造の一例を示す。図１９（Ａ）はトランジスタ１２００Ｂの上面を示す。なお、図の明瞭化のため、図１９（Ａ）において一部の膜は省略されている。また、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１９（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図１９に示すトランジスタ１２００Ｂにおいて、図１８に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
図１９に示す構造は、導電体１２６０を、２層構造で設けている。２層構造としては、同じ材料を積層して設けてもよい。例えば、導電体１２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法又はＡＬＤ法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体１２５０に対する成膜時のダメージを減らすことができる。また、被覆性を向上させることができるため、導電体１２６０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いトランジスタを提供することができる。
続いて、導電体１２６０ｂはスパッタリング法を用いて形成する。この時、絶縁体１２５０上に、導電体１２６０ａを有することで、導電体１２６０ｂの成膜時のダメージが、絶縁体１２５０に影響することを抑制することができる。また、ＡＬＤ法と比較して、スパッタリング法は成膜速度が速いため、歩留まりが高く、生産性を向上させることができる。
さらに、図１９に示す構造は、導電体１２６０を覆うように、絶縁体１２７０を設ける。絶縁体１２８０に酸素が脱離する酸化物材料を用いる場合、導電体１２６０ｂが、脱離した酸素により酸化することを防止するため、絶縁体１２７０は、酸素に対してバリア性を有する物質を用いる。
例えば、絶縁体１２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体１２７０は、導電体１２６０の酸化を防止する程度に設けられていればよい。例えば、絶縁体１２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
当該構成とすることで、導電体１２６０の材料選択の幅を広げることができる。例えば、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
従って、導電体１２６０の酸化を抑制し、絶縁体１２８０から、脱離した酸素を効率的に酸化物１２３０へと供給することができる。また、導電体１２６０に導電性が高い導電体を用いることで、消費電力が小さいトランジスタを提供することができる。
＜トランジスタ構造３＞
図２０には、図１８、及び図１９のトランジスタとは別の構造の一例を示す。図２０（Ａ）はトランジスタ１２００Ｃの上面を示す。なお、図の明瞭化のため、図２０（Ａ）において一部の膜は省略されている。また、図２０（Ｂ）は、図２０（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２０（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図２０に示すトランジスタ１２００Ｃにおいて、図１８に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
図２０に示す構造は、ゲート電極と機能する導電体１２６０が、導電体１２６０ａ、導電体１２６０ｂ、導電体１２６０ｃを有する。また、酸化物１２３０ｃは、酸化物１２３０ｂの側面を覆っていればよく、絶縁体１２２４上で切断されていてもよい。
導電体１２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法又はＡＬＤ法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体１２５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、導電体１２６０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いトランジスタを提供することができる。
また、導電体１２６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、導電体１２６０ｂ上に形成する導電体１２６０ｃは、窒化タングステンなどの耐酸化性が高い導電体を用いて形成することが好ましい。
例えば、絶縁体１２８０に酸素が脱離する酸化物材料を用いる場合、過剰酸素領域を有する絶縁体１２８０と接する面積が大きい導電体１２６０ｃに耐酸化性が高い導電体を用いることで、過剰酸素から脱離される酸素が導電体１２６０に吸収されることを抑制することができる。また、導電体１２６０の酸化を抑制し、絶縁体１２８０から、脱離した酸素を効率的に酸化物１２３０へと供給することができる。また、導電体１２６０ｂに導電性が高い導電体を用いることで、消費電力が小さいトランジスタを提供することができる。
また、図２０（Ｃ）に示すように、チャネル幅方向において、酸化物１２３０ｂが導電体１２６０に覆われている。また、絶縁体１２２４が凸部を有することによって、酸化物１２３０ｂの側面も導電体１２６０で覆うことができる。例えば、絶縁体１２２４の凸部の形状を調整することで、酸化物１２３０ｂの側面において、導電体１２６０の底面が、酸化物１２３０ｂの底面よりも、基板側となる構造となることが好ましい。つまり、トランジスタ１２００Ｃは、導電体１２６０の電界によって、酸化物１２３０ｂを電気的に取り囲むことができる構造を有する。このように、導電体の電界によって、酸化物１２３０ｂを電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ１２００Ｃは、酸化物１２３０ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、導電体１２６０の電界によって、酸化物１２３０ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
＜トランジスタ構造４＞
図２１には、図１８乃至図２０のトランジスタとは別の構造の一例を示す。図２１（Ａ）はトランジスタ１２００Ｄの上面を示す。なお、図の明瞭化のため、図２１（Ａ）において一部の膜は省略されている。また、図２１（Ｂ）は、図２１（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２１（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図２１に示すトランジスタ１２００Ｄにおいて、図１８に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
図２１に示す構造は、ソース又はドレインとして機能する導電体が積層構造を有する。導電体１２４０ａ、及び導電体１２４０ｂは、酸化物１２３０ｂと密着性が高い導電体を用い、導電体１２４１ａ、導電体１２４１ｂは、導電性が高い材料を用いることが好ましい。また、導電体１２４０ａ、及び導電体１２４０ｂは、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、被覆性を向上させることができる。
例えば、酸化物１２３０ｂに、インジウムを有する金属酸化物を用いる場合、導電体１２４０ａ、及び導電体１２４０ｂには、窒化チタンなどを用いればよい。また、導電体１２４１ａ、及び導電体１２４１ｂに、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いることで、信頼性が高く、消費電力が小さいトランジスタを提供することができる。
また、図２１（Ｂ）、及び図２１（Ｃ）に示すように、チャネル幅方向において、酸化物１２３０ｂが導電体１２０５、及び導電体１２６０に覆われている。また、絶縁体１２２２が凸部を有することによって、酸化物１２３０ｂの側面も導電体１２６０で覆うことができる。
ここで、絶縁体１２２２に、酸化ハフニウムなどのｈｉｇｈ−ｋ材料を用いる場合、絶縁体１２２２の比誘電率が大きいため、ＳｉＯ２膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）を小さくすることができる。従って、酸化物１２３０にかかる導電体１２０５からの電界の影響を弱めることなく、絶縁体１２２２の物理的な厚みにより、導電体１２０５と、酸化物１２３０との間の距離を広げることができる。従って、絶縁体１２２２の膜厚により、導電体１２０５と、酸化物１２３０との間の距離を調整することができる。
例えば、絶縁体１２２４の凸部の形状を調整することで、酸化物１２３０ｂの側面において、導電体１２６０の底面が、酸化物１２３０ｂの底面よりも、基板側となる構造となることが好ましい。つまり、トランジスタ１２００Ｄは、導電体１２６０の電界によって、酸化物１２３０ｂを電気的に取り囲むことができる構造を有する。つまり、トランジスタ１２００Ｃと同様に、トランジスタ１２００Ｄは、ｓ−ｃｈａｎｎｅｌ構造を有する。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ１２００Ｄは、酸化物１２３０ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、導電体１２６０の電界によって、酸化物１２３０ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
＜トランジスタ構造５＞
図２２には、図１８乃至図２１のトランジスタとは別の構造の一例を示す。図２２（Ａ）はトランジスタ１２００Ｅの上面を示す。なお、図の明瞭化のため、図２２（Ａ）において一部の膜は省略されている。また、図２２（Ｂ）は、図２２（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２２（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図２２に示すトランジスタ１２００Ｅにおいて、図１８に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
図２２に示すトランジスタ１２００Ｅは、絶縁体１２８０に形成された開口部に、酸化物１２３０ｃ、絶縁体１２５０、導電体１２６０を形成されている。また、導電体１２４０ａ及び導電体１２４０ｂの一方の端部と、絶縁体１２８０に形成された開口部の端部が一致している。さらに、導電体１２４０ａ及び導電体１２４０ｂの端部が、酸化物１２３０の端部の一部と一致している。従って、導電体１２４０ａ及び導電体１２４０ｂは、酸化物１２３０又は絶縁体１２８０の開口部と、同時に整形することができる。そのため、マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
また、導電体１２４０ａ、導電体１２４０ｂ、及び酸化物１２３０ｃは、過剰酸素領域を有する絶縁体１２８０と、酸化物１２３０ｄを介して接する。そのため、絶縁体１２８０と、チャネルが形成される領域を有する酸化物１２３０ｂとの間に、酸化物１２３０ｄが介在することにより、絶縁体１２８０から、水素、水、及びハロゲン等の不純物が、酸化物１２３０ｂへ拡散することを抑制することができる。
さらに、図２２に示すトランジスタ１２００Ｅは、導電体１２４０ａ、導電体１２４０ｂ、導電体１２４１ａ、及び導電体１２４１ｂと、導電体１２６０と、がほとんど重ならない構造を有するため、導電体１２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することができる。
＜トランジスタ構造６＞
図２３には、図１８乃至図２２のトランジスタとは構造の一例を示す。図２３（Ａ）はトランジスタ１２００Ｆの上面を示す。なお、図の明瞭化のため、図２３（Ａ）において一部の膜は省略されている。また、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２３（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図２３に示すトランジスタ１２００Ｆにおいて、図２２に示したトランジスタ１２００Ｅを構成する構造と同機能を有する構造には、同符号を付記する。
絶縁体１２８２上に、絶縁体１２８５、及び絶縁体１２８６が形成される。
絶縁体１２８０、絶縁体１２８２、及び絶縁体１２８５に形成された開口部に、酸化物１２３０ｃ、絶縁体１２５０、導電体１２６０を形成されている。また、導電体１２４０ａ、導電体１２４０ｂの端部と、絶縁体１２８０に形成された開口部の端部が一致している。さらに、導電体１２４０ａ、導電体１２４０ｂの端部が、酸化物１２３０ｃの端部の一部と一致している。従って、導電体１２４０ａ、導電体１２４０ｂは、絶縁体１２８０の開口部と、同時に整形することができる。そのため、マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
また、導電体１２４０ａ、導電体１２４０ｂ、酸化物１２３０ｃ、及び酸化物１２３０ｂは、過剰酸素領域を有する絶縁体１２８０と、酸化物１２３０ｄを介して接する。そのため、絶縁体１２８０と、チャネルが形成される領域を有する酸化物１２３０ｂとの間に、酸化物１２３０ｄが介在することにより、絶縁体１２８０から、水素、水、及びハロゲン等の不純物が、酸化物１２３０ｂへ拡散することを抑制することができる。
また、図２３に示すトランジスタ１２００Ｆは、高抵抗のオフセット領域が形成されないため、これによってトランジスタのオン電流を増大することができる。
＜トランジスタ構造７＞
図２４には、図１８乃至図２３のトランジスタとは別の構造の一例を示す。図２４（Ａ）はトランジスタ１２００Ｇの上面を示す。なお、図の明瞭化のため、図２４（Ａ）において一部の膜は省略されている。また、図２４（Ｂ）は、図２４（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２４（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図２４に示すトランジスタ１２００Ｇにおいて、図１８に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
図２４に示すトランジスタ１２００Ｇは、酸化物１２３０ｄを有さない構造である。例えば、導電体１２４０ａ、及び導電体１２４０ｂに耐酸化性が高い導電体を用いる場合、酸化物１２３０ｄは、必ずしも設けなくてもよい。そのため、マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
また、絶縁体１２２４は、酸化物１２３０ａ、及び酸化物１２３０ｂと重畳する領域にのみ設けてもよい。この場合、絶縁体１２２２をエッチングストッパーとして、酸化物１２３０ａ、酸化物１２３０ｂ、及び絶縁体１２２４を加工することができる。従って、歩留まりや生産性を高めることができる。
さらに、図２４に示すトランジスタ１２００Ｇは、導電体１２４０ａ、導電体１２４０ｂと、導電体１２６０と、がほとんど重ならない構造を有するため、導電体１２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した酸化物１２３０に適用可能な酸化物半導体膜の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２８（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２８（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２８（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２８（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２８（Ｅ）に示す。図２８（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図２８（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図２８（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図２９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図２９（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳを被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
また、図２９（Ｂ）及び図２９（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２９（Ｄ）及び図２９（Ｅ）は、それぞれ図２９（Ｂ）及び図２９（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２９（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図２９（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図２９（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形又は／及び七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３０（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３０（Ｂ）に示す。図３０（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３０（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンが観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図３０（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図３１に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３１（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３１（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３１（Ａ）及び図３１（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３２は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３２より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３２より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、又は酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。又は、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、又はトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、又はトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、又は酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、又は欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上かつ１０°以下の角度で配置されている状態をいう。したがって、−５°以上かつ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上かつ１００°以下の角度で配置されている状態をいう。したがって、８５°以上かつ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
ＶＮ 入力端子
ＶＰ 入力端子
ＯＵＴ 出力端子
ＶＤＤＬ 配線
ＶＳＳＬ 配線
ＶＢＩＡＳＬ 配線
ＢＧＬ３ 配線
ＢＧＬ４ 配線
ＢＧＬ５ 配線
ＯＳＴｒ１ トランジスタ
ＯＳＴｒ２ トランジスタ
ＯＳＴｒ３ トランジスタ
ＯＳＴｒ４ トランジスタ
ＯＳＴｒ５ トランジスタ
ＯＳＴｒ６ トランジスタ
ＯＳＴｒ７ トランジスタ
ＳｉＴｒ１ トランジスタ
ＳｉＴｒ２ トランジスタ
ＳｉＴｒ３ トランジスタ
ＳｉＴｒ４ トランジスタ
ＳｉＴｒ５ トランジスタ
ＮＤ１ ノード
ＮＤ２ ノード
ＮＤ３ ノード
ＶＢＧＮ ノード
ＣＩＲ１ 回路
ＣＩＲ２ 回路
ＣＩＲ３ 回路
ＣＩ１ 定電流回路
ＣＩ１Ｉｎ 端子
ＣＩ１Ｏｕｔ 端子
ＣＩ２ 定電流回路
ＣＩ２Ｉｎ 端子
ＣＩ２Ｏｕｔ 端子
ＣＴ１ 端子
ＣＴ２ 端子
ＣＴ３ 端子
ＣＴ４ 端子
ＣＴ５ 端子
ＣＴ６ 端子
ＣＴ７ 端子
ＣＭＣ カレントミラー回路
ＣＭ１ 端子
ＣＭ２ 端子
Ｒ１ 抵抗素子
Ｒ２ 抵抗素子
Ｒ３ 抵抗素子
Ｄ１ ダイオード
Ｄ２ ダイオード
Ｄ３ ダイオード
ＩＮＶ１ インバータ回路
ＩＮＶ２ インバータ回路
ＢＵＦ バッファ回路
ＶＤＤ 高レベル電位
ＶＳＳ 低レベル電位
ＲＥＦ 参照電位
Ｔ０ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
ＳＴＰ１ ステップ
ＳＴＰ２ ステップ
ＳＴＰ３ ステップ
ＳＴＰ４ ステップ
ＳＴＰ５ ステップ
ＳＴＰ６ ステップ
ＳＴＰ７ ステップ
ＳＴＰ８ ステップ
ＳＴＰ９ ステップ
ＳＴＰ１０ ステップ
ＳＣＬ１ スクライブライン
ＳＣＬ２ スクライブライン
Ｉ１ 絶縁体
Ｉ２ 絶縁体
Ｓ１ 酸化物
Ｓ２ 酸化物
Ｓ３ 酸化物
２００ 半導体装置
２１１ 半導体装置
２１２ 半導体装置
２１３ 半導体装置
２２１ 半導体装置
２２２ 半導体装置
２２３ 半導体装置
２２４ 半導体装置
２３１ 半導体装置
２３２ 半導体装置
２３３ 半導体装置
２３４ 半導体装置
２４１ 半導体装置
２４１Ａ 半導体装置
２４２ 半導体装置
２４３ 半導体装置
２５０ 半導体装置
３００ 半導体装置
３０１ 半導体装置
３０２ 半導体装置
１２００Ａ トランジスタ
１２００Ｂ トランジスタ
１２００Ｃ トランジスタ
１２００Ｄ トランジスタ
１２００Ｅ トランジスタ
１２００Ｆ トランジスタ
１２００Ｇ トランジスタ
１２０５ 導電体
１２０５ａ 導電体
１２０５ｂ 導電体
１２２０ 絶縁体
１２２２ 絶縁体
１２２４ 絶縁体
１２３０ 酸化物
１２３０ａ 酸化物
１２３０ｂ 酸化物
１２３０ｃ 酸化物
１２３０ｄ 酸化物
１２４０ａ 導電体
１２４０ｂ 導電体
１２４１ａ 導電体
１２４１ｂ 導電体
１２５０ 絶縁体
１２６０ 導電体
１２６０ａ 導電体
１２６０ｂ 導電体
１２６０ｃ 導電体
１２７０ 絶縁体
１２８０ 絶縁体
１２８２ 絶縁体
１２８５ 絶縁体
１２８６ 絶縁体
２６００ 記憶装置
２６０１ 周辺回路
２６１０ メモリセルアレイ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６３４ 書き込み回路
２６４０ 出力回路
２６６０ コントロールロジック回路
４７００ 電子部品
４７０１ リード
４７０２ プリント基板
４７０３ 回路部
４７０４ 回路基板
４８００ 半導体ウェハ
４８００ａ チップ
４８０１ ウェハ
４８０１ａ ウェハ
４８０２ 回路部
４８０３ スペーシング
４８０３ａ スペーシング
４８１０ 半導体ウェハ
５１００ ＵＳＢメモリ
５１０１ 筐体
５１０２ キャップ
５１０３ ＵＳＢコネクタ
５１０４ 基板
５１０５ メモリチップ
５１０６ コントローラチップ
５１１０ ＳＤカード
５１１１ 筐体
５１１２ コネクタ
５１１３ 基板
５１１４ メモリチップ
５１１５ コントローラチップ
５１５０ ＳＳＤ
５１５１ 筐体
５１５２ コネクタ
５１５３ 基板
５１５４ メモリチップ
５１５５ メモリチップ
５１５６ コントローラチップ
５２０１ 筐体
５２０２ 筐体
５２０３ 表示部
５２０４ 表示部
５２０５ マイクロフォン
５２０６ スピーカ
５２０７ 操作キー
５２０８ スタイラス
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５６０１ 第１筐体
５６０２ 第２筐体
５６０３ 第１表示部
５６０４ 第２表示部
５６０５ 接続部
５６０６ 操作キー
５７０１ 車体
５７０２ 車輪
５７０３ ダッシュボード
５７０４ ライト
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ 操作ボタン
５９０４ 操作子
５９０５ バンド

Claims (21)

  1. 第１乃至第３トランジスタと、第１回路と、第２回路と、第１インバータ回路と、第１定電流回路と、第２定電流回路と、を有し、
    前記第２トランジスタは、バックゲートを有し、
    前記第１トランジスタ、及び前記第２トランジスタのそれぞれは、ｎチャネル型トランジスタであり、
    前記第３トランジスタは、ｐチャネル型トランジスタであり、
    前記第１回路は、第１端子と、第２端子と、第３端子と、を有し、
    前記第１回路は、前記第１端子に流れる電流と、前記第２端子に流れる電流と、に応じた電位を、前記第３端子から出力する機能を有し、
    前記第２回路は、第４端子と、第５端子と、を有し、
    前記第２回路は、前記第４端子に印加される電位に応じて、２つの電位のどちらか一方を前記第５端子から出力する機能を有し、
    前記第１定電流回路は、前記第１定電流回路の入力端子から前記第１定電流回路の出力端子に一定の電流を流す機能を有し、
    前記第２定電流回路は、前記第２定電流回路の入力端子から前記第２定電流回路の出力端子に一定の電流を流す機能を有し、
    前記第１トランジスタのソース又はドレインの一方は、前記第１端子と電気的に接続され、
    前記第１トランジスタのソース又はドレインの他方は、前記第１定電流回路の入力端子と電気的に接続され、
    前記第２トランジスタのソース又はドレインの一方は、前記第２端子と電気的に接続され、
    前記第２トランジスタのソース又はドレインの他方は、前記第１定電流回路の入力端子と電気的に接続され、
    前記第３トランジスタのゲートは、前記第３端子と電気的に接続され、
    前記第３トランジスタのソース又はドレインの一方は、前記第２定電流回路の入力端子と電気的に接続され、
    前記第１インバータ回路の入力端子は、前記第３トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１インバータ回路の出力端子は、前記第４端子と電気的に接続され、
    前記第５端子は、前記第２トランジスタのバックゲートと電気的に接続されることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１トランジスタは、バックゲートを有することを特徴とする半導体装置。
  3. 請求項１、又は請求項２において、
    前記第２回路は、第２インバータ回路を有し、
    前記第２インバータ回路は、第４トランジスタを有し、
    前記第２インバータ回路の入力端子は、前記第４端子と電気的に接続され、
    前記第２インバータ回路の出力端子は、前記第５端子と電気的に接続され、
    前記第４トランジスタのゲートは、前記第２インバータ回路の入力端子と電気的に接続されることを特徴とする半導体装置。
  4. 請求項１、又は請求項２において、
    前記第２回路は、第４トランジスタと、第１抵抗素子と、を有し、
    前記第４トランジスタのゲートは、前記第４端子と電気的に接続され、
    前記第４トランジスタのソース又はドレインの一方は、前記第１抵抗素子の一方の端子と電気的に接続され、
    前記第５端子は、前記第４トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。
  5. 請求項１、又は請求項２において、
    前記第２回路は、第４トランジスタと、第１ダイオードと、を有し、
    前記第４トランジスタのゲートは、前記第４端子と電気的に接続され、
    前記第４トランジスタのソース又はドレインの一方は、前記第１ダイオードの出力端子と電気的に接続され、
    前記第５端子は、前記第４トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。
  6. 請求項３乃至請求項５のいずれか一において、
    前記第４トランジスタのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置。
  7. 第１乃至第３トランジスタと、第１回路と、第１インバータ回路と、第１定電流回路と、第２定電流回路と、を有し、
    前記第２トランジスタは、バックゲートを有し、
    前記第１トランジスタ、及び前記第２トランジスタのそれぞれは、ｎチャネル型トランジスタであり、
    前記第３トランジスタは、ｐチャネル型トランジスタであり、
    前記第１回路は、第１端子と、第２端子と、第３端子と、を有し、
    前記第１回路は、前記第１端子に流れる電流と、前記第２端子に流れる電流と、に応じた電位を、前記第３端子から出力する機能を有し、
    前記第１定電流回路は、前記第１定電流回路の入力端子から前記第１定電流回路の出力端子に一定の電流を流す機能を有し、
    前記第２定電流回路は、前記第２定電流回路の入力端子から前記第２定電流回路の出力端子に一定の電流を流す機能を有し、
    前記第１トランジスタのソース又はドレインの一方は、前記第１端子と電気的に接続され、
    前記第１トランジスタのソース又はドレインの他方は、前記第１定電流回路の入力端子と電気的に接続され、
    前記第２トランジスタのソース又はドレインの一方は、前記第２端子と電気的に接続され、
    前記第２トランジスタのソース又はドレインの他方は、前記第１定電流回路の入力端子と電気的に接続され、
    前記第３トランジスタのゲートは、前記第３端子と電気的に接続され、
    前記第３トランジスタのソース又はドレインの一方は、前記第２定電流回路の入力端子と電気的に接続され、
    前記第１インバータ回路の入力端子は、前記第３トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２トランジスタのバックゲートは、前記第３トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。
  8. 請求項７において、
    前記第１トランジスタは、バックゲートを有することを特徴とする半導体装置。
  9. 請求項７、又は請求項８において、
    第２回路を有し、
    前記第２回路は、第４端子と、第５端子と、を有し、
    前記第２回路は、前記第４端子に印加される電位に応じて、２つの電位のどちらか一方を前記第５端子から出力する機能を有し、
    前記第２回路は、前記第２トランジスタのバックゲートと前記第３トランジスタのソース又はドレインの一方との電気的な接続の間に挿入され、
    前記第４端子は、前記第３トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５端子は、前記第２トランジスタのバックゲートと電気的に接続されることを特徴とする半導体装置。
  10. 請求項９において、
    前記第２回路は、バッファ回路を有し、
    前記バッファ回路の入力端子は、前記第４端子と電気的に接続され、
    前記バッファ回路の出力端子は、前記第５端子と電気的に接続されることを特徴とする半導体装置。
  11. 請求項１乃至請求項１０のいずれか一において、
    前記第１回路は、カレントミラー回路を有し、
    前記カレントミラー回路は、第６端子と、第７端子と、を有し、
    前記第４端子は、前記第６端子と電気的に接続され、
    前記第５端子は、前記第７端子と電気的に接続され、
    前記第３端子は、前記第７端子と電気的に接続されることを特徴とする半導体装置。
  12. 請求項１乃至請求項１０のいずれか一において、
    前記第１回路は、第２抵抗素子と、第３抵抗素子と、を有し、
    前記第１端子は、前記第２抵抗素子の一方の端子と電気的に接続され、
    前記第２端子は、前記第３抵抗素子の一方の端子と電気的に接続され、
    前記第３端子は、前記第３抵抗素子の一方の端子と電気的に接続されることを特徴とする半導体装置。
  13. 請求項１乃至請求項１０のいずれか一において、
    前記第１回路は、第２ダイオードと、第３ダイオードと、を有し、
    前記第１端子は、前記第２ダイオードの出力端子と電気的に接続され、
    前記第２端子は、前記第３ダイオードの出力端子と電気的に接続され、
    前記第３端子は、前記第３ダイオードの出力端子と電気的に接続されることを特徴とする半導体装置。
  14. 請求項１乃至請求項１３のいずれか一において、
    前記第１インバータ回路は、第５トランジスタを有し、
    前記第５トランジスタのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置。
  15. 請求項１乃至請求項１４のいずれか一において、
    前記第１定電流回路は、第６トランジスタを有し、
    前記第２定電流回路は、第７トランジスタを有し、
    前記第６トランジスタ、及び前記第７トランジスタのそれぞれは、ｎチャネル型トランジスタであり、
    前記第６トランジスタのソース又はドレインの一方は、前記第１定電流回路の入力端子と電気的に接続され、
    前記第６トランジスタのソース又はドレインの他方は、前記第１定電流回路の出力端子と電気的に接続され、
    前記第６トランジスタのゲートは、前記第７トランジスタのゲートと電気的に接続され、
    前記第７トランジスタのソース又はドレインの一方は、前記第２定電流回路の入力端子と電気的に接続され、
    前記第７トランジスタのソース又はドレインの他方は、前記第２定電流回路の出力端子と電気的に接続されることを特徴とする半導体装置。
  16. 請求項１５において、
    前記第６トランジスタ、及び前記第７トランジスタのそれぞれは、バックゲートを有することを特徴とする半導体装置。
  17. 請求項１６において、
    前記第６トランジスタのバックゲートは、前記第６トランジスタのゲートと電気的に接続され、
    前記第７トランジスタのバックゲートは、前記第７トランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  18. 請求項１５乃至請求項１７のいずれか一において、
    前記第６トランジスタ、及び前記第７トランジスタのそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置。
  19. 請求項１乃至請求項１８のいずれか一において、
    前記第１トランジスタ、及び前記第２トランジスタのそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置。
  20. 請求項１乃至請求項１９のいずれか一に記載の半導体装置を複数個有し、
    ダイシング用の領域を有する半導体ウェハ。
  21. 請求項１乃至請求項１９のいずれか一に記載の半導体装置と、筐体と、を有する電子機器。
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JP (1) JP6906978B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6330959B1 (ja) * 2017-08-08 2018-05-30 Tdk株式会社 金属粉末製造装置と金属粉末の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10957237B2 (en) 2015-12-28 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, display device, electronic device, and driving method of circuit
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
WO2019186323A1 (ja) * 2018-03-29 2019-10-03 株式会社半導体エネルギー研究所 記憶装置、および電子機器
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2020104885A1 (ja) 2018-11-22 2020-05-28 株式会社半導体エネルギー研究所 二次電池の異常検知装置、および、半導体装置
WO2021038349A1 (ja) 2019-08-23 2021-03-04 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の動作方法

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3476241B2 (ja) 1994-02-25 2003-12-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置の表示方法
TW475079B (en) 1994-05-24 2002-02-01 Semiconductor Energy Lab Liquid crystal display device
JP3683660B2 (ja) 1996-10-16 2005-08-17 株式会社半導体エネルギー研究所 投射型カラー画像表示装置およびその駆動方法
US6512400B1 (en) * 2000-08-30 2003-01-28 Micron Technology, Inc. Integrated circuit comparator or amplifier
TW550530B (en) 2000-10-27 2003-09-01 Semiconductor Energy Lab Display device and method of driving the same
TWI310632B (en) 2002-01-17 2009-06-01 Semiconductor Energy Lab Electric circuit
KR101040581B1 (ko) 2002-10-31 2011-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시소자 및 그 제어 방법
SG143934A1 (en) 2002-11-08 2008-07-29 Semiconductor Energy Lab Display appliance
US6806744B1 (en) * 2003-10-03 2004-10-19 National Semiconductor Corporation High speed low voltage differential to rail-to-rail single ended converter
JP2007508754A (ja) * 2003-10-17 2007-04-05 ツエントルム・ミクロエレクトロニク・ドレスデン・アクチエンゲゼルシャフト 光学的受信パルス列を電気的出力パルス列に変換する方法および装置
JP4942979B2 (ja) * 2004-11-17 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
US6970124B1 (en) * 2005-02-11 2005-11-29 Analog Devices, Inc. Inherent-offset comparator and converter systems
US8847861B2 (en) 2005-05-20 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device, method for driving the same, and electronic device
US9922600B2 (en) 2005-12-02 2018-03-20 Semiconductor Energy Laboratory Co., Ltd. Display device
EP1845514B1 (en) 2006-04-14 2013-10-02 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
WO2007148768A1 (en) 2006-06-23 2007-12-27 Semiconductor Energy Laboratory Co., Ltd. Personal data management system and nonvolatile memory card
EP1914669B1 (en) 2006-10-18 2011-04-20 Semiconductor Energy Laboratory Co., Ltd. RFID tag
EP1962408B1 (en) 2006-11-16 2015-05-27 Semiconductor Energy Laboratory Co., Ltd. Radio field intensity measurement device, and radio field intensity detector and game console using the same
JP5325415B2 (ja) 2006-12-18 2013-10-23 株式会社半導体エネルギー研究所 半導体装置
KR101516660B1 (ko) 2006-12-25 2015-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US7525472B2 (en) 2006-12-27 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Integration type and converter and device including same
US8514165B2 (en) 2006-12-28 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5508662B2 (ja) 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
KR101401528B1 (ko) 2007-06-29 2014-06-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전변환장치 및 그 광전변환장치를 구비하는 전자기기
JP4616871B2 (ja) 2007-09-04 2011-01-19 株式会社リコー ヒステリシスコンパレータ
WO2009063797A1 (en) 2007-11-14 2009-05-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8115160B2 (en) 2008-03-14 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Protection circuit and photoelectric conversion device
JP2010004025A (ja) 2008-05-21 2010-01-07 Semiconductor Energy Lab Co Ltd 光電変換装置、及び当該光電変換装置の駆動方法、並びに当該光電変換装置を具備する電子機器
KR101563139B1 (ko) 2008-09-19 2015-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2010267253A (ja) 2009-04-16 2010-11-25 Semiconductor Energy Lab Co Ltd 復調信号生成回路および復調信号生成回路を有する半導体装置
KR102462145B1 (ko) 2009-10-16 2022-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 이를 구비한 전자 장치
WO2011052357A1 (en) 2009-10-28 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Pwm limiter circuit
JP5584103B2 (ja) 2009-12-04 2014-09-03 株式会社半導体エネルギー研究所 半導体装置
WO2011081008A1 (en) 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
WO2011081011A1 (en) 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
CN105353551A (zh) 2009-12-28 2016-02-24 株式会社半导体能源研究所 液晶显示装置及电子设备
WO2011099368A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
CN102213854B (zh) 2010-04-09 2015-08-05 株式会社半导体能源研究所 液晶显示装置及电子设备
KR20130061678A (ko) 2010-04-16 2013-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전원 회로
CN102906980B (zh) 2010-05-21 2015-08-19 株式会社半导体能源研究所 半导体装置及显示装置
WO2011145707A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US8912016B2 (en) 2010-06-25 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method and test method of semiconductor device
JP5848912B2 (ja) 2010-08-16 2016-01-27 株式会社半導体エネルギー研究所 液晶表示装置の制御回路、液晶表示装置、及び当該液晶表示装置を具備する電子機器
JP2012064201A (ja) 2010-08-19 2012-03-29 Semiconductor Energy Lab Co Ltd 入出力装置及び入出力装置の駆動方法
WO2012026343A1 (en) 2010-08-24 2012-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5674594B2 (ja) 2010-08-27 2015-02-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
WO2012029595A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Oscillator circuit and semiconductor device using the oscillator circuit
US9362820B2 (en) 2010-10-07 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. DCDC converter, semiconductor device, and power generation device
JP5750031B2 (ja) 2010-11-19 2015-07-15 株式会社半導体エネルギー研究所 電子回路及び半導体装置
JP2012134615A (ja) * 2010-12-20 2012-07-12 Ricoh Co Ltd 発振装置および該発振装置を具備したクロック発生装置、半導体装置、ならびに電子装置
TWI571128B (zh) 2011-04-01 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
JP6023453B2 (ja) 2011-04-15 2016-11-09 株式会社半導体エネルギー研究所 記憶装置
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
KR101963457B1 (ko) 2011-04-29 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치 및 그 구동 방법
US9614094B2 (en) 2011-04-29 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer and method for driving the same
TWI559683B (zh) 2011-05-20 2016-11-21 半導體能源研究所股份有限公司 半導體積體電路
US9200952B2 (en) 2011-07-15 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a photodetector and an analog arithmetic circuit
JP5975907B2 (ja) 2012-04-11 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
JP6227890B2 (ja) 2012-05-02 2017-11-08 株式会社半導体エネルギー研究所 信号処理回路および制御回路
KR20130125717A (ko) 2012-05-09 2013-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
US20130307496A1 (en) 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2014007471A (ja) 2012-06-21 2014-01-16 Lapis Semiconductor Co Ltd ヒステリシスコンパレータ回路及びヒステリシスコンパレータ回路の制御方法
KR102082794B1 (ko) 2012-06-29 2020-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법, 및 표시 장치
US9083327B2 (en) 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
TW201415806A (zh) * 2012-10-04 2014-04-16 Novatek Microelectronics Corp 閂鎖比較裝置及其操作方法
US9245650B2 (en) 2013-03-15 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014195128A (ja) 2013-03-28 2014-10-09 Renesas Electronics Corp ヒステリシスコンパレータ
US20150035509A1 (en) 2013-07-31 2015-02-05 Semiconductor Energy Laboratory Co., Ltd. Control circuit and dc-dc converter
JP6460592B2 (ja) 2013-07-31 2019-01-30 株式会社半導体エネルギー研究所 Ｄｃｄｃコンバータ、及び半導体装置
JP6392603B2 (ja) * 2013-09-27 2018-09-19 株式会社半導体エネルギー研究所 半導体装置
JP6150255B2 (ja) 2013-09-30 2017-06-21 セイコーＮｐｃ株式会社 ヒステリシスコンパレータ回路
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
TWI655442B (zh) 2014-05-02 2019-04-01 日商半導體能源研究所股份有限公司 輸入／輸出裝置
KR20150138026A (ko) 2014-05-29 2015-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6555956B2 (ja) 2014-07-31 2019-08-07 株式会社半導体エネルギー研究所 撮像装置、監視装置、及び電子機器
JP2016111677A (ja) 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
JP6633346B2 (ja) 2014-10-31 2020-01-22 株式会社半導体エネルギー研究所 表示装置
US9397622B2 (en) * 2014-10-31 2016-07-19 Stmicroelectronics International N.V. Programmable hysteresis comparator
JP6563313B2 (ja) 2014-11-21 2019-08-21 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
TWI682632B (zh) 2014-12-26 2020-01-11 日商半導體能源研究所股份有限公司 半導體裝置
KR20170098839A (ko) 2014-12-29 2017-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 가지는 표시 장치
JP6777421B2 (ja) 2015-05-04 2020-10-28 株式会社半導体エネルギー研究所 半導体装置
KR20160144314A (ko) 2015-06-08 2016-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 그 동작 방법, 및 전자 기기
US9860465B2 (en) 2015-06-23 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10290573B2 (en) 2015-07-02 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6791667B2 (ja) 2015-07-16 2020-11-25 株式会社半導体エネルギー研究所 撮像装置
US9876946B2 (en) 2015-08-03 2018-01-23 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10360855B2 (en) 2015-08-17 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display panel, and electronic device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6330959B1 (ja) * 2017-08-08 2018-05-30 Tdk株式会社 金属粉末製造装置と金属粉末の製造方法
JP2019031712A (ja) * 2017-08-08 2019-02-28 Tdk株式会社 金属粉末製造装置と金属粉末の製造方法

Also Published As

Publication number Publication date
US10224906B2 (en) 2019-03-05
JP6906978B2 (ja) 2021-07-21
US20170250680A1 (en) 2017-08-31

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