KR20170098839A - 반도체 장치 및 반도체 장치를 가지는 표시 장치 - Google Patents

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KR20170098839A
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히로유키 미야케
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？페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

환경 온도의 변화에 기인하여 발광 소자를 흐르는 전류가 변화되는 것으로 인한 휘도 변동을 억제한다. 화소부의 제 1 발광 소자를 흐르는 전류를 모니터 회로에 의하여 제어한다. 모니터 회로는 제 2 발광 소자, 트랜지스터, 저항 소자, 및 증폭 회로를 포함한다. 제 2 발광 소자의 애노드는 트랜지스터의 소스에 접속된다. 제 2 발광 소자의 캐소드는 증폭 회로의 제 1 입력 단자 및 저항 소자에 접속된다. 증폭 회로의 제 2 입력 단자는 제 2 전원선에 접속된다. 증폭 회로의 출력 단자는 트랜지스터의 게이트에 접속된다. 트랜지스터의 드레인은 제 3 전원선에 접속된다. 트랜지스터 및 저항 소자의 각각은 산화물 반도체막을 포함한다.

Description

반도체 장치 및 반도체 장치를 가지는 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE HAVING SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치와, 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 전계 발광 소자를 포함하는 표시 장치(이후 EL 표시 장치라고도 함), 액정 표시 장치, 발광 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용한 트랜지스터(FET(field-effect transistor) 또는 TFT(thin film transistor)라고도 함)를 형성하는 기술이 주목을 모으고 있다. 이러한 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(표시 장치) 등 광범위한 전자 기기에 사용된다. 트랜지스터에 사용할 수 있는 반도체 박막의 재료로서는 실리콘으로 대표되는 반도체 재료가 널리 알려져 있다. 또 다른 재료로서는 산화물 반도체가 주목을 받고 있다(예를 들어, 특허문헌 1).
또한, EL 표시 장치의 각 화소에 제공된 발광 소자의 주변 온도(이후 주변 온도를 환경 온도라고 함)에 기인한 특성 변화를 보정하기 위하여, 산화물 반도체를 포함하는 트랜지스터를 이용하여 발광 소자의 환경 온도에 따라 발광 소자의 캐소드의 전위를 보정하는 모니터 회로가, 화소부의 외측에 제공된 구조가 개시되어 있다(예를 들어, 특허문헌 2).
일본 특허공개공보 제2006-165529호 일본 특허공개공보 제2012-078798호
특허문헌 2에 나타난 바와 같이, 발광 소자는 그 저항값(내부 저항값)이 환경 온도에 따라 변화하는 특성을 가진다. 구체적으로는 실온을 통상의 온도로 간주하여 온도가 통상보다 높을 때는 저항이 저하되고, 온도가 통상보다 낮을 때는 저항이 상승된다. 그러므로, 발광 소자의 전류-전압 특성은 환경 온도에 따라 변화한다. 구체적으로는, 온도가 높아지면 발광 소자의 전류값이 상승되어, 휘도가 원하는 것보다 높아진다. 온도가 낮아지고 같은 전압이 인가되면, 발광 소자의 전류값이 저하되어 발광 소자의 휘도는 원하는 것보다 낮아진다. 따라서, 발광 소자의 휘도는, 환경 온도의 변화에 기인하여 발광 소자를 흐르는 전류값이 변화되는 것으로 인하여 변동될 수 있다.
상술한 문제를 감안하여 본 발명의 일 형태의 과제는, 환경 온도의 변화에 기인하여 발광 소자를 흐르는 전류값이 변화되는 것으로 인한 휘도 변동을 억제하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 표시 장치를 제공하는 것이다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 다른 과제는 명세서 등의 기재로부터 명백하고 추출될 수 있다.
본 발명의 일 형태에 따르면, 화소부에 포함되는 제 1 발광 소자를 흐르는 전류의 양이 모니터 회로에 의하여 제어된다. 모니터 회로는 제 2 발광 소자, 트랜지스터, 저항 소자, 및 증폭 회로를 포함한다. 제 2 발광 소자의 애노드는 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 2 발광 소자의 캐소드는 저항 소자의 한쪽 전극 및 증폭 회로의 제 1 입력 단자에 전기적으로 접속된다. 저항 소자의 다른 쪽 전극은 제 1 전원선에 전기적으로 접속된다. 증폭 회로의 제 2 입력 단자는 제 2 전원선에 전기적으로 접속된다. 증폭 회로의 출력 단자는 트랜지스터의 게이트에 전기적으로 접속된다. 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 전원선에 전기적으로 접속된다. 트랜지스터는 산화물 반도체막을 포함한다. 저항 소자는 산화물 반도체막과 같은 표면 위에 형성된 산화물 도전막을 포함한다. 이 구조에 대해서는 이하에서 더 구체적으로 설명한다.
본 발명의 일 형태는 산화물 반도체막을 가지는 반도체 장치로, 화소부와, 화소부의 외측에 제공된 모니터 회로를 포함하는 반도체 장치이다. 화소부는 제 1 발광 소자를 포함한다. 모니터 회로는 제 2 발광 소자, 트랜지스터, 저항 소자, 및 증폭 회로를 포함한다. 제 2 발광 소자의 애노드는 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 2 발광 소자의 캐소드는 저항 소자의 한쪽 전극 및 증폭 회로의 제 1 입력 단자에 전기적으로 접속된다. 저항 소자의 다른 쪽 전극은 제 1 전원선에 전기적으로 접속된다. 증폭 회로의 제 2 입력 단자는 제 2 전원선에 전기적으로 접속된다. 증폭 회로의 출력 단자는 트랜지스터의 게이트에 전기적으로 접속된다. 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 전원선에 전기적으로 접속된다. 트랜지스터는 상기 산화물 반도체막을 포함한다. 저항 소자는 산화물 반도체막과 같은 표면 위에 형성된 산화물 도전막을 포함한다. 제 1 발광 소자를 흐르는 전류의 양은 모니터 회로에 의하여 제어된다.
본 발명의 다른 일 형태는 산화물 반도체막을 가지는 반도체 장치로, 화소부와, 화소부의 외측에 제공된 모니터 회로를 포함하는 반도체 장치이다. 화소부는 선택 트랜지스터, 구동 트랜지스터, 및 제 1 발광 소자를 포함한다. 모니터 회로는 제 2 발광 소자, 트랜지스터, 저항 소자, 및 증폭 회로를 포함한다. 제 2 발광 소자의 애노드는 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 2 발광 소자의 캐소드는 저항 소자의 한쪽 전극 및 증폭 회로의 제 1 입력 단자에 전기적으로 접속된다. 저항 소자의 다른 쪽 전극은 제 1 전원선에 전기적으로 접속된다. 증폭 회로의 제 2 입력 단자는 제 2 전원선에 전기적으로 접속된다. 증폭 회로의 출력 단자는 트랜지스터의 게이트에 전기적으로 접속된다. 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 전원선에 전기적으로 접속된다. 트랜지스터는 상기 산화물 반도체막을 포함한다. 저항 소자는 산화물 반도체막과 같은 표면 위에 형성된 산화물 도전막을 포함한다. 구동 트랜지스터 및 제 1 발광 소자를 흐르는 전류의 양은 모니터 회로에 의하여 제어된다.
본 발명의 다른 일 형태는 산화물 반도체막을 가지는 반도체 장치로, 화소부와, 화소부의 외측에 제공된 모니터 회로를 포함하는 반도체 장치이다. 화소부는 선택 트랜지스터, 구동 트랜지스터, 및 제 1 발광 소자를 포함한다. 선택 트랜지스터는 주사선과 구동 트랜지스터의 게이트 사이의 도통을 제어하는 기능을 가진다. 구동 트랜지스터는 제 1 발광 소자를 흐르는 전류의 양을 제어하는 기능을 가진다. 모니터 회로는 제 2 발광 소자, 트랜지스터, 저항 소자, 및 증폭 회로를 포함한다. 제 2 발광 소자의 애노드는 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 2 발광 소자의 캐소드는 저항 소자의 한쪽 전극 및 증폭 회로의 제 1 입력 단자에 전기적으로 접속된다. 저항 소자의 다른 쪽 전극은 제 1 전원선에 전기적으로 접속된다. 증폭 회로의 제 2 입력 단자는 제 2 전원선에 전기적으로 접속된다. 증폭 회로의 출력 단자는 트랜지스터의 게이트에 전기적으로 접속된다. 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 전원선에 전기적으로 접속된다. 트랜지스터는 상기 산화물 반도체막을 포함한다. 저항 소자는 산화물 반도체막과 같은 표면 위에 형성된 산화물 도전막을 포함한다. 구동 트랜지스터 및 제 1 발광 소자를 흐르는 전류의 양은 모니터 회로에 의하여 제어된다.
상술한 형태에서, 선택 트랜지스터 및 구동 트랜지스터의 각각은 산화물 반도체막을 포함하는 것이 바람직하다.
본 발명의 다른 일 형태는 산화물 반도체막을 가지는 반도체 장치로, 화소부와, 화소부의 외측에 제공된 모니터 회로를 포함하는 반도체 장치이다. 화소부는 선택 트랜지스터, 구동 트랜지스터, 제 1 트랜지스터, 및 제 1 발광 소자를 포함한다. 선택 트랜지스터는 주사선과 구동 트랜지스터의 게이트 사이의 도통을 제어하는 기능을 가진다. 구동 트랜지스터 및 제 1 트랜지스터의 각각은 제 1 발광 소자를 흐르는 전류의 양을 제어하는 기능을 가진다. 모니터 회로는 제 2 발광 소자, 제 2 트랜지스터, 저항 소자, 및 증폭 회로를 포함한다. 제 2 발광 소자의 애노드는 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 2 발광 소자의 캐소드는 저항 소자의 한쪽 전극 및 증폭 회로의 제 1 입력 단자에 전기적으로 접속된다. 저항 소자의 다른 쪽 전극은 제 1 전원선에 전기적으로 접속된다. 증폭 회로의 제 2 입력 단자는 제 2 전원선에 전기적으로 접속된다. 증폭 회로의 출력 단자는 제 2 트랜지스터의 게이트에 전기적으로 접속된다. 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 전원선에 전기적으로 접속된다. 제 2 트랜지스터는 상기 산화물 반도체막을 포함한다. 저항 소자는 산화물 반도체막과 같은 표면 위에 형성된 산화물 도전막을 포함한다. 구동 트랜지스터 및 제 1 발광 소자를 흐르는 전류의 양은 모니터 회로에 의하여 제어된다.
상술한 형태에서, 선택 트랜지스터, 구동 트랜지스터, 및 제 1 트랜지스터의 각각은 산화물 반도체막을 포함하는 것이 바람직하다.
상술한 형태에서, 산화물 반도체막은 In, Zn, 및 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)을 함유하는 것이 바람직하다. 상술한 형태에서, 산화물 반도체막은 결정부를 포함하는 것이 바람직하고, 결정부는 c축 배향을 가지는 것이 바람직하다. 상술한 형태에서, 산화물 도전막은 In, Zn, 및 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)을 함유하는 것이 바람직하다.
본 발명의 다른 일 형태는 상술한 형태 중 어느 하나에 따른 반도체 장치, 및 컬러 필터를 포함하는 표시 장치이다. 본 발명의 다른 일 형태는 상기 표시 장치, 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 일 형태는 상술한 형태 중 어느 하나에 따른 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈, 그리고 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 일 형태에 따르면, 환경 온도의 변화에 기인하여 발광 소자를 흐르는 전류값이 변화되는 것으로 인한 휘도 변동을 억제할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 가질 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1의 (A) 및 (B)는 반도체 장치의 일 형태를 도시한 블록도 및 회로도이다.
도 2의 (A) 및 (B)는 각각 발광 소자의 L-I 특성 및 발광 소자의 I-V 특성을 나타낸 것이다.
도 3은 모니터 회로의 일 형태를 도시한 회로도이다.
도 4의 (A) 내지 (C)는 트랜지스터의 일 형태를 도시한 상면도 및 단면도이다.
도 5는 트랜지스터의 온도 특성을 나타낸 것이다.
도 6의 (A) 및 (B)는 평가용 샘플의 일 형태를 도시한 상면도 및 단면도이다.
도 7은 평가용 샘플의 저항의 온도 특성을 나타낸 것이다.
도 8은 모니터 회로를 이용한 보정 방법을 도시한 블록도이다.
도 9는 화소 회로의 일 형태를 도시한 회로도이다.
도 10의 (A) 및 (B)는 화소 회로의 일 형태를 도시한 회로도 및 타이밍 차트이다.
도 11의 (A) 및 (B)는 화소 회로의 일 형태를 도시한 회로도 및 타이밍 차트이다.
도 12의 (A) 및 (B)는 화소 회로의 일 형태를 도시한 회로도 및 타이밍 차트이다.
도 13의 (A) 및 (B)는 화소 회로의 일 형태를 도시한 회로도 및 타이밍 차트이다.
도 14의 (A) 및 (B)는 반도체 장치의 일 형태를 각각 도시한 단면도이다.
도 15의 (A) 내지 (C)는 트랜지스터의 일 형태를 도시한 상면도 및 단면도이다.
도 16의 (A) 내지 (C)는 트랜지스터의 일 형태를 도시한 상면도 및 단면도이다.
도 17의 (A) 내지 (C)는 트랜지스터의 일 형태를 도시한 상면도 및 단면도이다.
도 18의 (A) 내지 (C)는 트랜지스터의 일 형태를 도시한 상면도 및 단면도이다.
도 19의 (A) 내지 (C)는 트랜지스터의 일 형태를 도시한 상면도 및 단면도이다.
도 20의 (A) 내지 (D)는 트랜지스터의 일 형태를 도시한 단면도이다.
도 21의 (A) 및 (B)의 각각은 산화물 반도체의 밴드 구조를 도시한 것이다.
도 22의 (A) 내지 (D)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 23의 (A) 내지 (D)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 24의 (A) 내지 (D)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 25의 (A) 내지 (D)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 26의 (A) 및 (B)의 각각은 가스 소성로(gas baking furnace)에서의 가열 처리의 열 프로파일을 나타낸 것이다.
도 27의 (A) 및 (B)의 각각은 가스 소성로에서의 가열 처리의 열 프로파일을 나타낸 것이다.
도 28의 (A) 내지 (D)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 개략도이다.
도 29의 (A) 내지 (D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다.
도 30의 (A) 내지 (C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것이다.
도 31의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것이다.
도 32는 전자 조사로 인한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것이다.
도 33의 (A) 내지 (C)는 CAAC-OS의 퇴적 방법을 도시한 것이다.
도 34는 InMZnO4의 결정 구조를 도시한 것이다.
도 35의 (A) 내지 (E)는 CAAC-OS의 퇴적 방법을 도시한 것이다.
도 36의 (A) 내지 (C)는 CAAC-OS의 퇴적 방법을 도시한 것이다.
도 37은 nc-OS의 퇴적 방법을 도시한 것이다.
도 38의 (A) 및 (B)는 터치 패널의 예를 도시한 사시도이다.
도 39의 (A) 및 (B)는 표시 장치 및 터치 센서의 예를 도시한 단면도이다.
도 40의 (A) 및 (B)는 터치 패널의 예를 도시한 단면도이다.
도 41의 (A) 및 (B)는 터치 센서의 블록도 및 타이밍 차트이다.
도 42는 터치 센서의 회로도이다.
도 43은 표시 모듈을 도시한 것이다.
도 44의 (A) 내지 (G)는 전자 기기를 도시한 것이다.
도 45의 (A) 및 (B)는 표시 장치의 사시도이다.
도 46은 퇴적 장치의 구조를 도시한 것이다.
이하에서 실시형태에 대하여 도면을 참조하여 설명한다. 다만, 실시형태는 다양한 형태로 실시될 수 있다. 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 용이하게 이해된다. 그러므로, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
도면에 있어서 크기, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 그러므로, 본 발명의 실시형태는 이러한 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 나타낸 개략도이고, 본 발명의 실시형태는 도면에 나타난 형상 또는 값에 한정되지 않는다. 도면에 있어서, 같은 부분 또는 비슷한 기능을 가지는 부분은 상이한 도면에서 같은 부호로 나타내고, 그 설명은 반복하지 않는다. 또한, 비슷한 기능을 가지는 부분에는 같은 해칭 패턴을 사용하고, 그 부분을 특별히 부호로 나타내지 않는 경우가 있다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용하는 것이고, 단계의 순서 또는 적층 순서를 나타내는 것은 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3"으로 적절히 바꿔도 설명이 가능하다. 또한, 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 것과 반드시 같지는 않다.
또한, 본 명세서에서 "위에", "상에", "아래에", 및 "밑에" 등 배치를 설명하는 용어는, 도면을 참조하여 구성 요소 간의 위치 관계를 설명함에 있어서 편의상 사용한 것이다. 또한, 구성 요소 간의 위치 관계는, 각 구성 요소를 설명하는 방향에 따라 적절히 달라진다. 따라서, 위치 관계는 본 명세서에서 사용된 용어로 설명되는 것에 한정되지 않고, 상황에 따라 적절히 다른 용어로 설명할 수 있다.
본 명세서 등에 있어서, "반도체 장치"란, 반도체 특성을 이용함으로써 동작할 수 있는 모든 장치를 가리킨다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함할 수 있다.
본 명세서 등에서 트랜지스터는, 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 또한, 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지고, 드레인, 채널 영역, 및 소스를 통하여 전류가 흐를 수 있다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스와 드레인의 기능은, 예를 들어 다른 극성의 트랜지스터를 채용하거나, 또는 회로 동작에서 전류 흐름의 방향이 변화될 때에 바뀔 수 있다. 그러므로, 본 명세서 등에서는, "소스"와 "드레인"의 용어를 서로 바꿀 수 있다.
또한, 본 명세서 등에서 산화 질화 실리콘막이란, 질소의 비율보다 산소의 비율이 높은 막을 말한다. 산화 질화 실리콘막은 산소, 질소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 및 0.1atomic% 내지 10atomic% 범위의 농도로 함유하는 것이 바람직하다. 질화 산화 실리콘막이란, 산소의 비율보다 질소의 비율이 높은 막을 말한다. 질화 산화 실리콘막은 질소, 산소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 0.1atomic% 내지 10atomic% 범위의 농도로 함유하는 것이 바람직하다.
본 명세서 등에서, "막" 및 "층"이라는 용어는 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서에서 "평행"이라는 용어는, 두 직선이 이루는 각도가 -10° 이상 10° 이하임을 가리키기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "실질적으로 평행"이라는 용어는 두 직선이 이루는 각도가 -30° 이상 30° 이하임을 가리킨다. "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하임을 가리키기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다. "실질적으로 수직"이라는 용어는, 두 직선이 이루는 각도가 60° 이상 120° 이하임을 가리킨다.
또한, 본 명세서 등에 있어서, X와 Y가 접속된다고 명시적으로 기재되어 있을 때는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 포함된다. 따라서, 소정의 접속 관계 이외의 접속 관계, 예를 들어 도면 및 문장으로 나타난 접속 관계 이외의 접속 관계도 허용된다.
여기서, X 및 Y의 각각은 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 또는 도전막 등)인 것으로 가정한다.
예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y 사이의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 및/또는 부하)가 X와 Y 사이에 접속될 수 있다. 스위치는 온 또는 오프로 제어되는 기능을 가진다. 즉, 스위치는 도통(온 상태) 또는 비도통(오프 상태)이 되어 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하여 바꾸는 기능을 가진다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어, 스텝업 컨버터 또는 스텝 다운 컨버터) 또는 신호의 전위 레벨을 바꾸기 위한 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 스위칭 회로; 신호 진폭 또는 전류량 등을 증대시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및/또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. X와 Y 사이에 다른 회로가 제공되어 있더라도, X로부터 출력된 신호가 Y에 전달된다면, X와 Y는 기능적으로 접속되어 있다고 할 수 있다.
또한, X와 Y가 접속된다고 명시적으로 기재되어 있을 때는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재(介在)하여 접속되는 경우), X와 Y가 기능적으로 접속되는 경우(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), 그리고 X와 Y가 직접 접속되는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)가 포함된다. 즉, "X와 Y가 전기적으로 접속된다"라고 명시적으로 기재되어 있을 때, 그 기재는 "X와 Y가 접속된다"라고만 명시적으로 기재되어 있는 경우와 같다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부에 직접 접속되고, Z1의 또 다른 일부가 X에 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부에 직접 접속되고, Z2의 또 다른 일부가 Y에 직접 접속되는 경우를 다음 표현 중 어느 것을 사용하여 표현할 수 있다.
상기 표현에는 예를 들어, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속되어 있다", "트랜지스터의 소스(또는 제 1 단자 등)는 X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속되어 있다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공되어 있다"가 포함된다. 상술한 예와 같은 표현에 의하여, 회로 구성에서의 접속 순서를 규정할 때, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 규정할 수 있다. 또한, 이들 표현은 일례이며, 표현에 한정은 없다. 여기서, X, Y, Z1, 및 Z2의 각각은 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 또는 도전막 등)을 나타낸다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 예에 대하여 도 1의 (A) 및 (B), 도 2의 (A) 및 (B), 도 3, 도 4의 (A) 내지 (C), 도 5, 도 6의 (A) 및 (B), 그리고 도 7을 참조하여 설명한다.
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 블록도이다.
도 1의 (A)에 도시된 반도체 장치(10)는, 화소부(12), 화소부(12)의 외주 상의 게이트선 구동 회로(16), 화소부(12)의 외주 상의 신호선 구동 회로(18), 화소부(12)의 외측에 제공된 모니터 회로(20), 및 게이트선 구동 회로(16) 및 신호선 구동 회로(18)에 전기적으로 접속된 단자부(22)를 포함한다. 화소부(12)는 복수의 화소(14)를 포함한다.
도 1의 (A)에 도시된 바와 같이, 복수의 화소(14)는 매트릭스로 배치된다. 화소들(14)이 선택 상태인지 또는 비선택 상태인지는, 각 행에서 게이트선 구동 회로(16)에 접속된 게이트선들(GL1[1] 내지 GL1[n] 및 GL2[1] 내지 GL2[n], n은 자연수임)로부터 공급되는 선택 신호에 따라 결정된다. 선택 신호에 의하여 선택된 화소(14)에는, 신호선 구동 회로(18)에 접속된 신호선들(SL[1] 내지 SL[m], m은 자연수임) 중 어느 것으로부터 비디오 데이터(V data, 화상 신호, 비디오 신호, 또는 비디오 전압이라고도 함)가 공급된다. 복수의 화소(14)는 애노드선(ANO)에 전기적으로 접속된다.
또한, 도 1의 (A)는 게이트선 구동 회로(16) 및 신호선 구동 회로(18)가 반도체 장치(10) 위에 제공되는 구성을 예시하고 있지만, 본 발명의 일 형태는 이에 한정되지 않고, 게이트선 구동 회로(16) 및 신호선 구동 회로(18) 중 한쪽이 반도체 장치(10) 위에 제공되어도 좋다. 또는 반도체 장치(10)에는, 게이트선 구동 회로(16), 신호선 구동 회로(18), 및 단자부(22) 없이 화소부(12) 및 모니터 회로(20)만이 제공되어도 좋다.
단자부(22)는, 외부 회로로부터 반도체 장치(10)에 전원, 제어 신호, 및 화상 신호 중 하나 이상을 입력하기 위한 단자를 가지는 부분을 의미한다. 단자부(22)는 타이밍 제어 회로(컨트롤러 또는 제어 IC라고도 함) 등에 전기적으로 접속되어도 좋다.
도 1의 (A)는, 화소부(12)의 복수의 화소(14)가 매트릭스로 배치(스트라이프 배치)되는 구성을 예시하고 있지만, 본 발명의 일 형태는 이에 한정되지 않고, 예를 들어 델타 배치 또는 펜타일 배치를 화소(14)에 채용하여도 좋다. 또한, 컬러 표시 시에 화소(14)에서 제어되는 색 요소는, R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)의 3색에 한정되지 않고, 3색보다 많은 색 요소를 채용하여도 좋으며, 예를 들어 R, G, B, 및 W(W는 백색에 대응함); 또는 Y(옐로), C(시안), 및 M(마젠타) 등 중 하나 이상과 R, G, B로 하여도 좋다. 또한, 표시 영역의 크기는 색 요소의 각 도트마다 달라도 좋다.
화소(14)는 적어도 발광 소자를 포함한다. 발광 소자에서는, 발광 소자에 전압을 인가함으로써, 발광 소자에 포함되는 한 쌍의 전극 중 한쪽으로부터 전자가, 한 쌍의 전극 중 다른 쪽으로부터 정공이 발광성 화합물을 함유하는 층에 주입되어, 전류가 흐른다. 전자 및 정공이 재결합함으로써, 발광성 화합물이 여기된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 되돌아가서 광을 방출한다. 이러한 메커니즘 때문에, 이러한 발광 소자는 전류 여기형 발광 소자라고 한다.
<1-1. 발광 소자의 특성>
화소(14)에 포함되는 발광 소자의 특성에 대하여 이하에서 설명한다. 먼저, 발광 소자의 특성의 예인, 휘도-전류(L-I) 특성 및 전류-전압(I-V) 특성에 대하여 도 2의 (A) 및 (B)를 참조하여 설명한다.
도 2의 (A)는 발광 소자의 L-I 특성을 나타낸 것이다. 도 2의 (A)에 나타낸 바와 같이, 발광 소자의 휘도는 그것을 흐르는 전류에 비례하여 높아진다. 즉, 발광 소자의 L-I 특성에는, 환경 온도에 기인한 변화(이하, 온도 의존성이라고 하는 경우가 있음)가 없거나 또는 매우 작다.
도 2의 (B)는 발광 소자의 I-V 특성을 나타낸 것이다. 발광 소자의 저항은 온도에 따라 변화되기 때문에, 온도의 변화에 따라 휘도도 변화된다. 예를 들어, 도 2의 (B)에 나타낸 바와 같이, 같은 전압을 인가하는 경우, 발광 소자의 온도가 25보다 높아지면 발광 소자를 흐르는 전류가 증가된다.
그러므로, 본 발명의 일 형태에 따른 반도체 장치는 발광 소자의 온도 의존성을 저감하기 위하여 모니터 회로(20)를 포함한다. 모니터 회로(20)는 환경 온도에 따라 화소(14)에 포함되는 발광 소자의 휘도를 조정하는 기능을 가진다. 여기서, 모니터 회로(20)의 예에 대하여 설명한다.
<1-2. 모니터 회로의 구성>
도 1의 (B)는 본 발명의 일 형태에 따른 반도체 장치에 포함되는 모니터 회로(20)의 예를 도시한 회로도이다.
도 1의 (B)에 도시된 모니터 회로(20)는 증폭 회로(32), 트랜지스터(34), 발광 소자(36), 및 저항 소자(38)를 포함한다.
증폭 회로(32)의 한쪽 입력 단자는 전위(V cat)가 인가되는 전원선에 전기적으로 접속되고, 증폭 회로(32)의 다른 쪽 입력 단자는 발광 소자(36)의 캐소드 측의 단자에 전기적으로 접속된다. 증폭 회로(32)의 출력 단자는 전위(V out2)가 인가되는 배선, 및 트랜지스터(34)의 게이트에 전기적으로 접속된다.
트랜지스터(34)의 소스 및 드레인 중 한쪽은 전위(V ano)가 인가되는 전원선에 전기적으로 접속되고, 트랜지스터(34)의 소스 및 드레인 중 다른 쪽은 발광 소자(36)의 애노드 및 전위(V out1)가 인가되는 배선에 전기적으로 접속된다.
발광 소자(36)의 캐소드는 저항 소자(38)의 한쪽 전극에 전기적으로 접속되고, 저항 소자(38)의 다른 쪽 전극은, 전위(V ss)가 인가되는 배선에 전기적으로 접속된다.
예를 들어, 도 1의 (B)에 도시된 모니터 회로(20)의 경우, 전위(V ano)가 인가되는 배선으로부터 전위(V ss)가 인가되는 배선으로 흐르는 전류의 값(i)을, 다음 식(1)으로 표현할 수 있다.
(V cat-V ss)/R (1)
따라서, 저항 소자(38)의 저항(R)은, 온도 의존성을 가지지 않고 일정한 것이 바람직하다. 전류값(i)을 공급하는 데 필요한 전압(V gs)은 V out2-V out1로부터 얻을 수 있고, 발광 소자(36)에 인가되는 전압은 V out1-V cat로부터 얻을 수 있다.
저항 소자(38)에는, 도전체가 된 산화물 반도체(OS: Oxide Semiconductor) 재료인 산화물 도전체(OC: oxide conductor)를 사용하는 것이 바람직하다. 산화물 도전체(OC)는, 환경 온도에 기인한 저항 변화가 적다. 즉, 산화물 도전체(OC)는 온도 의존성이 낮은 저항 재료로서 사용할 수 있다. 그러나, 저항 소자(38)를 반드시 산화물 도전체(OC)를 사용하여 형성할 필요는 없고, 온도 의존성이 낮은 다른 재료를 사용하여도 좋다.
트랜지스터(34)는 활성층에 산화물 반도체(OS)를 포함하는 것이 바람직하다. 산화물 반도체(OS)는 상술한 산화물 도전체(OC)와 같은 제작 단계에서 형성할 수 있다. 또한, 트랜지스터(34)의 산화물 반도체(OS)의 특성은, 발광 소자(36)의 특성과 마찬가지로 환경 온도에 따라 변화될 수 있다. 예를 들어, 산화물 반도체(OS)를 포함하는 트랜지스터를 발광 소자의 구동 트랜지스터로서 사용하는 경우, 환경 온도가 높아졌을 때에 트랜지스터의 V ds가 커질 수 있다.
또한, 도 1의 (B)는 트랜지스터(34)로서 n채널 트랜지스터를 사용하는 구성을 가지는 모니터 회로(20)를 예시하고 있지만, 본 발명의 일 형태는 이에 한정되지 않고, 예를 들어 도 3에 도시된 구성을 채용하여도 좋다. 도 3은 모니터 회로(20)의 예를 도시한 회로도이다. 도 3에 도시된 모니터 회로(20)와 같이, 트랜지스터(34)로서 p채널 트랜지스터를 사용하여도 좋고, 증폭 회로(32)의 극성을 바꿔도 좋다.
여기서, 산화물 반도체(OS)를 포함하는 트랜지스터의 온도 의존성, 및 산화물 도전체(OC)의 온도 의존성에 대하여 설명한다.
<2-1. 산화물 반도체를 포함하는 트랜지스터의 온도 의존성>
먼저, 산화물 반도체를 포함하는 트랜지스터의 온도 의존성에 대하여 설명한다. 여기서는, 도 4의 (A) 내지 (C)에 도시된 트랜지스터(600)에 상당하는 트랜지스터들을 제작하고, 그들의 온도 특성을 평가하였다.
<2-2. 트랜지스터 구조>
도 4의 (A)는 트랜지스터(600)의 상면도이다. 도 4의 (B)는 도 4의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 4의 (C)는 도 4의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한, 도 4의 (A)에서는 복잡함을 피하기 위하여 트랜지스터(600)의 구성 요소의 일부(예를 들어, 게이트 절연막으로서 기능하는 절연막)를 도시하지 않았다. 일점쇄선 X1-X2의 방향은 채널 길이 방향이라고 하여도 좋고, 일점쇄선 Y1-Y2의 방향은 채널 폭 방향이라고 하여도 좋다. 도 4의 (A)와 같이, 이하에서 설명하는 트랜지스터의 상면도의 일부에서는 일부의 구성 요소를 도시하지 않았다.
트랜지스터(600)는 기판(602) 위의 제 1 게이트 전극으로서 기능하는 도전막(604), 기판(602) 및 도전막(604) 위의 절연막(606), 절연막(606) 위의 절연막(607), 절연막(607) 위의 산화물 반도체막(608), 산화물 반도체막(608)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(612a), 및 산화물 반도체막(608)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(612b)을 포함한다.
트랜지스터(600) 위, 구체적으로는 도전막(612a 및 612b) 및 산화물 반도체막(608) 위에는 절연막(614, 616, 및 618)이 제공된다. 절연막(618) 위에는 도전막(620)이 제공된다. 절연막(606 및 607)에는, 도전막(604)에 도달하는 개구(642a)가 제공되고, 개구(642a)를 덮도록 도전막(612c)이 형성된다. 절연막(614, 616, 및 618)에는, 도전막(612c)에 도달하는 개구(642b)가 형성된다. 도전막(620)은, 개구(642b)를 통하여 도전막(612c)에 접속된다. 즉, 도전막(604)과 도전막(620)은 서로 전기적으로 접속된다. 또한, 도전막(620)은, 트랜지스터(600)의 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
본 실시형태에서의 평가를 위하여, 도 4의 (A) 내지 (C)에 도시된 트랜지스터(600)에 각각 상당하는 트랜지스터들로서, 산화물 반도체막(608)의 구조가 상이한 2개의 샘플(이후 이 샘플들을 샘플(A1) 및 샘플(A2)이라고 함)을 제작하였다. 샘플들(A1 및 A2)의 각각에서, 채널 길이 L은 3μm, 채널 폭 W는 5μm로 하였다.
<2-3. 트랜지스터의 제작 방법>
이하에서 샘플(A1 및 A2)의 제작 방법에 대하여 설명한다.
먼저, 기판(602) 위에 도전막(604)을 형성하였다. 기판(602)으로서는, 유리 기판을 사용하였다. 도전막(604)으로서는, 두께 100nm의 텅스텐막을, 스퍼터링 장치를 이용하여 형성하였다.
다음에, 기판(602) 및 도전막(604) 위에 절연막(606 및 607)을 형성하였다. 절연막(606)으로서는, 두께 400nm의 질화 실리콘막을, PECVD(plasma enhanced chemical vapor deposition) 장치를 이용하여 형성하였다. 절연막(607)으로서는, 두께 50nm의 산화 질화 실리콘막을, PECVD 장치를 이용하여 형성하였다.
다음에, 절연막(607) 위에 산화물 반도체막(608)을 형성하였다.
샘플(A1)의 산화물 반도체막(608)은, 상이한 조성을 가지는 IGZO막들의 적층 구조로 하였다. 기판 온도가 170이고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건하에서, 1층째 IGZO막을 퇴적하였다. 또한, 1층째 IGZO막의 두께는 10nm로 하였다. 기판 온도가 170이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가하는 조건하에서, 2층째 IGZO막을 퇴적하였다. 또한, 2층째 IGZO막의 두께는 15nm로 하였다.
샘플(A2)의 산화물 반도체막(608)은, IGZO막의 단층 구조로 하였다. 샘플(A2)의 IGZO막은, 기판 온도가 170이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가하는 조건하에서 퇴적하였다. 또한, 샘플(A2)의 IGZO막의 두께는 35nm로 하였다.
그리고, 제 1 가열 처리를 행하였다. 제 1 가열 처리로서는, 질소 분위기에서 450에서 1시간 동안 가열 처리를 행한 다음, 질소 및 산소의 혼합 분위기에서 450에서 1시간 동안 가열 처리를 행하였다.
다음에, 절연막(607) 및 산화물 반도체막(608) 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭하여, 도전막(604)에 도달하는 개구(642a)를 형성하였다. 개구(642a)는 건식 에칭 장치를 이용하여 형성하였다. 또한, 레지스트 마스크는 개구(642a)의 형성 후에 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 개구(642a) 위에 도전막을 형성하였다. 도전막 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭하여, 도전막(612a, 612b, 및 612c)을 형성하였다. 도전막(612a, 612b, 및 612c)으로서는, 스퍼터링 장치를 이용하여 진공에서 두께 50nm의 텅스텐막과, 두께 400nm의 알루미늄막과, 두께 100nm의 타이타늄막을 이 순서대로 연속적으로 형성하였다. 레지스트 마스크는 도전막(612a, 612b, 및 612c)의 형성 후에 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 도전막(612a 및 612b) 위에서부터, 인산 수용액(85%의 인산 수용액을 순수로 100배로 희석하여 얻은 수용액)을 도포하였다. 이와 같이 산화물 반도체막(608)의 표면에서 도전막(612a 및 612b)으로 덮이지 않은 부분을 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 도전막(612a 및 612b) 위에 절연막(614 및 616)을 형성하였다. 절연막(614)으로서는, 두께 50nm의 산화 질화 실리콘막을, PECVD 장치를 이용하여 형성하였다. 절연막(616)으로서는, 두께 400nm의 산화 질화 실리콘막을, PECVD 장치를 이용하여 형성하였다. 또한, 절연막(614) 및 절연막(616)은, PECVD 장치를 이용하여 진공에서 연속적으로 형성하였다.
절연막(614)은, 기판 온도가 220이고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 20Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다. 절연막(616)은, 기판 온도가 220이고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 200Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 제 2 가열 처리를 행하였다. 제 2 가열 처리는 질소 분위기에서 350에서 1시간 동안 행하였다.
다음에, 절연막(616) 위에 보호막을 형성하였다. 보호막으로서는, 두께 5nm의 ITSO막을, 스퍼터링 장치를 이용하여 형성하였다. ITSO막은, 기판 온도가 실온이고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력이 0.15Pa이고, 스퍼터링 장치에 제공된 금속 산화물 타깃(In2O3:SnO2:SiO2=85:10:5[wt.%])에 1000W의 DC 전력을 공급하는 조건하에서 퇴적하였다.
다음에, 보호막을 통하여, 절연막(614 및 616)에 산소 첨가 처리를 행하였다. 산소 첨가 처리는 애싱 장치를 이용하여, 기판 온도가 40이고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력이 15Pa이고, 기판 측에 바이어스가 인가되도록, 애싱 장치에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 120초 동안 공급하는 조건하에서 행하였다.
다음에, 보호막을 제거하여, 절연막(616)의 표면을 노출시켰다. 보호막은, 옥살산을 농도 5%로 함유하는 옥살산 수용액을 이용한 처리를 300초 동안 행한 다음, 플루오린화 수소산을 농도 0.5%로 함유하는 플루오린화 수소산 수용액을 이용한 처리를 15초 동안 행하여 제거하였다.
다음에, 절연막(616) 위에 절연막(618)을 형성하였다. 절연막(618)으로서는, 두께 100nm의 질화 실리콘막을, PECVD 장치를 이용하여 형성하였다. 절연막(618)은, 기판 온도가 350이고; 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고; 압력이 100Pa이고; PECVD 장치에 제공된 평행 평판 전극들 사이에 1000W의 RF 전력을 공급하는 조건하에서 퇴적하였다. 또한, 절연막(618)의 형성 전에는, 기판에 예비 가열을 행하지 않았다.
다음에, 절연막(618) 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭하여, 도전막(612c)에 도달하는 개구(642b)를 형성하였다. 개구(642b)는 건식 에칭 장치를 이용하여 형성하였다. 또한, 레지스트 마스크는 개구(642b)의 형성 후에 제거하였다.
다음에, 개구(642b)를 덮도록 절연막(618) 위에 도전막을 형성하고, 도전막을 가공하여 도전막(620)을 형성하였다. 도전막(620)으로서는, 두께 100nm의 ITSO막을, 스퍼터링 장치를 이용하여 형성하였다. ITSO막은, 기판 온도가 실온이고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력이 0.15Pa이고, 스퍼터링 장치에 제공된 금속 산화물 타깃에 3200W의 DC 전력을 공급하는 조건하에서 퇴적하였다. 또한, ITSO막의 형성에 사용한 금속 산화물 타깃의 조성은, 상술한 보호막의 형성에 사용한 금속 산화물 타깃의 조성과 같다.
그리고, 제 3 가열 처리를 행하였다. 제 3 가열 처리는, 질소 분위기에서 250에서 1시간 동안 행하였다.
상술한 공정을 거쳐, 샘플(A1 및 A2)을 제작하였다.
<2-4. 온도 의존성의 평가>
다음에, 상술한 제작 샘플(A1 및 A2)의 온도 의존성을 평가하였다.
트랜지스터의 온도 의존성을 평가하기 위하여, 기판 온도를 25, 40℃, 60, 및 80로 하는 조건하에서 트랜지스터의 온 상태 전류(I on)를 측정하였다. 또한, 드레인 전압(V d)은 20V로 하고, 게이트 전압(V g)은 15V로 하였다. 도 5는 샘플(A1 및 A2)의 온도 의존성의 결과를 나타낸 것이다.
도 5에 나타낸 바와 같이, 모든 샘플(A1 및 A2)에서, 트랜지스터의 I on의 양은 기판 온도가 높아질수록 증가된다.
이는 산화물 반도체를 포함하는 트랜지스터가 온도 의존성을 가지는 것을 나타낸다.
<3-1. 산화물 도전체의 온도 의존성>
다음으로, 산화물 도전체의 온도 의존성에 대하여 설명한다. 여기서는, 도 6의 (A) 및 (B)에 도시된 평가용 샘플(650)에 상당하는 샘플들을 제작하고, 그 샘플들의 온도 특성을 평가하였다.
<3-2. 평가용 샘플의 구조>
도 6의 (A)는, 평가용 샘플(650)의 상면도이고, 도 6의 (B)는 도 6의 (A)의 일점쇄선 M-N을 따라 취한 단면도이다.
평가용 샘플(650)은, 기판(602) 위의 도전막(604a), 기판(602) 위의 도전막(604b), 기판(602) 및 도전막(604a 및 604b)을 덮는 절연막(606), 절연막(606) 위의 절연막(607), 절연막(607) 위의 산화물 도전막(609), 절연막(606 및 607)에 제공된 개구(644a)를 통하여 도전막(604a)에 접속되는 도전막(612d), 절연막(606 및 607)에 제공된 개구(644b)를 통하여 도전막(604b)에 접속되는 도전막(612e), 및 절연막(607), 산화물 도전막(609), 및 도전막(612d 및 612e)을 덮는 절연막(618)을 포함한다.
또한, 도전막(612d 및 612e)은 산화물 도전막(609)에 접속되어 있다. 또한, 도전막들(612d 및 612e) 위의 절연막(618)에는 각각 개구들(646a 및 646b)이 제공되어 있다.
본 실시형태에서는, 도 6의 (A) 및 (B)의 샘플에 상당하는 샘플을 제작하고, 각 샘플의 산화물 도전막(609)의 저항을 평가하였다. 또한, 산화물 도전막(609)의 구조가 상이한 2개의 샘플(이후, 이 샘플들을 샘플(B1) 및 샘플(B2)이라고 함)을 제작하고 평가하였다. 또한, 샘플(B1 및 B2)의 각각에서, 산화물 도전막(609)의 크기(W/L)는 10μm/1500μm로 하였다.
<3-3. 평가용 샘플의 제작 방법>
이하에서 샘플(B1 및 B2)의 제작 방법에 대하여 설명한다.
먼저, 기판(602) 위에 도전막(604a 및 604b)을 형성하였다. 기판(602)으로서는, 유리 기판을 사용하였다. 도전막(604a 및 604b)으로서는, 두께 100nm의 텅스텐막을, 스퍼터링 장치를 이용하여 형성하였다.
다음에, 기판(602) 및 도전막(604a 및 604b) 위에 절연막(606 및 607)을 형성하였다. 절연막(606)으로서는, 두께 400nm의 질화 실리콘막을, PECVD 장치를 이용하여 형성하였다. 절연막(607)으로서는, 두께 50nm의 산화 질화 실리콘막을, PECVD 장치를 이용하여 형성하였다.
다음에, 절연막(607) 위에 산화물 반도체막을 형성하였다.
샘플(B1)의 산화물 반도체막의 구조는 샘플(A1)의 산화물 반도체막의 구조와 같다. 샘플(B2)의 산화물 반도체막의 구조는 샘플(A2)의 산화물 반도체막의 구조와 같다.
그리고, 제 1 가열 처리를 행하였다. 제 1 가열 처리로서는, 질소 분위기에서 450에서 1시간 동안 가열 처리를 행한 다음, 질소 및 산소의 혼합 분위기에서 450에서 1시간 동안 가열 처리를 행하였다.
다음에, 절연막(607) 및 산화물 반도체막 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭하여, 도전막들(604a 및 604b)에 각각 도달하는 개구들(644a 및 644b)을 형성하였다. 개구(644a 및 644b)는 건식 에칭 장치를 이용하여 형성하였다. 또한, 레지스트 마스크는 개구(644a 및 644b)의 형성 후에 제거하였다.
다음에, 절연막(607), 산화물 반도체막, 및 개구(644a 및 644b) 위에 도전막을 형성하였다. 도전막 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭하여, 도전막(612d 및 612e)을 형성하였다. 도전막(612d 및 612e)으로서는, 스퍼터링 장치를 이용하여 진공에서 두께 50nm의 텅스텐막과, 두께 400nm의 알루미늄막과, 두께 100nm의 타이타늄막을 이 순서대로 연속적으로 형성하였다. 레지스트 마스크는 도전막(612d 및 612e)의 형성 후에 제거하였다.
다음에, 절연막(607), 산화물 반도체막, 및 도전막(612d 및 612e) 위에서부터, 인산 수용액(85%의 인산 수용액을 순수로 100배로 희석하여 얻은 수용액)을 도포하였다. 이와 같이 산화물 반도체막의 표면의 일부를 제거하였다.
다음에, 절연막(607), 산화물 반도체막, 및 도전막(612d 및 612e) 위에 절연막(614 및 616)을 형성하였다. 절연막(614)으로서는, 두께 50nm의 산화 질화 실리콘막을, PECVD 장치를 이용하여 형성하였다. 절연막(616)으로서는, 두께 400nm의 산화 질화 실리콘막을, PECVD 장치를 이용하여 형성하였다. 또한, 절연막(614) 및 절연막(616)은, PECVD 장치를 이용하여 진공에서 연속적으로 형성하였다.
절연막(614)은, 기판 온도가 220이고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 20Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다. 절연막(616)은, 기판 온도가 220이고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 200Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 제 2 가열 처리를 행하였다. 제 2 가열 처리는 질소 분위기에서 350에서 1시간 동안 행하였다.
다음에, 절연막(616) 위에 보호막을 형성하였다. 보호막으로서는, 두께 5nm의 ITSO막을, 스퍼터링 장치를 이용하여 형성하였다. ITSO막은, 기판 온도가 실온이고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력이 0.15Pa이고, 스퍼터링 장치에 제공된 금속 산화물 타깃(In2O3:SnO2:SiO2=85:10:5[wt.%])에 1000W의 DC 전력을 공급하는 조건하에서 퇴적하였다.
다음에, 보호막을 통하여, 절연막(614 및 616)에 산소 첨가 처리를 행하였다. 산소 첨가 처리는 애싱 장치를 이용하여, 기판 온도가 40이고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력이 15Pa이고, 기판 측에 바이어스가 인가되도록, 애싱 장치에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 120초 동안 공급하는 조건하에서 행하였다.
다음에, ITSO막을 제거하여, 절연막(616)의 표면을 노출시켰다. 보호막은, 옥살산을 농도 5%로 함유하는 옥살산 수용액을 이용한 처리를 300초 동안 행한 다음, 플루오린화 수소산을 농도 0.5%로 함유하는 플루오린화 수소산 수용액을 이용한 처리를 15초 동안 행하여 제거하였다.
다음에, 절연막(614 및 616)을 제거하여, 절연막(607), 산화물 반도체막, 및 도전막(612d 및 612e)을 노출시켰다.
다음에, 절연막(607), 산화물 반도체막, 및 도전막(612d 및 612e) 위에 절연막(618)을 형성하였다. 절연막(618)으로서는, 두께 100nm의 질화 실리콘막을, PECVD 장치를 이용하여 형성하였다. 절연막(618)은, 기판 온도가 350이고; 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고; 압력이 100Pa이고; PECVD 장치에 제공된 평행 평판 전극들 사이에 1000W의 RF 전력을 공급하는 조건하에서 퇴적하였다. 또한, 절연막(618)의 형성 전에는, 기판에 예비 가열을 행하지 않았다.
또한, 절연막(618)을 형성할 때, 절연막(618)의 수소가 산화물 반도체막에 들어가서, 산화물 반도체막은 산화물 도전막(609)으로서 기능하게 된다.
다음에, 절연막(618) 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭하여, 도전막들(612d 및 612e)에 각각 도달하는 개구들(646a 및 646b)을 형성하였다. 개구(646a 및 646b)는 건식 에칭 장치를 이용하여 형성하였다. 또한, 레지스트 마스크는 개구(646a 및 646b)의 형성 후에 제거하였다.
그리고, 제 3 가열 처리를 행하였다. 제 3 가열 처리는, 질소 분위기에서 250에서 1시간 동안 행하였다.
상술한 공정을 거쳐, 샘플(B1 및 B2)을 제작하였다.
<3-4. 온도 의존성의 평가>
다음에, 상술한 제작 샘플(B1 및 B2)의 저항의 온도 의존성을 평가하였다.
평가용 샘플의 온도 의존성을 평가하기 위하여, 기판 온도가 25, 40℃, 60, 및 80인 조건하에서 평가용 샘플의 시트 저항을 측정하였다. 도 7은 샘플(B1 및 B2)의 저항의 온도 의존성의 결과를 나타낸 것이다.
도 7에 나타낸 바와 같이, 모든 샘플(B1 및 B2)에서, 기판 온도가 변화하여도 시트 저항은 거의 변화되지 않았다.
상술한 바와 같이, 산화물 도전막(OC)은, 저항의 온도 의존성을 가지지 않거나 또는 저항의 온도 의존성이 매우 낮다.
상술한 바와 같이, 본 발명의 일 형태에 따르면, 환경 온도의 변화에 기인한 발광 소자를 흐르는 전류의 값의 변동을, 환경 온도의 변화로 인하여 저항이 거의 변화하지 않는 산화물 도전체(OC)를 포함하는 모니터 회로에 의하여 감시 및 보정하는 방식으로, 발광 소자의 휘도의 변동을 억제할 수 있다. 따라서, 환경 온도가 변화하여도, 표시의 질이 우수한 반도체 장치 및 표시 장치를 제공할 수 있다.
본 실시형태에 기재된 구조는, 다른 실시형태에 기재된 임의의 구조와 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 기재된 모니터 회로를 이용한 보정 방법에 대하여 도 8, 도 9, 도 10의 (A) 및 (B), 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 도 13의 (A) 및 (B), 그리고 도 14의 (A) 및 (B)를 참조하여 설명한다.
<모니터 회로의 보정 방법>
도 8은 본 발명의 일 형태에 따른 모니터 회로를 이용한 발광 소자의 보정 방법을 도시한 블록도이다.
도 8에 도시된 블록도에서, 화소(14)는 회로군(62), 구동 트랜지스터(54), 및 발광 소자(56)를 포함한다. 발광 소자(56)의 캐소드는 보정 회로(60)에 전기적으로 접속된다. 발광 소자(56)의 애노드는 구동 트랜지스터(54)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 구동 트랜지스터(54)의 소스 및 드레인 중 다른 쪽은 전위(V ano)가 인가되는 배선에 전기적으로 접속된다. 구동 트랜지스터(54)의 게이트는 회로군(62)의 한쪽 단자에 전기적으로 접속되고, 회로군(62)의 다른 쪽 단자는 신호선(SL)을 통하여 신호선 구동 회로(18)에 전기적으로 접속된다. 신호선 구동 회로(18)는 모니터 회로(20)에 전기적으로 접속된다.
또한, 도 8에 도시된 블록도에서, 전위(V ano)를 고정하여, 신호선(SL) 및 회로군(62)을 통하여 구동 트랜지스터(54)의 게이트에 입력되는 비디오 데이터의 진폭을 제어하거나, 또는 발광 소자(56)의 캐소드 측의 전위를 보정 회로(60)에 의하여 제어함으로써, 발광 소자(56)의 온도 의존성, 및 구동 트랜지스터(54)의 V gs의 온도 의존성을 억제할 수 있다. 이와 같이, 모니터 회로(20)를 사용하여, 비디오 데이터의 전위(예를 들어, Low 레벨 전위)와, 발광 소자(56)의 캐소드 측의 전위의 차(전위차)를 조정할 수 있다. 또한, 모니터 회로(20) 대신에 온도 센서 등을 이용하여, 전위차를 조정하여도 좋다.
구동 트랜지스터(54)의 게이트에 입력되는 비디오 데이터의 진폭은, 예를 들어 D/A 컨버터(DAC)에 의하여 조정된다. 예를 들어, 비디오 데이터의 진폭은 모니터 회로(20)로부터 출력되는 전위(V out1)와 전위(V out2)를 참조함으로써 결정된다.
발광 소자(56)의 캐소드 측의 전위로서, 전위(V 0)(전위(V 0)는 데이터의 가장 낮은 전위임)와 전위(V out1)가 일정하게 되도록, 전위(V CAT1)를 생성한다. 예를 들어, 전위(V CAT1)는 전위(V out1)와 전위(V cat)의 차분의 값으로 할 수 있다.
회로군(62)에는 트랜지스터(예를 들어, 선택 트랜지스터) 및 용량 소자 등의 각종 소자를 제공할 수 있다. 예를 들어, 회로군(62)의 화소 회로에는 다음 구조예 1 내지 5 중 임의의 것을 채용할 수 있다.
<화소 회로의 구조예 1>
도 9에 도시된 화소 회로에서, 하나의 화소는 2개의 n채널 트랜지스터 및 하나의 용량 소자를 포함한다.
또한, 화소(14)의 트랜지스터로서 n채널 트랜지스터를 사용하는 예를 나타낸다. 다만, 화소(14)의 트랜지스터와 같은 단계를 거쳐 형성된 트랜지스터를 구동 회로에 사용하여도 좋다. 또한, 도 9에 도시된 화소 회로에는 디지털 시간 계조 구동을 채용할 수 있다.
화소 회로의 구성, 및 디지털 시간 계조 구동을 채용한 화소의 동작에 대하여 설명한다.
화소(14)는 선택 트랜지스터(81), 구동 트랜지스터(54), 발광 소자(56), 및 용량 소자(82)를 포함한다. 선택 트랜지스터(81)의 게이트는 게이트선(GL)에 접속되고, 선택 트랜지스터(81)의 소스 및 드레인 중 한쪽은 신호선(SL)에 접속되고, 그 다른 쪽은 구동 트랜지스터(54)의 게이트에 접속되어 있다. 구동 트랜지스터(54)의 게이트는 용량 소자(82)를 통하여 배선(ML)에 접속되고, 구동 트랜지스터(54)의 소스 및 드레인 중 한쪽은 배선(ML)에 접속되고, 그 다른 쪽은 발광 소자(56)의 애노드에 접속되어 있다. 발광 소자(56)의 캐소드는 배선(CL)에 전기적으로 접속된다.
또한, 용량 소자(82) 대신으로 구동 트랜지스터(54)의 게이트 용량을 사용하여, 용량 소자(82)를 생략할 수 있는 경우가 있다. 구동 트랜지스터(54)의 게이트 용량은, 채널 영역과 게이트 사이에 형성되어도 좋다.
다음으로, 구동 트랜지스터(54)에 입력되는 신호에 대하여 설명한다. 전압-입력 전압 구동 방식의 경우, 구동 트랜지스터(54)를 온 또는 오프로 하기 위한 비디오 데이터를, 구동 트랜지스터(54)에 입력한다. 구동 트랜지스터(54)를 선형 영역에서 동작시키기 위하여, 배선(ML)에 인가되는 전압보다 높은 전압을 구동 트랜지스터(54)의 게이트에 인가한다. 또한, 신호선(SL)에는, 구동 트랜지스터(54)의 문턱 전압(V th)보다 높은 전압을 인가한다.
아날로그 계조 구동을 행하는 경우, 발광 소자(56)의 순방향 전압과 구동 트랜지스터(54)의 문턱 전압(V th)의 합인 전압 이상의 전압을 구동 트랜지스터(54)의 게이트에 인가한다. 구동 트랜지스터(54)가 포화 영역에서 동작하는 비디오 데이터를 입력하여, 발광 소자(56)에 전류를 공급한다. 구동 트랜지스터(54)를 포화 영역에서 동작시키기 위해서는, 배선(ML)에 인가되는 전위를, 구동 트랜지스터(54)의 게이트 전위보다 높게 한다. 아날로그 비디오 데이터를 사용하면, 비디오 데이터에 따라 발광 소자(56)에 전류를 공급하여, 아날로그 계조 구동을 행할 수 있다.
<화소 회로의 구조예 2>
도 10의 (A)에 도시된 화소 회로에서, 하나의 화소는 4개의 n채널 트랜지스터 및 하나의 용량 소자를 포함한다.
도 10의 (A)에 도시된 화소(14)는 구동 트랜지스터(54), 선택 트랜지스터(88), 트랜지스터(89), 트랜지스터(90), 용량 소자(82), 및 발광 소자(56)를 포함한다.
발광 소자(56)의 애노드의 전위는, 화소(14)에 입력되는 화상 신호(Sig)에 따라서 제어된다. 발광 소자(56)의 휘도는, 애노드와 캐소드의 전위차에 의존한다.
선택 트랜지스터(88)는 신호선(SL)과 구동 트랜지스터(54)의 게이트 사이의 도통을 제어하는 기능을 가진다. 구동 트랜지스터(54)의 소스 및 드레인 중 한쪽은, 발광 소자(56)의 애노드에 접속된다. 트랜지스터(89)는 구동 트랜지스터(54)의 소스 및 드레인 중 다른 쪽과 배선(VL) 사이의 도통을 제어하는 기능을 가진다. 트랜지스터(90)는 구동 트랜지스터(54)의 소스 및 드레인 중 다른 쪽과 배선(ML) 사이의 도통을 제어하는 기능을 가진다. 용량 소자(82)의 한 쌍의 전극 중 한쪽은, 구동 트랜지스터(54)의 게이트에 접속되고, 그 다른 쪽은 발광 소자(56)의 애노드에 접속된다.
선택 트랜지스터(88)의 스위칭은, 선택 트랜지스터(88)의 게이트에 접속된 게이트선(GLa)의 전위에 따라 행해진다. 트랜지스터(89)의 스위칭은, 트랜지스터(89)의 게이트에 접속된 게이트선(GLb)의 전위에 따라 행해진다. 트랜지스터(90)의 스위칭은, 트랜지스터(90)의 게이트에 접속된 게이트선(GLc)의 전위에 따라 행해진다.
다음으로, 외부 보정을 위한 도 10의 (A)에 도시된 화소(14)의 동작예에 대하여 설명한다.
도 10의 (B)는, 도 10의 (A)에 도시된 화소(14)에 접속되는 게이트선(GLa), 게이트선(GLb), 및 게이트선(GLc)의 전위와, 신호선(SL)에 공급되는 화상 신호(Sig)의 전위의 타이밍 차트의 예를 나타낸 것이다. 또한, 도 10의 (B)의 타이밍 차트에서, 도 10의 (A)의 화소(14)에 포함되는 모든 트랜지스터는 n채널 트랜지스터이다.
먼저, 기간(t1)에서는, 게이트선(GLa)에 High 레벨 전위가 인가되고, 게이트선(GLb)에 High 레벨 전위가 인가되고, 게이트선(GLc)에 Low 레벨 전위가 인가된다. 그 결과, 선택 트랜지스터(88) 및 트랜지스터(89)가 온이 되고, 트랜지스터(90)는 오프가 된다. 신호선(SL)에는 화상 신호(Sig)의 전위(V data)가 인가되고, 전위(V data)는 선택 트랜지스터(88)를 통하여 구동 트랜지스터(54)의 게이트에 인가된다.
배선(VL)에는 전위(V ano)가 인가되고, 배선(CL)에는 전위(V cat)가 인가된다. 전위(V ano)는, 전위(V cat)와 발광 소자(56)의 문턱 전압(V the)의 합보다 높은 것이 바람직하다. 배선(VL)의 전위(V ano)는, 트랜지스터(89)를 통하여 구동 트랜지스터(54)의 소스 및 드레인 중 다른 쪽에 인가된다. 따라서, 전위(V data)에 의하여, 구동 트랜지스터(54)의 드레인 전류의 값이 정해진다. 그리고, 드레인 전류가 발광 소자(56)에 공급됨으로써, 발광 소자(56)의 휘도가 정해진다.
다음에, 기간(t2)에서는 게이트선(GLa)에 Low 레벨 전위가 인가되고, 게이트선(GLb)에 High 레벨 전위가 인가되고, 게이트선(GLc)에 Low 레벨 전위가 인가된다. 그 결과, 트랜지스터(89)가 온이 되고, 선택 트랜지스터(88) 및 트랜지스터(90)가 오프가 된다. 선택 트랜지스터(88)가 오프가 되면, 구동 트랜지스터(54)의 게이트에서 전위(V data)가 유지된다. 배선(VL)에는 전위(V ano)가 인가되고, 배선(CL)에는 전위(V cat)가 인가된다. 따라서, 발광 소자(56)는 기간(t1)에서 정해진 휘도를 유지한다.
다음에, 기간(t3)에서는 게이트선(GLa)에 Low 레벨 전위가 인가되고, 게이트선(GLb)에 Low 레벨 전위가 인가되고, 게이트선(GLc)에 High 레벨 전위가 인가된다. 그 결과, 트랜지스터(90)가 온이 되고, 선택 트랜지스터(88) 및 트랜지스터(89)가 오프가 된다. 배선(CL)에는 전위(V cat)가 인가된다. 배선(ML)에는 전위(V ano)가 인가된다.
상술한 동작에 의하여, 구동 트랜지스터(54)의 드레인 전류가 트랜지스터(90)를 통하여 발광 소자(56)에 공급된다. 그때, 구동 트랜지스터(54)의 드레인 전류는 배선(ML)을 통하여 모니터 회로(20)에 공급되어도 좋다. 모니터 회로(20)는, 배선(ML)을 통하여 흐르는 드레인 전류를 사용하여, 드레인 전류의 값에 관한 정보를 포함한 신호를 생성한다. 따라서 상술한 신호를 사용하여, 본 발명의 일 형태에 따른 표시 장치는, 화소(14)에 공급되는 화상 신호(Sig)의 전위(V data)의 값을 보정할 수 있다.
또한, 도 10의 (A)에 도시된 화소(14)를 포함하는 표시 장치에서, 기간(t2)의 동작 후에 반드시 기간(t3)의 동작을 행할 필요는 없다. 예를 들어, 표시 장치에 있어서, 기간(t1 및 t2)의 동작을 복수회 반복한 후에, 기간(t3)의 동작을 행하여도 좋다. 또는, 1행의 화소들(14)에 대하여 기간(t3)의 동작을 행한 후, 가장 낮은 계조 레벨 0에 대응하는 화상 신호를, 상기 동작을 행한 행의 화소들(14)에 기록함으로써, 발광 소자(56)를 비발광 상태로 하여도 좋다. 그리고, 다음 행의 화소들(14)에 대하여 기간(t3)의 동작을 행하여도 좋다.
<화소 회로의 구조예 3>
도 11의 (A)에 도시된 화소 회로에서, 하나의 화소는 3개의 n채널 트랜지스터 및 하나의 용량 소자를 포함한다.
도 11의 (A)에 도시된 화소(14)는 선택 트랜지스터(86), 트랜지스터(87), 구동 트랜지스터(54), 용량 소자(82), 및 발광 소자(56)를 포함한다.
발광 소자(56)의 애노드의 전위는, 화소(14)에 입력되는 화상 신호(Sig)에 따라서 제어된다. 발광 소자(56)의 휘도는, 애노드와 캐소드의 전위차에 의존한다.
선택 트랜지스터(86)는 신호선(SL)과 구동 트랜지스터(54)의 게이트 사이의 도통을 제어하는 기능을 가진다. 구동 트랜지스터(54)의 소스 및 드레인 중 한쪽은, 발광 소자(56)의 애노드에 접속되고, 그 다른 쪽은 배선(VL)에 접속된다. 트랜지스터(87)는 구동 트랜지스터(54)의 소스 및 드레인 중 한쪽과 배선(ML) 사이의 도통을 제어하는 기능을 가진다. 용량 소자(82)의 한 쌍의 전극 중 한쪽은, 구동 트랜지스터(54)의 게이트에 접속되고, 그 다른 쪽은 발광 소자(56)의 애노드에 접속된다.
선택 트랜지스터(86)의 스위칭은, 선택 트랜지스터(86)의 게이트에 접속된 게이트선(GL)의 전위에 따라 행해진다. 마찬가지로, 트랜지스터(87)의 스위칭은, 트랜지스터(87)의 게이트에 접속된 게이트선(GL)의 전위에 따라 행해진다.
다음으로, 도 11의 (A)에 도시된 화소(14)의 동작예에 대하여 설명한다.
도 11의 (B)는, 도 11의 (A)에 도시된 화소(14)에 접속되는 게이트선(GL)의 전위와, 신호선(SL)에 공급되는 화상 신호(Sig)의 전위의 타이밍 차트의 예를 나타낸 것이다. 또한, 도 11의 (B)의 타이밍 차트에서, 도 11의 (A)의 화소(14)에 포함되는 모든 트랜지스터는 n채널 트랜지스터이다.
먼저, 기간(t1)에서는, 게이트선(GL)에 High 레벨 전위가 인가된다. 그 결과, 선택 트랜지스터(86) 및 트랜지스터(87)가 온이 된다. 신호선(SL)에는 화상 신호(Sig)의 전위(V data)가 인가되고, 전위(V data)는 선택 트랜지스터(86)를 통하여 구동 트랜지스터(54)의 게이트에 인가된다.
배선(VL)에는 전위(V ano)가 인가되고, 배선(CL)에는 전위(V cat)가 인가된다. 전위(V ano)는, 전위(V cat)와 발광 소자(56)의 문턱 전압(V the)과 구동 트랜지스터(54)의 문턱 전압(V th)의 합보다 높은 것이 바람직하다. 배선(VL)과 배선(CL) 간에 상술한 전위차가 주어짐으로써, 전위(V data)에 의하여 구동 트랜지스터(54)의 드레인 전류의 값이 정해진다. 그리고, 드레인 전류가 발광 소자(56)에 공급됨으로써, 발광 소자(56)의 휘도가 정해진다.
구동 트랜지스터(54)가 n채널형인 경우, 기간(t1)에서 배선(ML)의 전위가 배선(CL)의 전위와 발광 소자(56)의 문턱 전압(V the)의 합보다 낮고, 배선(VL)의 전위가 배선(ML)의 전위와 구동 트랜지스터(54)의 문턱 전압(V th)의 합보다 높은 것이 바람직하다. 상술한 구성에 의하여, 트랜지스터(87)가 온일 때에도, 구동 트랜지스터(54)의 드레인 전류를, 발광 소자(56) 대신 배선(ML)에 우선적으로 공급할 수 있다.
다음에, 기간(t2)에서는 게이트선(GL)에 Low 레벨 전위가 인가된다. 그 결과, 선택 트랜지스터(86) 및 트랜지스터(87)가 오프가 된다. 선택 트랜지스터(86)가 오프가 되면, 구동 트랜지스터(54)의 게이트에서 전위(V data)가 유지된다. 배선(VL)에는 전위(V ano)가 인가되고, 배선(CL)에는 전위(V cat)가 인가된다. 따라서, 발광 소자(56)는 기간(t1)에서 정해진 휘도에 따라 광을 방출한다.
다음에, 기간(t3)에서는 게이트선(GL)에 High 레벨 전위가 인가된다. 그 결과, 선택 트랜지스터(86) 및 트랜지스터(87)가 온이 된다. 또한, 신호선(SL)에는 구동 트랜지스터(54)의 게이트 전압이 그 문턱 전압(V th)보다 높아지는 전위가 인가된다. 배선(CL)에는 전위(V cat)가 인가된다. 그리고, 배선(ML)의 전위는 배선(CL)의 전위와 발광 소자(56)의 문턱 전압(V the)의 합보다 낮고, 배선(VL)의 전위는 배선(ML)의 전위와 구동 트랜지스터(54)의 문턱 전압(V th)의 합보다 높다. 상술한 구성에 의하여, 구동 트랜지스터(54)의 드레인 전류를 발광 소자(56) 대신 배선(ML)에 우선적으로 공급할 수 있다.
그때, 구동 트랜지스터(54)의 드레인 전류는 배선(ML)을 통하여 모니터 회로(20)에 공급되어도 좋다. 모니터 회로(20)는, 배선(ML)을 통하여 흐르는 드레인 전류를 사용하여, 드레인 전류의 값에 관한 정보를 포함한 신호를 생성한다. 따라서 상술한 신호를 사용하여, 본 발명의 일 형태에 따른 표시 장치는, 화소(14)에 공급되는 화상 신호(Sig)의 전위(V data)의 값을 보정할 수 있다.
또한, 도 11의 (A)에 도시된 화소(14)를 포함하는 표시 장치에서, 기간(t2)의 동작 후에 반드시 기간(t3)의 동작을 행할 필요는 없다. 예를 들어, 표시 장치에 있어서, 기간(t1 및 t2)의 동작을 복수회 반복한 후에, 기간(t3)의 동작을 행하여도 좋다. 또는, 1행의 화소들(14)에 대하여 기간(t3)의 동작을 행한 후, 가장 낮은 계조 레벨 0에 대응하는 화상 신호를, 상기 동작을 행한 행의 화소들(14)에 기록함으로써, 발광 소자(56)를 비발광 상태로 하여도 좋다. 그리고, 다음 행의 화소들(14)에 대하여 기간(t3)의 동작을 행하여도 좋다.
<화소 회로의 구조예 4>
도 12의 (A)에 도시된 화소 회로에서, 하나의 화소는 5개의 n채널 트랜지스터 및 하나의 용량 소자를 포함한다.
도 12의 (A)에 도시된 화소(14)는 구동 트랜지스터(54), 트랜지스터(91), 선택 트랜지스터(92), 트랜지스터(93), 트랜지스터(94), 용량 소자(82), 및 발광 소자(56)를 포함한다.
트랜지스터(91)는 배선(RL)과 발광 소자(56)의 애노드 사이의 도통을 제어하는 기능을 가진다. 선택 트랜지스터(92)는 신호선(SL)과 구동 트랜지스터(54)의 게이트 사이의 도통을 제어하는 기능을 가진다. 구동 트랜지스터(54)의 소스 및 드레인 중 한쪽은, 발광 소자(56)의 애노드에 접속된다. 트랜지스터(93)는 구동 트랜지스터(54)의 소스 및 드레인 중 다른 쪽과 배선(VL) 사이의 도통을 제어하는 기능을 가진다. 트랜지스터(94)는 구동 트랜지스터(54)의 소스 및 드레인 중 다른 쪽과 배선(ML) 사이의 도통을 제어하는 기능을 가진다. 용량 소자(82)의 한 쌍의 전극 중 한쪽은, 구동 트랜지스터(54)의 게이트에 접속되고, 그 다른 쪽은 발광 소자(56)의 애노드에 접속된다.
선택 트랜지스터(92)의 스위칭은, 선택 트랜지스터(92)의 게이트에 접속된 게이트선(GLa)의 전위에 따라 행해진다. 트랜지스터(93)의 스위칭은, 트랜지스터(93)의 게이트에 접속된 게이트선(GLb)의 전위에 따라 행해진다. 트랜지스터(94)의 스위칭은, 트랜지스터(94)의 게이트에 접속된 게이트선(GLc)의 전위에 따라 행해진다. 트랜지스터(91)의 스위칭은, 트랜지스터(91)의 게이트에 접속된 게이트선(GLd)의 전위에 따라 행해진다.
다음으로, 외부 보정을 위한 도 12의 (A)에 도시된 화소(14)의 동작예에 대하여 설명한다.
도 12의 (B)는, 도 12의 (A)에 도시된 화소(14)에 접속되는 게이트선(GLa), 게이트선(GLb), 게이트선(GLc), 및 게이트선(GLd)의 전위와, 신호선(SL)에 공급되는 화상 신호(Sig)의 전위의 타이밍 차트의 예를 나타낸 것이다. 또한, 도 12의 (B)의 타이밍 차트에서, 도 12의 (A)의 화소(14)에 포함되는 모든 트랜지스터는 n채널 트랜지스터이다.
먼저, 기간(t1)에서는, 게이트선(GLa)에 High 레벨 전위가 인가되고, 게이트선(GLb)에 High 레벨 전위가 인가되고, 게이트선(GLc)에 Low 레벨 전위가 인가되고, 게이트선(GLd)에 High 레벨 전위가 인가된다. 그 결과, 선택 트랜지스터(92), 트랜지스터(93), 및 트랜지스터(91)가 온이 되고, 트랜지스터(94)는 오프가 된다. 신호선(SL)에는 화상 신호(Sig)의 전위(V data)가 인가되고, 전위(V data)는 선택 트랜지스터(92)를 통하여 구동 트랜지스터(54)의 게이트에 인가된다. 따라서, 전위(V data)에 의하여, 구동 트랜지스터(54)의 드레인 전류의 값이 정해진다. 배선(VL)에는 전위(V ano)가 인가되고, 배선(RL)에는 전위(V 1)가 인가되기 때문에, 드레인 전류는 트랜지스터(91) 및 트랜지스터(93)를 통하여 배선(VL)과 배선(RL) 사이를 흐른다.
전위(V ano)는, 전위(V cat)와 발광 소자(56)의 문턱 전압(V the)의 합보다 높은 것이 바람직하다. 배선(VL)의 전위(V ano)는, 트랜지스터(93)를 통하여 구동 트랜지스터(54)의 소스 및 드레인 중 다른 쪽에 인가된다. 배선(RL)에 인가된 전위(V 1)는, 트랜지스터(91)를 통하여 구동 트랜지스터(54)의 소스 및 드레인 중 한쪽에 인가된다. 배선(CL)에는 전위(V cat)가 인가된다.
또한, 전위(V 1)는, 전위(V 0)로부터 구동 트랜지스터(54)의 문턱 전압(V th)을 빼서 얻어지는 전위보다 충분히 낮은 것이 바람직하다. 전위(V 1)를 전위(V cat)로부터 발광 소자(56)의 문턱 전압(V the)을 빼서 얻어지는 전위보다 충분히 낮게 할 수 있기 때문에, 발광 소자(56)는 기간(t1)에서 광을 방출하지 않는다.
다음에, 기간(t2)에서는 게이트선(GLa)에 Low 레벨 전위가 인가되고, 게이트선(GLb)에 High 레벨 전위가 인가되고, 게이트선(GLc)에 Low 레벨 전위가 인가되고, 게이트선(GLd)에 Low 레벨 전위가 인가된다. 그 결과, 트랜지스터(93)가 온이 되고, 선택 트랜지스터(92), 트랜지스터(94), 및 트랜지스터(91)가 오프가 된다. 선택 트랜지스터(92)가 오프가 되면, 구동 트랜지스터(54)의 게이트에서 전위(V data)가 유지된다.
배선(VL)에는 전위(V ano)가 인가되고, 배선(CL)에는 전위(V cat)가 인가된다. 따라서, 트랜지스터(91)가 오프가 되기 때문에, 기간(t1)에서 값이 정해진 구동 트랜지스터(54)의 드레인 전류가 발광 소자(56)에 공급된다. 발광 소자(56)에 드레인 전류가 공급됨으로써 발광 소자(56)의 휘도가 정해지고, 이 휘도는 기간(t2)에 있어서 유지된다.
다음에, 기간(t3)에서는 게이트선(GLa)에 Low 레벨 전위가 인가되고, 게이트선(GLb)에 Low 레벨 전위가 인가되고, 게이트선(GLc)에 High 레벨 전위가 인가되고, 게이트선(GLd)에 Low 레벨 전위가 인가된다. 그 결과, 트랜지스터(94)가 온이 되고, 선택 트랜지스터(92), 트랜지스터(93), 및 트랜지스터(91)가 오프가 된다. 배선(CL)에는 전위(V cat)가 인가된다. 배선(ML)에는 전위(V ano)가 인가된다.
상술한 동작에 의하여, 구동 트랜지스터(54)의 드레인 전류가 발광 소자(56)에 공급된다. 그때, 구동 트랜지스터(54)의 드레인 전류는 배선(ML)을 통하여 모니터 회로(20)에 공급되어도 좋다. 모니터 회로(20)는, 배선(ML)을 통하여 흐르는 드레인 전류를 사용하여, 드레인 전류의 값에 관한 정보를 포함한 신호를 생성한다. 따라서 상술한 신호를 사용하여, 본 발명의 일 형태에 따른 표시 장치는, 화소(14)에 공급되는 화상 신호(Sig)의 전위(V data)의 값을 보정할 수 있다.
또한, 도 12의 (A)에 도시된 화소(14)를 포함하는 표시 장치에서, 기간(t2)의 동작 후에 반드시 기간(t3)의 동작을 행할 필요는 없다. 예를 들어, 표시 장치에 있어서, 기간(t1 및 t2)의 동작을 복수회 반복한 후에, 기간(t3)의 동작을 행하여도 좋다. 또는, 1행의 화소들(14)에 대하여 기간(t3)의 동작을 행한 후, 가장 낮은 계조 레벨 0에 대응하는 화상 신호를, 상기 동작을 행한 행의 화소들(14)에 기록함으로써, 발광 소자(56)를 비발광 상태로 하여도 좋다. 그리고, 다음 행의 화소들(14)에 대하여 기간(t3)의 동작을 행하여도 좋다.
도 12의 (A)에 도시된 화소(14)에서는, 발광 소자(56)의 열화 등으로 인하여, 화소간에서 발광 소자(56)의 애노드와 캐소드 사이의 부분의 저항에 편차가 생겨도, 전위(V data)를 구동 트랜지스터(54)의 게이트에 인가할 때에, 구동 트랜지스터(54)의 소스의 전위를 소정의 전위(V 1)로 할 수 있다. 그러므로, 화소간에서의 발광 소자(56)의 휘도의 편차를 방지할 수 있다.
<화소 회로의 구조예 5>
도 13의 (A)에 도시된 화소 회로에서, 하나의 화소는 6개의 n채널 트랜지스터 및 하나의 용량 소자를 포함한다.
도 13의 (A)에 도시된 화소(14)는 구동 트랜지스터(54), 선택 트랜지스터(95), 트랜지스터(96), 트랜지스터(97), 트랜지스터(98), 트랜지스터(99), 용량 소자(82), 및 발광 소자(56)를 포함한다.
발광 소자(56)의 애노드의 전위는, 화소(14)에 입력되는 화상 신호(Sig)에 따라서 제어된다. 발광 소자(56)의 휘도는, 애노드와 캐소드의 전위차에 의존한다.
선택 트랜지스터(95)는 용량 소자(82)의 한 쌍의 전극 중 한쪽과 신호선(SL) 사이의 도통을 제어하는 기능을 가진다. 용량 소자(82)의 한 쌍의 전극 중 다른 쪽은, 트랜지스터(98)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(96)는 배선(VL1)과 트랜지스터(98)의 게이트 사이의 도통을 제어하는 기능을 가진다. 트랜지스터(97)는 용량 소자(82)의 한 쌍의 전극 중 한쪽과 트랜지스터(98)의 게이트 사이의 도통을 제어하는 기능을 가진다. 구동 트랜지스터(54)는 트랜지스터(98)의 소스 및 드레인 중 한쪽과 발광 소자(56)의 애노드 사이의 도통을 제어하는 기능을 가진다. 트랜지스터(99)는 트랜지스터(98)의 소스 및 드레인 중 한쪽과 배선(ML) 사이의 도통을 제어하는 기능을 가진다.
선택 트랜지스터(95)의 스위칭은, 선택 트랜지스터(95)의 게이트에 접속된 게이트선(GLa)의 전위에 따라 행해진다. 트랜지스터(96)의 스위칭은, 트랜지스터(96)의 게이트에 접속된 게이트선(GLa)의 전위에 따라 행해진다. 트랜지스터(97)의 스위칭은, 트랜지스터(97)의 게이트에 접속된 게이트선(GLb)의 전위에 따라 행해진다. 구동 트랜지스터(54)의 스위칭은, 구동 트랜지스터(54)의 게이트에 접속된 게이트선(GLb)의 전위에 따라 행해진다. 트랜지스터(99)의 스위칭은, 트랜지스터(99)의 게이트에 접속된 게이트선(GLc)의 전위에 따라 행해진다.
도 13의 (B)는, 도 13의 (A)에 도시된 화소(14)에 접속되는 게이트선(GLa), 게이트선(GLb), 및 게이트선(GLc)의 전위와, 신호선(SL)에 공급되는 화상 신호(Sig)의 전위의 타이밍 차트의 예를 나타낸 것이다. 또한, 도 13의 (B)의 타이밍 차트에서, 도 13의 (A)의 화소(14)에 포함되는 모든 트랜지스터는 n채널 트랜지스터이다.
먼저, 기간(t1)에서는 게이트선(GLa)에 Low 레벨 전위가 인가되고, 게이트선(GLb)에 High 레벨 전위가 인가되고, 게이트선(GLc)에 High 레벨 전위가 인가된다. 그 결과, 트랜지스터(97), 구동 트랜지스터(54), 및 트랜지스터(99)가 온이 되고, 선택 트랜지스터(95) 및 트랜지스터(96)는 오프가 된다. 구동 트랜지스터(54) 및 트랜지스터(99)가 온이 됨으로써, 트랜지스터(98)의 소스 및 드레인 중 한쪽 및 용량 소자(82)의 한 쌍의 전극 중 다른 쪽(노드(A)로 나타냄)에, 배선(ML)의 전위인 전위(V 0)가 인가된다.
배선(VL)에는 전위(V ano)가 인가되고, 배선(CL)에는 전위(V cat)가 인가된다. 전위(V ano)는, 전위(V 0)와 발광 소자(56)의 문턱 전압(V the)의 합보다 높은 것이 바람직하다. 전위(V 0)는, 전위(V cat)와 발광 소자(56)의 문턱 전압(V the)의 합보다 낮은 것이 바람직하다. 전위(V 0)를 상기 범위로 설정함으로써, 기간(t1)에 발광 소자(56)를 통하여 전류가 흐르는 것을 방지할 수 있다.
그 다음에 게이트선(GLb)에 Low 레벨 전위가 인가됨에 따라, 트랜지스터(97) 및 구동 트랜지스터(54)가 오프가 되고, 노드(A)는 전위(V 0)로 유지된다.
다음에, 기간(t2)에서는, 게이트선(GLa)에 High 레벨 전위가 인가되고, 게이트선(GLb)에 Low 레벨 전위가 인가되고, 게이트선(GLc)에 Low 레벨 전위가 인가된다. 그 결과, 선택 트랜지스터(95) 및 트랜지스터(96)가 온이 되고, 트랜지스터(97), 구동 트랜지스터(54), 및 트랜지스터(99)는 오프가 된다.
기간(t1)에서 기간(t2)으로의 이행에 있어서, 게이트선(GLa)에 인가하는 전위를 Low에서 High로 전환한 다음에, 게이트선(GLc)에 인가하는 전위를 High에서 Low로 전환하는 것이 바람직하다. 이 동작에 의하여, 게이트선(GLa)에 인가되는 전위의 전환으로 인한 노드(A)의 전위의 변화가 방지된다.
배선(VL)에는 전위(V ano)가 인가되고, 배선(CL)에는 전위(V cat)가 인가된다. 신호선(SL)에는 화상 신호(Sig)의 전위(V data)가 인가되고, 배선(VL1)에는 전위(V 1)가 인가된다. 또한, 전위(V 1)는 전위(V cat)와 트랜지스터(98)의 문턱 전압(V th)의 합보다 높고, 전위(V ano)와 트랜지스터(98)의 문턱 전압(V th)의 합보다 낮은 것이 바람직하다.
또한, 도 13의 (A)에 도시된 화소 구성에서는, 전위(V 1)가 전위(V cat)와 발광 소자(56)의 문턱 전압(V the)의 합보다 높아도, 구동 트랜지스터(54)가 오프인 한, 발광 소자(56)는 광을 방출하지 않는다. 그러므로, 허용 가능한 전위(V 0)의 범위를 넓힐 수 있고, 허용 가능한 V 1-V 0의 범위도 크게 할 수 있다. V 1-V 0의 값의 자유도가 높아진 결과, 트랜지스터(98)의 문턱 전압을 얻기 위한 시간이 단축되거나 또는 제한되어 있을 때에도, 트랜지스터(98)의 문턱 전압을 정확하게 얻을 수 있다.
이 동작에 의하여, 트랜지스터(98)의 게이트(노드(B)로 나타냄)에, 노드(A)의 전위와 문턱 전압의 합보다 높은 전위(V 1)가 입력되고, 트랜지스터(98)가 온이 된다. 따라서, 트랜지스터(98)를 통하여 용량 소자(82)의 전하가 방출되고, 전위(V 0)인 노드(A)의 전위가 상승되기 시작한다. 최종적으로는 노드(A)의 전위가 V 1-V th로 수렴되고, 트랜지스터(98)는 오프가 된다.
용량 소자(82)의 한 쌍의 전극 중 한쪽(노드(C)로 나타냄)에는 신호선(SL)에 인가된 화상 신호(Sig)의 전위(V data)가 선택 트랜지스터(95)를 통하여 인가된다.
다음에, 기간(t3)에서는 게이트선(GLa)에 Low 레벨 전위가 인가되고, 게이트선(GLb)에 High 레벨 전위가 인가되고, 게이트선(GLc)에 Low 레벨 전위가 인가된다. 그 결과, 트랜지스터(97) 및 구동 트랜지스터(54)가 온이 되고, 선택 트랜지스터(95), 트랜지스터(96), 및 트랜지스터(99)가 오프가 된다.
기간(t2)에서 기간(t3)으로의 이행에 있어서, 게이트선(GLa)에 인가하는 전위를 High에서 Low로 전환한 다음에, 게이트선(GLb)에 인가하는 전위를 Low에서 High로 전환하는 것이 바람직하다. 이 구조에 의하여, 게이트선(GLa)에 인가되는 전위의 전환으로 인한 노드(A)의 전위 변화를 방지할 수 있다.
배선(VL)에는 전위(V ano)가 인가되고, 배선(CL)에는 전위(V cat)가 인가된다.
상술한 동작에 의하여 노드(B)에 전위(V data)가 인가되기 때문에, 트랜지스터(98)의 게이트 전압은 V data-V 1+V th가 된다. 따라서, 트랜지스터(98)의 게이트 전압을, 문턱 전압(V th)을 더한 값으로 할 수 있다. 이 구조에 의하여, 트랜지스터(98)의 문턱 전압(V th)의 편차를 저감할 수 있다. 그러므로, 발광 소자(56)에 공급하는 전류값의 편차를 억제할 수 있어, 표시 장치의 휘도의 불균일을 저감할 수 있다.
또한, 게이트선(GLb)에 인가하는 전위를 여기서 크게 변동시킴으로써, 구동 트랜지스터(54)의 문턱 전압의 편차가 발광 소자(56)에 공급되는 전류값에 영향을 미치는 것을 방지할 수 있다. 바꿔 말하면, 게이트선(GLb)에 인가하는 High 레벨 전위를 구동 트랜지스터(54)의 문턱 전압보다 훨씬 높게 하고, 게이트선(GLb)에 인가하는 Low 레벨 전위를 구동 트랜지스터(54)의 문턱 전압보다 훨씬 낮게 하기 때문에, 구동 트랜지스터(54)의 온/오프 스위칭을 확실하게 하고, 구동 트랜지스터(54)의 문턱 전압의 편차가 발광 소자(56)에 공급되는 전류값에 영향을 미치는 것을 방지할 수 있다.
다음에, 기간(t4)에서는 게이트선(GLa)에 Low 레벨 전위가 인가되고, 게이트선(GLb)에 Low 레벨 전위가 인가되고, 게이트선(GLc)에 High 레벨 전위가 인가된다. 그 결과, 트랜지스터(99)가 온이 되고, 트랜지스터(96), 선택 트랜지스터(95), 트랜지스터(97), 및 구동 트랜지스터(54)가 오프가 된다.
배선(VL)에는 전위(V ano)가 인가된다. 또한, 배선(ML)은 모니터 회로(20)에 접속되어도 좋다.
상술한 동작에 의하여, 트랜지스터(98)의 드레인 전류(I d)가 발광 소자(56)에 흐르지 않고 트랜지스터(99)를 통하여 배선(ML)에 흐른다. 모니터 회로(20)는 배선(ML)을 통하여 흐르는 드레인 전류(I d)를 사용하여, 드레인 전류(I d)의 값에 관한 정보를 포함한 신호를 생성한다. 드레인 전류(I d)의 크기는 트랜지스터(98)의 전계 효과 이동도 또는 크기(채널 길이, 채널 폭)에 의존한다. 그러므로, 상기 신호를 사용하여, 본 발명의 일 형태에 따른 표시 장치는 화소(14)에 공급되는 화상 신호(Sig)의 전위(V data)의 값을 보정할 수 있다. 즉, 트랜지스터(98)의 전계 효과 이동도의 편차의 영향을 저감할 수 있다.
또한, 도 13의 (A)에 도시된 화소(14)를 포함하는 표시 장치에서, 기간(t3)의 동작 후에 반드시 기간(t4)의 동작을 행할 필요는 없다. 예를 들어, 표시 장치에 있어서, 기간(t1 내지 t3)의 동작을 복수회 반복한 후에, 기간(t4)의 동작을 행하여도 좋다. 또는, 1행의 화소들(14)에 대하여 기간(t4)의 동작을 행한 후, 가장 낮은 계조 레벨 0에 대응하는 화상 신호를, 상기 동작을 행한 행의 화소들(14)에 기록함으로써, 발광 소자(56)를 비발광 상태로 하여도 좋다. 그리고, 다음 행의 화소들(14)에 대하여 기간(t4)의 동작을 행하여도 좋다.
또한, 도 13의 (A)에 도시된 화소(14)를 포함하는 표시 장치에서는, 트랜지스터(98)의 소스 및 드레인 중 다른 쪽이, 트랜지스터(98)의 게이트와 전기적으로 분리되어 있으므로, 이들의 전위를 개별적으로 제어할 수 있다. 따라서, 기간(t2)에서 트랜지스터(98)의 소스 및 드레인 중 다른 쪽의 전위를, 트랜지스터(98)의 게이트 전위에 문턱 전압(V th)을 더하여 얻어지는 전위보다 높게 할 수 있다. 그러므로, 트랜지스터(98)가 노멀리 온인 경우, 즉 문턱 전압(V th)이 음인 경우에, 트랜지스터(98)의 소스 전위가 트랜지스터(98)의 게이트 전위(V 1)보다 높게 될 때까지, 용량 소자(82)에 전하를 축적할 수 있다. 이러한 이유로, 본 발명의 일 형태에 따른 표시 장치에서는, 트랜지스터(98)가 노멀리 온이어도, 기간(t2)에서 문턱 전압을 얻을 수 있고, 기간(t3)에서 트랜지스터(98)의 게이트 전압을, 문턱 전압(V th)을 더하여 얻어지는 값으로 할 수 있다.
따라서, 본 발명의 일 형태에 따른 표시 장치에서는, 트랜지스터(98)가 노멀리 온이 되어도 표시의 불균일을 저감할 수 있고, 고화질의 화상을 표시할 수 있다.
트랜지스터(98)의 특성뿐만 아니라, 발광 소자(56)의 특성도 모니터링하여도 좋다. 여기서, 예를 들어 화상 신호(Sig)의 전위(V data)를 제어함으로써, 트랜지스터(98)에 전류를 공급하지 않도록 하는 것이 바람직하다. 이로써 발광 소자(56)의 전류를 추출할 수 있고, 발광 소자(56)의 전류 특성의 열화 또는 편차를 얻을 수 있다.
또한, 본 발명의 일 형태에 따른 표시 장치의 화소 회로는 도 9, 도 10의 (A), 도 11의 (A), 도 12의 (A), 및 도 13의 (A)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 9, 도 10의 (A), 도 11의 (A), 도 12의 (A), 및 도 13의 (A)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
여기서, 본 발명의 일 형태에 따른 반도체 장치의 트랜지스터, 용량 소자, 저항 소자, 및 발광 소자 등에 대하여 도 14의 (A) 및 (B)를 참조하여 설명한다.
도 14의 (A) 및 (B)는 반도체 장치의 일 형태를 도시한 단면도이다. 또한, 도 14의 (A)는 반도체 장치의 화소부의 예를 도시한 단면도이고, 도 14의 (B)는 반도체 장치의 모니터 회로의 예를 도시한 단면도이다.
도 14의 (A)에 도시된 반도체 장치는 기판(702) 위의 트랜지스터(770), 트랜지스터(770)와 같은 표면 위에 형성된 용량 소자(772), 및 트랜지스터(770) 및 용량 소자(772) 상방에 형성된 발광 소자(774)를 포함한다. 기판(702)과 마주 보는 위치에 기판(760)이 제공된다. 기판(760)에는, 차광막(762), 적색의 광을 투과시키는 컬러 필터(764R), 및 녹색의 광을 투과시키는 컬러 필터(764G) 등이 제공된다.
트랜지스터(770) 및 용량 소자(772) 위에는 절연막(742) 및 절연막(744)이 제공된다. 절연막(742 및 744)은 트랜지스터(770) 및 용량 소자(772) 등에 기인한 요철을 평탄화하는 기능을 가진다. 절연막(742)에는 트랜지스터(770)의 소스 및 드레인 중 한쪽으로서 기능하는 도전막에 도달하는 개구가 제공되고, 거기에 접속용 도전막(752)이 제공된다. 절연막(744)에는 도전막(752)에 도달하는 개구가 제공되고, 거기에 발광 소자(774)의 애노드로서 기능하는 도전막(754)이 제공된다. 또한, 도전막(754)은 인접한 화소들 사이에서 섬 형상으로 분리되어 있다.
도전막(754)의 단부를 덮도록 격벽(746)이 제공되고, 격벽(746) 위에는 스페이서(748)가 제공된다. 스페이서(748)는 발광 소자(774)와, 발광 소자(774)와 마주 보는 기판(760) 사이의 거리를 조정하는 기능, 및 발광 소자(774)로부터 방출되는 광이 인접한 화소의 광과 혼합되는 것을 방지하는 기능을 가진다.
발광 소자(774)는 애노드로서 기능하는 도전막(754), 도전막(754) 위의 EL층(756), 및 EL층(756) 위의 캐소드로서 기능하는 도전막(758)을 포함한다.
도 14의 (A)에 도시된 반도체 장치의 구조에서는, 발광 소자(774)로부터 방출되는 광이 기판(760) 및 컬러 필터(764R 및 764G)를 통하여 외부로 추출된다. 따라서, 도전막(754)은 가시광을 반사하는 기능을 가지고, 도전막(758)은 가시광을 투과시키는 기능을 가진다. 또한, 도전막(754)과 도전막(758) 간에서 광의 공진 효과를 이용한 미소 광 공진기(마이크로캐비티) 구조를 형성하여도 좋다.
용량 소자(772)의 한 쌍의 전극 중 한쪽은 트랜지스터(770)의 게이트 전극과 같은 표면 위에 형성된 도전막(804)이고, 용량 소자(772)의 한 쌍의 전극 중 다른 쪽은 트랜지스터(770)의 소스 전극 및 드레인 전극과 같은 표면 위에 형성된 도전막(812)이다. 도전막(804)과 도전막(812) 사이에는, 트랜지스터(770)의 게이트 절연막으로서 기능하는 절연막과 같은 표면 위에 형성된 절연막(806) 및 절연막(807)이 제공되어 있다. 절연막(806 및 807)은 용량 소자(772)의 유전체층으로서 기능한다.
도전막(812) 위에는 트랜지스터(770)의 보호 절연막으로서 기능하는 절연막(818)이 형성되고, 절연막(818) 위에는 트랜지스터(770)의 백 게이트 전극으로서 기능하는 도전막과 같은 표면 위에 형성된 도전막(820)이 형성되어 있다. 도전막(812)과 도전막(820) 사이의 절연막(818)을 유전체층으로서 사용함으로써, 용량 소자(772)의 면적을 증가시키지 않고 정전 용량을 증가시킬 수 있다.
도 14의 (B)에 도시된 반도체 장치는 기판(702) 위의 트랜지스터(770), 트랜지스터(770)와 같은 표면 위에 형성된 저항 소자(773), 및 트랜지스터(770) 및 저항 소자(773) 상방에 형성된 발광 소자(774)를 포함한다. 기판(702)과 마주 보는 위치에 기판(760)이 제공된다. 기판(760)에는, 차광막(762), 적색의 광을 투과시키는 컬러 필터(764R), 및 녹색의 광을 투과시키는 컬러 필터(764G) 등이 제공된다.
저항 소자(773)는 트랜지스터(770)의 게이트 전극과 같은 표면 위에 형성된 도전막(804a 및 804b), 트랜지스터(770)의 활성층으로서 기능하는 산화물 반도체막과 같은 표면 위에 형성된 산화물 반도체막(809), 트랜지스터(770)의 소스 전극 및 드레인 전극과 같은 표면 위에 형성된 도전막(812a 및 812b), 및 트랜지스터(770)의 보호 절연막으로서 기능하는 절연막(818)을 포함한다.
또한, 저항 소자(773) 위에는, 절연막(742 및 744) 등이 제공되어 있어도 좋다. 도전막들(812a 및 812b) 위에는 각각, 접속 배선으로서 기능하는 도전막들(752a 및 752b)이 제공되어 있다. 예를 들어, 발광 소자(774)의 캐소드로서 기능하는 도전막(758)과 저항 소자(773)는 도전막(752a 및 752b)을 이용하여 서로 전기적으로 접속할 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태에 기재된 임의의 구조와 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 포함되는 트랜지스터의 구조에 대하여 도 15의 (A) 내지 (C), 도 16의 (A) 내지 (C), 도 17의 (A) 내지 (C), 도 18의 (A) 내지 (C), 도 19의 (A) 내지 (C), 도 20의 (A) 내지 (D), 및 도 21의 (A) 및 (B)를 참조하여 설명한다.
<트랜지스터의 구조예 1>
도 15의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 트랜지스터(100)의 상면도이다. 도 15의 (B)는 도 15의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 15의 (C)는 도 15의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(100)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 및 산화물 반도체막(108)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b)을 포함한다. 트랜지스터(100) 위, 구체적으로는 도전막(112a 및 112b) 및 산화물 반도체막(108) 위에는 절연막(114, 116, 및 118)이 제공된다. 절연막(114, 116, 및 118)은 트랜지스터(100)의 보호 절연막으로서 기능한다.
산화물 반도체막(108)에 수소 또는 수분 등의 불순물이 들어가면, 불순물이 산화물 반도체막(108)에 형성된 산소 결손에 결합되어 캐리어로서 기능하는 전자를 발생시킨다. 불순물로 인한 캐리어는 트랜지스터(100)를 노멀리 온으로 할 경향이 있다. 그러므로, 트랜지스터의 안정적인 특성을 위해서는, 산화물 반도체막(108)의 수소 또는 수분 등의 불순물을 저감하는 것, 그리고 산화물 반도체막(108)의 산소 결손을 저감하는 것이 중요하다. 따라서, 트랜지스터(100)에서는 절연막(114 및 116)으로부터 산소를 산화물 반도체막(108)으로 공급한다.
따라서, 절연막들(114 및 116)의 각각은 화학량론적 조성을 초과하여 산소를 함유하는 영역(산소 과잉 영역)을 포함한다. 바꿔 말하면, 절연막(114 및 116)은 산소를 방출할 수 있는 절연막이다. 산소 과잉 영역은 예를 들어, 퇴적 후의 절연막(114 및 116)에 산소를 첨가하는 식으로 절연막(114 및 116)에 형성한다. 산소는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등에 의하여 첨가될 수 있다. 플라스마 처리에는, 산소 가스를 고주파 전력에 의하여 플라스마로 하는 장치(플라스마 에칭 장치 또는 플라스마 애싱 장치라고도 함)를 사용하는 것이 바람직하다.
산소의 방출량은 승온 이탈 가스 분석(TDS)에 의하여 절연막을 측정함으로써 알 수 있다. 예를 들어, 절연막(114 및 116)으로부터의 산소 분자의 방출량은 TDS에 의하여 8.0×1014/cm2 이상, 바람직하게는 1.0×1015/cm2 이상, 더 바람직하게는 1.5×1015/cm2 이상이다. 또한 TDS에서의 막의 표면 온도는 100 이상 700 이하, 바람직하게는 100 이상 500 이하이다.
본 발명의 일 형태에서는, 절연막(116) 위에 산소의 방출을 억제하는 기능을 가지는 보호막(단순히 보호막이라고도 함)을 형성하고, 절연막(114 및 116)에 산소 과잉 영역이 형성되도록, 보호막을 통하여 절연막(114 및 116)에 산소를 도입한다.
산소의 방출을 억제하는 기능을 가지는 보호막에는, 예를 들어 아연(Zn), 주석(Sn), 텅스텐(W), 타이타늄(Ti), 및 실리콘(Si) 중 하나를 포함하는 재료 및 인듐(In)을 사용할 수 있다. 특히, 보호막으로서는 인듐을 함유하는 도전막 또는 인듐을 함유하는 반도체막을 사용하는 것이 바람직하다. 보호막은 산소 도입 후에 제거하여도 좋다. 인듐을 함유하는 도전막에는, 텅스텐을 함유하는 인듐 산화물, 텅스텐을 함유하는 인듐 아연 산화물, 타이타늄을 함유하는 인듐 산화물, 타이타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물(In-Sn 산화물, ITO라고도 함), 인듐 아연 산화물, 또는 실리콘을 함유하는 인듐 주석 산화물(In-Sn-Si 산화물, ITSO라고도 함) 등의 투광성 도전 재료를 사용할 수 있다. 상술한 재료 중, 산소의 방출을 억제하는 기능을 가지는 보호막으로서 ITSO를 사용하면, 요철 등이 있는 절연막 위에 양호한 피복성으로 퇴적할 수 있으므로 특히 바람직하다.
다음으로, 도 15의 (A) 내지 (C)에 도시된 트랜지스터(100)의 구조에 대하여 더 자세히 설명한다.
(기판)
적어도 나중에 행해지는 가열 처리에 견딜 수 있을 정도로 높은 내열성을 가지는 재료이기만 하면, 기판(102)의 재료의 특성 등에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또는, 실리콘 또는 탄소화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI(silicon on insulator) 기판 등을 기판(102)으로서 사용하여도 좋다. 기판(102)으로서 유리 기판을 사용하는 경우, 다음 중 어느 크기의 유리 기판을 사용할 수 있다: 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 및 10세대(2950mm×3400mm)이다. 따라서, 대형 표시 장치를 제작할 수 있다.
또는, 기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 트랜지스터(100)를 플렉시블 기판에 직접 제공하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 분리층을 제공하여도 좋다. 분리층은, 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이러한 경우, 트랜지스터(100)는 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
(도전막)
게이트 전극으로서 기능하는 도전막(104), 그리고 소스 및 드레인 전극으로서 기능하는 도전막들(112a 및 112b)의 각각은, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co) 중에서 선택되는 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 포함하는 합금; 또는 이들 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 형성할 수 있다.
또한, 도전막(104, 112a, 및 112b)의 각각은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 타이타늄막이 알루미늄막 위에 적층된 2층 구조, 타이타늄막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 탄탈럼막 또는 질화 텅스텐막 위에 적층된 2층 구조, 및 타이타늄막, 알루미늄막, 및 타이타늄막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택되는 하나 이상의 원소와 알루미늄을 함유하는 합금막 또는 질화막을 사용하여도 좋다.
도전막(104, 112a, 및 112b)은 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성할 수 있다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 도전막(104, 112a, 및 112b)에 사용하여도 좋다. Cu-X 합금막을 사용하면 습식 에칭에 의하여 막을 가공할 수 있기 때문에 제작 비용의 저감으로 이어진다.
(게이트 절연막)
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막들(106 및 107)의 각각으로서, PECVD법 또는 스퍼터링법 등에 의하여 형성된 다음 중 적어도 하나의 막을 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막이다. 또한 절연막들(106 및 107)의 적층 구조 대신에, 상술한 것 중에서 선택되는 재료를 사용하여 형성되는 단층의 절연막 또는 적층된 3개 이상의 층을 포함하는 절연막을 사용하여도 좋다.
또한 트랜지스터(100)의 산화물 반도체막(108)과 접촉되는 절연막(107)은 산화물 절연막인 것이 바람직하고 화학량론적 조성을 초과하여 산소를 함유하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 절연막(107)에 산소 과잉 영역을 제공하기 위해서는 예를 들어, 산소 분위기에서 절연막(107)을 형성한다. 또는, 퇴적 후의 절연막(107)에 산소를 도입함으로써 산소 과잉 영역을 형성하여도 좋다. 산소는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등에 의하여 도입될 수 있다.
절연막(107)에 산화 하프늄을 사용하는 경우, 다음 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화 질화 실리콘보다 유전율이 높다. 그러므로 산화 하프늄을 사용함으로써, 산화 실리콘을 사용하는 경우에 비하여 절연막(107)의 두께를 두껍게 할 수 있으므로, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄보다 유전율이 높다. 그러므로, 오프 상태 전류가 낮은 트랜지스터를 얻기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정계 구조 및 입방정계 구조가 포함된다. 또한 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
본 실시형태에서는, 절연막(106)으로서 질화 실리콘막을 형성하고, 절연막(107)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막보다 유전율이 높고 산화 실리콘막과 동등한 용량을 얻기 위해서는 더 두꺼운 두께가 필요하다. 따라서, 트랜지스터(100)의 게이트 절연막에 질화 실리콘막이 포함되는 경우, 절연막의 물리적인 두께를 두껍게 할 수 있다. 이에 의하여 트랜지스터(100)의 내전압의 저하를 억제할 수 있고, 또한 내전압을 높일 수 있기 때문에, 트랜지스터(100)의 정전 파괴가 억제된다.
(산화물 반도체막)
산화물 반도체막(108)은 In, Zn, 및 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)을 함유한다. 대표적으로는, 산화물 반도체막(108)에는 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물을 사용할 수 있다. 산화물 반도체막(108)에는 In-M-Zn 산화물을 사용하는 것이 특히 바람직하다.
산화물 반도체막(108)이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물의 형성에 사용하는 스퍼터링 타깃의 금속 원소의 원자비는 In≥M 및 Zn≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, 및 In:M:Zn=4:2:4.1이 바람직하다.
예를 들어, 원자비가 In:Ga:Zn=4:2:4.1인 스퍼터링 타깃을 사용하여 산화물 반도체막(108)으로서 In-M-Zn 산화물을 형성하면, 트랜지스터가 높은 전계 효과 이동도를 가질 수 있으므로 바람직하다. 전계 효과 이동도가 높은 트랜지스터는 4k×2k 화소(수평 방향 3840화소 및 수직 방향 2160화소) 또는 8k×4k 화소(수평 방향 7680화소 및 수직 방향 4320화소)로 대표되는 고해상도 표시 장치의 화소 회로 또는 구동 회로에 바람직하게 사용된다.
또한, 산화물 반도체막(108)의 금속 원소들의 원자비는 상술한 스퍼터링 타깃의 원자비에서 오차로서 ±40%의 범위 내에서 변동된다. 예를 들어, 원자비가 In:Ga:Zn=4:2:4.1인 스퍼터링 타깃을 사용하는 경우, 산화물 반도체막(108)의 원자비 In:Ga:Zn은 4:2:3 및 그 근방이 될 수 있다. 예를 들어, 원자비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타깃을 사용하는 경우, 산화물 반도체막(108)의 원자비 In:Ga:Zn은 1:1:1 및 그 근방이 될 수 있다.
또한, 산화물 반도체막(108)을 In-M-Zn 산화물로 형성하는 경우, Zn 및 O를 고려하지 않은 In의 비율 및 M의 비율은 각각, 25atomic%보다 크고 75atomic% 미만인 것이 바람직하고, 각각 34atomic%보다 크고 66atomic% 미만인 것이 더 바람직하다.
산화물 반도체막(108)의 에너지 갭은 2.0eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3.0eV 이상이다. 이러한 에너지 갭이 넓은 산화물 반도체를 사용하면, 트랜지스터(100)의 오프 상태 전류를 저감할 수 있다.
산화물 반도체막(108)의 두께는 바람직하게는 3nm 이상 200nm 이하, 더 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하이다.
또한, 상술한 조성 및 재료에 한정되지 않고, 요구되는 트랜지스터의 반도체 특성 및 전기 특성(예를 들어, 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성의 재료를 사용하여도 좋다. 또한 요구되는 트랜지스터의 반도체 특성을 얻기 위해서는, 산화물 반도체막(108)의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소 대 산소의 원자비, 원자간 거리, 및 밀도 등을 적절히 설정하는 것이 바람직하다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 상태 밀도가 낮기 때문에 트랩 상태 밀도가 낮은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 상태 전류가 매우 낮고; 소자의 채널 폭(W)이 1×106μm이고 채널 길이(L)가 10μm이더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V까지일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
따라서, 채널 영역이 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 형성되는 트랜지스터는 전기 특성의 편차가 작고 신뢰성이 높다. 산화물 반도체막에서의 트랩 상태에 의하여 포획된 전하는 방출될 때까지 걸리는 시간이 길고 고정 전하처럼 작용할 수 있다. 따라서 트랩 상태 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성을 가지는 경우가 있다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 및 알칼리 토금속 등을 들 수 있다.
산화물 반도체막(108)에 함유되는 수소는 금속 원자에 결합된 산소와 반응하여 물을 생성하고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 결손을 형성한다. 산소 결손에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 수소의 일부와, 금속 원자에 결합된 산소의 결합이, 캐리어로서 기능하는 전자의 발생을 초래하는 경우가 있다. 따라서, 수소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막(108)의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 산화물 반도체막(108)에서 SIMS(secondary ion mass spectrometry)에 의하여 측정되는 수소의 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하이고 5×1018atoms/cm3 이하, 더욱 바람직하게는 1×1018atoms/cm3 이하, 더더욱 바람직하게는 5×1017atoms/cm3 이하, 더더욱 바람직하게는 1×1016atoms/cm3 이하이다.
14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막(108)에 함유되면, 산화물 반도체막(108)에서 산소 결손이 증가되고, 산화물 반도체막(108)이 n형의 막이 된다. 따라서, 산화물 반도체막(108)의 실리콘 또는 탄소의 농도(농도는 SIMS에 의하여 측정) 또는 산화물 반도체막(108)의 계면 근방의 실리콘 또는 탄소의 농도(농도는 SIMS에 의하여 측정)는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, SIMS에 의하여 측정되는, 산화물 반도체막(108)의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합될 때에 캐리어를 생성할 수 있고, 그 경우, 트랜지스터의 오프 상태 전류가 높아질 수 있다. 그러므로, 산화물 반도체막(108)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
산화물 반도체막(108)이 질소를 함유하는 경우, 산화물 반도체막(108)은 캐리어로서 기능하는 전자의 발생 및 캐리어 밀도의 증가에 의하여 n형이 되기 쉽다. 질소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 산화물 반도체막의 질소를 가능한 한 저감하는 것이 바람직하고, SIMS에 의하여 측정되는 질소의 농도는 예를 들어 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
산화물 반도체막(108)에 사용할 수 있는 산화물 반도체에 대해서는 실시형태 4에서 자세히 설명한다.
<보호 절연막>
절연막(114, 116, 및 118)은 보호 절연막으로서 기능한다. 절연막(114 및 116)은 산소를 함유하고, 절연막(118)은 질소를 함유한다. 또한, 절연막(114)은 산소를 투과시키는 절연막이다. 또한 절연막(114)은 나중의 단계에서 절연막(116)을 형성할 때에 산화물 반도체막(108)에 대한 대미지를 완화시키는 막으로도 기능한다.
절연막(114)으로서는 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막 또는 산화 질화 실리콘막을 사용할 수 있다.
또한, 절연막(114)의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR(electron spin resonance) 측정에 의하여 실리콘의 댕글링 본드(dangling bond)로 인하여 g=2.001에서 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는 절연막(114)의 결함의 밀도가 높으면 산소가 결함에 결합되고, 절연막(114)을 투과하는 산소의 양이 감소되기 때문이다.
또한 외부로부터 절연막(114)에 들어가는 모든 산소가 절연막(114) 외부로 이동하지는 않고, 일부의 산소는 절연막(114)에 남는다. 또한 산소가 절연막(114)에 들어가고 절연막(114)에 함유되는 산소가 절연막(114) 외부로 이동하는 식으로 절연막(114)에서 산소의 이동이 일어나는 경우가 있다. 절연막(114)으로서 산소를 투과시키는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는 절연막(116)으로부터 방출된 산소가 절연막(114)을 통하여 산화물 반도체막(108)으로 이동할 수 있다.
절연막(114)은 질소 산화물로 인한 상태 밀도가 낮은 산화물 절연막을 사용하여 형성될 수 있다. 또한, 질소 산화물로 인한 상태 밀도는 산화물 반도체막의 가전자대 상단의 에너지(E v_os)와 전도대 하단의 에너지(E c_os) 사이에 형성될 수 있다. 상술한 산화물 절연막으로서는, 질소 산화물을 적게 방출하는 산화 질화 실리콘막 및 질소 산화물을 적게 방출하는 산화 질화 알루미늄막 등을 사용할 수 있다.
또한 소량의 질소 산화물을 방출하는 산화 질화 실리콘막은, 승온 이탈 가스 분석에서의 암모니아의 방출량이 질소 산화물의 방출량보다 큰 막이고; 암모니아의 방출량은 대표적으로는 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 암모니아의 방출량은, 막의 표면 온도를 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 온도로 하는 가열 처리에 의하여 방출되는 암모니아의 양이다.
예를 들어, 질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114)에 준위를 형성한다. 이 준위는 산화물 반도체막(108)의 에너지 갭에 위치한다. 그러므로, 질소 산화물이 절연막(114)과 산화물 반도체막(108)의 계면 근방으로 확산되면, 절연막(114) 측에서 이 준위에 의하여 전자가 포획되는 경우가 있다. 그 결과, 포획된 전자가 절연막(114)과 산화물 반도체막(108)의 계면 근방에 남아서, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 함유되는 질소 산화물은 가열 처리에서 절연막(116)에 함유되는 암모니아와 반응하기 때문에, 절연막(114)에 함유되는 질소 산화물이 저감된다. 따라서, 절연막(114)과 산화물 반도체막(108)의 계면 근방에서 전자가 포획되기 어렵다.
이러한 산화물 절연막을 사용함으로써, 절연막(114)에 의하여 트랜지스터의 문턱 전압의 시프트가 저감되어, 트랜지스터의 전기 특성의 변화가 작아질 수 있다.
또한 절연막(114)의 100K 이하의 ESR 스펙트럼에서, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300 이상 기판의 변형점 미만의 온도에서의 가열 처리에 의하여, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 및 제 2 신호들의 스플릿 폭과 제 2 및 제 3 신호들의 스플릿 폭의 각각은 약 5mT이다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계는 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호는 질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호에 상당한다. 질소 산화물의 대표적인 예에는, 일산화 질소 및 이산화 질소가 포함된다. 바꿔 말하면, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 총 스핀 밀도가 낮아질수록, 산화물 절연막은 더 적은 양의 질소 산화물을 함유하게 된다.
SIMS에 의하여 측정되는 상술한 산화물 절연막의 질소 농도는 6×1020atoms/cm3 이하이다.
상술한 산화물 절연막은, 기판 온도 220 이상, 280 이상, 또는 350 이상에서 실레인 및 일산화 이질소를 사용하여 PECVD법으로 형성함으로써, 치밀하고 경도가 높은 막을 형성할 수 있다.
절연막(116)은 화학량론적 조성의 산소보다 높은 비율로 산소를 함유하는 산화물 절연막을 사용하여 형성한다. 화학량론적 조성의 산소보다 높은 비율로 산소를 함유하는 산화물 절연막으로부터 산소의 일부는 가열에 의하여 방출된다. 화학량론적 조성의 산소보다 높은 비율로 산소를 함유하는 산화물 절연막은, TDS 분석에서 산소의 방출량이 산소 분자로 환산하여 8.0×1014atoms/cm3 이상, 바람직하게는 1.0×1015atoms/cm3 이상인 산화물 절연막이다. 또한 TDS 분석에서의 막 표면의 온도는 100 이상 700 이하, 바람직하게는 100 이상 500 이하이다.
절연막(116)으로서, 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막 또는 산화 질화 실리콘막을 사용할 수 있다.
절연막(116)에서의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드로 인하여 g=2.001에서 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 더 바람직하게는 1×1018spins/cm3 이하이다. 또한 절연막(116)은 절연막(114)보다 더 산화물 반도체막(108)에서 떨어지도록 제공되기 때문에 절연막(116)은 절연막(114)보다 결함 밀도가 높아도 좋다.
또한, 절연막들(114 및 116)은 같은 종류의 재료로 형성되는 절연막을 사용하여 형성할 수 있으므로, 절연막들(114 및 116)의 경계는 명확하게 관찰될 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막들(114 및 116)의 경계를 파선으로 나타내었다. 본 실시형태에서는 절연막들(114 및 116)의 2층 구조에 대하여 설명하지만, 본 발명은 이 구조에 한정되지 않는다. 예를 들어, 절연막들(114 및 116) 중 한쪽의 단층 구조를 채용하여도 좋다.
절연막(118)은 질소를 함유한다. 또는, 절연막(118)은 질소 및 실리콘을 함유한다. 절연막(118)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 가진다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부 확산, 절연막(114 및 116)에 함유되는 산소의 외부 확산, 그리고 외부로부터 산화물 반도체막(108)에 수소 또는 물 등이 들어가는 것을 방지할 수 있다. 절연막(118)은 예를 들어 질화물 절연막을 사용하여 형성할 수 있다. 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등을 사용하여 형성한다. 또한 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등에 대한 차단 효과를 가지는 질화물 절연막 대신에, 산소, 수소, 및 물 등에 대한 차단 효과를 가지는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 및 물 등에 대한 차단 효과를 가지는 산화물 절연막으로서는 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 및 산화 질화 하프늄막 등을 들 수 있다.
또한, 상술한 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막은 스퍼터링법, CVD(chemical vapor deposition)법, 진공 증착법, 또는 PLD(pulsed laser deposition)법에 의하여 형성할 수 있다. 또는, 상술한 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막은 PECVD법, 열 CVD법, 또는 ALD(atomic layer deposition)법에 의하여 형성할 수 있다. 열 CVD법의 예로서, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다. 또는, 상술한 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막은 도포법 또는 인쇄법에 의하여 형성할 수 있다.
열 CVD법은 막의 형성에 플라스마를 이용하지 않기 때문에, 플라스마 대미지로 인한 결함이 생기지 않는다는 장점을 가진다.
열 CVD법에 의한 퇴적은, 내부의 압력을 대기압 또는 감압으로 한 체임버 내에, 원료 가스 및 산화제를 동시에 공급하여, 기판 근방 또는 기판 위에서 서로 반응시키는 식으로 행하여도 좋다.
ALD법에 의한 퇴적은, 내부의 압력을 대기압 또는 감압으로 한 체임버 내에, 반응을 위한 원료 가스를 순차적으로 도입한 다음, 이 가스 도입의 순서를 반복하는 식으로 행하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 원료 가스들이 혼합되지 않도록, 제 1 원료 가스를 도입하고, 제 1 가스의 도입과 동시에 또는 그 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입한 다음, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우, 불활성 가스는 캐리어 가스로서 작용하고, 또한 불활성 가스를 제 2 원료 가스의 도입과 동시에 도입하여도 좋다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기시킨 다음, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층이 형성된 다음, 제 2 원료 가스를 도입하여 제 1 층과 반응시킨다. 그 결과 제 1 층 위에 제 2 층이 적층되어 박막이 형성된다. 이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의하여 조절이 가능하기 때문에, ALD법은 두께를 정확하게 조절할 수 있으므로 미세한 FET를 제작하기에 적합하다.
본 실시형태에서 상술한 도전막, 절연막, 산화물 반도체막, 및 금속 산화물막 등의 다양한 막은 MOCVD법 등의 열 CVD법 또는 ALD법에 의하여 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 형성하는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고, 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD를 채용한 퇴적 장치를 이용하여 산화 하프늄막을 형성하는 경우에, 2종류의 가스, 즉 용매와 하프늄 전구체 화합물을 함유하는 액체(하프늄 알콕사이드 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킴으로써 얻어지는 원료 가스, 및 산화제로서의 오존(O3)을 사용한다. 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 재료액의 다른 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 알루미늄막을 형성하는 경우, 2종류의 가스, 예를 들어 용매와 알루미늄 전구체 화합물을 함유하는 액체(예를 들어, 트라이메틸알루미늄(TMA))를 기화시킴으로써 얻어지는 원료 가스 및 산화제로서의 H2O를 사용한다. 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 재료액의 다른 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, 산화 실리콘막을 ALD법을 사용한 퇴적 장치에 의하여 형성하는 경우, 헥사클로로다이실레인을 막이 형성되는 면에 흡착시키고, 흡착물에 함유되는 염소를 제거하고, 산화성 가스(예를 들어, O2 또는 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 사용한 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우, WF6 가스와 B2H6 가스를 사용하여 초기 텅스텐막을 형성한 다음, WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 사용한 퇴적 장치를 이용하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우, In(CH3)3 가스와 O3 가스를 사용하여 In-O층을 형성하고, Ga(CH3)3 가스와 O3 가스를 사용하여 GaO층을 형성한 다음, Zn(CH3)2 가스와 O3 가스를 도입하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스 중 임의의 것을 혼합하여, In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한 Ar 등의 불활성 가스를 사용하여 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
<트랜지스터의 구조예 2>
도 15의 (A) 내지 (C)의 트랜지스터(100)와는 다른 구조예에 대하여 도 16의 (A) 내지 (C)를 참조하여 설명한다.
도 16의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 트랜지스터(150)의 상면도이다. 도 16의 (B)는 도 16의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 16의 (C)는 도 16의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(150)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(114 및 116)에 제공된 개구(141a)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 및 절연막(114 및 116)에 제공된 개구(141b)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b)을 포함한다. 트랜지스터(150) 위, 구체적으로는 도전막(112a 및 112b) 및 절연막(116) 위에는 절연막(118)이 제공된다. 절연막(114 및 116)은 산화물 반도체막(108)의 보호 절연막으로서 기능한다. 절연막(118)은 트랜지스터(150)의 보호 절연막으로서 기능한다.
상술한 트랜지스터(100)는 채널 에치 구조를 가지고 있지만, 도 16의 (A) 내지 (C)의 트랜지스터(150)는 채널 보호 구조를 가진다. 따라서, 본 발명의 일 형태에 따른 반도체 장치는 채널 에치 구조 또는 채널 보호 구조의 어느 쪽 구조나 가질 수 있다.
<트랜지스터의 구조예 3>
도 16의 (A) 내지 (C)의 트랜지스터(150)와는 다른 구조예에 대하여 도 17의 (A) 내지 (C)를 참조하여 설명한다.
도 17의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 트랜지스터(160)의 상면도이다. 도 17의 (B)는 도 17의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 17의 (C)는 도 17의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(160)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 및 산화물 반도체막(108)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b)을 포함한다. 트랜지스터(160) 위, 구체적으로는 도전막(112a 및 112b) 및 절연막(116) 위에는 절연막(118)이 제공된다. 절연막(114 및 116)은 산화물 반도체막(108)의 보호 절연막으로서 기능한다. 절연막(118)은 트랜지스터(160)의 보호 절연막으로서 기능한다.
트랜지스터(160)는 절연막(114 및 116)의 형상이 도 16의 (A) 내지 (C)의 트랜지스터(150)와는 다르다. 구체적으로, 트랜지스터(160)의 절연막(114 및 116)은 섬 형상을 가지고 산화물 반도체막(108)의 채널 영역 위에 제공된다. 다른 구성 요소는 트랜지스터(150)와 비슷하기 때문에, 트랜지스터(150)와 비슷한 효과를 얻을 수 있다.
<트랜지스터의 구조예 4>
도 15의 (A) 내지 (C)의 트랜지스터(100)와는 다른 구조예에 대하여 도 18의 (A) 내지 (C)를 참조하여 설명한다.
도 18의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 트랜지스터(170)의 상면도이다. 도 18의 (B)는 도 18의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 18의 (C)는 도 18의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(170)는 기판(102) 위의 제 1 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 산화물 반도체막(108)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b), 산화물 반도체막(108) 및 도전막(112a 및 112b) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 절연막(118), 및 절연막(118) 위의 도전막(120a 및 120b)을 포함한다.
또한, 절연막(106 및 107)은 트랜지스터(170)의 제 1 게이트 절연막으로서 기능한다. 절연막(114, 116, 및 118)은 트랜지스터(170)의 제 2 게이트 절연막으로서 기능한다. 도전막(120a)은 예를 들어, 표시 장치에 사용되는 화소 전극으로서 기능한다. 도전막(120a)은 절연막(114, 116, 및 118)에 제공된 개구(142c)를 통하여 도전막(112b)에 접속된다. 도전막(120b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
도 18의 (C)에 도시된 바와 같이, 도전막(120b)은 절연막(106, 107, 114, 116, 및 118)에 제공된 개구(142a 및 142b)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)에 접속된다. 따라서, 도전막(120b) 및 도전막(104)에는 같은 전위가 공급된다.
또한 본 실시형태에서는 개구(142a 및 142b)를 제공하여 도전막(120b)과 도전막(104)을 서로 접속하는 구조를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 개구들(142a 및 142b) 중 하나만을 제공하여 도전막(120b)과 도전막(104)을 서로 접속하는 구조, 또는 개구(142a 및 142b)를 제공하지 않고 도전막(120b)과 도전막(104)을 서로 접속하지 않는 구조를 채용하여도 좋다. 또한 도전막(120b)과 도전막(104)을 서로 접속하지 않는 경우, 도전막(120b) 및 도전막(104)에 상이한 전위를 인가할 수 있다.
도 18의 (B)에 도시된 바와 같이, 산화물 반도체막(108)은, 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)의 각각과 대향하도록 배치되며, 게이트 전극으로서 기능하는 2개의 도전막 사이에 제공되어 있다. 제 2 게이트 전극으로서 기능하는 도전막(120b)의 채널 길이 방향 및 채널 폭 방향의 길이는 산화물 반도체막(108)의 채널 길이 방향 및 채널 폭 방향의 길이보다 길다. 산화물 반도체막(108) 전체가 절연막(114, 116, 및 118)을 개재하여 도전막(120b)으로 덮인다. 또한, 제 2 게이트 전극으로서 기능하는 도전막(120b)은 절연막(106, 107, 114, 116, 및 118)에 제공되는 개구(142a 및 142b)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)에 접속되기 때문에, 산화물 반도체막(108)의 채널 폭 방향의 측면은, 절연막(114, 116, 및 118)을 개재하여, 제 2 게이트 전극으로서 기능하는 도전막(120b)과 마주 본다.
바꿔 말하면, 트랜지스터(170)의 채널 폭 방향에서, 제 1 게이트 전극으로서 기능하는 도전막(104)과 제 2 게이트 전극으로서 기능하는 도전막(120b)은, 게이트 절연막으로서 기능하는 절연막(106 및 107), 및 제 2 게이트 절연막으로서 기능하는 절연막(114, 116, 및 118)에 제공된 개구를 통하여 서로 접속되고; 도전막(104) 및 도전막(120b)은 게이트 절연막으로서 기능하는 절연막(106 및 107) 및 제 2 게이트 절연막으로서 기능하는 절연막(114, 116, 및 118)을 개재하여 산화물 반도체막(108)을 둘러싼다.
이러한 구조에 의하여, 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)의 전계에 의하여 트랜지스터(170)에 포함되는 산화물 반도체막(108)을 전기적으로 둘러쌀 수 있다. 트랜지스터(170)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를, s-channel(surrounded channel) 구조라고 할 수 있다.
트랜지스터(170)는 s-channel 구조를 가지기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여, 채널을 유발시키기 위한 전계가 산화물 반도체막(108)에 효과적으로 인가될 수 있으므로, 트랜지스터(170)의 전류 구동 능력이 향상될 수 있고, 높은 온 상태 전류 특성을 얻을 수 있다. 또한, 온 상태 전류를 높일 수 있기 때문에, 트랜지스터(170)의 크기를 축소할 수 있다. 또한, 트랜지스터(170)는 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)에 의하여 산화물 반도체막(108)이 둘러싸인 구조를 가지기 때문에, 트랜지스터(170)의 기계적 강도를 높일 수 있다.
<트랜지스터의 구조예 5>
도 15의 (A) 내지 (C)의 트랜지스터(100)와는 다른 구조예에 대하여 도 19의 (A) 내지 (C)를 참조하여 설명한다.
도 19의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 트랜지스터(180)의 상면도이다. 도 19의 (B)는 도 19의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 19의 (C)는 도 19의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(180)는 기판(102) 위에 형성된 절연막(131), 절연막(131) 위의 절연막(132), 절연막(132) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(107), 절연막(107) 위의 절연막(106), 절연막(106 및 107)을 개재하여 산화물 반도체막(108)과 중첩되는 도전막(104), 산화물 반도체막(108), 절연막(132), 및 도전막(104)을 덮는 절연막(133), 절연막(133) 위의 절연막(116), 절연막(133 및 116)에 제공된 개구(140a)를 통하여 산화물 반도체막(108)에 접속되는 도전막(112a), 및 절연막(133 및 116)에 제공된 개구(140b)를 통하여 산화물 반도체막(108)에 접속되는 도전막(112b)을 포함한다. 또한, 절연막(116), 도전막(104), 및 도전막(112a 및 112b)을 덮는 절연막(118)이 트랜지스터(180) 위에 제공되어도 좋다.
트랜지스터(180)에서, 도전막(104)은 게이트 전극(톱 게이트 전극이라고도 함)으로서 기능하고, 도전막(112a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전막(112b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다. 또한, 트랜지스터(180)에서, 절연막(131 및 132)은 산화물 반도체막(108)의 베이스막으로서 기능하고, 절연막(107 및 106)은 게이트 절연막으로서 기능한다. 도 19의 (A) 내지 (C)에 도시된 바와 같이, 트랜지스터(180)는 톱 게이트 구조를 가지는 싱글 게이트 트랜지스터이다. 상술한 바와 같이, 본 발명의 일 형태에 따른 반도체 장치에는 보텀 게이트 구조, 듀얼 게이트 구조, 및 톱 게이트 구조 등 다양한 구조를 가지는 트랜지스터를 채용할 수 있다.
<트랜지스터의 구조예 6>
도 15의 (A) 내지 (C)의 트랜지스터(100)와는 다른 구조예에 대하여 도 20의 (A) 내지 (D)를 참조하여 설명한다.
도 20의 (A) 내지 (D)의 각각은 도 15의 (B) 및 (C)의 트랜지스터(100)의 변형예의 단면도를 도시한 것이다.
도 20의 (A) 및 (B)에 도시된 트랜지스터(100A)는 산화물 반도체막(108)이 3층 구조를 가지는 점을 제외하고는 도 15의 (B) 및 (C)의 트랜지스터(100)와 같은 구조를 가진다. 구체적으로, 트랜지스터(100A)의 산화물 반도체막(108)은 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)을 포함한다.
도 20의 (C) 및 (D)에 도시된 트랜지스터(100B)는 산화물 반도체막(108)이 2층 구조를 가지는 점을 제외하고는 도 15의 (B) 및 (C)의 트랜지스터(100)와 같은 구조를 가진다. 구체적으로, 트랜지스터(100B)의 산화물 반도체막(108)은 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 포함한다.
여기서, 산화물 반도체막(108a, 108b, 및 108c), 및 산화물 반도체막(108b 및 108c)과 접촉되는 절연막을 포함하는 밴드 구조에 대하여 도 21의 (A) 및 (B)를 참조하여 설명한다.
도 21의 (A)는 절연막(107), 산화물 반도체막(108a, 108b, 및 108c), 및 절연막(114)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 도시한 것이다. 도 21의 (B)는 절연막(107), 산화물 반도체막(108b 및 108c), 및 절연막(114)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 도시한 것이다. 이해하기 쉽게 하기 위하여, 절연막(107), 산화물 반도체막(108a, 108b, 및 108c), 및 절연막(114) 각각의 전도대 하단의 에너지 준위(E c)를 밴드 구조에 나타내었다.
도 21의 (A)에서, 절연막들(107 및 114) 각각으로서는 산화 실리콘막을 사용하고, 산화물 반도체막(108a)으로서는 금속 원소의 원자비 In:Ga:Zn=1:3:2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108b)으로서는 금속 원소의 원자비 In:Ga:Zn=1:1:1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108c)으로서는 금속 원소의 원자비 In:Ga:Zn=1:3:2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 21의 (B)의 밴드 구조에서, 절연막들(107 및 114) 각각으로서는 산화 실리콘막을 사용하고, 산화물 반도체막(108b)으로서는 금속 원소의 원자비 In:Ga:Zn=1:1:1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108c)으로서는 금속 원소의 원자비 In:Ga:Zn=1:3:2의 금속 산화물 타깃을 사용하여 형성되는 금속 산화물막을 사용한다.
도 21의 (A) 및 (B)에 도시된 바와 같이, 전도대 하단의 에너지 준위는 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이, 그리고 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이에서 서서히 변화된다. 바꿔 말하면, 전도대 하단의 에너지 준위가 연속적으로 변화 또는 연속적으로 연결되어 있다. 이러한 밴드 구조를 얻기 위해서는 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면, 또는 산화물 반도체막(108b)과 산화물 반도체막(108c)의 계면에, 트랩 중심 또는 재결합 중심 등의 결함 상태를 형성하는 불순물이 존재하지 않는다.
산화물 반도체막(108a)과 산화물 반도체막(108b) 사이, 그리고 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이에 연속 접합을 형성하기 위해서는, 이 막들을, 로드록 체임버가 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 형성하여도 좋다.
도 21의 (A) 또는 (B)의 밴드 구조로 하면, 산화물 반도체막(108b)이 웰(well)로서 기능하게 되고, 이 적층 구조를 가지는 트랜지스터에서 채널 영역이 산화물 반도체막(108b)에 형성된다.
또한, 상술한 적층 구조에 의하여, 산화물 반도체막(108a 및 108c)을 형성하지 않는 경우에는 산화물 반도체막(108b)에 형성될 수 있는 트랩 상태가, 산화물 반도체막(108a) 및/또는 산화물 반도체막(108c)에 형성된다. 그러므로, 트랩 상태를 산화물 반도체막(108b)에서 떨어지게 할 수 있다.
또한, 트랩 상태는 채널 영역으로서 기능하는 산화물 반도체막(108b)의 전도대 하단의 에너지 준위(E c)보다 진공 준위에서 떨어지게 될 수 있고, 이로 인하여 트랩 상태에 전자가 축적되기 쉬워진다. 트랩 상태에 전자가 축적되면, 전자는 음의 고정 전하가 되어 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다. 따라서, 트랩 상태는 산화물 반도체막(108b)의 전도대 하단의 에너지 준위(E c)보다 진공 준위에 가까운 것이 바람직하다. 이러한 구조에 의하여 트랩 상태에서의 전자의 축적이 억제된다. 그 결과, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 높일 수 있다.
도 21의 (A) 및 (B)에 있어서 산화물 반도체막들(108a 및 108c) 각각의 전도대 하단의 에너지 준위는, 산화물 반도체막(108b)보다 더 진공 준위에 가깝다. 대표적으로는, 산화물 반도체막(108b)의 전도대 하단과, 산화물 반도체막들(108a 및 108c) 각각의 전도대 하단 간의 에너지 준위의 차는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막들(108a 및 108c) 각각의 전자 친화력과 산화물 반도체막(108b)의 전자 친화력 간의 차는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다.
이러한 구조에서, 산화물 반도체막(108b)은 전류의 주된 경로로서 기능하며 채널 영역으로서 기능한다. 또한, 산화물 반도체막들(108a 및 108c)의 각각은 채널 영역이 형성되는 산화물 반도체막(108b)에 포함되는 금속 원소 중 하나 이상을 포함하기 때문에, 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면 또는 산화물 반도체막(108b)과 산화물 반도체막(108c)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 계면에서 캐리어의 이동이 저해되지 않기 때문에, 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막들(108a 및 108c)의 각각이 채널 영역의 일부로서 기능하는 것을 방지하기 위해서는, 산화물 반도체막들(108a 및 108c)에 도전율이 충분히 낮은 재료를 사용한다. 또는 전자 친화력(진공 준위와 전도대 하단 간의 에너지 준위의 차)이 산화물 반도체막(108b)보다 작고, 전도대 하단의 에너지 준위에 산화물 반도체막(108b)과의 차분(밴드 오프셋)을 가지는 재료를 산화물 반도체막(108a 및 108c)에 사용한다. 또한 드레인 전압의 값으로 인하여 문턱 전압 간에 차가 발생되는 것을 억제하기 위해서는, 전도대 하단의 에너지 준위가 산화물 반도체막(108b)보다 0.2eV 이상, 바람직하게는 0.5eV 이상 더 진공 준위에 가까운 재료를 사용하여 산화물 반도체막(108a 및 108c)을 형성하는 것이 바람직하다.
산화물 반도체막(108a 및 108c)은 스피넬 결정 구조를 가지지 않는 것이 바람직하다. 이는, 산화물 반도체막(108a 및 108c)이 스피넬 결정 구조를 가지면, 스피넬 결정 구조와 다른 영역의 계면에서, 도전막(112a 및 112b)의 구성 원소가 산화물 반도체막(108b)으로 확산될 수 있기 때문이다. 또한, 산화물 반도체막들(108a 및 108c)의 각각이 후술하는 CAAC-OS이면, 도전막(112a 및 112b)의 구성 원소, 예를 들어, 구리 원소에 대한 높은 차단성이 얻어지므로 바람직하다.
산화물 반도체막들(108a 및 108c) 각각의 두께는, 도전막(112a 및 112b)의 구성 원소가 산화물 반도체막(108b)으로 확산되는 것을 억제할 수 있는 두께 이상, 절연막(114)으로부터 산화물 반도체막(108b)에 대한 산소의 공급이 억제되는 두께 미만으로 한다. 예를 들어, 산화물 반도체막들(108a 및 108c) 각각의 두께가 10nm 이상이면, 도전막(112a 및 112b)의 구성 원소가 산화물 반도체막(108b)으로 확산되는 것을 억제할 수 있다. 산화물 반도체막들(108a 및 108c) 각각의 두께가 100nm 이하이면, 절연막(114 및 116)으로부터 산화물 반도체막(108b)으로 산소를 효과적으로 공급할 수 있다.
산화물 반도체막들(108a 및 108c)의 각각이 원소 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)의 원자비가 In보다 높은 In-M-Zn 산화물이면, 산화물 반도체막들(108a 및 108c) 각각의 에너지 갭을 크게 할 수 있고, 그 전자 친화력을 작게 할 수 있다. 그러므로, 산화물 반도체막(108b)과 산화물 반도체막들(108a 및 108c) 각각 간의 전자 친화력의 차를 원소 M의 비율에 의하여 제어하여도 좋다. 또한, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 및 Hf의 각각은 산소에 세게 결합되는 금속 원소이기 때문에, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf의 원자비가 In보다 높은 산화물 반도체막에는 산소 결손이 발생되기 어렵다.
산화물 반도체막(108a 및 108c)에 In-M-Zn 산화물을 사용하는 경우, Zn 및 O를 고려하지 않은 In 및 M의 비율은 다음과 같은 것이 바람직하다: In의 원자 비율을 50atomic% 미만으로 하고 M의 원자 비율을 50atomic%보다 크게 하거나; 더 바람직하게는 In의 원자 비율을 25atomic% 미만으로 하고 M의 원자 비율을 75atomic%보다 크게 한다. 또는, 산화물 반도체막들(108a 및 108c)의 각각으로서 산화 갈륨막을 사용하여도 좋다.
또한, 산화물 반도체막들(108a, 108b, 및 108c)의 각각이 In-M-Zn 산화물인 경우, 산화물 반도체막들(108a 및 108c) 각각에서의 M 원자의 비율은 산화물 반도체막(108b)보다 높다. 대표적으로, 산화물 반도체막들(108a 및 108c) 각각에서의 M 원자의 비율은 산화물 반도체막(108b)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높다.
또한, 산화물 반도체막들(108a, 108b, 및 108c)의 각각이 In-M-Zn 산화물인 경우, 산화물 반도체막(108b)이 원자비 In:M:Zn=x 1:y 1:z 1이고 산화물 반도체막들(108a 및 108c) 각각이 원자비 In:M:Zn=x 2:y 2:z 2일 때, y 2/x 2는 y 1/x 1보다 크고, 바람직하게는 y 2/x 2는 y 1/x 1의 1.5배 이상, 더 바람직하게는 y 2/x 2는 y 1/x 1의 2배 이상, 더욱 바람직하게는 y 2/x 2는 y 1/x 1의 3배 이상 또는 4배 이상 크다. 이때, 산화물 반도체막(108b)에서 y 1이 x 1 이상이면, 산화물 반도체막(108b)을 포함하는 트랜지스터의 안정적인 전기 특성을 달성할 수 있으므로 바람직하다. 하지만, y 1이 x 1의 3배 이상이면, 산화물 반도체막(108b)을 포함하는 트랜지스터의 전계 효과 이동도가 저하된다. 따라서, y 1은 x 1의 3배 미만인 것이 바람직하다.
산화물 반도체막(108b)이 In-M-Zn 산화물이고, 산화물 반도체막(108b)을 퇴적하는 데 금속 원소의 원자비 In:M:Zn=x 1:y 1:z 1의 타깃을 사용하는 경우, x 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이고, z 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 또한 z 1/y 1이 1 이상 6 이하일 때, 산화물 반도체막(108b)으로서 후술하는 CAAC-OS가 형성되기 쉽다. 타깃의 금속 원소의 원자비의 대표적인 예는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, 및 In:M:Zn=3:1:2이다.
산화물 반도체막들(108a 및 108c) 각각이 In-M-Zn 산화물이고, 산화물 반도체막들(108a 및 108c)을 퇴적하는 데 금속 원소의 원자비 In:M:Zn=x 2:y 2:z 2의 타깃을 사용하는 경우, x 2/y 2는 바람직하게는 x 1/y 1 미만이고 z 2/y 2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 인듐에 대한 M의 원자비가 높으면, 산화물 반도체막(108a 및 108c)의 에너지 갭을 크게 할 수 있고 그 전자 친화력을 작게 할 수 있으므로, y 2/x 2는 3 이상 또는 4 이상인 것이 바람직하다. 타깃의 금속 원소의 원자비의 대표적인 예에는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:5, In:M:Zn=1:3:6, In:M:Zn=1:4:2, In:M:Zn=1:4:4, In:M:Zn=1:4:5, 및 In:M:Zn=1:5:5가 포함된다.
또한, 산화물 반도체막들(108a 및 108c) 각각이 In-M 산화물인 경우, 2가의 금속 원소(예를 들어, 아연)가 M으로서 포함되어 있지 않으면, 스피넬 결정 구조를 포함하지 않는 산화물 반도체막(108a 및 108c)을 형성할 수 있다. 산화물 반도체막(108a 및 108c)으로서 예를 들어, In-Ga 산화물막을 사용할 수 있다. 예를 들어, In-Ga 산화물막은 In-Ga 금속 산화물 타깃(In:Ga=7:93)을 사용하여 스퍼터링법으로 형성할 수 있다. DC 방전을 사용한 스퍼터링법으로 산화물 반도체막(108a 및 108c)을 퇴적하기 위해서는, In:M의 원자비를 x:y로 가정할 때 y/(x+y)가 0.96 이하, 더 바람직하게는 0.95 이하, 예를 들어 0.93인 것이 바람직하다.
산화물 반도체막들(108a, 108b, 및 108c) 각각에서, 상술한 원자비에서의 원자의 비율은 오차로서 ±40%의 범위 내에서 변동된다.
본 실시형태의 트랜지스터들의 구조는 서로 자유로이 조합될 수 있다.
<반도체 장치의 제작 방법 1>
다음으로, 트랜지스터(100)의 제작 방법에 대하여 도 22의 (A) 내지 (D) 및 도 23의 (A) 내지 (D)를 참조하여 설명한다. 도 22의 (A) 내지 (D) 및 도 23의 (A) 내지 (D)는 반도체 장치의 제작 방법을 도시한 단면도이다.
(게이트 전극을 형성하는 단계)
먼저, 기판(102) 위에 도전막을 형성하고 리소그래피 공정 및 에칭 공정을 통하여 가공함으로써, 게이트 전극으로서 기능하는 도전막(104)을 형성한다(도 22의 (A) 참조).
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 게이트 전극으로서 기능하는 도전막(104)으로서, 두께 100nm의 텅스텐막을 스퍼터링법에 의하여 형성한다.
(게이트 절연막을 형성하는 단계)
그리고, 도전막(104) 위에 게이트 절연막으로서 기능하는 절연막(106 및 107)을 형성한다(도 22의 (B) 참조).
본 실시형태에서는, 절연막(106)으로서 두께 400nm의 질화 실리콘막, 그리고 절연막(107)으로서 두께 50nm의 산화 질화 실리콘막을 PECVD법에 의하여 형성한다.
또한 절연막(106)은 질화 실리콘막들의 적층 구조를 가질 수 있다. 구체적으로, 절연막(106)은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 구조를 가질 수 있다. 3층 구조의 예는 다음과 같다.
예를 들어, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 제 1 질화 실리콘막을 두께 50nm로 형성할 수 있다.
유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 제 2 질화 실리콘막을 두께 300nm로 형성할 수 있다.
유량 200sccm의 실레인 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 제 3 질화 실리콘막을 두께 50nm로 형성할 수 있다.
또한 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 각각은 기판 온도 350에서 형성할 수 있다.
절연막(106)이 질화 실리콘막들의 3층 구조를 가질 때, 예를 들어 도전막(104)으로서 Cu를 포함하는 도전막을 사용하면, 다음 효과를 얻을 수 있다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지며, 게이트 절연막으로서 기능하는 절연막의 내전압을 향상시킬 수 있다. 제 3 질화 실리콘막은 소량의 수소를 방출하며, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
나중에 형성되는 산화물 반도체막(108)과의 계면의 특성을 향상시키기 위하여, 절연막(107)은 산소를 함유하는 절연막인 것이 바람직하다.
(산화물 반도체막을 형성하는 단계)
다음에, 절연막(107) 위에 산화물 반도체막(108)을 형성한다(도 22의 (C) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(원자비 In:Ga:Zn=1:1:1.2)을 사용한 스퍼터링법에 의하여 산화물 반도체막을 형성하고, 리소그래피 공정을 통하여 산화물 반도체막 위에 마스크를 형성하고, 산화물 반도체막을 원하는 영역으로 가공함으로써, 섬 형상을 가지는 산화물 반도체막(108)을 형성한다.
산화물 반도체막(108)을 형성한 후, 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하의 온도에서 가열 처리를 행하여도 좋다. 여기서 행해지는 가열 처리는 산화물 반도체막의 순도를 높이기 위한 처리의 일종으로서 기능하며 산화물 반도체막(108)에 포함되는 수소 및 물 등을 저감할 수 있다. 또한 산화물 반도체막(108)을 섬 형상으로 가공하기 전에 수소 및 물 등의 저감을 위하여 가열 처리를 행하여도 좋다.
산화물 반도체막(108)에 행하는 가열 처리에, 가스 소성로, 전기로, 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 짧은 가열 시간이라면 기판의 변형점 이상의 온도에서 가열 처리를 행할 수 있다. 그러므로, 가열 처리 시간을 단축할 수 있다.
질소 가스, 산소 가스, 클린 드라이 에어(CDA라고도 하며, 물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기), 또는 희가스(예를 들어, 아르곤 또는 헬륨)의 분위기에서 산화물 반도체막(108)에 가열 처리를 행하여도 좋다. 질소 가스, 산소 가스, CDA, 또는 희가스의 분위기는 수소 및 물 등을 함유하지 않는 것이 바람직하다.
예를 들어, 질소 가스, 산소 가스, 또는 CDA의 순도를 높이는 것이 바람직하다. 구체적으로, 질소 가스, 산소 가스, 또는 CDA의 순도는 6N(99.9999%) 또는 7N(99.99999%)인 것이 바람직하다. 질소 가스, 산소 가스, 또는 CDA로서, 이슬점 -60 이하, 바람직하게는 -100 이하까지 고순도화된 가스를 사용하면, 산화물 반도체막(108)에 수분 등이 들어가는 것을 최소화할 수 있다.
또한, 질소 분위기 또는 희가스 분위기에서의 가열 처리 후에, 산소 분위기 또는 CDA 분위기에서 산화물 반도체막(108)에 또 가열 처리를 행하여도 좋다. 그 결과, 산화물 반도체막(108)으로부터 수소 및 물 등을 방출시킬 수 있음과 동시에 산화물 반도체막(108)에 산소를 공급할 수 있다. 따라서, 산화물 반도체막(108)의 산소 결손의 양을 저감할 수 있다.
여기서, 가스 소성로에서 산화물 반도체막(108)에 행하는 가열 처리의 열 프로파일에 대하여 도 26의 (A) 및 (B) 그리고 도 27의 (A) 및 (B)를 참조하여 설명한다. 도 26의 (A) 및 (B) 그리고 도 27의 (A) 및 (B)의 각각은 가스 소성로에서의 가열 처리의 열 프로파일을 나타낸 것이다.
또한, 도 26의 (A) 및 (B) 그리고 도 27의 (A) 및 (B)의 각각은 소정의 온도(여기서는 450, 이후 제 1 온도라고 함)까지 승온시키고, 소정의 온도(여기서는 실온 이상 150 이하, 이후 제 2 온도라고 함)까지 강온(降溫)시킨 온도를 나타낸 열 프로파일이다.
산화물 반도체막(108)에 가열 처리를 행할 때, 도 26의 (A)에 나타낸 바와 같이 가열 처리를, 2종류의 가스를 사용한 2개의 단계로 나눌 수 있다. 예를 들어, 제 1 단계에서 질소 가스를 가스 소성로에 도입한다. 그리고, 1시간에 온도를 제 1 온도까지 승온시키고, 제 1 온도에서 1시간 동안 가열 처리를 행한다. 그 후 1시간에 온도를 제 2 온도까지 강온시킨다. 제 2 단계에서, 질소 가스를 질소와 산소의 혼합 가스로 치환한다. 그리고, 온도를 제 1 온도까지 승온시키는 데 걸리는 시간은 1시간으로 하고, 제 1 온도에서 1시간 동안 가열 처리를 행한다. 그 후 1시간에 온도를 제 2 온도까지 강온시킨다.
또는, 산화물 반도체막(108)에 가열 처리를 행할 때, 도 26의 (B)에 나타낸 바와 같이 2종류의 가스를 사용한 하나의 단계에서 처리를 행할 수 있다. 예를 들어, 먼저 질소 가스를 가스 소성로에 도입한다. 그리고, 1시간에 온도를 제 1 온도까지 승온시키고, 제 1 온도에서 1시간 동안 가열 처리를 행한다. 그 후 가스를 질소 가스에서 CDA로 바꾼다. 가스를 바꾼 후, 가열 처리를 1시간 동안 행하고, 그 후 1시간에 온도를 제 2 온도까지 강온시킨다.
도 26의 (B)에 나타낸 가스 소성로에서의 가열 처리의 열 프로파일은 도 26의 (A)에 나타낸 가스 소성로에서의 가열 처리의 열 프로파일보다 필요한 처리 시간이 짧기 때문에 더 높은 생산성으로 반도체 장치를 제공할 수 있다.
또는, 산화물 반도체막(108)에 가열 처리를 행할 때, 가열 처리는 도 27의 (A)에 나타낸 바와 같이 2종류의 가스를 사용한 2개의 단계로 행할 수 있다. 예를 들어, 먼저 제 1 단계에서 질소 가스를 가스 소성로에 도입한다. 그리고, 1시간에 온도를 제 1 온도까지 승온시키고, 제 1 온도에서 1시간 동안 가열 처리를 행한다. 그 후 가스를 질소 가스에서 CDA로 바꾼다. 가스를 바꾼 후, 가열 처리를 1시간 동안 행하고, 그 후 1시간에 온도를 제 2 온도까지 강온시킨다. 제 2 단계에서, CDA를 질소 가스로 치환한다. 그리고, 1시간에 온도를 제 1 온도까지 승온시키고, 제 1 온도에서 1시간 동안 가열 처리를 행한다. 그 후 가스를 질소 가스에서 CDA로 바꾼다. 가스를 바꾼 후, 가열 처리를 1시간 동안 행하고, 그 후 1시간에 온도를 제 2 온도까지 강온시킨다.
또는, 산화물 반도체막(108)에 가열 처리를 행할 때, 가열 처리는 도 27의 (B)에 나타낸 바와 같이 2종류의 가스를 사용한 2개의 단계로 행할 수 있다. 예를 들어, 먼저 제 1 단계에서 질소 가스를 가스 소성로에 도입한다. 그리고, 1시간에 온도를 제 1 온도까지 승온시키고, 제 1 온도에서 2시간 동안 가열 처리를 행한다. 그 후 1시간에 온도를 제 2 온도까지 강온시킨다. 제 2 단계에서 1시간에 온도를 제 1 온도까지 승온시키고, 제 1 온도에서 2시간 동안 가열 처리를 행한다. 그 후 가스를 질소 가스에서 CDA로 바꾼다. 가스를 바꾼 후, 가열 처리를 2시간 동안 행하고, 그 후 1시간에 온도를 제 2 온도까지 강온시킨다.
가스 소성로에서 산화물 반도체막(108)에 행하는 가열 처리의 열 프로파일에 대해서는, 도 26의 (A) 및 (B) 그리고 도 27의 (A) 및 (B)에 나타낸 바와 같이 산화물 반도체막(108)을 먼저 질소 가스에서 가열하는 것이 바람직하다.
산화물 반도체막(108)을 먼저 질소 가스에서 가열하면, 산화물 반도체막(108)의 주성분 중 하나인 산소와 산화물 반도체막(108)의 수소가 서로 반응하여 OH기를 형성한다. 그리고, OH기는 산화물 반도체막(108)의 표면으로부터 H2O로서 방출된다. 바꿔 말하면, 최초의 질소 가스에 의하여 산화물 반도체막(108)의 수소를 포획할 수 있다.
그러나, 질소 가스만으로 산화물 반도체막(108)을 가열하면, 산화물 반도체막(108)으로부터 산소가 H2O로서 방출되어, 산화물 반도체막(108)에 산소 결손이 형성될 수 있다. 그러므로, 도 26의 (A) 및 (B) 그리고 도 27의 (A) 및 (B)에 나타낸 바와 같이 질소 가스를, 질소와 산소의 혼합 가스 또는 CDA로 치환하면, 그 가스에 함유된 산소에 의하여 산화물 반도체막(108)의 산소 결손을 채울 수 있다.
또한, 도 26의 (A) 및 (B) 그리고 도 27의 (A) 및 (B)에서는 가열 처리를, 온도가 소정의 온도에서 안정되고 난 후에 1시간 또는 2시간 연속하여 행하고 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 26의 (B)에서 제 1 단계에서 질소 가스에서의 가열 처리의 처리 시간을 1시간 이상 10시간 이하로 하여도 좋다. 도 26의 (B)의 제 1 단계의 처리 시간을 늘릴수록 산화물 반도체막(108)으로부터 더 많은 수소를 방출시킬 수 있으므로 바람직하다.
또한, 필요에 따라 질소와 산소의 혼합 가스 또는 CDA를 사용한 소성 시간을 더 길게(예를 들어, 1시간 이상 10시간 이하) 하여도 좋다. 산소를 함유하는 분위기에서의 가열 시간을 늘림으로써 산화물 반도체막(108)에 형성된 산소 결손을 바람직하게 채울 수 있다.
산화물 반도체막을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스로서 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 높이는 것이 바람직하다. 또한, 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스에 사용하는 산소 가스 또는 아르곤 가스로서, 이슬점이 -60℃ 이하, 바람직하게는 -100℃ 이하가 되도록 고순도화된 가스를 사용함으로써, 수분 등이 산화물 반도체막(108)에 들어가는 것을 최소화할 수 있다.
산화물 반도체막(108)을 스퍼터링법에 의하여 형성하는 경우, 산화물 반도체막(108)에서 불순물로서 기능하는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프(cryopump) 등의 흡착 진공 배기 펌프로 스퍼터링 장치의 체임버를 고진공 상태가 될 때까지(5×10-7Pa 내지 1×10-4Pa 정도까지) 배기시키는 것이 바람직하다. 또는, 터보 분자 펌프 및 콜드 트랩을 조합하여, 배기계에서 체임버 내로 가스, 특히 탄소 또는 수소를 함유하는 가스가 역류하는 것을 방지하는 것이 바람직하다.
(소스 전극 및 드레인 전극을 형성하는 단계)
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 도전막을 형성하고 원하는 형상으로 가공함으로써, 도전막(112a 및 112b)을 형성한다(도 22의 (D) 참조).
본 실시형태에서는 도전막(112a 및 112b)으로서, 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 이 순서대로 형성하였다. 또한, 도전막(112a 및 112b)의 형성 방법으로서는 스퍼터링법을 사용하여도 좋다.
도전막(112a 및 112b)을 형성한 후, 산화물 반도체막(108)의 표면을 세정하는 단계를 행하여도 좋다. 산화물 반도체막(108)의 표면을 세정하는 방법으로서는 예를 들어, 인산 수용액 등을 사용하여도 좋다. 또한, 도전막(112a 및 112b)의 형성 단계 또는 산화물 반도체막(108)의 표면의 세정 단계에서, 산화물 반도체막(108)의 표면의 일부에 오목부가 형성될 수 있다.
상술한 공정을 거쳐, 트랜지스터(100)를 형성한다.
(산화물 절연막을 형성하는 단계)
다음에, 트랜지스터(100) 위에, 구체적으로는 산화물 반도체막(108) 및 도전막(112a 및 112b) 위에 트랜지스터(100)의 보호 절연막으로서 기능하는 절연막(114 및 116)을 형성한다(도 23의 (A) 참조).
또한 절연막(114)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절하면서, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분에서 유래하는 불순물의 농도를 저감할 수 있고, 절연막(114 및 116)의 산소를 산화물 반도체막(108)으로 이동시킬 수 있고, 이에 따라 산화물 반도체막(108)에서의 산소 결손의 양을 저감할 수 있다.
예를 들어, 절연막(114)으로서, PECVD법에 의하여 산화 질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서 실리콘을 함유하는 퇴적 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예에는 일산화 이질소 및 이산화 질소가 포함된다. 절연막(114)으로서, 산화성 가스의 유량이 퇴적 가스의 유량의 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하이고, 처리 체임버의 압력이 100Pa 미만, 바람직하게는 50Pa 이하인 조건하에서, PECVD법에 의하여, 질소를 함유하고 결함수가 적은 절연막을 형성할 수 있다.
본 실시형태에서는 절연막(114)으로서, 기판(102)을 온도 220로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화 이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력이 20Pa이고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6×10-2W/cm2)의 고주파 전력을 공급하는 조건하에서 PECVD법에 의하여 산화 질화 실리콘막을 형성한다.
절연막(116)으로서는, 진공 배기된 PECVD 장치의 처리 체임버 내에 놓인 기판을 180 이상 280 이하, 바람직하게는 200 이상 240 이하의 온도로 유지하고, 처리 체임버에 원료 가스를 도입하여 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건하에서 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
절연막(116)의 퇴적 조건으로서, 상술한 전력 밀도의 고주파 전력을 상술한 압력의 반응 체임버에 공급하여 플라스마에서의 원료 가스의 분해 효율을 높이고, 산소 라디칼을 증가시키고, 원료 가스의 산화를 촉진시킴으로써, 절연막(116)의 산소 함유량이 화학량론적 조성보다 높아진다. 한편, 상술한 온도 범위의 기판 온도에서 형성된 막에서는 실리콘과 산소의 결합이 약하기 때문에, 이 막의 산소의 일부가 나중의 단계에서 가열 처리에 의하여 방출된다. 따라서, 화학량론적 조성의 산소보다 높은 비율로 산소를 함유하고 산소의 일부가 가열에 의하여 방출되는 산화물 절연막을 형성할 수 있다.
또한 절연막(116)을 형성하는 단계에서 절연막(114)은, 산화물 반도체막(108)의 보호막으로서 기능한다. 그러므로 산화물 반도체막(108)에 대한 대미지를 저감하면서 전력 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한 절연막(116)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 함유하는 퇴적 가스의 유량을 높이면, 절연막(116)의 결함 수를 저감할 수 있다. 대표적으로, 결함 수가 적은, 즉 ESR 측정에 의하여 실리콘의 댕글링 본드에 기인하는 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 산화물 절연층을 형성할 수 있다. 그 결과, 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연막(114 및 116)을 형성한 후에 가열 처리를 행하여도 좋다. 가열 처리에 의하여 절연막(114 및 116)에 포함되는 질소 산화물을 저감할 수 있다. 가열 처리에 의하여, 절연막(114 및 116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시킬 수 있어, 산화물 반도체막(108)에 포함되는 산소 결손의 양을 저감할 수 있다.
절연막(114 및 116)에 행하는 가열 처리의 온도는 대표적으로, 150℃ 이상 400℃ 이하, 바람직하게는 300 이상 400 이하, 더 바람직하게는 320 이상 370 이하이다. 가열 처리는 질소, 산소, CDA, 또는 희가스(아르곤 및 헬륨 등)의 분위기하에서 행하여도 좋다. 또한 질소, 산소, 클린 드라이 에어, 또는 희가스에 수소 및 물 등이 함유되지 않는 것이 바람직한 가열 처리에는, 가스 소성로, 전기로, 또는 RTA 장치 등을 사용할 수 있다.
본 실시형태에서는 가열 처리를 질소 및 산소의 분위기에서 350에서 1시간 동안 행한다.
(산화물 절연막에 산소를 첨가하는 단계)
다음에, 절연막(116) 위에 산소의 방출을 억제하는 보호막(130)을 형성한다(도 23의 (B) 참조).
보호막(130)은 인듐을 포함하는 도전막 또는 인듐을 포함하는 반도체막을 사용하여 형성할 수 있다. 본 실시형태에서는 보호막(130)으로서 스퍼터링 장치를 사용하여 두께 5nm의 ITSO막을 형성한다. 또한, 보호막(130)의 두께를 1nm 이상 20nm 이하 또는 2nm 이상 10nm 이하로 하면, 산소를 바람직하게 투과시키고 산소의 방출을 억제할 수 있으므로 바람직하다.
다음에, 보호막(130)을 통하여 절연막(114 및 116)에 산소(140)를 첨가한다(도 23의 (C) 참조).
보호막(130)을 통하여 절연막(114 및 116)에 산소(140)를 첨가하는 방법의 예에는 이온 도핑법, 이온 주입법(예를 들어, 이온 주입(Ion Implantation), 플라스마계 이온 주입(Plasma Based Ion Implantation), 플라스마 잠입 이온 주입(Plasma Immersion Ion Implantation), 및 플라스마원 이온 주입(Plasma Source Ion Implantation)), 및 플라스마 처리법이 포함된다. 플라스마 처리법의 경우, 마이크로파를 이용하여 할로젠 원소 및 산소를 여기시켜, 고밀도 플라스마를 발생시켜도 좋다.
산소(140)를 첨가할 때, 기판 측에 바이어스 전압을 인가함으로써 절연막(114 및 116)에 산소(140)를 효과적으로 첨가할 수 있다. 바이어스 전압의 조건으로서는, 애싱 장치를 사용하여 예를 들어, 애싱 장치의 기판 측에 인가하는 바이어스 전압의 전력 밀도를 0.5W/cm2 이상 5W/cm2 이하로 할 수 있다. 산소(140) 첨가 중의 기판 온도는, 실온 이상 300 이하, 바람직하게는 100 이상 250 이하로 함으로써, 절연막(114 및 116)에 산소(140)를 효율적으로 첨가할 수 있다.
본 실시형태에서는 애싱 장치를 사용한다. 애싱 장치에 산소 가스를 도입하고 기판 측에 바이어스를 인가하여, 절연막(114 및 116)에 산소(140)를 첨가한다.
절연막(116) 위에 보호막(130)을 제공한 후에 산소(140)를 첨가함으로써, 보호막(130)은 절연막(116)으로부터의 산소의 방출을 억제하는 보호막으로서 기능하게 된다. 따라서, 절연막(114 및 116)에 더 많은 산소를 첨가할 수 있다.
그 후, 보호막(130)을 제거하고, 절연막(116) 위에 절연막(118)을 형성한다(도 23의 (D) 참조).
화학 용액 또는 에칭 가스를 사용하여 보호막(130)을 제거하여도 좋다. 본 실시형태에서는 옥살산을 농도 5%로 함유하는 옥살산 수용액을 사용한 후, 플루오린화 수소산을 농도 0.5%로 함유하는 플루오린화 수소산 수용액을 사용하여 보호막(130)을 제거한다.
PECVD법에 의하여 절연막(118)을 형성하는 경우, 기판 온도를 바람직하게는 300 이상 400 이하, 더 바람직하게는 320 이상 370 이하로 함으로써 치밀한 막을 형성할 수 있다.
예를 들어, PECVD법에 의하여 절연막(118)으로서 질화 실리콘막을 형성하는 경우, 실리콘을 함유하는 퇴적 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소량에 비하여 적은 양의 암모니아를 사용함으로써 암모니아가 플라스마에서 해리되고 활성종이 생성된다. 활성종은 실리콘을 함유하는 퇴적 가스에 포함되는 실리콘과 수소의 결합 및 질소 분자들의 3중 결합을 쪼갠다. 그 결과, 실리콘과 질소의 결합이 촉진되고 실리콘과 수소의 결합이 적은, 결함이 적은 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 함유하는 퇴적 가스의 분해 및 질소의 분해가 촉진되지 않아, 실리콘과 수소의 결합이 남아 있고 결함이 증가된 거친 질화 실리콘막이 형성된다. 그러므로, 원료 가스에서, 암모니아에 대한 질소의 유량비는 바람직하게는 5 이상 50 이하, 더 바람직하게는 10 이상 50 이하로 한다.
본 실시형태에서는, PECVD 장치를 이용하여, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 절연막(118)으로서 두께 50nm의 질화 실리콘막을 형성한다. 실레인의 유량은 50sccm이고, 질소의 유량은 5000sccm이고, 암모니아의 유량은 100sccm이다. 처리 체임버의 압력은 100Pa이고, 기판 온도는 350℃이고, 27.12MHz의 고주파 전원을 이용하여 평행 평판 전극에 1000W의 고주파 전력을 공급한다. 또한 PECVD 장치는 전극 면적이 6000cm2인 평행 평판 PECVD 장치이고, 공급된 전력을 단위 면적당 전력(전력 밀도)으로 변환하면 1.7×10-1W/cm2이다.
절연막(118)을 열 증착에 의하여 형성하는 경우, 절연막(118)의 형성 전에 예비 가열을 행하지 않는 것이 바람직하다. 예를 들어, 절연막(118)의 형성 전에 예비 가열을 행한 경우, 절연막(114 및 116)의 과잉 산소가 외부로 방출되는 경우가 있다. 그러므로, 절연막(118)을 형성할 때는, 예비 가열을 하지 않고, 구체적으로는 가열된 체임버에 기판을 반입한 후 바람직하게는 3분 이내, 더 바람직하게는 1분 이내에 절연막(116) 위에 절연막(118)을 형성함으로써, 절연막(114 및 116)의 과잉 산소가 외부로 방출되는 것을 방지할 수 있다.
또한 절연막(118)을 형성하기 전 또는 형성한 후에 가열 처리를 행하여도 좋고, 이로써 절연막(114 및 116)에 포함되는 과잉 산소를 산화물 반도체막(108)으로 확산시켜, 산화물 반도체막(108)의 산소 결손을 채울 수 있다. 또는 절연막(118)을 가열에 의하여 퇴적하여도 좋고, 이로써 절연막(114 및 116)에 포함되는 과잉 산소를 산화물 반도체막(108)으로 확산시켜, 산화물 반도체막(108)의 산소 결손을 채울 수 있다. 절연막(118)을 형성하기 전 또는 형성한 후에 행할 수 있는 가열 처리의 온도는 대표적으로, 150℃ 이상 400℃ 이하, 바람직하게는 300 이상 400 이하, 더 바람직하게는 320 이상 370 이하이다.
상술한 공정을 거쳐, 트랜지스터(100)를 제작할 수 있다.
<반도체 장치의 제작 방법 2>
다음으로, 트랜지스터(150)의 제작 방법에 대하여 도 24의 (A) 내지 (D)를 참조하여 설명한다. 도 24의 (A) 내지 (D)는 반도체 장치의 제작 방법을 도시한 단면도이다.
먼저, 도 22의 (C)의 단계까지의 단계를 행한 다음, 절연막(107) 및 산화물 반도체막(108) 위에 절연막(114 및 116) 및 보호막(130)을 형성한다(도 24의 (A) 참조).
다음에, 보호막(130)을 통하여 절연막(114 및 116) 및 산화물 반도체막(108)에 산소(140)를 첨가한다(도 24의 (B) 참조).
다음에, 보호막(130)을 제거한다. 그 후, 리소그래피 공정을 통하여 절연막(116) 위에 마스크를 형성하고, 절연막(114 및 116)의 원하는 영역에 개구(141a 및 141b)를 형성한다. 또한, 개구(141a 및 141b)는 산화물 반도체막(108)에 도달한다(도 24의 (C) 참조).
다음에, 개구(141a 및 141b)를 덮도록, 산화물 반도체막(108) 및 절연막(116) 위에 도전막을 퇴적하고, 리소그래피 공정을 통하여 도전막 위에 마스크를 형성하고, 도전막을 원하는 영역으로 가공함으로써, 도전막(112a 및 112b)을 형성한다. 그 후, 절연막(116) 및 도전막(112a 및 112b) 위에 절연막(118)을 형성한다(도 24의 (D) 참조).
상술한 공정을 거쳐, 트랜지스터(150)를 제조할 수 있다.
또한, 트랜지스터(160)는, 개구(141a 및 141b)의 형성에서 산화물 반도체막(108)의 채널 영역 위에 절연막(114 및 116)을 남기는 식으로 제작할 수 있다.
<반도체 장치의 제작 방법 3>
다음으로, 트랜지스터(170)의 제작 방법에 대하여 도 25의 (A) 내지 (D)를 참조하여 설명한다. 도 25의 (A) 내지 (D)는 반도체 장치의 제작 방법을 도시한 단면도이다.
먼저, 도 23의 (D)의 단계까지의 단계를 행한다(도 25의 (A) 참조).
다음에, 리소그래피 공정을 통하여 절연막(118) 위에 마스크를 형성하고, 절연막(114, 116, 및 118)의 원하는 영역에 개구(142c)를 형성한다. 또한, 리소그래피 공정을 통하여 절연막(118) 위에 마스크를 형성하고, 절연막(106, 107, 114, 116, 및 118)의 원하는 영역에 개구(142a 및 142b)를 형성한다. 또한 개구(142c)는 도전막(112b)에 도달한다. 개구(142a 및 142b)는 도전막(104)에 도달한다(도 25의 (B) 참조).
또한 개구(142a 및 142b) 및 개구(142c)는 동시에 형성하여도 좋고 또는 상이한 단계에 의하여 형성하여도 좋다. 개구(142a 및 142b) 및 개구(142c)를 동시에 형성하는 경우, 예를 들어 그레이톤 마스크 또는 하프톤 마스크를 사용할 수 있다.
다음에, 개구(142a, 142b 및 142c)를 덮도록 절연막(118) 위에 도전막(120)을 형성한다(도 25의 (C) 참조).
도전막(120)에는 예를 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함하는 재료를 사용할 수 있다. 도전막(120)에는 특히, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 함유하는 인듐 주석 산화물 등의 투광성 도전 재료를 사용할 수 있다. 또한, 산소의 방출을 억제할 수 있는 보호막(130)과 같은 종류의 재료를 사용하여 도전막(120)을 형성하면, 제작 비용을 저감할 수 있으므로 바람직하다.
도전막(120)은 예를 들어 스퍼터링법에 의하여 형성할 수 있다. 본 실시형태에서는 두께 110nm의 ITSO막을 스퍼터링법에 의하여 형성한다.
다음에, 리소그래피 공정을 통하여 도전막(120) 위에 마스크를 형성하고, 도전막(120)을 원하는 영역으로 가공하여 도전막(120a 및 120b)을 형성한다(도 25의 (D) 참조).
상술한 공정을 거쳐, 트랜지스터(170)를 제작할 수 있다.
본 실시형태에 기재된 구조 및 방법은, 다른 실시형태에 기재된 임의의 다른 구조 및 방법과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 포함되는 산화물 반도체에 대하여 이하에서 자세히 설명한다.
<산화물 반도체의 구조>
먼저, 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
또 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로 준안정이며 고정화되어 있지 않고, 등방성이며 불균일 구조를 가지지 않는다고 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 가지지만 장거리 질서를 가지지 않는다.
이는 본질적으로 안정적인 산화물 반도체를 완전한 비정질 산화물 반도체로 간주할 수는 없다는 것을 의미한다. 또한, 등방성이 아닌 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 가지는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 또한 a-like OS는 미소한 영역에서 주기 구조를 가지지만, 동시에 보이드를 가지고 불안정한 구조를 가진다. 이러한 이유로, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 가진다.
<CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 가지는 산화물 반도체 중 하나이다.
TEM(transmission electron microscope)을 사용하여 얻은 CAAC-OS의 명시야상 및 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿이 관찰될 수 있다. 하지만 고분해능 TEM 이미지에서, 펠릿들의 경계, 즉 결정립계(grain boundary)는 명료하게 관찰되지 않는다. 따라서, CAAC-OS에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
TEM으로 관찰한 CAAC-OS에 대하여 이하에서 설명한다. 도 28의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 얻어질 수 있다.
도 28의 (B)는 도 28의 (A)에서의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 28의 (B)는 펠릿에서, 금속 원자가 층상으로 배열되어 있는 것을 나타낸 것이다. 각 금속 원자층은, CAAC-OS가 형성되는 표면(이후, 이 표면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 형태를 가지고, CAAC-OS의 형성면 또는 상면에 평행하게 배열된다.
도 28의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 이 특징적인 원자 배열을 도 28의 (C)에서 보조선으로 나타내었다. 도 28의 (B) 및 (C)는 펠릿의 크기가 1nm 이상이고, 펠릿들의 기울기에 기인한 공간의 크기가 약 0.8nm인 것을 입증하고 있다. 그러므로 펠릿을 나노 결정(nc)이라고 할 수도 있다. 또한 CAAC-OS를 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따르면, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열이, 벽돌 또는 블록이 쌓인 것과 같은 구조로 도시되어 있다(도 28의 (D) 참조). 도 28의 (C)에 관찰되듯이, 펠릿들이 기울어져 있는 부분은 도 28의 (D)에 나타낸 영역(5161)에 상당한다.
도 29의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 29의 (B), (C), 및 (D)는 각각 도 29의 (A)에서의 영역(1), (2), 및 (3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 29의 (B), (C), 및 (D)는, 펠릿에서 금속 원자들이 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 나타낸 것이다. 하지만, 상이한 펠릿들 간에서 금속 원자의 배열에 규칙성은 없다.
다음으로, X선 회절(XRD: X-ray diffraction)에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 30의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 가지고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 나타낸다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 또 하나의 피크가 나타날 수 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS의 일부에 c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 근방일 때 피크가 나타나는 것이 바람직하고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 X선이 입사하는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 근방에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로서 사용하여 샘플을 회전시켜 분석(φ 스캔)을 행하면, 도 30의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하고 φ 스캔을 행하면, 도 30의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 보여준다.
다음으로, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경 300nm의 전자빔이, 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사하면, 도 31의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 가지고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것도 나타낸다. 한편, 도 31의 (B)는, 프로브 직경 300nm의 전자빔이 샘플 표면에 수직인 방향으로 같은 샘플에 입사하는 식으로 얻어지는 회절 패턴을 나타낸 것이다. 도 31의 (B)에 나타낸 바와 같이 고리형 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 가지지 않는 것도 나타낸다. 도 31의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 31의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 진입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는 CAAC-OS는 불순물 및 결함(예를 들어, 산소 결손)의 양이 적다는 것을 의미한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로, 실리콘 등)는, 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 무질서해지고 산화물 반도체의 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 무질서하게 하고 결정성을 저하시킨다.
불순물 또는 결함을 가지는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 또한, 산화물 반도체의 산소 결손은, 캐리어 트랩으로서 작용하거나 또는 수소가 포획되면 캐리어 발생원으로서 작용한다.
불순물 및 산소 결손의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상) 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태 밀도가 낮다. 따라서 CAAC-OS를 안정된 특성을 가지는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음으로, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확하게 관찰되지 않는 영역을 가진다. 대부분의 경우, nc-OS막에 포함되는 결정부의 크기는 1nm 이상이다. 또한, 10nm보다 크고 100nm 이하의 크기의 결정부를 포함하는 산화물 반도체를 미결정(microcrystalline) 산화물 반도체라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서, 예를 들어 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS에서의 펠릿과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서, 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 크기보다 큰 직경을 가지는 X선빔을 사용하여 out-of-plane법에 의하여 nc-OS를 분석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)을 가지는 전자빔을 사용하여 nc-OS에 대하여 전자 회절을 행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 원(고리)형 패턴의 고휘도 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
따라서, nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가진다.
a-like OS막의 고분해능 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 함유하기 때문에 불안정한 구조를 가진다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조의 변화에 대하여 이하에서 설명한다.
전자 조사를 행할 샘플로서 a-like OS(샘플 A라고 함), nc-OS(샘플 B라고 함), 및 CAAC-OS(샘플 C라고 함)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 가지는 것을 보여준다.
또한, 어느 부분을 결정부로 간주할지는 다음과 같이 결정된다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 따라서, 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe) 사이의 격자간 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 32는 각 샘플의 결정부(22지점 내지 45지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 32는 a-like OS에서의 결정부의 크기가 누적 전자 조사량의 증가에 따라 커지는 것을 나타내고 있다. 구체적으로는 도 32에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 약 1.2nm인 결정부(초기 핵이라고도 함)가, 누적 전자 조사량이 4.2×108e-/nm2일 때 약 2.6nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 거의 변화를 나타내지 않는다. 구체적으로는, 도 32에서 (2) 및 (3)으로 나타낸 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 크기는 각각 약 1.4nm 및 약 2.1nm이다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
a-like OS는 보이드를 함유하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 가지는 단결정이 존재하지 않는 경우가 있다. 그 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층이어도 좋다.
<CAAC-OS 및 nc-OS의 형성 방법>
다음으로, CAAC-OS막의 형성 방법의 예에 대하여 아래에서 설명한다.
도 33의 (A)는 막 형성 체임버의 내부의 개략도이다. CAAC-OS막은 스퍼터링법에 의하여 형성할 수 있다.
도 33의 (A)에 나타낸 바와 같이, 기판(5220)과 타깃(5230)은 서로 마주 보도록 배치된다. 기판(5220)과 타깃(5230) 사이에 플라스마(5240)가 생성된다. 기판(5220) 아래에는 가열 기구(5260)가 있다. 타깃(5230)은 백킹 플레이트(backing plate)(도면에는 미도시)에 접착된다. 백킹 플레이트를 개재하여 타깃(5230)과 마주 보도록 복수의 자석이 배치된다. 자석의 자기장을 이용함으로써 퇴적 속도를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
기판(5220)과 타깃(5230) 사이의 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 퇴적 체임버의 대부분은 퇴적 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 5vol% 이상 함유하는 혼합 가스)로 채워지고 퇴적 체임버 내의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5230)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작되고, 플라스마(5240)가 관찰된다. 자기장은 타깃(5230) 근방에 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는, 퇴적 가스가 이온화됨으로써, 이온(5201)이 생성된다. 이온(5201)의 예에는 산소 양이온(O+) 및 아르곤 양이온(Ar+)이 포함된다.
타깃(5230)은 복수의 결정립을 포함하는 다결정 구조를 가지고, 결정립들 중 어느 것에는 벽개면(劈開面)이 존재한다. 도 34는 일례로서, 타깃(5230)에 포함되는 InMZnO4(원소 M은 예를 들어 Ga 또는 Sn)의 결정 구조를 나타낸 것이다. 또한 도 34에 나타낸 결정 구조는 b축에 평행한 방향으로부터 관찰된 InMZnO4이다. InMZnO4의 결정에서, 산소 원자가 음으로 대전됨으로써, 인접한 2개의 M-Zn-O층 사이에 척력(斥力)이 생긴다. 따라서, InMZnO4 결정은 인접한 2개의 M-Zn-O층 사이에 벽개면을 가진다.
고밀도 플라스마 영역에서 생성된 이온(5201)은 전계에 의하여 타깃(5230) 쪽으로 가속되어 타깃(5230)과 충돌된다. 이때, 벽개면으로부터 평판상 또는 펠릿상의 스퍼터링 입자인 펠릿(5200)이 분리된다(도 33의 (A) 참조).
펠릿(5200)은 도 34에 나타낸 2개의 벽개면 사이의 부분에 대응한다. 따라서, 펠릿(5200)을 관찰하면, 그 단면은 도 33의 (B)에 나타낸 바와 같고, 그 상면은 도 33의 (C)에 나타낸 바와 같다. 또한 펠릿(5200)의 구조는 이온(5201) 충돌의 충격에 의하여 변형될 수 있다. 또한 펠릿(5200)의 분리에 수반하여, 타깃(5230)으로부터 입자(5203)도 스퍼터링된다. 입자(5203)는 하나의 원자 또는 몇 개의 원자의 집합체를 가진다. 따라서, 입자(5203)를 원자 입자(atomic particle)라고 할 수 있다.
펠릿(5200)은 삼각형의 평면, 예를 들어 정삼각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 또는, 펠릿(5200)은 육각형의 평면, 예를 들어 정육각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 그러나, 펠릿(5200)의 평탄한 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평탄한 평면은 2개 이상의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(예를 들어, 정삼각형)이 조합되어 사각형(예를 들어, 마름모)이 형성되어도 좋다.
펠릿(5200)의 두께는 퇴적 가스의 종류 등에 따라 정해진다. 예를 들어, 펠릿(5200)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하이다. 또한, 펠릿(5200)의 폭은 예를 들어, 1nm 이상이다. 예를 들어, In-M-Zn 산화물을 포함하는 타깃(5230)에 이온(5201)이 충돌한다. 그리고, M-Zn-O층, In-O층, 및 M-Zn-O층의 3층을 포함하는 펠릿(5200)이 분리된다. 또한, 펠릿(5200)의 분리에 수반하여 타깃(5230)으로부터 입자(5203)도 스퍼터링된다.
펠릿(5200)은 플라스마(5240)를 통과할 때 전하를 받고, 그 표면이 음 또는 양으로 대전될 수 있다. 예를 들어, 펠릿(5200)은 플라스마(5240)의 O2-로부터 음의 전하를 받는다. 그 결과, 펠릿(5200) 표면상의 산소 원자가 음으로 대전될 수 있다. 또한, 플라스마(5240)를 통과할 때, 펠릿(5200)은 플라스마(5240) 내의 인듐, 원소 M, 아연, 또는 산소 등과 결합되어 성장되는 경우가 있다.
플라스마(5240)를 통과한 펠릿(5200) 및 입자(5203)는 기판(5220)의 표면에 도달한다. 또한 입자(5203)는 질량이 작기 때문에, 입자(5203)의 일부가 진공 펌프 등에 의하여 외부로 배출되는 경우가 있다.
다음으로, 기판(5220)의 표면 위에 대한 펠릿(5200) 및 입자(5203)의 퇴적에 대하여 도 35의 (A) 내지 (E)를 참조하여 설명한다.
우선, 1개째 펠릿(5200)이 기판(5220) 위에 퇴적된다. 펠릿(5200)은 평판상의 형상을 가지기 때문에, 평탄한 평면이 기판(5220)의 표면을 향하도록 퇴적된다(도 35의 (A) 참조). 여기서, 펠릿(5200)의 기판(5220) 측의 표면상의 전하는 기판(5220)을 통과하여 없어진다.
다음에, 2개째 펠릿(5200)이 기판(5220)에 도달한다. 여기서, 1개째 펠릿(5200)의 표면 및 2개째 펠릿(5200)의 표면은 대전되어 있기 때문에, 이들은 서로 반발한다(도 35의 (B) 참조).
그 결과, 2개째 펠릿(5200)은 1개째 펠릿(5200) 위에 퇴적되는 것을 피하여, 1개째 펠릿(5200)으로부터 조금 떨어지도록 기판(5220)의 표면 위에 퇴적된다(도 35의 (C) 참조). 이를 반복함으로써 기판(5220)의 표면 위에 수많은 펠릿(5200)이 퇴적되어, 하나의 층의 두께가 된다. 인접한 펠릿들(5200) 사이에는 펠릿(5200)이 퇴적되지 않은 영역이 생긴다.
다음에, 입자(5203)가 기판(5220)의 표면에 도달한다(도 35의 (D) 참조).
입자(5203)는 펠릿(5200)의 표면 등의 활성 영역 위에는 퇴적될 수 없다. 따라서, 입자(5203)는, 펠릿(5200)이 퇴적되지 않은 영역을 채우도록 퇴적된다. 입자(5203)는 펠릿들(5200) 사이에 수평(가로) 방향으로 성장함으로써, 펠릿들(5200)을 연결시킨다. 이로써, 입자(5203)는, 펠릿(5200)이 퇴적되지 않은 영역을 채울 때까지 퇴적된다. 이 메커니즘은 ALD법의 퇴적 메커니즘과 비슷하다.
또한 펠릿들(5200) 사이에서의 입자(5203)의 가로 성장에는 몇 개의 메커니즘이 있을 수 있다. 예를 들어, 도 35의 (E)에 나타낸 바와 같이, 1층째 M-Zn-O층의 측면으로부터 펠릿들(5200)이 연결될 수 있다. 이 경우, 1층째 M-Zn-O층이 연결된 후에, In-O층 및 2층째 M-Zn-O층이 이 순서대로 연결된다(제 1 메커니즘).
또는, 도 36의 (A)에 나타낸 바와 같이, 우선 1층째 M-Zn-O층의 각 측면이 하나의 입자(5203)를 가지도록 입자(5203)가 1층째 M-Zn-O층의 측면에 연결된다. 그리고, 도 36의 (B)에 나타낸 바와 같이, 입자(5203)가 In-O층의 각 측면에 연결된다. 그 후, 도 36의 (C)에 나타낸 바와 같이, 입자(5203)는 2층째 M-Zn-O층의 각 측면에 연결된다(제 2 메커니즘).
또한, 도 36의 (A), (B), 및 (C)의 퇴적이 동시에 일어남으로써 연결이 이루어질 수도 있다(제 3 메커니즘).
상술한 바와 같이, 펠릿들(5200) 사이에서의 입자(5203)의 가로 성장의 메커니즘으로서 상기 3개의 메커니즘이 생각된다. 그러나, 입자(5203)는 다른 메커니즘으로 펠릿들(5200) 사이에서 가로로 성장할 수 있다.
따라서, 복수의 펠릿(5200)의 배향이 서로 상이하여도, 복수의 펠릿(5200) 사이의 틈을 채우도록 입자(5203)가 가로로 성장하므로, 결정립계의 발생을 억제할 수 있다. 또한, 입자(5203)가 복수의 펠릿(5200) 사이의 연결을 원활하게 하기 때문에, 단결정 및 다결정과는 상이한 결정 구조가 형성된다. 바꿔 말하면, 미세한 결정 영역들(펠릿(5200)) 사이에 변형을 포함하는 결정 구조가 형성된다. 결정 영역들 사이의 틈을 채우는 영역은 변형된 결정 영역이고, 따라서 이 영역이 비정질 구조를 가진다고 하는 것은 적절하지 않을 것이다.
펠릿들(5200) 사이의 틈이 입자(5203)에 의하여 채워진 후, 펠릿(5200)의 두께와 거의 같은 두께의 제 1 층이 형성된다. 그리고, 새로운 1개째 펠릿(5200)이 제 1 층 위에 퇴적되고, 제 2 층이 형성된다. 이 사이클을 반복함으로써, 적층된 박막 구조가 형성된다.
펠릿(5200)의 퇴적 방식은 기판(5220)의 표면 온도 등에 따라 달라진다. 예를 들어, 기판(5220)의 표면 온도가 높으면, 기판(5220) 위에서 펠릿(5200)의 마이그레이션이 일어난다. 그 결과, 입자(5203) 없이 서로 직접 연결되는 펠릿(5200)의 비율이 증가되어, 배향성이 높은 CAAC-OS가 만들어진다. CAAC-OS의 형성을 위한 기판(5220)의 표면 온도는 100 이상 500 미만, 바람직하게는 140 이상 450 미만, 더 바람직하게는 170 이상 400 미만이다. 따라서, 기판(5220)으로서 8세대 이상의 대형 기판을 사용할 때에도, 휘어짐 등은 거의 일어나지 않는다.
한편, 기판(5220)의 표면 온도가 낮으면, 기판(5220) 위에서 펠릿(5200)의 마이그레이션은 일어나기 어렵다. 그 결과, 펠릿들(5200)이 서로 중첩되어 배향성이 낮은 nc-OS 등이 만들어진다(도 37 참조). nc-OS에서는, 펠릿(5200)이 음으로 대전되기 때문에 펠릿들(5200)은 일정한 틈을 두고 퇴적될 가능성이 있다. 따라서, nc-OS막은 배향성이 낮지만 어느 정도의 규칙성을 가지므로, 비정질 산화물 반도체보다 치밀한 구조를 가진다.
CAAC-OS에서 펠릿들 사이의 틈이 매우 작은 경우, 이들 펠릿이 하나의 큰 펠릿을 형성할 수 있다. 큰 펠릿의 내부는 단결정 구조를 가진다. 예를 들어, 그 펠릿의 크기는 위에서 보았을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하이다.
이러한 모델에 따라 펠릿(5200)은 기판(5220)의 표면에 퇴적되는 것으로 생각된다. 따라서, CAAC-OS는, 형성면이 결정 구조를 가지지 않는 경우에도 퇴적될 수 있기 때문에, 이 경우의 성장 메커니즘은 에피택셜(epitaxial) 성장과는 다르다. 또한, 대면적의 유리 기판 등 위에도 CAAC-OS 또는 nc-OS의 균일한 막을 형성할 수 있다. 예를 들어, 기판(5220)의 표면(형성면)이 비정질 구조(예를 들어, 비정질 산화 실리콘)를 가지더라도, CAAC-OS를 형성할 수 있다.
또한, 막 형성면이 요철을 가지는 경우에도 막 형성면인 기판(5220)의 표면 형상을 따라 펠릿(5200)이 배열되는 것을 알 수 있다.
본 실시형태에 기재된 구조 및 방법은, 다른 실시형태에 기재된 임의의 다른 구조 및 방법과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치와, 상기 표시 장치에 입력 장치가 제공되어 있는 전자 기기에 대하여 도 38의 (A) 및 (B), 도 39의 (A) 및 (B), 도 40의 (A) 및 (B), 도 41의 (A) 및 (B), 그리고 도 42를 참조하여 설명한다.
<터치 패널>
본 실시형태에서는 전자 기기의 예로서 표시 장치와 입력 장치를 포함하는 터치 패널(2000)에 대하여 설명한다. 또한, 입력 장치로서 터치 센서를 사용하는 예에 대하여 설명한다.
도 38의 (A) 및 (B)는 터치 패널(2000)의 사시도이다. 또한, 명료화를 위하여 도 38의 (A) 및 (B)는 터치 패널(2000)의 주된 구성 요소만을 도시하고 있다.
터치 패널(2000)은 표시 장치(2501) 및 터치 센서(2595)를 포함한다(도 38의 (B) 참조). 또한, 터치 패널(2000)은 기판(2510), 기판(2570), 및 기판(2590)을 포함한다. 기판(2510), 기판(2570), 및 기판(2590)의 각각은 가요성을 가진다. 또한, 기판들(2510, 2570, 및 2590) 중 하나 또는 모두가 가요성을 가지지 않아도 된다.
표시 장치(2501)는 기판(2510) 위의 복수의 화소, 및 화소들에 신호를 공급하는 복수의 배선(2511)을 포함한다. 복수의 배선(2511)은 기판(2510)의 외주부까지 리드되고, 복수의 배선(2511)의 일부가 단자(2519)를 형성한다. 단자(2519)는 FPC(2509(1))에 전기적으로 접속된다.
기판(2590)은 터치 센서(2595), 및 터치 센서(2595)에 전기적으로 접속된 복수의 배선(2598)을 포함한다. 복수의 배선(2598)은 기판(2590)의 외주부까지 리드되고, 복수의 배선(2598)의 일부는 단자를 형성한다. 단자는 FPC(2509(2))에 전기적으로 접속된다. 또한, 도 38의 (B)에서는 명료화를 위하여, 기판(2590)의 후면 측(기판(2510)과 마주 보는 쪽)에 제공되는 터치 센서(2595)의 전극 및 배선 등을 실선으로 나타내었다.
터치 센서(2595)로서 정전 용량 터치 센서를 사용할 수 있다. 정전 용량 터치 센서의 예에는, 표면형 정전 용량 터치 센서 및 투영형 정전 용량 터치 센서가 있다.
투영형 정전 용량 터치 센서의 예로서는, 주로 구동 방법에 차이가 있는 자기 용량 터치 센서와 상호 용량 터치 센서가 있다. 상호 용량형을 사용하면, 여러 지점을 동시에 검지할 수 있게 되므로 바람직하다.
또한, 도 38의 (B)에 도시된 터치 센서(2595)는 투영형 정전 용량 터치 센서를 사용한 예이다.
또한, 터치 센서(2595)로서는, 손가락 등 검지 대상의 근접 또는 터치를 검지할 수 있는 다양한 센서를 사용할 수 있다.
투영형 정전 용량 터치 센서(2595)는 전극(2591) 및 전극(2592)을 포함한다. 전극(2591)은 복수의 배선(2598) 중 어느 것에 전기적으로 접속되고, 전극(2592)은 복수의 배선(2598) 중 다른 어느 것에 전기적으로 접속된다.
전극들(2592)의 각각은 도 38의 (A) 및 (B)에 도시된 바와 같이, 사변형의 한 모서리가 다른 사변형의 한 모서리에 연결되어 있는, 복수의 사변형의 하나의 방향으로 배치된 형상을 가진다.
전극들(2591)의 각각은 사변형의 형상을 가지고, 전극(2592)이 연장되는 방향과 교차되는 방향으로 배열된다.
배선(2594)은 전극(2592)이 사이에 위치하는 2개의 전극(2591)을 전기적으로 접속한다. 전극(2592)과 배선(2594)이 교차하는 면적은 가능한 한 작은 것이 바람직하다. 이러한 구조에 의하여, 전극이 제공되지 않은 영역의 면적을 축소할 수 있어, 투과율의 편차를 저감할 수 있다. 그 결과, 터치 센서(2595)를 통과하는 광의 휘도 편차를 저감할 수 있다.
또한 전극(2591) 및 전극(2592)의 형상은 이에 한정되지 않고 다양한 형상 중 임의의 것으로 할 수 있다. 예를 들어 복수의 전극(2591)을, 전극들(2591) 사이의 틈이 가능한 한 작아지도록 배치하고, 절연층을 개재하여 전극(2592)을, 전극(2591)과 중첩되지 않는 영역이 형성되도록 전극(2591)으로부터 이격하여 제공한 구조를 채용하여도 좋다. 이 경우, 인접한 2개의 전극(2592) 사이에, 이들 전극과 전기적으로 절연된 더미 전극을 제공하면 투과율이 상이한 영역의 면적을 축소할 수 있으므로 바람직하다.
또한, 전극(2591), 전극(2592), 및 배선(2598)에 사용하는 도전막, 즉 터치 패널을 형성하는 배선 및 전극의 재료로서는 산화 인듐, 산화 주석, 또는 산화 아연 등을 포함하는 투명 도전막(예를 들어, ITO)을 들 수 있다. 예를 들어 터치 패널을 형성하는 배선 및 전극으로서 사용할 수 있는 재료로서는 저저항 재료가 바람직하게 사용된다. 예를 들어, 은, 구리, 알루미늄, 카본 나노튜브, 그래핀, 또는 할로젠화 금속(할로젠화 은 등)을 사용하여도 좋다. 또는, 폭이 매우 작은(예를 들어, 직경이 수 나노미터) 복수의 도전체를 포함하는 금속 나노와이어를 사용하여도 좋다. 또는, 도전체를 가지는 그물 형태의 금속 메시를 사용하여도 좋다. 예를 들어, Ag 나노와이어, Cu 나노와이어, Al 나노와이어, Ag 메시, Cu 메시, 또는 Al 메시를 사용하여도 좋다. 예를 들어, 터치 패널을 형성하는 배선 및 전극으로서 Ag 나노와이어를 사용하는 경우, 가시광 투과율 89% 이상, 시트 저항값 40Ω/cm2 이상 100Ω/cm2 이하를 달성할 수 있다. 터치 패널을 형성하는 배선 및 전극으로서 사용할 수 있는 재료의 예인 상술한 금속 나노와이어, 금속 메시, 카본 나노튜브, 및 그래핀 등은 가시광 투과율이 높기 때문에, 표시 소자의 전극(예를 들어, 화소 전극 또는 공통 전극)으로서 사용하여도 좋다.
<표시 장치>
다음으로 표시 장치(2501)에 대하여 도 39의 (A)를 참조하여 자세하게 설명한다. 도 39의 (A)는 도 38의 (B)의 일점쇄선 X1-X2를 따라 취한 단면도에 상당한다.
표시 장치(2501)는 매트릭스로 배열된 복수의 화소를 포함한다. 화소들의 각각은 표시 소자와, 표시 소자를 구동하는 화소 회로를 포함한다.
(표시 소자로서 EL 소자를 가지는 구조)
표시 소자로서 EL 소자를 사용한 구조에 대하여 이하에서 도 39의 (A)를 참조하여 설명한다. 이하의 설명에서는, 백색의 광을 방출하는 EL 소자를 사용하는 예에 대하여 설명하지만, EL 소자는 이러한 소자에 한정되지 않는다. 예를 들어, 인접한 화소에서 상이한 색의 광이 방출될 수 있도록, 상이한 색의 광을 방출하는 EL 소자를 포함하여도 좋다.
기판(2510) 및 기판(2570)에는 예를 들어, 투습성이 10-5g/(m2·day) 이하, 바람직하게는 10-6g/(m2·day) 이하인 플렉시블 재료를 바람직하게 사용할 수 있다. 또는, 기판(2510) 및 기판(2570)에는 열 팽창 계수가 서로 실질적으로 같은 재료를 사용하는 것이 바람직하다. 예를 들어, 재료의 선팽창률은 바람직하게는 1×10-3/K 이하이고, 더 바람직하게는 5×10-5/K 이하이고, 더욱 바람직하게는 1×10-5/K 이하이다.
또한, 기판(2510)은 EL 소자로의 불순물 확산을 방지하는 절연층(2510a), 플렉시블 기판(2510b), 및 절연층(2510a)과 플렉시블 기판(2510b)을 서로 접합하는 접착층(2510c)을 포함하는 적층체이다. 기판(2570)은 EL 소자로의 불순물 확산을 방지하는 절연층(2570a), 플렉시블 기판(2570b), 및 절연층(2570a)과 플렉시블 기판(2570b)을 서로 접합하는 접착층(2570c)을 포함하는 적층체이다.
접착층(2510c) 및 접착층(2570c)에는 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론, 아라미드), 폴리이미드, 폴리카보네이트, 폴리우레탄, 아크릴 수지, 에폭시 수지, 또는 실록산 결합을 가지는 수지를 포함하는 재료를 사용할 수 있다.
기판(2510)과 기판(2570) 사이에는 밀봉층(2560)이 제공된다. 밀봉층(2560)은 대기보다 높은 굴절률을 가지는 것이 바람직하다. 도 39의 (A)에 도시된 바와 같이, 광이 밀봉층(2560) 측으로 추출되는 경우에는 밀봉층(2560)은 광학 소자로도 기능할 수 있다.
밀봉층(2560)의 외주부에 실란트(sealant)를 형성하여도 좋다. 실란트를 사용함으로써, 기판(2510), 기판(2570), 밀봉층(2560), 및 실란트로 둘러싸인 영역에 EL 소자(2550)를 제공할 수 있다. 또한, 밀봉층(2560) 대신에 불활성 가스(질소 또는 아르곤 등)를 사용하여도 좋다. 불활성 가스 내에 건조제를 제공하여, 수분 등을 흡착시켜도 좋다. 예를 들어, 실란트로서는 에폭시계 수지 또는 유리 프릿(glass frit)을 사용하는 것이 바람직하다. 실란트에 사용하는 재료로서는 수분 또는 산소를 투과시키지 않는 재료를 사용하는 것이 바람직하다.
도 39의 (A)에 도시된 표시 장치(2501)는 화소(2505)를 포함한다. 화소(2505)는 발광 모듈(2580), EL 소자(2550), 및 EL 소자(2550)에 전력을 공급할 수 있는 트랜지스터(2502t)를 포함한다. 또한, 트랜지스터(2502t)는 화소 회로의 일부로서 기능한다.
발광 모듈(2580)은 EL 소자(2550) 및 착색층(2567)을 포함한다. EL 소자(2550)는 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이의 EL층을 포함한다.
밀봉층(2560)이 광 추출 측에 제공되는 경우, 밀봉층(2560)은 EL 소자(2550) 및 착색층(2567)과 접촉된다.
착색층(2567)은 EL 소자(2550)와 중첩되는 영역에 위치한다. 따라서, EL 소자(2550)로부터 방출되는 광의 일부는 착색층(2567)을 통과하여 도 39의 (A)에서 화살표로 나타낸 바와 같이 발광 모듈(2580)의 외부로 방출된다.
표시 장치(2501)는 광 추출 측에 차광층(2568)을 포함한다. 차광층(2568)은 착색층(2567)을 둘러싸도록 제공되어 있다.
착색층(2567)은 특정 파장 영역의 광을 투과시키는 기능을 가지는 착색층이다. 예를 들어, 적색 파장 영역의 광을 투과시키는 컬러 필터, 녹색 파장 영역의 광을 투과시키는 컬러 필터, 청색 파장 영역의 광을 투과시키는 컬러 필터, 또는 황색 파장 영역의 광을 투과시키는 컬러 필터 등을 사용할 수 있다. 각 컬러 필터는 다양한 재료 중 임의의 것을 사용하여 인쇄법, 잉크젯법, 또는 포토리소그래피 기술을 사용한 에칭법 등에 의하여 형성할 수 있다.
표시 장치(2501)에는 절연층(2521)이 제공된다. 절연층(2521)은 트랜지스터(2502t) 등을 덮는다. 또한, 절연층(2521)은 화소 회로에 의하여 생긴 요철을 덮어서 평평한 면을 제공하는 기능을 가진다. 절연층(2521)은 불순물 확산을 억제하는 기능을 가져도 좋다. 이로써 불순물 확산에 의하여 트랜지스터(2502t) 등의 신뢰성이 저하되는 것을 방지할 수 있다.
EL 소자(2550)는 절연층(2521) 위에 형성된다. EL 소자(2550)의 하부 전극의 단부와 중첩되도록 격벽(2528)이 제공된다. 또한, 기판(2510)과 기판(2570) 사이의 간격을 제어하는 스페이서를 격벽(2528) 위에 형성하여도 좋다.
주사선 구동 회로(2504)는 트랜지스터(2503t) 및 용량 소자(2503c)를 포함한다. 또한, 구동 회로를 화소 회로와 같은 공정에서 같은 기판 위에 형성할 수 있다.
기판(2510) 위에는 신호를 공급할 수 있는 배선(2511)이 제공된다. 배선(2511) 위에는 단자(2519)가 제공된다. 단자(2519)에는 FPC(2509(1))가 전기적으로 접속된다. FPC(2509(1))는 비디오 신호, 클럭 신호, 스타트 신호, 또는 리셋 신호 등을 공급하는 기능을 가진다. 또한, FPC(2509(1))에는 프린트 배선 기판(PWB: Printed Wiring Board)이 제공되어도 좋다.
상술한 실시형태에 기재된 임의의 트랜지스터를 트랜지스터들(2502t 및 2503t) 중 하나 또는 양쪽으로서 사용하여도 좋다. 본 실시형태에서 사용하는 트랜지스터의 각각은, 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 포함한다. 상기 트랜지스터에서는, 오프 상태에 있어서의 전류(오프 상태 전류)를 작게 할 수 있다. 따라서, 화상 신호 등의 전기 신호가 더 오랫동안 유지될 수 있고, 온 상태에서의 기록 간격을 더 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 저감할 수 있고, 이는 소비전력을 저감하는 효과로 이어진다. 또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 가질 수 있기 때문에 고속 동작이 가능하다. 예를 들어, 이러한 고속으로 동작할 수 있는 트랜지스터를 표시 장치(2501)에 사용하면, 화소 회로의 스위칭 트랜지스터와, 구동 회로의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 구동 회로로서 실리콘 웨이퍼 등을 사용하여 형성된 반도체 장치를 추가적으로 필요로 하지 않기 때문에, 반도체 장치의 부품 수를 줄일 수 있다. 이에 더하여 화소 회로에 고속으로 동작할 수 있는 트랜지스터를 사용함으로써 고화질 화상을 제공할 수 있다.
<터치 센서>
다음으로 터치 센서(2595)에 대하여 도 39의 (B)를 참조하여 자세하게 설명한다. 도 39의 (B)는 도 38의 (B)의 일점쇄선 X3-X4를 따라 취한 단면도에 상당한다.
터치 센서(2595)는 기판(2590) 상에 스태거 패턴으로 제공된 전극(2591) 및 전극(2592), 전극(2591) 및 전극(2592)을 덮는 절연층(2593), 및 인접한 전극들(2591)을 서로 전기적으로 접속시키는 배선(2594)을 포함한다.
전극(2591) 및 전극(2592)은 투광성 도전 재료를 사용하여 형성된다. 투광성 도전 재료로서는 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 또는 갈륨이 첨가된 산화 아연 등의 도전성 산화물을 사용할 수 있다. 또한, 그래핀을 함유하는 막을 사용할 수도 있다. 그래핀을 함유하는 막은 예를 들어 산화 그래핀을 함유하는 막을 환원하여 형성할 수 있다. 환원 방법으로서는, 가열 등의 방법을 채용할 수 있다.
전극(2591) 및 전극(2592)은 예를 들어, 스퍼터링법에 의하여 기판(2590)에 투광성 도전 재료를 퇴적한 다음, 포토리소그래피 등 다양한 패터닝 기술 중 임의의 것에 의하여 불필요한 부분을 제거함으로써 형성할 수 있다.
절연층(2593)의 재료의 예로서는, 아크릴 수지 또는 에폭시 수지 등의 수지, 실록산 결합을 가지는 수지, 및 산화 실리콘, 산화 질화 실리콘, 또는 산화 알루미늄 등의 무기 절연 재료가 있다.
전극(2591)에 도달하는 개구가 절연층(2593)에 형성되고, 배선(2594)은 인접한 전극들(2591)을 전기적으로 접속시킨다. 투광성 도전 재료는 터치 패널의 개구율을 높일 수 있으므로 배선(2594)으로서 적합하게 사용할 수 있다. 또한, 전기 저항을 저감할 수 있기 때문에, 배선(2594)에는 전극(2591 및 2592)의 도전성보다 높은 도전성을 가지는 재료를 적합하게 사용할 수 있다.
하나의 전극(2592)이 한 방향으로 연장되고, 복수의 전극(2592)이 스트라이프 형상으로 제공된다. 배선(2594)은 전극(2592)과 교차한다.
인접한 전극들(2591)이 하나의 전극(2592)을 사이에 개재하여 제공된다. 배선(2594)은 인접한 전극들(2591)을 전기적으로 접속시킨다.
또한, 복수의 전극(2591)은 하나의 전극(2592)과 반드시 직교하는 방향으로 배치될 필요는 없고, 0도보다 크고 90도 미만의 각도로 하나의 전극(2592)과 교차하도록 배치되어도 좋다.
배선(2598)은 전극들(2591 및 2592) 중 한쪽에 전기적으로 접속된다. 배선(2598)의 일부는 단자로서 기능한다. 배선(2598)에는 알루미늄, 금, 백금, 은, 니켈, 타이타늄, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료 또는 이들 금속 재료 중 어느 것을 함유하는 합금 재료를 사용할 수 있다.
또한, 절연층(2593) 및 배선(2594)을 덮는 절연층을 제공하여 터치 센서(2595)를 보호하여도 좋다.
배선(2598)과 FPC(2509(2))는 접속층(2599)에 의하여 전기적으로 접속된다.
접속층(2599)으로서는, 이방성 도전 필름(ACF: Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등 중 임의의 것을 사용할 수 있다.
<터치 패널>
다음으로 터치 패널(2000)에 대하여 도 40의 (A)를 참조하여 자세하게 설명한다. 도 40의 (A)는 도 38의 (A)의 일점쇄선 X5-X6을 따라 취한 단면도에 상당한다.
도 40의 (A)에 도시된 터치 패널(2000)에서는, 도 39의 (A)를 참조하여 설명한 표시 장치(2501)와 도 39의 (B)를 참조하여 설명한 터치 센서(2595)가 서로 접합되어 있다.
도 40의 (A)에 도시된 터치 패널(2000)은 도 39의 (A)를 참조하여 설명한 구성 요소에 더하여 접착층(2597) 및 반사 방지층(2569)을 포함한다.
접착층(2597)은 배선(2594)과 접촉되도록 제공된다. 또한, 접착층(2597)에 의하여 기판(2590)이 기판(2570)에 접합되어, 터치 센서(2595)가 표시 장치(2501)와 중첩되어 있다. 접착층(2597)은 투광성을 가지는 것이 바람직하다. 접착층(2597)에는 열 경화 수지 또는 자외선 경화 수지를 사용할 수 있다. 예를 들어, 아크릴 수지, 우레탄계 수지, 에폭시계 수지, 또는 실록산계 수지를 사용할 수 있다.
반사 방지층(2569)은 화소와 중첩되는 영역에 배치된다. 반사 방지층(2569)으로서는, 예를 들어 원편광판을 사용할 수 있다.
다음으로, 도 40의 (A)에 도시된 구조와 다른 구조를 가지는 터치 패널에 대하여 도 40의 (B)를 참조하여 설명한다.
도 40의 (B)는 터치 패널(2001)의 단면도이다. 도 40의 (B)에 도시된 터치 패널(2001)은 표시 장치(2501)에 대한 터치 센서(2595)의 위치가, 도 40의 (A)에 도시된 터치 패널(2000)과 다르다. 이하에서는 상이한 부분에 대하여 자세히 설명하고, 그 외의 비슷한 부분에 대해서는 상술한 터치 패널(2000)의 설명을 참조한다.
착색층(2567)은 EL 소자(2550) 아래에 배치된다. 도 40의 (B)에 도시된 EL 소자(2550)는 트랜지스터(2502t)가 제공되어 있는 측으로 광을 방출한다. 따라서, EL 소자(2550)로부터 방출되는 광의 일부는 착색층(2567)을 통과하여, 도 40의 (B)에서 화살표로 나타낸 바와 같이 발광 모듈(2580)의 외부로 방출된다.
터치 센서(2595)는 표시 장치(2501)의 기판(2510) 측에 제공된다.
접착층(2597)은 기판(2510)과 기판(2590) 사이에 제공되고, 터치 센서(2595)를 표시 장치(2501)에 접합시킨다.
도 40의 (A) 또는 (B)에 도시된 바와 같이, 발광 소자로부터 기판의 상면 및 하면 중 한쪽 또는 양쪽으로 광이 방출되면 좋다.
<터치 패널의 구동 방법>
다음으로, 터치 패널의 구동 방법의 예에 대하여 도 41의 (A) 및 (B)를 참조하여 설명한다.
도 41의 (A)는 상호 용량 터치 센서의 구조를 도시한 블록도이다. 도 41의 (A)에는 펄스 전압 출력 회로(2601) 및 전류 검지 회로(2602)를 도시하였다. 또한, 도 41의 (A)에서, 6개의 배선(X1 내지 X6)은 펄스 전압이 인가되는 전극(2621)을 나타내고, 6개의 배선(Y1 내지 Y6)은 전류의 변화를 검출하는 전극(2622)을 나타낸다. 도 41의 (A)에는 전극들(2621 및 2622)이 서로 중첩되는 영역에 각각 형성되는 용량 소자(2603)도 도시하였다. 또한, 전극들(2621 및 2622)의 기능은 치환이 가능하다.
펄스 전압 출력 회로(2601)는 배선들(X1 내지 X6)에 펄스 전압을 순차적으로 인가하기 위한 회로이다. 배선(X1 내지 X6)에 펄스 전압이 인가됨으로써 용량 소자(2603)의 전극들(2621 및 2622) 사이에 전계가 발생된다. 이 전극들 사이의 전계가 차폐될 때, 예를 들어 용량 소자(2603)(상호 용량)에서 변화가 일어난다. 이 변화를 이용하여, 검지 대상의 근접 또는 접촉을 검지할 수 있다.
전류 검지 회로(2602)는, 용량 소자(2603)에서의 상호 용량의 변화에 의하여 일어나는 배선(Y1 내지 Y6)을 통하여 흐르는 전류의 변화를 검출하기 위한 회로이다. 검지 대상의 근접 또는 접촉이 없으면 배선(Y1 내지 Y6)에서 전류 값의 변화가 검출되지 않지만, 검지 대상의 근접 또는 접촉에 의하여 상호 용량이 감소되면 전류 값의 감소가 검출된다. 또한, 전류 값의 검지에는 적분 회로 등을 사용한다.
도 41의 (B)는 도 41의 (A)에 도시된 상호 용량 터치 센서에서의 입출력 파형을 나타낸 타이밍 차트이다. 도 41의 (B)에서는 1프레임 기간에 모든 행렬에서 검지 대상의 검지가 행해진다. 도 41의 (B)는 검지 대상이 검지되지 않는 기간(비(非)터치) 및 검지 대상이 검지되는 기간(터치)을 나타낸 것이다. 검지된 배선(Y1 내지 Y6)의 전류 값은 전압 값의 파형으로서 나타내었다.
배선들(X1 내지 X6)에는 펄스 전압이 순차적으로 인가되고, 이 펄스 전압에 따라 배선들(Y1 내지 Y6)의 파형이 변화된다. 검지 대상의 근접 또는 접촉이 없는 경우에는 배선(X1 내지 X6)의 전압의 변화에 따라 배선(Y1 내지 Y6)의 파형이 변화된다. 검지 대상이 근접 또는 접촉되는 부분에서는 전류 값이 감소되기 때문에 전압 레벨의 파형이 변화된다.
이러한 식으로 상호 용량의 변화를 검출함으로써 검지 대상의 근접 또는 접촉을 검지할 수 있다.
<센서 회로>
도 41의 (A)에는 터치 센서로서 배선들의 교차부에 용량 소자(2603)만을 제공하는 패시브 매트릭스형 터치 센서를 도시하였지만 트랜지스터 및 용량 소자를 포함하는 액티브 매트릭스형 터치 센서를 사용하여도 좋다. 도 42는 액티브 매트릭스형 터치 센서에 포함되는 센서 회로의 예를 도시한 것이다.
도 42의 센서 회로는 용량 소자(2603) 및 트랜지스터(2611, 2612, 및 2613)를 포함한다.
트랜지스터(2613)의 게이트에는 신호(G2)가 인가된다. 트랜지스터(2613)의 소스 및 드레인 중 한쪽에는 전압(VRES)이 인가되고, 트랜지스터(2613)의 소스 및 드레인 중 다른 쪽에는 용량 소자(2603)의 한쪽 전극 및 트랜지스터(2611)의 게이트가 전기적으로 접속된다. 트랜지스터(2611)의 소스 및 드레인 중 한쪽은 트랜지스터(2612)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 트랜지스터(2611)의 소스 및 드레인 중 다른 쪽에는 전압(V ss)이 인가된다. 트랜지스터(2612)의 게이트에는 신호(G1)가 인가되고, 트랜지스터(2612)의 소스 및 드레인 중 다른 쪽에는 배선(ML)이 전기적으로 접속된다. 용량 소자(2603)의 다른 쪽 전극에는 전압(V ss)이 인가된다.
다음으로, 도 42의 센서 회로의 동작에 대하여 설명한다. 먼저, 트랜지스터(2613)를 온으로 하는 전위가 신호(G2)에 공급됨으로써, 전압(VRES)에 대응하는 전위가 트랜지스터(2611)의 게이트에 접속되는 노드(n)에 인가된다. 그리고, 트랜지스터(2613)를 오프로 하는 전위가 신호(G2)로서 공급됨으로써, 노드(n)의 전위가 유지된다.
그리고, 손가락 등 검지 대상의 근접 또는 접촉에 의하여 용량 소자(2603)의 상호 용량이 변화됨에 따라 노드(n)의 전위가 VRES에서 변화된다.
판독 동작에서, 트랜지스터(2612)를 온으로 하는 전위를 신호(G1)에 공급한다. 노드(n)의 전위에 따라 트랜지스터(2611)를 흐르는 전류, 즉 배선(ML)을 흐르는 전류가 변화된다. 이 전류를 검지함으로써 검지 대상의 근접 또는 접촉을 검지할 수 있다.
트랜지스터들(2611, 2612, 및 2613)의 각각에는 상술한 실시형태에 기재된 임의의 트랜지스터를 사용할 수 있다. 특히 트랜지스터(2613)로서 상술한 실시형태에 기재된 임의의 트랜지스터를 사용하면, 노드(n)의 전위가 오랫동안 유지될 수 있고 노드(n)에 VRES를 다시 공급하는 동작(리프레시 동작)의 빈도를 줄일 수 있으므로 바람직하다.
본 실시형태에 기재된 구조는 다른 실시형태에 기재된 임의의 구조와 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 모듈, 전자 기기, 및 표시 장치에 대하여 도 43, 도 44의 (A) 내지 (G), 및 도 45의 (A) 및 (B)를 참조하여 설명한다.
<표시 모드>
도 43에 도시된 표시 모듈(8000)에서, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 인쇄 기판(8010), 및 배터리(8011)가 제공되어 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(8004)은, 저항식 터치 패널 또는 정전 용량 터치 패널일 수 있고, 표시 패널(8006)과 중첩하도록 형성될 수 있다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 표시 패널(8006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백 라이트(8007)는 광원(8008)을 포함한다. 또한, 백 라이트(8007) 위에 광원(8008)이 제공되는 구조를 도 43에 도시하였지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 백 라이트(8007)의 단부에 광원(8008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백 라이트(8007)를 제공할 필요는 없다.
프레임(8009)은 표시 패널(8006)을 보호하고, 또한 인쇄 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로도 기능한다. 프레임(8009)은 방열판(radiator plate)으로서 기능하여도 좋다.
인쇄 기판(8010)에는, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로가 제공된다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도로 제공된 배터리(8011)를 사용하는 전원을 사용하여도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(8000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<전자 기기>
도 44의 (A) 내지 (G)는 전자 기기를 도시한 것이다. 전자 기기들의 각각은, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 44의 (A) 내지 (G)에 도시된 전자 기기는, 예를 들어 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 및 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 프로그램 또는 데이터를 표시하는 기능 등의 다양한 기능을 가질 수 있다. 또한, 도 44의 (A) 내지 (G)에 도시된 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 44의 (A) 내지 (G)에 도시되어 있지 않지만, 전자 기기들의 각각은 복수의 표시부를 가져도 좋다. 전자 기기들의 각각은 카메라 등을 가져도 좋고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기억 매체(외부 기억 매체 또는 카메라에 포함되는 기억 매체)에 저장하는 기능, 및 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 44의 (A) 내지 (G)에 도시된 전자 기기에 대하여 이하에서 자세히 설명한다.
도 44의 (A)는 휴대 정보 단말기(9100)의 사시도이다. 휴대 정보 단말기(9100)의 표시부(9001)는 플렉시블하기 때문에 하우징(9000)의 곡면을 따라 표시부(9001)를 제공할 수 있다. 또한, 표시부(9001)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작을 행할 수 있다. 예를 들어, 표시부(9001)에 표시된 아이콘을 터치함으로써, 애플리케이션을 기동할 수 있다.
도 44의 (B)는 휴대 정보 단말기(9101)의 사시도이다. 휴대 정보 단말기(9101)는 예를 들어, 전화기, 노트, 및 정보 열람 시스템 등 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말기(9101)는 스마트폰으로서 사용할 수 있다. 또한, 도 44의 (B)에 도시되지 않은 스피커(9003), 접속 단자(9006), 및 센서(9007) 등을, 도 44의 (A)에 도시된 휴대 정보 단말기(9100)와 같이 휴대 정보 단말기(9101)에 배치할 수 있다. 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 또는 전화 등의 수신을 알리는 표시; 이메일 또는 SNS 메시지 등의 제목 및 송신자; 날짜; 시각; 배터리의 잔량; 및 안테나의 수신 강도 등이 포함된다. 정보(9051)가 표시되는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 44의 (C)는 휴대 정보 단말기(9102)의 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 가진다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시되어 있다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말기(9102)의 상방에서 볼 수 있는 위치에 표시한다. 따라서 사용자는, 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 44의 (D)는 손목시계형 휴대 정보 단말기(9200)의 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 휘어져 있고, 곡면을 가지는 표시면에 표시를 할 수 있다. 휴대 정보 단말기(9200)는, 통신 표준에 맞는 근거리 무선 통신을 채용할 수 있다. 예를 들어 휴대 정보 단말기(9200)와 무선 통신이 가능한 헤드셋 간의 상호 통신에 의하여 핸즈프리 통화가 가능하다. 또한, 휴대 정보 단말기(9200)는 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말기에 데이터를 직접 송신하거나, 다른 정보 단말기로부터 데이터를 직접 수신할 수 있다. 접속 단자(9006)를 통한 충전도 가능하다. 또한, 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 행하여도 좋다.
도 44의 (E), (F), 및 (G)는 접을 수 있는 휴대 정보 단말기(9201)의 사시도이다. 도 44의 (E)는 펼친 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 44의 (F)는 펼치고 있는 중 또는 접고 있는 중의 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 44의 (G)는, 접은 폴더블 휴대 정보 단말기(9201)의 사시도이다. 휴대 정보 단말기(9201)는, 접었을 때 휴대가 매우 쉽다. 휴대 정보 단말기(9201)를 펼치면, 이음매 없는 큰 표시 영역이 높은 일람성(browsability)을 준다. 휴대 정보 단말기(9201)의 표시부(9001)는, 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 힌지(9055)를 이용하여 2개의 하우징(9000) 사이의 연결부에서 휴대 정보 단말기(9201)를 접음으로써, 휴대 정보 단말기(9201)를, 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말기(9201)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 45의 (A) 및 (B)는 복수의 표시 패널을 포함하는 표시 장치의 사시도이다. 또한, 도 45의 (A)의 사시도는 복수의 표시 패널을 만 상태이고, 도 45의 (B)의 사시도는 편 상태이다.
도 45의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501), 힌지(9511), 및 베어링(9512)을 포함한다. 복수의 표시 패널(9501)의 각각은 표시 영역(9502) 및 광 투과 영역(9503)을 포함한다.
복수의 표시 패널(9501)의 각각은 플렉시블하다. 인접한 2개의 표시 패널(9501)은 서로 부분적으로 중첩되도록 제공된다. 예를 들어, 인접한 2개의 표시 패널(9501)의 광 투과 영역들(9503)을 서로 중첩시킬 수 있다. 복수의 표시 패널(9501)을 이용하여 큰 화면을 가지는 표시 장치를 얻을 수 있다. 이 표시 장치는 용도에 따라 표시 패널(9501)을 말 수 있기 때문에 범용성이 높다.
또한, 도 45의 (A) 및 (B)에서는 인접한 표시 패널들(9501)의 표시 영역들(9502)이 서로 분리되어 있지만 이 구조에 한정되지 않고, 예를 들어 인접한 표시 패널들(9501)의 표시 영역들(9502)을 틈 없이 서로 중첩시켜 연속적인 표시 영역(9502)을 얻어도 좋다.
본 발명의 일 형태에 따른 모니터 회로에 의하여 인접한 표시 패널들(9501) 간의 휘도 변동을 저감할 수 있기 때문에, 관찰자는 복수의 표시 영역(9502)을 하나의 표시 영역으로서 인식할 수 있다.
본 실시형태에 기재된 전자 기기들의 각각은 어떤 종류의 데이터를 표시하기 위한 표시부를 포함한다. 또한, 본 발명의 일 형태에 따른 반도체 장치는, 표시부를 가지지 않는 전자 기기에도 사용될 수 있다. 본 실시형태에 기재된 전자 기기의 표시부가 플렉시블하고, 곡면을 가지는 표시면에 표시를 행할 수 있는 구조, 또는 전자 기기의 표시부가 폴더블인 구조를 예시하였지만, 구조는 이에 한정되지 않고, 전자 기기의 표시부가 플렉시블하지 않고 평면부에 표시를 행하는 구조를 채용하여도 좋다.
본 실시형태에 기재된 구조는, 다른 실시형태에 기재된 임의의 구조와 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 모듈을 제작하는 데 사용할 수 있는 퇴적 장치에 대하여 도 46을 참조하여 설명한다.
도 46은 본 발명의 일 형태에 따른 표시 모듈을 제작하는 데 사용할 수 있는 퇴적 장치(3000)를 도시한 것이다. 또한, 퇴적 장치(3000)는 배치식(batch-type) ALD 장치의 일례이다.
<퇴적 장치의 구조예>
본 실시형태에서 설명하는 퇴적 장치(3000)는 퇴적 체임버(3180), 및 퇴적 체임버(3180)에 접속되는 제어부(3182)를 포함한다(도 46 참조).
제어부(3182)는 제어 신호를 공급하는 제어 유닛(미도시), 및 제어 신호를 공급받는 유량 제어기(3182a, 3182b, 및 3182c)를 포함한다. 예를 들어, 고속 밸브를 유량 제어기로서 사용할 수 있다. 구체적으로는 ALD 밸브 등을 사용하여, 유량을 정밀하게 제어할 수 있다. 또한, 제어부(3182)는 유량 제어기 및 배관의 온도를 제어하는 가열 기구(3182h)를 포함한다.
유량 제어기(3182a)는 제어 신호, 제 1 원료, 및 불활성 가스를 공급받고, 제어 신호에 따라 제 1 원료 또는 불활성 가스를 공급하는 기능을 가진다.
유량 제어기(3182b)는 제어 신호, 제 2 원료, 및 불활성 가스를 공급받고, 제어 신호에 따라 제 2 원료 또는 불활성 가스를 공급하는 기능을 가진다.
유량 제어기(3182c)는 제어 신호를 공급받고, 제어 신호에 따라 배기 유닛(3185)에 접속하는 기능을 가진다.
<원료 공급부>
원료 공급부(3181a)는 제 1 원료를 공급하는 기능을 가지고, 유량 제어기(3182a)에 접속되어 있다.
원료 공급부(3181b)는 제 2 원료를 공급하는 기능을 가지고, 유량 제어기(3182b)에 접속되어 있다.
각 원료 공급부로서는 기화기 또는 가열 수단 등을 사용할 수 있다. 이로써, 고체 또는 액체의 원료로부터 기체의 원료를 생성할 수 있다.
또한, 원료 공급부의 수는 2개에 한정되지 않고, 3개 이상이어도 좋다.
<원료>
제 1 원료로서는 다양한 물질 중 임의의 것을 사용할 수 있다. 예를 들어, 유기 금속 화합물 또는 금속 알콕사이드 등을 제 1 원료로서 사용할 수 있다. 제 2 원료로서는 제 1 원료와 반응하는 다양한 물질 중 임의의 것을 사용할 수 있다. 예를 들어, 산화 반응에 기여하는 물질, 환원 반응에 기여하는 물질, 부가 반응에 기여하는 물질, 분해 반응에 기여하는 물질, 또는 가수 분해 반응에 기여하는 물질 등을 제 2 원료로서 사용할 수 있다.
또한, 라디칼 등을 사용할 수 있다. 예를 들어, 원료를 플라스마원으로 공급하여 얻어지는 플라스마 등을 사용할 수 있다. 구체적으로는 산소 라디칼 또는 질소 라디칼 등을 사용할 수 있다.
제 1 원료와 조합하는 제 2 원료는, 실온에 가까운 온도에서 반응하는 원료인 것이 바람직하다. 예를 들어, 실온 이상 200 이하, 바람직하게는 50 이상 150 이하의 온도에서 반응하는 원료가 바람직하다.
<배기 유닛>
배기 유닛(3185)은 배기 기능을 가지고, 유량 제어기(3182c)에 접속되어 있다. 또한, 배출되는 원료를 포착하는 트랩을 배출구(3184)와 유량 제어기(3182c) 사이에 제공하여도 좋다. 배기된 가스 등은 제해 유닛을 사용하여 제해한다.
<제어부>
제어부(3182)는 유량 제어기를 제어하는 제어 신호, 또는 가열 기구를 제어하는 제어 신호 등을 공급한다. 예를 들어 제 1 단계에서, 제 1 원료를 가공 부재의 표면에 공급한다. 그리고, 제 2 단계에서 제 1 원료와 반응하는 제 2 원료를 공급한다. 이에 따라 제 1 원료와 제 2 원료의 반응 생성물이 가공 부재(3010)의 표면에 퇴적될 수 있다.
또한, 가공 부재(3010)의 표면에 퇴적되는 반응 생성물의 양은, 제 1 단계와 제 2 단계를 반복하여 제어할 수 있다.
또한, 가공 부재(3010)에 공급되는 제 1 원료의 양은, 가공 부재(3010)의 표면에 대한 최대 흡착 가능량에 의하여 제한된다. 예를 들어, 제 1 원료의 단분자층이 가공 부재(3010)의 표면에 형성되는 조건을 선택하고, 형성된 제 1 원료의 단분자층을 제 2 원료와 반응시킴으로써, 제 1 원료와 제 2 원료의 반응 생성물을 함유하는 매우 균일한 층을 형성할 수 있다.
따라서, 표면이 복잡한 구조를 가지더라도 가공 부재(3010)의 표면에 다양한 재료를 퇴적할 수 있다. 예를 들어 두께가 3nm 이상 200nm 이하인 막을 가공 부재(3010)에 형성할 수 있다.
예를 들어, 가공 부재(3010)의 표면에 핀홀이라고 불리는 작은 구멍 등이 형성되어 있는 경우, 핀홀에 재료를 퇴적함으로써 핀홀을 채울 수 있다.
남은 제 1 원료 또는 제 2 원료는 배기 유닛(3185)을 이용하여 퇴적 체임버(3180)에서 배출한다. 예를 들어, 아르곤 또는 질소 등의 불활성 가스를 도입하면서 배기를 행하여도 좋다.
<퇴적 체임버>
퇴적 체임버(3180)는 제 1 원료, 제 2 원료, 및 불활성 가스를 공급하는 도입구(3183)와, 제 1 원료, 제 2 원료, 및 불활성 가스를 배출하는 배출구(3184)를 포함한다.
퇴적 체임버(3180)는 하나 또는 복수의 가공 부재(3010)를 지지하는 기능을 가지는 지지부(3186), 하나 또는 복수의 가공 부재(3010)를 가열하는 기능을 가지는 가열 기구(3187), 및 하나 또는 복수의 가공 부재(3010)의 반입 및 반출을 위하여 개폐하는 기능을 가지는 도어(3188)를 포함한다.
예를 들어, 저항 가열기 또는 적외선 램프 등을 가열 기구(3187)로서 사용할 수 있다. 가열 기구(3187)는 예를 들어 80 이상, 100 이상, 또는 150 이상으로 가열하는 기능을 가진다. 가열 기구(3187)는 실온 이상 200 이하, 바람직하게는 50 이상 150 이하의 온도가 되도록 하나 또는 복수의 가공 부재(3010)를 가열한다.
또한, 퇴적 체임버(3180)는 압력 조정기 및 압력 검출기를 포함하여도 좋다.
<지지부>
지지부(3186)는 하나 또는 복수의 가공 부재(3010)를 지지한다. 따라서, 각 처리에서 하나 또는 복수의 가공 부재(3010) 위에 예를 들어 절연막을 형성할 수 있다.
<막의 예>
본 실시형태에서 설명하는 퇴적 장치(3000)를 이용하여 형성할 수 있는 막의 예에 대하여 설명한다.
예를 들어, 산화물, 질화물, 플루오린화물, 황화물, 삼원 화합물, 금속, 또는 폴리머를 포함하는 막을 형성할 수 있다.
예를 들어, 막은 산화 알루미늄, 산화 하프늄, 알루미늄 실리케이트, 하프늄 실리케이트, 산화 란타넘, 산화 실리콘, 타이타늄산 스트론튬, 산화 탄탈럼, 산화 타이타늄, 산화 아연, 산화 나이오븀, 산화 지르코늄, 산화 주석, 산화 이트륨, 산화 세륨, 산화 스칸듐, 산화 어븀, 산화 바나듐, 또는 산화 인듐 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 질화 알루미늄, 질화 하프늄, 질화 실리콘, 질화 탄탈럼, 질화 타이타늄, 질화 나이오븀, 질화 몰리브데넘, 질화 지르코늄, 또는 질화 갈륨 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 구리, 백금, 루테늄, 텅스텐, 이리듐, 팔라듐, 철, 코발트, 또는 니켈 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 황화 아연, 황화 스트론튬, 황화 칼슘, 황화 납, 플루오린화 칼슘, 플루오린화 스트론튬, 또는 플루오린화 아연 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 타이타늄 및 알루미늄을 함유하는 질화물, 타이타늄 및 알루미늄을 함유하는 산화물, 알루미늄 및 아연을 함유하는 산화물, 망가니즈 및 아연을 함유하는 황화물, 세륨 및 스트론튬을 함유하는 황화물, 어븀 및 알루미늄을 함유하는 산화물, 또는 이트륨 및 지르코늄을 함유하는 산화물 등을 포함하는 재료로 형성할 수 있다.
본 실시형태에 기재된 구조는, 다른 실시형태에 기재된 임의의 구조와 적절히 조합될 수 있다.
10: 반도체 장치, 12: 화소부, 14: 화소, 16: 게이트선 구동 회로, 18: 신호선 구동 회로, 20: 모니터 회로, 22: 단자부, 32: 증폭 회로, 34: 트랜지스터, 36: 발광 소자, 38: 저항 소자, 54: 구동 트랜지스터, 56: 발광 소자, 60: 보정 회로, 62: 회로군, 81: 선택 트랜지스터, 82: 용량 소자, 86: 선택 트랜지스터, 87: 트랜지스터, 88: 선택 트랜지스터, 89: 트랜지스터, 90: 트랜지스터, 91: 트랜지스터, 92: 선택 트랜지스터, 93: 트랜지스터, 94: 트랜지스터, 95: 선택 트랜지스터, 96: 트랜지스터, 97: 트랜지스터, 98: 트랜지스터, 99: 트랜지스터, 100: 트랜지스터, 100A: 트랜지스터, 100B: 트랜지스터, 102: 기판, 104: 도전막, 106: 절연막, 107: 절연막, 108: 산화물 반도체막, 108a: 산화물 반도체막, 108b: 산화물 반도체막, 108c: 산화물 반도체막, 112a: 도전막, 112b: 도전막, 114: 절연막, 116: 절연막, 118: 절연막, 120: 도전막, 120a: 도전막, 120b: 도전막, 130: 보호막, 131: 절연막, 132: 절연막, 133: 절연막, 140: 산소, 140a: 개구, 140b: 개구, 140c: 개구, 141a: 개구, 141b: 개구, 142a: 개구, 142b: 개구, 142c: 개구, 150: 트랜지스터, 160: 트랜지스터, 170: 트랜지스터, 180: 트랜지스터, 180b: 산화물 반도체막, 600: 트랜지스터, 602: 기판, 604: 도전막, 604a: 도전막, 604b: 도전막, 606: 절연막, 607: 절연막, 608: 산화물 반도체막, 609: 산화물 반도체막, 612a: 도전막, 612b: 도전막, 612c: 도전막, 612d: 도전막, 612e: 도전막, 614: 절연막, 616: 절연막, 618: 절연막, 620: 도전막, 642a: 개구, 642b: 개구, 644a: 개구, 644b: 개구, 646a: 개구, 646b: 개구, 650: 평가용 샘플, 702: 기판, 742: 절연막, 744: 절연막, 746: 격벽, 748: 스페이서, 752: 도전막, 752a: 도전막, 752b: 도전막, 754: 도전막, 756: EL층, 758: 도전막, 760: 기판, 762: 차광막, 764G: 컬러 필터, 764R: 컬러 필터, 770: 트랜지스터, 772: 용량 소자, 773: 저항 소자, 774: 발광 소자, 804: 도전막, 804a: 도전막, 804b: 도전막, 806: 절연막, 807: 절연막, 809: 산화물 도전막, 812: 도전막, 812a: 도전막, 812b: 도전막, 818: 절연막, 820: 도전막, 2000: 터치 패널, 2001: 터치 패널, 2501: 표시 장치, 2502t: 트랜지스터, 2503c: 용량 소자, 2503t: 트랜지스터, 2504: 주사선 구동 회로, 2505: 화소, 2509: FPC, 2510: 기판, 2510a: 절연층, 2510b: 플렉시블 기판, 2510c: 접착층, 2511: 배선, 2519: 단자, 2521: 절연층, 2528: 격벽, 2550: EL 소자, 2560: 밀봉층, 2567: 착색층, 2568: 차광층, 2569: 반사 방지층, 2570: 기판, 2570a: 절연층, 2570b: 플렉시블 기판, 2570c: 접착층, 2580: 발광 모듈, 2590: 기판, 2591: 전극, 2592: 전극, 2593: 절연층, 2594: 배선, 2595: 터치 센서, 2597: 접착층, 2598: 배선, 2599: 접속층, 2601: 펄스 전압 출력 회로, 2602: 전류 검지 회로, 2603: 용량 소자, 2611: 트랜지스터, 2612: 트랜지스터, 2613: 트랜지스터, 2621: 전극, 2622: 전극, 3000: 퇴적 장치, 3010: 가공 부재, 3180: 퇴적 체임버, 3181a: 원료 공급부, 3181b: 원료 공급부, 3182: 제어부, 3182a: 유량 제어기, 3182b: 유량 제어기, 3182c: 유량 제어기, 3182h: 가열 기구, 3183: 도입구, 3184: 배출구, 3185: 배기 유닛, 3186: 지지부, 3187: 가열 기구, 3188: 도어, 5100: 펠릿, 5120: 기판, 5161: 영역, 5200: 펠릿, 5201: 이온, 5203: 입자, 5220: 기판, 5230: 타깃, 5240: 플라스마, 5260: 가열 기구, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 표시 패널, 8007: 백 라이트, 8008: 광원, 8009: 프레임, 8010: 인쇄 기판, 8011: 배터리, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 휴대 정보 단말기, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기, 9500: 표시 장치, 9501: 표시 패널, 9502: 표시 영역, 9503: 영역, 9511: 힌지, 9512: 베어링.
본 출원은 2014년 12월 29일에 일본 특허청에 출원된 일련 번호 2014-266969의 일본 특허 출원 및 2014년 12월 29일에 일본 특허청에 출원된 일련 번호 2014-266973의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (21)

  1. 반도체 장치로서,
    화소부; 및
    상기 화소부의 외측에 제공된 모니터 회로를 포함하고,
    상기 화소부는 제 1 발광 소자를 포함하고,
    상기 모니터 회로는 제 2 발광 소자, 트랜지스터, 저항 소자, 및 증폭 회로를 포함하고,
    상기 제 2 발광 소자의 애노드는 상기 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 발광 소자의 캐소드는 상기 저항 소자의 한쪽 전극 및 상기 증폭 회로의 제 1 입력 단자에 전기적으로 접속되고,
    상기 저항 소자의 다른 쪽 전극은 제 1 전원선에 전기적으로 접속되고,
    상기 증폭 회로의 제 2 입력 단자는 제 2 전원선에 전기적으로 접속되고,
    상기 증폭 회로의 출력 단자는 상기 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 전원선에 전기적으로 접속되고,
    상기 트랜지스터는 한 표면에 형성된 산화물 반도체막을 포함하고,
    상기 저항 소자는 상기 산화물 반도체막과 같은 표면에 형성된 산화물 도전막을 포함하고,
    상기 제 1 발광 소자를 흐르는 전류의 양이 상기 모니터 회로에 의하여 제어되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막은 In, Zn, 및 M(M은 Ti, Ga, Υ, Zr, La, Ce, Nd, Sn, 또는 Hf)을 함유하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하고,
    상기 결정부는 c축 배향을 가지는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 도전막은 In, Zn, 및 M(M은 Ti, Ga, Υ, Zr, La, Ce, Nd, Sn, 또는 Hf)을 함유하는, 반도체 장치.
  5. 표시 장치로서,
    제 1 항에 따른 반도체 장치; 및
    컬러 필터를 포함하는, 표시 장치.
  6. 표시 모듈로서,
    제 5 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
  7. 반도체 장치로서,
    화소부; 및
    상기 화소부의 외측에 제공된 모니터 회로를 포함하고,
    상기 화소부는 선택 트랜지스터, 구동 트랜지스터, 및 제 1 발광 소자를 포함하고,
    상기 선택 트랜지스터는 신호선과 상기 구동 트랜지스터의 게이트 사이의 도통을 제어하는 기능을 가지고,
    상기 구동 트랜지스터는 상기 제 1 발광 소자를 흐르는 전류의 양을 제어하는 기능을 가지고,
    상기 모니터 회로는 제 2 발광 소자, 트랜지스터, 저항 소자, 및 증폭 회로를 포함하고,
    상기 제 2 발광 소자의 애노드는 상기 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 발광 소자의 캐소드는 상기 저항 소자의 한쪽 전극 및 상기 증폭 회로의 제 1 입력 단자에 전기적으로 접속되고,
    상기 저항 소자의 다른 쪽 전극은 제 1 전원선에 전기적으로 접속되고,
    상기 증폭 회로의 제 2 입력 단자는 제 2 전원선에 전기적으로 접속되고,
    상기 증폭 회로의 출력 단자는 상기 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 전원선에 전기적으로 접속되고,
    상기 트랜지스터는 한 표면에 형성된 산화물 반도체막을 포함하고,
    상기 저항 소자는 상기 산화물 반도체막과 같은 표면에 형성된 산화물 도전막을 포함하고,
    상기 구동 트랜지스터 및 상기 제 1 발광 소자를 흐르는 전류의 양이 상기 모니터 회로에 의하여 제어되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 선택 트랜지스터 및 상기 구동 트랜지스터의 각각은 상기 산화물 반도체막을 포함하는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 산화물 반도체막은 In, Zn, 및 M(M은 Ti, Ga, Υ, Zr, La, Ce, Nd, Sn, 또는 Hf)을 함유하는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하고,
    상기 결정부는 c축 배향을 가지는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 산화물 도전막은 In, Zn, 및 M(M은 Ti, Ga, Υ, Zr, La, Ce, Nd, Sn, 또는 Hf)을 함유하는, 반도체 장치.
  12. 표시 장치로서,
    제 7 항에 따른 반도체 장치; 및
    컬러 필터를 포함하는, 표시 장치.
  13. 표시 모듈로서,
    제 12 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
  14. 반도체 장치로서,
    화소부; 및
    상기 화소부의 외측에 제공된 모니터 회로를 포함하고,
    상기 화소부는 선택 트랜지스터, 구동 트랜지스터, 제 1 트랜지스터, 및 제 1 발광 소자를 포함하고,
    상기 선택 트랜지스터는 신호선과 상기 구동 트랜지스터의 게이트 사이의 도통을 제어하는 기능을 가지고,
    상기 구동 트랜지스터 및 상기 제 1 트랜지스터의 각각은 상기 제 1 발광 소자를 흐르는 전류의 양을 제어하는 기능을 가지고,
    상기 모니터 회로는 제 2 발광 소자, 제 2 트랜지스터, 저항 소자, 및 증폭 회로를 포함하고,
    상기 제 2 발광 소자의 애노드는 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 발광 소자의 캐소드는 상기 저항 소자의 한쪽 전극 및 상기 증폭 회로의 제 1 입력 단자에 전기적으로 접속되고,
    상기 저항 소자의 다른 쪽 전극은 제 1 전원선에 전기적으로 접속되고,
    상기 증폭 회로의 제 2 입력 단자는 제 2 전원선에 전기적으로 접속되고,
    상기 증폭 회로의 출력 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 전원선에 전기적으로 접속되고,
    상기 제 2 트랜지스터는 한 표면에 형성된 산화물 반도체막을 포함하고,
    상기 저항 소자는 상기 산화물 반도체막과 같은 표면에 형성된 산화물 도전막을 포함하고,
    상기 구동 트랜지스터 및 상기 제 1 발광 소자를 흐르는 전류의 양이 상기 모니터 회로에 의하여 제어되는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 선택 트랜지스터, 상기 구동 트랜지스터, 및 상기 제 1 트랜지스터의 각각은 상기 산화물 반도체막을 포함하는, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 산화물 반도체막은 In, Zn, 및 M(M은 Ti, Ga, Υ, Zr, La, Ce, Nd, Sn, 또는 Hf)을 함유하는, 반도체 장치.
  17. 제 14 항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하고,
    상기 결정부는 c축 배향을 가지는, 반도체 장치.
  18. 제 14 항에 있어서,
    상기 산화물 도전막은 In, Zn, 및 M(M은 Ti, Ga, Υ, Zr, La, Ce, Nd, Sn, 또는 Hf)을 함유하는, 반도체 장치.
  19. 표시 장치로서,
    제 14 항에 따른 반도체 장치; 및
    컬러 필터를 포함하는, 표시 장치.
  20. 표시 모듈로서,
    제 19 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
  21. 전자 기기로서,
    제 1 항에 따른 반도체 장치; 및
    조작 키 또는 배터리를 포함하는, 전자 기기.
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