JP5409697B2 - フラットパネルディスプレイ - Google Patents

Description

本発明の実施形態は、フラットパネルディスプレイに関する。

液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータなどのＯＡ機器やテレビなどの表示装置として各種分野で利用されている。近年では、液晶表示装置は、携帯電話やＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）などの携帯情報端末機器、カーナビゲーション装置、ゲーム機などの表示装置としても利用されている。

このような液晶表示装置を製造する過程においては、静電気対策が不可欠である。例えば、製造過程で発生した静電気や外部から侵入した静電気により、アクティブエリア内の各種配線やスイッチング素子の絶縁破壊などが発生することがある。このような静電気対策としては、例えば、保護素子を構成する２つの保護ＴＦＴ（それぞれのソース電極とドレイン電極とを互いに逆向きに並列接続した構成）のゲート電極を、基板の余剰部の上に形成したショートラインにつながっているゲート配線と中継電極のいずれかに一体に形成する技術がある。

特開平０８−１７９３５９号公報

本実施形態の目的は、静電気不良を抑制することが可能なフラットパネルディスプレイを提供することにある。

本実施形態によれば、
絶縁基板と、前記絶縁基板の上に形成された第１入力パッド及び第１出力パッドを含む第１実装部と、前記絶縁基板の上に形成された第２入力パッド及び第２出力パッドを含む第２実装部と、前記絶縁基板の上に形成されたコモン電位の第１コモン端子及び第２コモン端子と、前記絶縁基板の上において、前記第１コモン端子から前記第１実装部の前記第１入力パッドと前記第１出力パッドとの間を通り、前記第２実装部の前記第２入力パッドと前記第２出力パッドとの間を通り、前記第２コモン端子に亘って形成され、第１抵抗値の第１抵抗素子と、第１抵抗値よりも高い第２抵抗値の第２抵抗素子と、を含むガードリング配線と、を備えたことを特徴とするフラットパネルディスプレイが提供される。

本実施形態によれば、
第１方向に延出した基板端を含む絶縁基板と、前記絶縁基板の上において第１方向に並んで形成された出力パッドと、前記絶縁基板の上における前記出力パッドよりも基板端側において第１方向に並んで形成された入力パッドと、前記絶縁基板の上における前記入力パッドよりも基板端側において第１方向に並んで形成され、前記入力パッドと接続された接続パッド、前記絶縁基板の上における前記出力パッドと前記入力パッドとの間において第１方向に沿って延出し、複数の抵抗素子を含むガードリング配線と、を備えたことを特徴とするフラットパネルディスプレイが提供される。

本実施形態によれば、
絶縁基板と、前記絶縁基板の上に形成され、画像を表示するアクティブエリアにおいて第１方向に沿って延出したゲート配線及び第１方向に交差する第２方向に沿って延出したソース配線と、前記絶縁基板の上において前記アクティブエリアの外側に形成され、複数の抵抗素子を含むとともに前記ゲート配線及び前記ソース配線と電気的に絶縁されたガードリング配線と、を備えたことを特徴とするフラットパネルディスプレイが提供される。

図１は、本実施形態におけるフラットパネルディスプレイの構成を概略的に示す図である。 図２は、図１に示した液晶表示パネルの構造を概略的に示す断面図である。 図３は、図１に示した液晶表示パネルのアレイ基板に形成されたガードリング配線の構成例を概略的に示す上面図である。 図４は、本実施形態におけるガードリング配線の他の構成例を概略的に示す平面図である。 図５は、本実施形態におけるガードリング配線の他の構成例を概略的に示す平面図である。 図６は、本実施形態におけるガードリング配線の他の構成例を概略的に示す平面図である。 図７は、本実施形態におけるガードリング配線の他の構成例を概略的に示す平面図である。 図８は、本実施形態におけるガードリング配線の他の構成例を概略的に示す平面図である。 図９は、本実施形態のガードリング配線に含まれる第１抵抗素子の構成の一例を概略的に示す平面図である。 図１０は、図９に示した第１抵抗素子をＡ−Ａ線で切断したときの構造を概略的に示す断面図である。 図１１は、本実施形態のガードリング配線に含まれる第２抵抗素子の構成の一例に対応した等価回路図である。 図１２は、図１１に示した第２抵抗素子の構成の一例を概略的に示す平面図である。 図１３は、図１２に示した第２抵抗素子をＢ−Ｂ線で切断したときの構造を概略的に示す断面図である。 図１４は、図１２に示した第２抵抗素子をＣ−Ｃ線で切断したときの構造を概略的に示す断面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態におけるフラットパネルディスプレイの構成を概略的に示す図である。この図１においては、フラットパネルディスプレイの一例として、液晶表示装置の構成を概略的に示している。

この液晶表示装置は、例えば、アクティブマトリクスタイプの液晶表示装置であって、略矩形平板状の液晶表示パネルＬＰＮを備えている。この液晶表示パネルＬＰＮは、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に配置された液晶層ＬＱと、を備えて構成されている。これらのアレイ基板ＡＲと対向基板ＣＴとは、シール材ＳＥによって貼り合わせられている。

このような液晶表示パネルＬＰＮは、シール材ＳＥによって囲まれた内側に、画像を表示するアクティブエリアＤＳＰを備えている。このアクティブエリアＤＳＰは、例えば四角形状（特に長方形状）に形成され、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

アレイ基板ＡＲは、アクティブエリアＤＳＰにおいて、ｎ本のゲート配線Ｙ（Ｙ１〜Ｙｎ）、ｍ本のソース配線Ｘ（Ｘ１〜Ｘｍ）、補助容量線ＡＹなどを備えている。ゲート配線Ｙのそれぞれは、第１方向Ｈに沿って延出している。ソース配線Ｘのそれぞれは、第１方向Ｈに交差する第２方向Ｖに沿って延出している。これらのゲート配線Ｙとソース配線Ｘとは、絶縁膜を介して交差している。なお、ここでは、第１方向Ｈと第２方向Ｖとは略直交している。補助容量線ＡＹは、ゲート配線Ｙと略平行に第１方向Ｈに沿って延出している。

アクティブエリアＤＳＰの各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、対向電極ＣＥなどを備えている。スイッチング素子ＳＷ及び画素電極ＰＥは、アレイ基板ＡＲに備えられている。対向電極ＣＥは、アレイ基板ＡＲに備えられていても良いし、対向基板ＣＴに備えられていても良い。保持容量Ｃｓは、例えば、画素電極ＰＥと補助容量線ＡＹとの間に形成される。

スイッチング素子ＳＷは、ゲート配線Ｙ及びソース配線Ｘと電気的に接続されている。このスイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタによって構成されている。スイッチング素子ＳＷのゲート電極ＷＧは、ゲート配線Ｙに電気的に接続されている（あるいは、ゲート電極ＷＧはゲート配線Ｙと一体的に形成されている）。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｘに電気的に接続されている（あるいは、ソース電極ＷＳはソース配線Ｘと一体に形成されている）。スイッチング素子ＳＷのドレイン電極ＷＤは、画素電極ＰＥに電気的に接続されている。

画素電極ＰＥは、スイッチング素子ＳＷに電気的に接続されている。対向電極ＣＥは、アクティブエリアＤＳＰにおいて、液晶層ＬＱを介して各画素ＰＸの画素電極ＰＥと対向している。この対向電極ＣＥは、コモン電位のコモン端子ＣＯＭに電気的に接続されている。コモン端子ＣＯＭは、例えば、アレイ基板ＡＲにおけるアクティブエリアＤＳＰの外側に形成されている。対向電極ＣＥがアレイ基板ＡＲに備えられている場合には、対向電極ＣＥは、アレイ基板ＡＲに形成された配線を介してコモン端子ＣＯＭと電気的に接続されている。また、対向電極ＣＥが対向基板ＣＴに備えられている場合には、対向電極ＣＥは、図示しない導電性部材を介してアレイ基板ＡＲ側のコモン端子ＣＯＭと電気的に接続されている。

ｎ本のゲート配線Ｙは、それぞれアクティブエリアＤＳＰの外側に引き出され、ゲートドライバＹＤに接続されている。ｍ本のソース配線Ｘは、それぞれアクティブエリアＤＳＰの外側に引き出され、ソースドライバＸＤに接続されている。なお、ゲートドライバＹＤ及びソースドライバＸＤを構成する少なくとも一部は、アレイ基板ＡＲに備えられている。本実施形態においては、ソースドライバＸＤの少なくとも一部の機能は、アレイ基板ＡＲに実装された１個以上の駆動ＩＣに内蔵されている。これらのゲートドライバＹＤ及びソースドライバＸＤは、コントローラＣＮＴによって制御される。コントローラＣＮＴについては、アレイ基板ＡＲに直接実装されていなくても良く、液晶表示パネルＬＰＮに実装されるフレキシブル・プリンテッド・サーキット（以下、単にＦＰＣと称する）基板に実装されていても良い。

図示した例では、ゲートドライバＹＤ及びソースドライバＸＤは、対向基板ＣＴの端部よりも外方に延在したアレイ基板ＡＲの延在部ＡＲＥに配置されている。延在部ＡＲＥは、アクティブエリアＤＳＰの外側に位置している。ゲートドライバＹＤは第２方向Ｖに略平行なアクティブエリアＤＳＰの一辺に沿って配置され、また、ソースドライバＸＤは第１方向Ｈに略平行なアクティブエリアＤＳＰの一辺に沿って配置されている。

図２は、図１に示した液晶表示パネルＬＰＮの構造を概略的に示す断面図である。この図２には、アクティブエリアＤＳＰにおける一画素ＰＸの断面が図示されている。

すなわち、アレイ基板ＡＲは、ガラス基板やプラスチック基板などの光透過性を有する第１絶縁基板２０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板２０の上に形成されたゲート配線Ｙ、ソース配線Ｘ、スイッチング素子ＳＷ、画素電極ＰＥなどを備えている。ここに示したスイッチング素子ＳＷは、ボトムゲート型の薄膜トランジスタであり、アモルファスシリコンによって形成された半導体層（第１半導体層）ＳＣを備えているが、スイッチング素子ＳＷの構成はこの例に限らない。例えば、スイッチング素子ＳＷはトップゲート型の薄膜トランジスタであっても良いし、半導体層ＳＣはポリシリコンなどの他の半導体材料によって形成されていても良い。

スイッチング素子ＳＷのゲート電極ＷＧは、第１絶縁基板２０の上に形成されている。このゲート電極ＷＧは、第１絶縁基板２０の上に形成されたゲート配線Ｙに電気的に接続されている。図示した例では、ゲート電極ＷＧは、ゲート配線Ｙと一体的に形成されている。このようなゲート電極ＷＧは、第１層間絶縁膜２１によって覆われている。この第１層間絶縁膜２１は、第１絶縁基板２０の上にも配置されている。

スイッチング素子ＳＷの半導体層ＳＣは、第１層間絶縁膜２１の上に形成されている。この半導体層ＳＣは、ゲート電極ＷＧの直上に位置している。スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第１層間絶縁膜２１の上に形成され、それぞれの少なくとも一部が半導体層ＳＣにコンタクトしている。

ソース電極ＷＳは、ソース配線Ｘに電気的に接続されている。図示した例では、ソース電極ＷＳは、ソース配線Ｘと一体的に形成されている。ソース電極ＷＳ及びドレイン電極ＷＤは、第２層間絶縁膜２２によって覆われている。また、この第２層間絶縁膜２２は、第１層間絶縁膜２１の上にも配置されている。これらの第１層間絶縁膜２１及び第２層間絶縁膜２２は、例えば窒化シリコン（ＳｉＮ）などの無機系材料によって形成されている。

画素電極ＰＥは、第２層間絶縁膜２２の上に形成されている。この画素電極ＰＥは、第２層間絶縁膜２２を貫通するコンタクトホールを介してドレイン電極ＷＤに接続されている。この画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な酸化物導電材料によって形成されている。このような画素電極ＰＥ及び第２層間絶縁膜２２は、第１配向膜２３によって覆われている。

一方、対向基板ＣＴは、ガラス基板やプラスチック基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。この対向基板ＣＴは、アクティブエリアＤＳＰにおいて、第２絶縁基板３０の上（ここでは、アレイ基板ＡＲと向かい合う面上）にブラックマトリクス３１、カラーフィルタ層３２などを備えている。また、図示した例では、対向基板ＣＴは、対向電極ＣＥを備えている。

ブラックマトリクス３１は、アクティブエリアＤＳＰにおいて画素ＰＸの間に形成され、アレイ基板ＡＲに形成されたスイッチング素子ＳＷや上述したゲート配線Ｙ及びソース配線Ｘなどの各種配線部に対向している。このようなブラックマトリクス３１は、黒色に着色された樹脂材料やクロム（Ｃｒ）などの遮光性を有する金属材料などによって形成可能である。カラーフィルタ層３２は、アクティブエリアＤＳＰにおいてブラックマトリクス３１によって区画された各画素ＰＸに配置されている。カラーフィルタ層３２の一部は、ブラックマトリクス３１に重なっている。

対向電極ＣＥは、アクティブエリアＤＳＰにおいて、カラーフィルタ層３２の上に形成され、液晶層ＬＱを介して各画素ＰＸの画素電極ＰＥと対向している。この対向電極ＣＥは、ＩＴＯやＩＺＯなどの透明な酸化物導電材料によって形成されている。このような対向電極ＣＥは、第２配向膜３３によって覆われている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜２３及び第２配向膜３３が対向するように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、図示しないスペーサ（例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサ）が配置され、これにより、所定のセルギャップが形成される。

液晶層ＬＱは、上述したセルギャップに封入されている。すなわち、液晶層ＬＱは、アレイ基板ＡＲの画素電極ＰＥと対向基板ＣＴの対向電極ＣＥとの間に保持された液晶組成物によって構成されている。

なお、液晶表示パネルＬＰＮの構成は、上記した構成に限らず、対向電極ＣＥは画素電極ＰＥと同一の基板であるアレイ基板ＡＲに備えられても良い。また、液晶モードについて特に制限はなく、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ）モードなどの主として縦電界あるいは斜め電界を利用するモードや、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの主として横電界を利用するモードなどが適用可能である。

図３は、図１に示した液晶表示パネルＬＰＮのアレイ基板ＡＲに形成されたガードリング配線ＧＲの構成例を概略的に示す上面図である。なお、ここでは、対向基板ＣＴの端部ＣＴＳよりも外方に延在したアレイ基板ＡＲの延在部ＡＲＥに形成されたガードリング配線ＧＲを図示している。

図示した例では、ソースドライバをそれぞれ内蔵した４つの駆動ＩＣ１１乃至１４、及び、ＦＰＣ基板１５が延在部ＡＲＥに実装されるものとする。図中では、駆動ＩＣ１１乃至１４、及び、ＦＰＣ基板１５は、点線で示したように、第１絶縁基板２０に含まれる基板端２０Ｓに沿った延在部ＡＲＥに実装されている。なお、ここでは、基板端２０Ｓは、第１方向Ｈに沿って延出している。

基板端２０Ｓに沿って形成された延在部ＡＲＥには、駆動ＩＣ１１乃至１４のそれぞれが実装されるＩＣ実装部１１１乃至１１４、及び、ＦＰＣ基板１５が実装されるＦＰＣ実装部１１５が形成されている。これらのＩＣ実装部１１１乃至１１４及びＦＰＣ実装部１１５は、図中の一点鎖線で示している。

ＩＣ実装部１１１乃至１１４のぞれぞれは、駆動ＩＣの入力端子と接続される入力パッドＩＰ及び駆動ＩＣの出力端子と接続される出力パッドＯＰを備えている。複数の出力パッドＯＰは、第１絶縁基板２０の上において第１方向Ｈに並んで形成されている。出力パッドＯＰのそれぞれは、アクティブエリアＤＳＰに向かって延出したソース配線Ｘと電気的に接続されている。図中では、ＩＣ実装部１１２の３つの出力パッドＯＰとソース配線Ｘとが接続された状態が示されているが、他の出力パッドＯＰについても図示を省略したソース配線と接続されている。複数の入力パッドＩＰは、第１絶縁基板２０の上における出力パッドＯＰよりも基板端２０Ｓ側において第１方向Ｈに並んで形成されている。

ＦＰＣ実装部１１５は、ＦＰＣ基板１５の出力端子と接続される接続パッドＣＰを備えている。複数の接続パッドＣＰは、第１絶縁基板２０の上における入力パッドＩＰよりも基板端２０Ｓ側において第１方向Ｈに並んで形成されている。接続パッドＣＰのそれぞれは、入力パッドＩＰと電気的に接続されている。図中では、ＩＣ実装部１１２の３つの入力パッドＩＰと接続パッドＣＰとが接続された状態が示されているが、他の入力パッドＩＰについても図示を省略した接続パッドＣＰと接続されている。なお、一部の接続パッドＣＰは、引回し配線ＬＷと電気的に接続されている。これらの引回し配線ＬＷは、図示を省略したゲートドライバなどに接続されている。

これらの入力パッドＩＰ、出力パッドＯＰ、及び、接続パッドＣＰは、ゲート配線と同じく第１絶縁基板２０の上に形成され且つゲート配線と同一材料によって形成された第１導電層、ソース配線と同じく第１層間絶縁膜２１の上に形成され且つソース配線と同一材料によって形成された第２導電層、及び、画素電極と同じく第２層間絶縁膜２２の上に形成され且つ画素電極と同一材料によって形成された第３導電層のうちの少なくとも１つによって構成され、アレイ基板ＡＲの表面に露出している。

ガードリング配線ＧＲは、第１絶縁基板２０の上においてアクティブエリアＤＳＰの外側に形成されている。このガードリング配線ＧＲは、コモン電位のコモン端子と電気的に接続されている。

図示した例では、ガードリング配線ＧＲは、第１コモン端子ＣＯＭ１及び第２コモン端子ＣＯＭ２と電気的に接続されている。これらの第１コモン端子ＣＯＭ１及び第２コモン端子ＣＯＭ２は、第１絶縁基板２０の上において対向基板ＣＴによって覆われる領域に形成され、上述した対向電極ＣＥと電気的に接続されている。つまり、ガードリング配線ＧＲは、コモン電位であり、アクティブエリアＤＳＰに形成されたゲート配線Ｙ及びソース配線Ｘと電気的に絶縁されている。

このようなガードリング配線ＧＲは、ＩＣ実装部１１１乃至１１４におけるぞれぞれの出力パッドＯＰと入力パッドＩＰとの間において第１方向Ｈに沿って延出している。換言すると、各出力パッドＯＰはガードリング配線ＧＲよりもアクティブエリアＤＳＰ側に形成され、各入力パッドＩＰはガードリング配線ＧＲよりも基板端２０Ｓ側あるいは接続パッドＣＰ側に形成されている。

図示した例では、ガードリング配線ＧＲは、第１コモン端子ＣＯＭ１と第２コモン端子ＣＯＭ２との間に亘って形成されている。すなわち、ガードリング配線ＧＲは、第１コモン端子ＣＯＭ１から、ＩＣ実装部１１１の入力パッドＩＰと出力パッドＯＰとの間を通り、ＩＣ実装部１１２の入力パッドＩＰと出力パッドＯＰとの間を通り、ＩＣ実装部１１３の入力パッドＩＰと出力パッドＯＰとの間を通り、ＩＣ実装部１１４の入力パッドＩＰと出力パッドＯＰとの間を通り、第２コモン端子ＣＯＭ２に亘って形成されている。

本実施形態において、ガードリング配線ＧＲは、複数の抵抗素子を含んでいる。図示した例では、ガードリング配線ＧＲは、第１抵抗値の第１抵抗素子Ｒ１、及び、第１抵抗値よりも高い第２抵抗値の第２抵抗素子Ｒ２を含んでいる。ガードリング配線ＧＲにおいて、第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２は、ＩＣ実装部１１１とＩＣ実装部１１２との間、ＩＣ実装部１１２とＩＣ実装部１１３との間、ＩＣ実装部１１３とＩＣ実装部１１４との間にそれぞれ形成されている。これらの第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２は、電気的に並列に接続されている。また、このガードリング配線ＧＲにおいて、第２抵抗素子Ｒ２は、第１コモン端子ＣＯＭ１とＩＣ実装部１１１との間、及び、第２コモン端子ＣＯＭ２とＩＣ実装部１１４との間にそれぞれ形成されている。

より具体的な例について以下で説明する。

ガードリング配線ＧＲは、その途中の少なくとも１箇所において複数のパスに分岐した中途部を有している。図示した例では、ガードリング配線ＧＲは、３箇所の中途部Ｂ１乃至Ｂ３を有している。すなわち、ガードリング配線ＧＲは、ＩＣ実装部１１１とＩＣ実装部１１２との間に位置する中途部Ｂ１、ＩＣ実装部１１２とＩＣ実装部１１３との間に位置する中途部Ｂ２、及び、ＩＣ実装部１１３とＩＣ実装部１１４との間に位置する中途部Ｂ３を有している。

これらの中途部Ｂ１乃至Ｂ３の各々は、図示した例では、２つのパスに分岐しており、それぞれのパスとして機能する第１配線部及び第２配線部を含んでいる。すなわち、中途部Ｂ１は、第１抵抗素子Ｒ１１を介して電気的に接続された第１配線部Ｂ１１、及び、第１抵抗素子Ｒ１１と並列な第２抵抗素子Ｒ２１を介して電気的に接続された第２配線部Ｂ１２を含んでいる。同様に、中途部Ｂ２は、第１抵抗素子Ｒ１２を介して電気的に接続された第１配線部Ｂ２１、及び、第１抵抗素子Ｒ１２と並列な第２抵抗素子Ｒ２２を介して電気的に接続された第２配線部Ｂ２２を含んでいる。同様に、中途部Ｂ３は、第１抵抗素子Ｒ１３を介して電気的に接続された第１配線部Ｂ３１、及び、第１抵抗素子Ｒ１３と並列な第２抵抗素子Ｒ２３を介して電気的に接続された第２配線部Ｂ３２を含んでいる。第１抵抗素子Ｒ１１乃至Ｒ１３は、実質的に同一構造である。

また、ガードリング配線ＧＲは、さらに、図中の左側の第１コモン端子ＣＯＭ１とＩＣ実装部１１１との間に形成された第２抵抗素子Ｒ２４、及び、ＩＣ実装部１１４と図中の右側の第２コモン端子ＣＯＭ２との間に形成された第２抵抗素子Ｒ２５を有している。第２抵抗素子Ｒ２１乃至Ｒ２５は、実質的に同一構造である。

このようなガードリング配線ＧＲは、第１コモン端子ＣＯＭ１から第２抵抗素子Ｒ２４を介してＩＣ実装部１１１（あるいは駆動ＩＣ１１の直下）を通り、中途部Ｂ１において２つのパス（第１抵抗素子Ｒ１１を含む第１配線部Ｂ１１及び第２抵抗素子Ｒ２１を含む第２配線部Ｂ１２）に分岐した後に再び合流し、ＩＣ実装部１１２（あるいは駆動ＩＣ１２の直下）を通り、中途部Ｂ２において２つのパス（第１抵抗素子Ｒ１２を含む第１配線部Ｂ２１及び第２抵抗素子Ｒ２２を含む第２配線部Ｂ２２）に分岐した後に再び合流し、ＩＣ実装部１１３（あるいは駆動ＩＣ１３の直下）を通り、中途部Ｂ３において２つのパス（第１抵抗素子Ｒ１３を含む第１配線部Ｂ３１及び第２抵抗素子Ｒ２３を含む第２配線部Ｂ３２）に分岐した後に再び合流し、ＩＣ実装部１１４（あるいは駆動ＩＣ１４の直下）を通り、第２抵抗素子Ｒ２５を介して第２コモン端子ＣＯＭ２に至る。

ＩＣ実装部１１１乃至１１４を通るガードリング配線ＧＲは、出力パッドＯＰよりも入力パッドＩＰに近い位置に形成されている。寸法の一例を述べると、ガードリング配線ＧＲの配線幅Ｗが例えば１００μｍであり、入力パッドＩＰからガードリング配線ＧＲまでの第２方向Ｖに沿った距離Ｄ１が３０μｍであり、出力パッドＯＰからガードリング配線ＧＲまでの第２方向Ｖに沿った距離Ｄ２が４００μｍである。このように、ガードリング配線ＧＲは、入力パッドＩＰと出力パッドＯＰとの間において、入力パッドＩＰの側に偏在している。

なお、本実施形態のガードリング配線ＧＲは、同一抵抗値の１種類の抵抗素子のみを含んでいても良いし、抵抗値の異なる３種類以上の抵抗素子を含んでいても良い。また、本実施形態において、ガードリング配線ＧＲに含まれる複数の抵抗素子は、直列に接続されていても良いし、並列に接続されていても良く、一部が直列に接続される一方で他の一部が並列に接続されていても良い。

ここで、ガードリング配線ＧＲにおける抵抗素子の具体的な接続例について説明する。なお、ここでは、ガードリング配線ＧＲのうち、ＩＣ実装部１１２とＩＣ実装部１１３との間の中途部Ｂ２を例に説明する。

図４に示した例では、分岐した第１配線部Ｂ２１及び第２配線部Ｂ２２を含む中途部Ｂ２において、第１配線部Ｂ２１は第１抵抗素子Ｒ１２１を介して電気的に接続され、第２配線部Ｂ２２は第１抵抗素子Ｒ１２２を介して電気的に接続されている。

図５に示した例では、分岐した第１配線部Ｂ２１及び第２配線部Ｂ２２を含む中途部Ｂ２において、第１配線部Ｂ２１は第２抵抗素子Ｒ２２１を介して電気的に接続され、第２配線部Ｂ２２は第２抵抗素子Ｒ２２２を介して電気的に接続されている。

図６に示した例では、分岐することなく形成された中途部Ｂ２において、第１抵抗素子Ｒ１２及び第２抵抗素子Ｒ２２が直列に接続されている。

図７に示した例では、分岐することなく形成された中途部Ｂ２において、第１抵抗素子Ｒ１２１及び第１抵抗素子Ｒ１２２が直列に接続されている。

図８に示した例では、分岐することなく形成された中途部Ｂ２において、第２抵抗素子Ｒ２２１及び第２抵抗素子Ｒ２２２が直列に接続されている。

言うまでもなく、ガードリング配線ＧＲのうちの他の中途部Ｂ１及びＢ３についても、図４乃至図８に示したいずれの接続例も適用可能である。

なお、ガードリング配線ＧＲは、図示した基板端２０Ｓに沿った延在部ＡＲＥのみならず、図示しない他の基板端に沿った延在部ＡＲＥに配置されていても良い。

次に、第１抵抗素子Ｒ１の具体的な構成の一例について説明する。

図９は、図３に示した第１抵抗素子Ｒ１の構成の一例を概略的に示す平面図である。ここでは、第１抵抗素子Ｒ１として、中途部Ｂ１の第１配線部Ｂ１１に形成された第１抵抗素子Ｒ１１について説明するが、他の第１抵抗素子Ｒ１２及びＲ１３については、第１抵抗素子Ｒ１１と同一の構造であるので説明を省略する。

すなわち、第１配線部Ｂ１１では、図中の左側に形成された一端部ＷＬ１と、図中の右側に形成された他端部ＷＬ２とが離間している。第１抵抗素子Ｒ１１は、一端部ＷＬ１と他端部ＷＬ２とを電気的に接続するジャンパー部である。このような第１抵抗素子Ｒ１１は、一端部ＷＬ１及び他端部ＷＬ２とは異なる層に形成された導電層を用いて形成されている。つまり、第１抵抗素子Ｒ１１と、一端部ＷＬ１及び他端部ＷＬ２との間には図示しない絶縁膜が介在している。このため、第１抵抗素子Ｒ１１は、絶縁膜に形成されたコンタクトホールＣＨ１を介して一端部ＷＬ１と電気的に接続され、また、絶縁膜に形成されたコンタクトホールＣＨ２を介して他端部ＷＬ２と電気的に接続されている。なお、一端部ＷＬ１と他端部ＷＬ２とは、同一層の導電層を用いて形成されても良いし、異なる層の導電層を用いて形成されても良い。

このような構成の第１抵抗素子Ｒ１１の第１抵抗値は、コンタクトホールＣＨ１の径φ１、コンタクトホールＣＨ２の径φ２、第１配線部Ｂ１１の延出方向に沿った一端部ＷＬ１と他端部ＷＬ２との間の距離Ｌによって調整することが可能である。例えば、径φ１及び径φ２が小さいほど第１抵抗値は小さくなり、また、距離Ｌが長いほど第１抵抗値は小さくなる。

図１０は、図９に示した第１抵抗素子Ｒ１１をＡ−Ａ線で切断したときの構造を概略的に示す断面図である。

図示した例では、一端部ＷＬ１及び他端部ＷＬ２は、同一層の導電層を用いて形成されている。すなわち、これらの一端部ＷＬ１及び他端部ＷＬ２は、第１絶縁基板２０の上において、距離Ｌをおいて形成されている。このような一端部ＷＬ１及び他端部ＷＬ２は、上記のゲート配線と同様に第１導電層に相当する。これらの一端部ＷＬ１及び他端部ＷＬ２は、第１層間絶縁膜２１によって覆われている。

第１抵抗素子Ｒ１１は、第１層間絶縁膜２１の上に配置された第２層間絶縁膜の上に形成され、一端部ＷＬ１の一部の直上から他端部ＷＬ２の一部の直上に亘って延出している。このような第１抵抗素子Ｒ１１は、上記の画素電極と同様に第３導電層に相当する。つまり、この第１抵抗素子Ｒ１１は、ＩＴＯやＩＺＯなどの酸化物導電材料によって形成されている。なお、この酸化物導電材料の電気抵抗は、一端部ＷＬ１及び他端部ＷＬ２を形成する導電材料の電気抵抗より高い。

このような第１抵抗素子Ｒ１１は、第１層間絶縁膜２１及び第２層間絶縁膜２２を一端部ＷＬ１まで貫通したコンタクトホールＣＨ１を介して、一端部ＷＬ１にコンタクトしている。また、第１抵抗素子Ｒ１１は、第１層間絶縁膜２１及び第２層間絶縁膜２２を他端部ＷＬ２まで貫通したコンタクトホールＣＨ２を介して、他端部ＷＬ２にコンタクトしている。これにより、第１抵抗素子Ｒ１１は、一端部ＷＬ１と他端部ＷＬ２とを電気的に接続している。

なお、第１配線部Ｂ１１の一端部ＷＬ１及び他端部ＷＬ２の少なくとも一方は、第１層間絶縁膜２１の上に形成されていても良い。

次に、第２抵抗素子Ｒ２の具体的な構成の一例について説明する。

図１１は、図３に示した第２抵抗素子Ｒ２の構成の一例に対応した等価回路図である。

すなわち、第２抵抗素子Ｒ２は、薄膜トランジスタを含んでいる。図示した例では、第２抵抗素子Ｒ２は、４つの薄膜トランジスタＴｒ１乃至Ｔｒ４を含んでいる。第２抵抗素子Ｒ２の一端側において、薄膜トランジスタＴｒ１のゲート電極及びソース電極、及び、薄膜トランジスタＴｒ２のソース電極は互いに接続されている。薄膜トランジスタＴｒ１のドレイン電極は、薄膜トランジスタＴｒ２のゲート電極、薄膜トランジスタＴｒ３のゲート電極、及び、薄膜トランジスタＴｒ４のソース電極に接続されている。薄膜トランジスタＴｒ２のドレイン電極は、薄膜トランジスタＴｒ３のソース電極に接続されている。第２抵抗素子Ｒ２の他端側において、薄膜トランジスタＴｒ３のドレイン電極、薄膜トランジスタＴｒ４のゲート電極及びドレイン電極は互いに接続されている。

図１２は、図１１に示した第２抵抗素子Ｒ２の構成の一例を概略的に示す平面図である。ここでは、第２抵抗素子Ｒ２として、中途部Ｂ１の第２配線部Ｂ１２に形成された第２抵抗素子Ｒ２１について説明するが、他の第２抵抗素子Ｒ２２乃至Ｒ２５については、第２抵抗素子Ｒ２１と同一の構造であるので説明を省略する。

すなわち、第２配線部Ｂ１２では、図中の左側に形成された一端部ＷＬ１１と、図中の右側に形成された他端部ＷＬ１２とが離間している。また、一端部ＷＬ１１と他端部ＷＬ１２との間には、島状の中間部ＷＬ１３が形成されている。つまり、中間部ＷＬ１３は、一端部ＷＬ１１及び他端部ＷＬ１２の双方から離間している。これらの一端部ＷＬ１１、他端部ＷＬ１２、及び、中間部ＷＬ１３は、例えば、第１絶縁基板２０の上に形成され、第１層間絶縁膜２１によって覆われている。

第１層間絶縁膜２１の上には、薄膜トランジスタＴｒ１を構成する島状の半導体層ＳＣ１、薄膜トランジスタＴｒ２を構成する島状の半導体層ＳＣ２、薄膜トランジスタＴｒ３を構成する島状の半導体層ＳＣ３、及び、薄膜トランジスタＴｒ４を構成する島状の半導体層ＳＣ４が形成されている。半導体層ＳＣ１は、一端部ＷＬ１１の上に位置している。半導体層ＳＣ２及び半導体層ＳＣ３は、中間部ＷＬ１３の上に位置している。半導体層ＳＣ４は、他端部ＷＬ１２の上に位置している。

また、第１層間絶縁膜２１の上には、接続体ＣＢ１１乃至ＣＢ１３が形成されている。接続体ＣＢ１１は、一端部ＷＬ１１の上に位置し、半導体層ＳＣ１にコンタクトしている。また、この接続体ＣＢ１１は、その一部が中間部ＷＬ１３の上に延出し半導体層ＳＣ２にコンタクトしている。つまり、接続体ＣＢ１１は、半導体層ＳＣ１と半導体層ＳＣ２とを電気的に接続している。

接続体ＣＢ１２は、中間部ＷＬ３の上に位置し、接続体ＣＢ１１から離間している一方で半導体層ＳＣ２及び半導体層ＳＣ３にコンタクトしている。また、この接続体ＣＢ１２は、その一部が一端部ＷＬ１１の上に延出し、接続体ＣＢ１１から離間している一方で半導体層ＳＣ１にコンタクトしている。さらに、この接続体ＣＢ１２は、その一部が他端部ＷＬ１３の上に延出し、半導体層ＳＣ４にコンタクトしている。つまり、接続体ＣＢ１２は、半導体層ＳＣ１、半導体層ＳＣ２、半導体層ＳＣ３、及び、半導体層ＳＣ４を互いに電気的に接続している。

接続体ＣＢ１３は、他端部ＷＬ１３の上に位置し、接続体ＣＢ１２から離間している一方で半導体層ＳＣ４にコンタクトしている。また、この接続体ＣＢ１３は、その一部が中間部ＷＬ３の上に延出し、接続体ＣＢ１２から離間している一方で、半導体層ＳＣ３にコンタクトしている。つまり、接続体ＣＢ１３は、半導体層ＳＣ３と半導体層ＳＣ４とを電気的に接続している。

上記の半導体層ＳＣ１乃至ＳＣ４、及び、接続体ＣＢ１１乃至ＣＢ１３は、第２層間絶縁膜２２によって覆われている。この第２層間絶縁膜２２の上には、接続体ＣＢ１４乃至ＣＢ１６が形成されている。

接続体ＣＢ１４は、第２層間絶縁膜２２を貫通するコンタクトホールＣＨ１１を介して接続体ＣＢ１１にコンタクトしているとともに、第１層間絶縁膜２１及び第２層間絶縁膜２２を貫通するコンタクトホールＣＨ１２を介して一端部ＷＬ１１にコンタクトしている。つまり、接続体ＣＢ１４は、一端部ＷＬ１１と接続体ＣＢ１１とを電気的に接続している。

接続体ＣＢ１５は、第２層間絶縁膜２２を貫通するコンタクトホールＣＨ２１を介して接続体ＣＢ１２にコンタクトしているとともに、第１層間絶縁膜２１及び第２層間絶縁膜２２コンタクトホールＣＨ２２を介して中間部ＷＬ１３にコンタクトしている。つまり、接続体ＣＢ１５は、中間部ＷＬ１３と接続体ＣＢ１２とを電気的に接続している。

接続体ＣＢ１６は、第２層間絶縁膜２２を貫通するコンタクトホールＣＨ３１を介して接続体ＣＢ１３にコンタクトしているとともに、第１層間絶縁膜２１及び第２層間絶縁膜２２コンタクトホールＣＨ３２を介して他端部ＷＬ１２にコンタクトしている。つまり、接続体ＣＢ１６は、他端部ＷＬ１２と接続体ＣＢ１３とを電気的に接続している。

図１３は、図１２に示した第２抵抗素子Ｒ２１をＢ−Ｂ線で切断したときの構造を概略的に示す断面図である。ここでは、第２抵抗素子Ｒ２１のうち、接続体ＣＢ１４を含む断面について説明するが、図中のＢ−Ｂ線で示した他の断面、すなわち、接続体ＣＢ１５を含む断面、及び、接続体ＣＢ１６を含む断面については、接続体ＣＢ１４を含む断面と同一の構造であるので説明を省略する。

一端部ＷＬ１１は、第１絶縁基板２０の上に形成され、第１層間絶縁膜２１によって覆われている。接続体ＣＢ１１は、第１層間絶縁膜２１の上に形成され、第２層間絶縁膜２２によって覆われている。この接続体ＣＢ１１は、その一部が一端部ＷＬ１１の上に位置している一方で、一端部ＷＬ１１の上において第１層間絶縁膜２１を露出するように除去されている。第２層間絶縁膜２２には、接続体ＣＢ１１まで貫通するコンタクトホールＣＨ１１が形成されている。接続体ＣＢ１１が除去された領域において、第１層間絶縁膜２１及び第２層間絶縁膜には、一端部ＷＬ１１まで貫通するコンタクトホールＣＨ１２が形成されている。接続体ＣＢ１４は、第２層間絶縁膜２２の上に形成されている。この接続体ＣＢ１４は、コンタクトホールＣＨ１１を介して接続体ＣＢ１１にコンタクトするとともに、コンタクトホールＣＨ１２を介して一端部ＷＬ１１にコンタクトし、両者を電気的に接続している。

ここに示した例では、一端部ＷＬ１１は上記のゲート配線と同一材料によって形成された第１導電層に相当し、接続体ＣＢ１１は上記のソース配線と同一材料によって形成された第２導電層に相当し、接続体ＣＢ１４は上記の画素電極と同一材料によって形成された第３導電層に相当する。

図１４は、図１２に示した第２抵抗素子Ｒ２１をＣ−Ｃ線で切断したときの構造を概略的に示す断面図である。ここでは、第２抵抗素子Ｒ２１のうち、薄膜トランジスタＴｒ１の半導体層ＳＣ１を含む断面について説明するが、図中のＣ−Ｃ線で示した他の断面、すなわち、薄膜トランジスタＴｒ２の半導体層ＳＣ２を含む断面、薄膜トランジスタＴｒ３の半導体層ＳＣ３を含む断面、及び、薄膜トランジスタＴｒ４の半導体層ＳＣ４を含む断面については、薄膜トランジスタＴｒ１の半導体層ＳＣ１を含む断面と同一の構造であるので説明を省略する。

半導体層ＳＣ１は、一端部ＷＬ１１を覆う第１層間絶縁膜２１の上に形成されている。接続体ＣＢ１１は、半導体層ＳＣ１の一部にコンタクトしている。接続体ＣＢ１２は、半導体層ＳＣ１の他の一部にコンタクトし、接続体ＣＢ１１とは離間している。これらの半導体層ＳＣ１、接続体ＣＢ１１、及び、接続体ＣＢ１２は、第２層間絶縁膜２２によって覆われている。

半導体層ＳＣ１は、上記のスイッチング素子に含まれる半導体層ＳＣと同一材料によって形成されている。接続体ＣＢ１１及び接続体ＣＢ１２は、上記のソース配線と同一材料によって形成された第２導電層に相当する。

このような構成の第２抵抗素子Ｒ２おいて、薄膜トランジスタＴｒ１乃至Ｔｒ４は、各々のゲート電極に相当する一端部ＷＬ１１、中間部ＷＬ１３、及び、他端部ＷＬ１２にしきい値を越えた電圧が印加された際にＯＮ状態となり、ソース-ドレイン間が導通する。

このような構成の本実施形態によれば、アレイ基板ＡＲの基板端２０Ｓに沿って配置されたガードリング配線ＧＲにより、アクティブエリアＤＳＰ側への静電気の侵入を抑制することが可能となる。すなわち、ガードリング配線ＧＲは、アレイ基板ＡＲの延在部ＡＲＥにおいて、ＩＣ実装部１１１乃至１１４の各々の入力パッドＩＰと出力パッドＯＰとの間を横切り、第１コモン端子ＣＯＭ１及び第２コモン端子ＣＯＭ２に接続されている。このため、ＩＣ実装部１１１乃至１１４の入力パッドＩＰ付近（例えば、接続パッドＣＰ）から侵入した静電気は、入力パッドＩＰに比較的近接したガードリング配線ＧＲに放電しやすい。このようなガードリング配線ＧＲは複数の抵抗素子を含んでいるため、ガードリング配線ＧＲに侵入した静電気のエネルギーはこれらの抵抗素子で消費される。したがって、ガードリング配線ＧＲのチャージアップを抑制することが可能となり、ガードリング配線ＧＲからアクティブエリアＤＳＰ側への更なる静電気の放電を抑制することが可能となる。これにより、アクティブエリアＤＳＰ内のゲート配線やソース配線などの各種配線やスイッチング素子の絶縁破壊などの静電気に起因した不具合の発生を抑制することができる。

また、本実施形態によれば、ＩＣ実装部を通るガードリング配線ＧＲは、入力パッドＩＰと出力パッドＯＰとの間において、入力パッドＩＰの側に偏在している。このため、ガードリング配線ＧＲは、入力パッドＩＰに侵入した静電気を受け入れやすく、逆に、ガードリング配線ＧＲから出力パッドＯＰへの静電気の放電を抑制することが可能となる。したがって、出力パッドＯＰからアクティブエリアＤＳＰ側への静電気の侵入及びアクティブエリアＤＳＰ内での静電気放電に起因した不具合の発生を抑制することが可能となる。

また、本実施形態において、複数の抵抗素子が並列に接続された構成のガードリング配線ＧＲにおいては、例え一方の抵抗素子が静電気破壊されたとしても、他方の抵抗素子を介して他の静電気のパスを確保することが可能である。したがって、静電気に対する耐圧を向上することが可能となる。

特に、本実施形態においては、カードリング配線ＧＲは、中途部Ｂ１乃至Ｂ３において複数のパス（例えば、分岐した第１配線部及び第２配線部）を有している。発明者による実験によれば、複数のパスを有していないガードリング配線ＧＲを形成した場合（比較例）と、本実施形態で説明した２つのパスに分岐した中途部Ｂ１乃至Ｂ３を有するガードリング配線ＧＲを形成した場合とで、静電気耐圧試験を行ったところ、本実施形態における静電気耐圧は、比較例における静電気耐圧よりも約１６％向上できることが確認された。

また、本実施形態において、中途部Ｂ１乃至Ｂ３の各々が複数のパスを有し、且つ、各パスの静電気耐圧が異なる構成のガードリング配線ＧＲにおいては、その静電気耐圧を向上することができ、しかも、ＩＣ実装部の出力パッドからアクティブエリアへの静電気の侵入を抑制することが可能である。

具体的には、中途部Ｂ１乃至Ｂ３の各々において、第１抵抗素子Ｒ１が介在する第１配線部の静電気耐圧は、第２抵抗素子Ｒ２が介在する第２配線部の静電気耐圧よりも低い。

中途部を構成するすべてのパスを、静電気耐圧が高い傾向にある第２抵抗素子Ｒ２を介して接続された配線部で形成した場合、ガードリング配線ＧＲの静電気耐圧をより向上できそうではある。しかしながら、中途部における静電気耐圧が過度に高すぎることによって、静電気の流れが阻害され、行き場を失った静電気がＩＣ実装部の出力パッドなど不所望な箇所へ放電するおそれがある。

つまり、単純に中途部における静電気耐圧を向上するのではなく、静電気耐圧が異なる構成の配線部を組合せた（つまり、少なくとも、第１抵抗素子Ｒ１が介在する配線部及び第２抵抗素子Ｒ２が介在する配線部を含む）中途部の構成を適用することにより、ガードリング配線ＧＲの静電気耐圧を向上することができ、しかも、ＩＣ実装部の出力パッドからアクティブエリアへの静電気の侵入を効果的に抑制することが可能である。

本実施形態は、フラットパネルディスプレイの一例として液晶表示装置を例に挙げて説明したが、静電気対策を必要とする有機エレクトロルミネッセンス表示装置やプラズマ表示装置などの各種フラットパネルディスプレイにおいても適用可能である。

以上説明したように、本実施形態によれば、静電気不良を抑制することが可能なフラットパネルディスプレイを提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＤＳＰ…アクティブエリア ＰＸ…画素 Ｙ…ゲート配線 Ｘ…ソース配線
ＳＷ…スイッチング素子 ＰＥ…画素電極 ＣＥ…対向電極
ＧＲ…ガードリング配線
Ｒ１…第１抵抗素子 Ｒ２…第２抵抗素子
ＩＰ…入力パッド ＯＰ…出力パッド

Claims (10)

1. 絶縁基板と、
   前記絶縁基板の上に形成された第１入力パッド及び第１出力パッドを含む第１実装部と、
   前記絶縁基板の上に形成された第２入力パッド及び第２出力パッドを含む第２実装部と、
   前記絶縁基板の上に形成されたコモン電位の第１コモン端子及び第２コモン端子と、
   前記絶縁基板の上において、前記第１コモン端子から前記第１実装部の前記第１入力パッドと前記第１出力パッドとの間を通り、前記第２実装部の前記第２入力パッドと前記第２出力パッドとの間を通り、前記第２コモン端子に亘って形成され、第１抵抗値の第１抵抗素子と、第１抵抗値よりも高い第２抵抗値の第２抵抗素子と、を含むガードリング配線と、
   を備えたことを特徴とするフラットパネルディスプレイ。
2. さらに、前記絶縁基板の上に形成され画像を表示するアクティブエリアにおいて第１方向に沿って延出したゲート配線及び第１方向に交差する第２方向に沿って延出したソース配線を備え、
   前記ガードリング配線は、前記絶縁基板の上において前記アクティブエリアの外側に形成され、前記ゲート配線及び前記ソース配線と電気的に絶縁されたことを特徴とする請求項１に記載のフラットパネルディスプレイ。
3. 前記ガードリング配線は、前記第１入力パッド側及び前記第２入力パッド側に偏在していることを特徴とする請求項１または２に記載のフラットパネルディスプレイ。
4. 前記ガードリング配線において、前記第１抵抗素子及び前記第２抵抗素子は、前記第１実装部と前記第２実装部との間に形成されたことを特徴とする請求項１乃至３のいずれか１項に記載のフラットパネルディスプレイ。
5. 前記ガードリング配線において、前記第２抵抗素子は、前記第１コモン端子と前記第１実装部との間、及び、前記第２コモン端子と前記第２実装部との間のそれぞれに形成されたことを特徴とする請求項１乃至４のいずれか１項に記載のフラットパネルディスプレイ。
6. ガードリング配線の途中の少なくとも１箇所において、前記第１抵抗素子を介して電気的に接続された第１配線部及び前記第１抵抗素子と並列な前記第２抵抗素子を介して電気的に接続された第２配線部を含むことを特徴とする請求項１乃至５のいずれか１項に記載のフラットパネルディスプレイ。
7. 前記第１抵抗素子は、酸化物導電材料によって形成されたジャンパー部であることを特徴とする請求項１乃至６のいずれか１項に記載のフラットパネルディスプレイ。
8. さらに、前記絶縁基板の上に形成された画素電極を備え、
   前記第１抵抗素子は、前記画素電極と同一材料によって形成されたことを特徴とする請求項７に記載のフラットパネルディスプレイ。
9. 前記第２抵抗素子は、薄膜トランジスタを含むショートリングであることを特徴とする請求項１乃至８のいずれか１項に記載のフラットパネルディスプレイ。
10. さらに、前記絶縁基板の上に形成された第１半導体層を含むスイッチング素子を備え、
    前記薄膜トランジスタは、前記第１半導体層と同一材料によって形成された第２半導体層を含むことを特徴とする請求項９に記載のフラットパネルディスプレイ。

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