JP2004046969A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ポーズリフレッシュ落ちこぼれ分布においてエラー率の低いビットを効率良く救済して、ポーズリフレッシュ実力以上にリフレッシュ周期を長周期化して、データ保持電流の大幅な低減を実現する。
【解決手段】開示される半導体記憶装置は、ハミング（１２、８）符号を搭載した１６ビット構成のＳＤＲＡＭから成り、テスト信号ＴＢ１により制御されて情報ビットに対応したパリティビットを演算出力する符号化回路１１と、テスト信号ＴＢ２により制御されて符号語のビット中のいずれが誤りかを示す誤り位置検出信号を出力する復号回路１２と、テスト信号ＴＢ３により制御されて誤り位置検出信号を入力して誤りビットを反転出力する誤り訂正回路１３とから構成されるＥＣＣ回路９を備えている。
【選択図】 図１
【解決手段】開示される半導体記憶装置は、ハミング（１２、８）符号を搭載した１６ビット構成のＳＤＲＡＭから成り、テスト信号ＴＢ１により制御されて情報ビットに対応したパリティビットを演算出力する符号化回路１１と、テスト信号ＴＢ２により制御されて符号語のビット中のいずれが誤りかを示す誤り位置検出信号を出力する復号回路１２と、テスト信号ＴＢ３により制御されて誤り位置検出信号を入力して誤りビットを反転出力する誤り訂正回路１３とから構成されるＥＣＣ回路９を備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、詳しくは、誤り訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ；ＥＣＣ）回路を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、パーソナルコンピュータを始めとする各種情報機器の記憶部に採用されているが、情報量の増大につれて情報を多ビットに構成して取り扱うこと（書き込み及び読み出し）が一般的になってきている。このような情報の多ビット化に伴って、情報伝送時に一部のビットに誤り（ビットエラー）の発生が避けられないので、情報伝送における信頼性を向上させるために、誤ったビットを検出して訂正する機能を持たせるようにしたＥＣＣ回路を備えたＤＲＡＭが提供されるに至っている。ここで、ＥＣＣ回路は、周知のハミングコード（Ｈａｍｍｉｎｇ Ｃｏｄｅ）を用いて構成されている。ハミングコードは多ビットのうちの１ビットの誤り（１ビットエラー）を検出して訂正できるコードとして知られている。
【０００３】
一方、高速アクセスを可能にするために、外部から印加したクロック信号に同期して動作させるように構成したＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）が広く普及してきている。このＳＤＲＡＭは外部クロック信号に非同期で動作させるように構成されている従来のＤＲＡＭに比較して、動作速度を数倍に向上させることが可能になる。
【０００４】
上述したようなＳＤＲＡＭにおいて、メモリセルに記憶される情報のポーズリフレッシュ落ちこぼれ（Ｐａｕｓｅ Ｒｅｆｒｅｓｈ Ｔａｉｌ）分布、すなわちポーズリフレッシュ不良の問題がある。メモリセルにデータを書き込んだ後に何もせずに放置した状態の時間をポーズ時間とすると、設定したポーズ時間経過後にメモリセルのデータを読み出して正常に読めるかどうかをチェックする、ポーズリフレッシュ試験（ポーズ試験）が行なわれる。ここで、何もしなければ、メモリセルに書き込まれたデータはリーク電流により破壊されてしまうので、データが破壊される前にデータの再書き込み動作（リフレッシュ）を行なう必要がある。
【０００５】
ポーズリフレッシュ試験の結果、ビット個々の書き込み後にリーク電流でデータが破壊されるまでのポーズリフレッシュ実力を表すポーズリフレッシュ分布は、全体の略９９．９％を占める良い分布であるノーマル（Ｎｏｒｍａｌ）分布と、残りの略０．１％を占める悪い分布であるポーズリフレッシュ落ちこぼれ分布（ポーズリフレッシュ不良）との２つの正規分布で表される。そして、ＳＤＲＡＭでは、ポーズリフレッシュ実力以上にリフレッシュ周期を長周期化して、データ保持電流の大幅な低減を実現するために、ポーズリフレッシュ落ちこぼれ分布（エラー率≒０．０１％のランダムビット）を効率良く救済（訂正）することが要望されている。そのように、データ保持電流を大幅に低減することにより、ＳＤＲＡＭの低消費電力化を図ることができる。
【０００６】
上述したようなＥＣＣ回路を備えたＤＲＡＭが、例えば特許第２５３９９５０号（特開平６−８９５９５号公報）に開示されている。同ＤＲＡＭは、内部に例えば１２８＋９ビットのＳＲＡＭを備え、外部とのアクセスはそのＳＲＡＭを介して行なわれるように構成されている。また、上記ＥＣＣ回路を備えたＤＲＡＭが、例えば特開平１０−３２６４９７号公報に開示されている。同ＤＲＡＭは、ランバス（Ｒａｍｂｕｓ）−ＤＲＡＭのようなパケット入出力規格に対応した構成を有している。
【０００７】
【発明が解決しようとする課題】
ところで、上記公報記載の従来の半導体記憶装置は、ＳＤＲＡＭには適応できないので、ＳＤＲＡＭにおいてポーズリフレッシュ落ちこぼれ分布を救済したい場合、エラー率の低いビットを効率良く救済することができないため、ポーズリフレッシュ実力以上にリフレッシュ周期を長周期化して、データ保持電流の大幅な低減を実現することができない、という問題がある。
まず、特許第２５３９９５０号では、１２８＋９ビットの構成のＳＲＡＭを介して外部とのアクセスを行うため、書き込み動作を行うとき一旦ＳＲＡＭまでデータを読み出した後（プリフェッチ動作後に）に、メモリセルに書き込むようにしているので、ＳＤＲＡＭの書き込み動作中に余分な読み出し時間を設けなくてはならない。すなわち、ＳＤＲＡＭの書き込み動作は、書き込みコマンドとデータ及びＹアドレス（書き込み先）を同時にセットすれば完了で、上記プリフェッチ動作に要する時間は不要で、１セットが完了する。この点で上記公報のように内部にＥＣＣ回路を搭載した場合には、書き込みコマンドから２サイクル遅れ、あるいは３サイクル遅れでデータをセットしなければならないので、動作が完了するのに３サイクルあるいは４サイクルを要する。したがって、上記プリフェッチ動作を必要としているので、ＳＤＲＡＭの規格を満足することができない。
【０００８】
次に、特開平１０−３２６４９７号公報では、パケット入出力規格に対応した構成を有しているのでパケットデータを用いなければならず、ＳＤＲＡＭとは基本構成が異なっているので、上記特許第２５３９９５０号と同様にＳＤＲＡＭには適応できない。
【０００９】
この発明は、上述の事情に鑑みてなされたもので、ポーズリフレッシュ落ちこぼれ分布においてエラー率の低いビットを効率良く救済して、ポーズリフレッシュ実力以上にリフレッシュ周期を長周期化して、データ保持電流の大幅な低減を実現することができるようにした半導体記憶装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、半導体記憶装置に係り、情報ビットの書き込みあるいは読み出しを行なう情報ビット領域、パリティビットの書き込みあるいは読み出しを行なうパリティビット領域、上記情報ビットあるいは上記パリティビットにおける不良ビットを置き換える冗長回路を少なくとも有する複数のメモリセルから構成されるメモリアレイと、符号長が略７２以下のハミング符号を用いて、上記メモリアレイの上記情報ビット領域あるいは上記パリティビット領域に対して書き込みあるいは読み出しする上記情報ビット及び上記パリティビットを含むデータに誤り訂正処理を実施するＥＣＣ回路とを備え、上記メモリアレイの上記冗長回路による上記不良ビットの冗長救済及び上記ＥＣＣ回路の上記ハミング符号による上記誤り訂正処理を併用可能に構成したことを特徴としている。
【００１１】
また、請求項２記載の発明は、請求項１記載の半導体記憶装置に係り、上記情報ビット領域あるいは上記パリティビット領域に対する読み出し動作時、上記誤り訂正処理を実施した上記データを上記情報ビット領域あるいは上記パリティビット領域に再書き込みせずに、上記メモリアレイの外部のみに出力することを特徴としている。
【００１２】
また、請求項３記載の発明は、請求項１又は２記載の半導体記憶装置に係り、上記ハミング符号による上記誤り訂正処理の訂正能力を越える符号語が出現した場合は、上記冗長回路による上記不良ビットの冗長救済を行なうことを特徴としている。
【００１３】
また、請求項４記載の発明は、請求項１、２又は３記載の半導体記憶装置に係り、上記ＥＣＣ回路は、上記情報ビットに対応した上記パリティビットを演算出力する符号化回路と、上記符号語のビット中のいずれが誤りかを示す誤り位置検出信号を出力する復号回路と、上記誤り位置検出信号を入力して誤りビットを反転出力する誤り訂正回路とから構成されることを特徴としている。
【００１４】
また、請求項５記載の発明は、請求項４記載の半導体記憶装置に係り、上記符号化回路は、第１のテスト信号が加えられる複数のアンド回路と、複数の排他的論理和回路とが所定の関係となるように接続されたシンドロームツリーにより構成されることを特徴としている。
【００１５】
また、請求項６記載の発明は、請求項４又は５記載の半導体記憶装置に係り、上記復号回路は、複数ビットの上記情報ビット及び複数ビットの上記パリティビットが入力されて複数ビットのシンドロームを出力するように複数の排他的論理和回路が接続されたシンドロームツリーと、上記シンドロームが入力されて複数ビットの上記誤り位置検出信号を出力するように複数のナンド回路及び第２のテスト信号が加えられる複数のアンド回路が所定の関係となるように接続されたデコーダとにより構成されることを特徴としている。
【００１６】
また、請求項７記載の発明は、請求項４、５又は６記載の半導体記憶装置に係り、上記誤り訂正回路は、複数ビットの上記情報ビット及び複数ビットの上記パリティビットとともに複数ビットの上記誤り位置検出信号が入力される複数の排他的論理和回路と、第３のテスト信号が加えられる複数のスイッチとが上記誤りビットを反転出力するように所定の関係となるように接続されたことを特徴としている。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である半導体記憶装置の構成を示す図、図２〜図４は同半導体記憶装置の主要部の構成を示す図である。以下、図１〜図４を参照して、この例の半導体記憶装置について説明する。
この例の半導体記憶装置は、図１に示すように、ハミング（１２、８）符号を搭載した１６ビット構成のＳＤＲＡＭから成り、第１〜第４の４つのバンク（ＢＡＮＫ０〜ＢＡＮＫ３）に分割されて各々情報ビット（ＩＮＦＯＲＭＡＴＩＯＮ−ＢＩＴＳ）領域２及びパリティビット（ＰＡＲＩＴＹ−ＢＩＴＳ）領域３を有し複数のメモリセルから構成されるメモリアレイ（ＭＥＭＯＲＹ ＡＲＲＡＹ）１と、入出力データバス４を通じて入出力される１６ビットの情報ビットを各々８ビットに分割して入力バッファ５Ａ、５Ｂを介して入力する入力バスライン６Ａ、６Ｂと、メモリアレイ１から読み出される１６ビットの情報ビットを各々８ビットに分割して出力し、かつメモリアレイ１から読み出される８ビットのパリティビットを各々４ビットに分割して出力する出力バスライン８Ａ、８Ｂと、入力バスライン６Ａ、６Ｂ及び出力バスライン８Ａ、８Ｂに設けられたＥＣＣ回路９とを備えている。なお、ハミング（１２、８）符号において、数値８は情報ビットを、数値１２は８ビットの情報ビットに４ビットのパリティビットを加えて構成された符号語の符号長を示している。
【００１８】
ＥＣＣ回路９は、後述するようにテスト信号ＴＢ１により制御されて情報ビットに対応したパリティビットを演算出力する符号化回路１１と、テスト信号ＴＢ２により制御されて符号語のビット中のいずれが誤りかを示す誤り位置検出信号を出力する復号回路１２と、誤り位置検出信号を入力して誤りビットを反転出力する誤り訂正回路（ＥＲＲＯＲ ＣＯＲＲＥＣＴＯＲ）１３とから構成される。ＥＣＣ回路９はメモリアレイ１と同一の半導体チップ上に形成されて、いわゆるＯｎ Ｃｈｉｐ
ＥＣＣが構成されている。
【００１９】
また、メモリアレイ１にはそれぞれワードデコーダ（ＷＯＲＤ ＤＥＣＯＤＥＲ）１４、
センスアンプ（ＳＥＮＳＥ ＡＭＰ）１５、入力／出力ゲート（Ｉ／Ｏ ＧＡＴＥ）１６及びカラムデコーダ（ＣＯＬＵＭＮ ＤＥＣＯＤＥＲ）１７が、さらには情報ビットあるいはパリティビットにおける不良ビットを置き換える冗長回路が設けられている。
また、外部からそれぞれアドレス（ＡＤＤＲＥＳＳ）信号、ラス（ＲＡＳ；ＲＯＷ ＡＤＤＲＥＳＳ ＳＴＲＯＢＥ）信号、カス（ＣＡＳ；ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＳＴＲＯＢＥ）信号、ライトイネーブル（ＷＥ；ＷＲＩＴＥ ＥＮＡＢＬＥ）信号、クロック（ＣＬＫ；ＣＬＯＣＫ）信号及びクロックイネーブル（ＣＫＥ；ＣＬＯＣＫ ＥＮＡＢＬＥ）信号等が入力される一方、ＥＣＣ回路９ヘそれぞれテスト信号ＴＢ１〜ＴＢ３を出力するコマンドデコーダ（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥＲ）１８が設けられている。
【００２０】
次に、図２を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の符号化回路１１の構成について説明する。符号化回路１１は、２つの入力バスライン６Ａ、６Ｂからそれぞれ８ビットの情報ビットＤ０〜Ｄ７が入力されるように設けられて、テスト信号ＴＢ１が加えられる４つのアンド（ＡＮＤ）回路２１Ａ〜２１Ｄと、１０個の排他的論理和（ＥＯＲ；ＥＸＣＬＵＳＩＶＥ−ＯＲ）回路２２Ａ〜２２Ｊとが、図２に示すような関係となるように接続されたシンドロームツリー（ＳＹＮＤＲＯＭＥ−ＴＲＥＥ）２０により構成されている。この符号化回路１１は、入力された８ビットの情報ビットＤ０〜Ｄ７の内容に応じて、ＥＣＣ回路１１が所定の誤り訂正を行うことができるような４ビットのパリティビットＰ０〜Ｐ３を演算して出力するように構成されている。各符号化回路１１から出力された４ビット×２＝８ビットのパリティビットは、ライトバッファ（ＷＢ；ＷＲＩＴＥ ＢＵＦＦＥＲ）１０Ａ及び入力／出力ゲート１６を介してメモリアレイ１のパリティビット領域３に書き込まれる。図２において、上段に示した生成行列Ｇは、テスト信号ＴＢ１＝Ｌ（ＬＯＷ）レベルに設定されたときに、下段に示した内容となるように生成行列Ｇが演算される。
【００２１】
次に、図３を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の復号回路１２の構成について説明する。復号回路１２は、シンドロームツリー２４と、デコーダ２５とにより構成されている。シンドロームツリー２４は、入力／出力ゲート１６からメインアンプ１９Ａを介して読み出された１６ビットの情報ビットが各出力バスライン８Ａ、８Ｂに分割して出力された８ビットの情報ビットＤ０〜Ｄ７と、入力／出力ゲート１６からメインアンプ１９Ｂを介して読み出された８ビットのパリティビットが各出力バスライン８Ａ、８Ｂに分割して出力された４ビットのパリティビットＰ０〜Ｐ３との計１２ビットの読み出し信号（リードデータ）が入力される１２個のＥＯＲ２３Ａ〜２３Ｌが、図３に示すような関係となるように接続されている。このシンドロームツリー２４は、１２ビットの内容に応じて、４ビットのシンドロームＳ０〜Ｓ３を出力するように構成されている。
【００２２】
デコーダ２５は、４ビットのシンドロームＳ０〜Ｓ３が入力されて図３に示すような関係となるように接続された１２個のナンド（ＮＡＮＤ）回路２６Ａ〜２６Ｌと、ナンド回路２６Ａ〜２６Ｌの出力がそれぞれ一方の入力として加えられるとともにテスト信号ＴＢ２が他方の入力として加えられて１２ビットの誤り位置検出信号（訂正データ）Ｃ０〜Ｃ１１を出力する１２個のアンド回路２７Ａ〜２７Ｌとにより構成されている。ここで、誤りのあるビットはＨ（Ｈｉｇｈ）レベルが出力されるように構成されている。図３において、検査行列Ｈの内容の一例が示されている。
【００２３】
次に、図４を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の誤り訂正回路１３の構成について説明する。誤り訂正回路１３は、それぞれ１２ビットの読み出し信号Ｄ０〜Ｄ７、Ｐ０〜Ｐ３及び１２ビットの誤り位置検出信号Ｃ０〜Ｃ１１が入力される１２個のＥＯＲ２８Ａ〜２８Ｌと、ＥＯＲ２８Ａ〜２８Ｄ、２８Ｈ〜２８Ｌの出力が加えられるとともにテスト信号ＴＢ３が加えられる８個のスイッチ２９Ａ〜２９Ｈと、インバータ３０とにより構成されて、誤り訂正後の読み出しデータ（情報ビット）Ｄ０〜Ｄ７を出力するように構成されている。
【００２４】
次に、この例の半導体記憶装置の動作について説明する。まず、通常動作について説明する。予め、テスト信号ＴＢ１、ＴＢ２及びＴＢ３をＨレベルに設定する。
（１）図１〜図４に示したように、外部から入出力データバス４を通じて入力された１６ビットの情報ビットは各々８ビットＤ０〜Ｄ７に分割されて、入力バッファ５Ａ、５Ｂを介して入力バスライン６Ａ、６Ｂの符号化回路１１に加えられる。そして、この符号化回路１１により、８ビットの情報ビットＤ０〜Ｄ７に対して４ビットのパリティビットＰ０〜Ｐ３が演算出力されて、計８ビットのパリティビットがライトバッファ１０Ａ及び入力／出力ゲート１６を介してメモリアレイ１のパリティビット領域３に書き込まれる。同様にして、各８ビットに分割された情報ビットＤ０〜Ｄ７がともに加えられて計１６ビットとされて、ライトバッファ１０Ｂ及び入力／出力ゲート１６を介してメモリアレイ１の情報ビット領域２に書き込まれる。
【００２５】
（２）メモリアレイ１の情報ビット領域２から入力／出力ゲート１６及びメインアンプ１９Ａを介して読み出された１６ビットの情報ビットは再び８ビットＤ０〜Ｄ７に分割されるとともに、パリティビット領域３から入力／出力ゲート１６及びメインアンプ１９Ｂを介して読み出された８ビットのパリティビットは再び４ビットＰ０〜Ｐ３に分割され、１２ビットＤ０〜Ｄ７、Ｐ０〜Ｐ３のリードデータとして出力バスライン８Ａ、８Ｂの復号回路１２に加えられる。そして、この復号回路１２により、１２ビット中のいずれが誤りかを示す誤り位置検出信号Ｃ０〜Ｃ１１を出力する。ここで、１２ビット中の誤りのあるビットはＨレベルが出力される。
【００２６】
（３）１２ビットの誤り位置検出信号（訂正データ）Ｃ０〜Ｃ１１は、１２ビットの読み出し信号（リードデータ）Ｄ０〜Ｄ７、Ｐ０〜Ｐ３とともに誤り訂正回路１３に加えられて、誤りがある場合にはＨレベルになっているそのビットを反転出力させることにより訂正処理を実施して、８ビットの読み出し信号Ｄ０〜Ｄ７を出力する。この読み出し信号Ｄ０〜Ｄ７は出力バッファ７Ａ、７Ｂを介して入出力データバス４に出力されて、再び１６ビットの情報ビットに戻された後外部に出力される。この場合、情報ビット領域２あるいはパリティビット領域３に対する読み出し動作時、誤り訂正処理を実施した上記データは情報ビット領域２あるいはパリティビット領域３に再書き込みせずに、メモリアレイ１の外部のみに出力するように構成する。これは、そのように誤り訂正処理を実施したデータは、メモリアレイ１に再書き込みしなくとも、外部から読み出しできれば何ら問題はないからである。
【００２７】
次に、プローブテスト動作について説明する。このプローブテストは、前述したようにキャパシタに記憶される情報のポーズリフレッシュ落ちこぼれ分布、すなわちポーズリフレッシュ不良の救済（訂正）効率の向上、あるいは現実的な救済能力を実現するために、訂正能力を越えた符号語（１符号語あたり２ビット以上のエラー）が出現した場合に行なわれる冗長救済のために実行される。これには、ソリッド不良（ポーズリフレッシュ不良以外の不良で、異物等によって発生する配線ショート不良のようなプロセス不良）を検出し冗長救済するため、以下のステップで、ＥＣＣ回路９による誤り訂正処理を停止した状態でパリティビットを含めた全ビットのＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍａｐ；フェイルビットマップ）を取得する。
（１）図３の復号回路１２におけるテスト信号ＴＢ２をＬレベルに設定して、ＥＣＣ回路９の誤り訂正処理を強制的に停止させる。これにより、復号回路１２からの誤り位置検出信号Ｃ０〜Ｃ１１は、誤り訂正処理が実施される前のデータが出力される。この状態で、情報ビット領域２に対して、通常行なわれているファンクション試験を実施して、ＦＢＭを取得する。このＦＢＭは、Ｘ、Ｙアドレスに対応して２次元表示され、パス（ＰＡＳＳ）したビットは例えば白い点で表示され、一方フェイル（ＦＡＩＬ）したビットは黒い点で表示される。したがって、このような２次元表示されたＦＢＭを取得することにより、誤り訂正処理前の不良ビットの様子を知ることができる。
【００２８】
（２）次に、図２〜図４におけるのテスト信号ＴＢ１、ＴＢ２及びＴＢ３をＨレベルに設定して、パリティビット領域３に対して、ファンクション試験を施して、ＦＢＭを取得する。このように、情報ビットに対してだけでなくパリティビットに対しても、誤り訂正処理前の不良ビットの分布の様子を得るようにする。このとき、ビットＤ０〜Ｄ３のデータがそのままパリティビット領域３に対して書き込みあるいは読み出しされるが、ビットＤ４〜Ｄ７は全てＬレベルとする。また、そのとき必要に応じてライトバッファ１０Ａ、１０Ｂあるいはメインアンプ１９Ａ、１９Ｂを非活性化して、所望のデータパターンに対するファンクション試験を全ビットに対して実施する。
【００２９】
次に、ポーズリフレッシュ落ちこぼれ分布、すなわちポーズリフレッシュ不良を検出して、ＥＣＣ回路９による救済（訂正）を実現するために、以下のステップで、誤り訂正処理を行なった状態のパリティビットを含めたＦＢＭを取得する。ここで、表れた不良ビットに対しては、前述したような冗長救済を実施する。
（１）前述した通常動作で、情報ビット領域２に対してロング（ＬＯＮＧ）ポーズリフレッシュ試験を実施して、ＦＢＭを取得する。このロングポーズリフレッシュ試験は、通常実施されているポーズリフレッシュ試験に対して、実力以上にポーズ時間の長いポーズ試験であり、ＥＣＣ回路によるビット訂正がなければフェイルビットが発生するようになる。
（２）図３の復号回路１２におけるテスト信号ＴＢ２をＬレベルに設定した状態で、パリティビット領域３に対してロングポーズリフレッシュ試験を実施して、ＦＢＭを取得する。
【００３０】
この例の半導体記憶装置によれば、１６ビットの情報データを８ビットに分割してハミング（１２、８）符号を２つ搭載しているので、ＤＱＭにより、最小８ビットの書き込みが可能なため、情報ビット長を８ビットに抑え、パリティビットを４ビットにすることができる。したがって、現状のＳＤＲＡＭの規格に完全に対応させることができる。
【００３１】
◇第２実施例
図５は、この発明の第２実施例である半導体記憶装置の構成を示す図、図６及び図７は同半導体記憶装置の主要部の構成を示す図である。この第２実施例の半導体記憶装置の構成が、上述の第１実施例のそれと大きく異なるところは、ハミング（１２、８）符号を搭載した１６ビット構成のＳＤＲＡＭにおいて、テスト信号を不要にし、またメモリアレイから読み出される情報ビット及びパリティビットを出力するそれぞれの出力バスラインを分離するようにした点である。
この例の半導体記憶装置は、図５に示すように、メモリアレイ１から読み出される１６ビットの情報ビットを各々８ビットに分割して出力する出力バスライン３１Ａ、３１Ｂと、メモリアレイ１から読み出される８ビットのパリティビットを各々４ビットに分割して出力する出力バスライン３２Ａ、３２Ｂとが分離されている。また、第１実施例のようにＥＣＣ回路９に加えられるテスト信号ＴＢ１〜ＴＢ３を不要にして、パリティビットを直接アクセスできるような構成になっている。このような構成により、ＥＣＣ回路９を簡略化することができる。
【００３２】
次に、図６を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の符号化回路１１の構成について説明する。符号化回路１１は、２つの入力バスライン６Ａ、６Ｂからそれぞれ８ビットの情報ビットＤ０〜Ｄ７及びＬレベル（０）が入力される１２個のＥＯＲ３４Ａ〜３４Ｌが、図６に示すような関係となるようにシンドロームツリー３３により構成されている。この符号化回路１１は、入力された８ビットの情報ビットＤ０〜Ｄ７の内容に応じて、ＥＣＣ回路１１が所定の誤り訂正を行うことができるような４ビットのパリティビットＰ０〜Ｐ３を演算して出力するように構成されている。各符号化回路１１から出力された４ビット×２＝８ビットのパリティビットは、ＷＢ１０Ａ及び入力／出力ゲート１６を介してメモリアレイ１のパリティビット領域３に書き込まれる。
【００３３】
次に、図７を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の復号回路１２の構成について説明する。復号回路１２は、シンドロームツリー３６と、デコーダ３７とにより構成されている。シンドロームツリー３６は、入力／出力ゲート１６からメインアンプ１９Ａを介して読み出された１６ビットの情報ビットが各出力バスライン３１Ａあるいは３１Ｂに分割して出力された８ビットの情報ビットＤ０〜Ｄ７と、入力／出力ゲート１６からメインアンプ１９Ｂを介して読み出された８ビットのパリティビットが各出力バスライン３２Ａあるいは３２Ｂに分割して出力された４ビットのパリティビットＰ０〜Ｐ３との計１２ビットの読み出し信号（リードデータ）が入力される１２個のＥＯＲ３５Ａ〜３５Ｌが、図７に示すような関係となるように接続されている。このシンドロームツリー３６は、１２ビットの内容に応じて、４ビットのシンドロームＳ０〜Ｓ３を出力するように構成されている。
【００３４】
デコーダ３７は、４ビットのシンドロームＳ０〜Ｓ３が入力されて図７に示すような関係となるように接続された８個のＮＡＮＤ回路３８Ａ〜３８Ｈから構成されている。このデコーダ３７は、８ビットの誤り位置検出信号（訂正データ）Ｃ０〜Ｃ７を出力するように構成されている。ここで、誤りのあるビットはＨレベルが出力されるように構成されている。
なお、ＥＣＣ回路９の誤り訂正回路については、第１実施例の図４の誤り訂正回路１３に準じて構成することができるので、その図示を省略する。
【００３５】
この例の半導体記憶装置の通常動作及びプローブテスト動作は、第１実施例と略同様にして行なわれる。
この例の半導体記憶装置によれば、１６ビットの情報データを８ビットに分割してハミング（１２、８）符号を２つ搭載しているので、第１実施例と略同様に動作させることができ、第１実施例に比較してテスト信号を不要にした分構成を簡略化することができる。
【００３６】
◇第３実施例
図８は、この発明の第３実施例である半導体記憶装置の構成を示す図である。この第３実施例の半導体記憶装置の構成が、上述の第１実施例のそれと大きく異なるところは、１６ビット構成のＳＤＲＡＭにハミング（２１、１６）符号を搭載するようにした点である。
この例の半導体記憶装置は、図８に示すように、入出力データバス４を通じて入出力される１６ビットの情報ビットを入力バッファ５を介して入力する入力バスライン６と、メモリアレイ１から読み出される１６ビットの情報ビットを出力する出力バスライン８と、メモリアレイ１から読み出される５ビットのパリティビットを出力する出力バスライン８Ｃと、入力バスライン６及び出力バスライン８、８Ｃに設けられたＥＣＣ回路９とを備えている。
また、この例の半導体記憶装置は、ＤＱＭの規格に対応しない構成になっており、コマンドデコーダ１８に設けられたアドレスバッファ（ＡＤＤ ＢＵＦＦＥＲ）４０と、ＷＢ１０Ａ及びＭＡ１９Ｂとの間にＷＢ／ＭＡデコーダ４１が設けられて、パリティビット用のアドレス制御回路が構成されている。
なお、ＥＣＣ回路９については、第１実施例あるいは第２実施例に準じて構成することができるので、その図示を省略する。
【００３７】
この例の半導体記憶装置は、１６ビットのデータを全て情報ビットとして捉えて、５ビットのパリティビットを加えて符号語を構成しており、ＤＱＭの規格に対応しない例となっている。この例では、第１実施例及び第２実施例の１６ビットの情報ビットを８ビットに分割して構成した例に比較して、情報ビット長を長くして、パリティビットを少なくした構成になっている。
【００３８】
この例の半導体記憶装置の通常動作及びプローブテスト動作は、第１実施例あるいは第２実施例と略同様にして行なわれる。
この例の半導体記憶装置によれば、ハミング（２１、１６）符号を搭載し、１６ビットのデータを全て情報ビットとして捉えて、５ビットのパリティビットを加えて符号語を構成しているので、第１実施例あるいは第２実施例に比較して、情報ビット長を長くすることによりパリティビットを少なくできるので、面積デメリットの点で有利となる。
【００３９】
◇第４実施例
図９は、この発明の第４実施例である半導体記憶装置の構成を示す図である。この第４実施例の半導体記憶装置の構成が、上述の第３実施例のそれと大きく異なるところは、１６ビット構成のＳＤＲＡＭにハミング（２２、１６）符号を搭載するようにした点である。
この例の半導体記憶装置は、図９に示すように、図８に示した第３実施例と略同様な構成になっている。
この例の半導体記憶装置は、１６ビットのデータを全て情報ビットとして捉えて、６ビットのパリティビットを加えて符号語を構成しており、ＤＱＭの規格に対応しない例となっている。この例では、第３実施例に比較して、パリティビットが１ビット多くなっているが、パリティビットを偶数にしたことにより、パリティビット用のアドレス制御が容易になっており、訂正能力が僅かに上がっている。第３実施例におけるハミング（２１、１６）符号は１ビットエラー訂正符号であるが、この例のハミング（２２、１６）符号は１ビットエラー訂正２ビットエラー検出符号（Ｓｉｎｇｌｅ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ ａｎｄ Ｄｏｕｂｌｅ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｎｇ；ＳＥＣ／ＤＥＤ）となっている。
【００４０】
この例の半導体記憶装置によれば、ハミング（２２、１６）符号を搭載し、１６ビットのデータを全て情報ビットとして捉えて、６ビットのパリティビットを加えて符号語を構成しているので、第３実施例に比較して、パリティビットを偶数にしてパリティビット用のアドレス制御を容易にしたので、訂正能力を向上させることができる。
【００４１】
◇第５実施例
図１０は、この発明の第５実施例である半導体記憶装置の構成を示す図である。この第５実施例の半導体記憶装置の構成が、上述の第４実施例のそれと大きく異なるところは、３２ビット構成のＳＤＲＡＭにハミング（３８、３２）符号を搭載するようにした点である。
この例の半導体記憶装置は、図１０に示すように、図９に示した第４実施例と略同様な構成になっている。
この例の半導体記憶装置は、３２ビットのデータを全て情報ビットとして捉えて、６ビットのパリティビットを加えて符号語を構成しており、ＤＱＭの規格に対応しない例となっている。この例では、×３２品の規格に対応しており、情報ビットに対するパリティビットが少なくなっている。この例のハミング（３８、３２）符号は１ビットエラー訂正符号となっている。
【００４２】
この例の半導体記憶装置によれば、ハミング（３８、３２）符号を搭載し、３２ビットのデータを全て情報ビットとして捉えて、６ビットのパリティビットを加えて符号語を構成しているので、第４実施例に比較して、情報ビット長を長くすることによりパリティビットを少なくできるので、面積デメリットの点で有利となる。
【００４３】
◇第６実施例
図１１は、この発明の第６実施例である半導体記憶装置の構成を示す図である。この第６実施例の半導体記憶装置の構成が、上述の第５実施例のそれと大きく異なるところは、３２ビット構成のＳＤＲＡＭにハミング（４０、３２）符号を搭載するようにした点である。
この例の半導体記憶装置は、図１１に示すように、図１０に示した第５実施例と比較して、パリティビット用のアドレス制御回路が不要になっている。
この例の半導体記憶装置は、３２ビットのデータを全て情報ビットとして捉えて、８ビットのパリティビットを加えて符号語を構成しており、ＤＱＭの規格に対応しない例となっている。この例では、第５実施例に比較して、パリティビットを２ビット多くして８ビットとすることにより、パリティビット用のアドレス制御回路を不要にして、訂正能力を僅かながら向上させている。この例のハミング（４０、３２）符号１ビットエラー訂正２ビットエラー検出符号（ＳＥＣ／ＤＥＤ）となっている。
【００４４】
この例の半導体記憶装置によれば、ハミング（４０、３２）符号を搭載し、３２ビットのデータを全て情報ビットとして捉えて、８ビットのパリティビットを加えて符号語を構成しているので、第５実施例に比較して、パリティビット用のアドレス制御回路を不要にしたので、訂正能力を向上させることができる。
【００４５】
以上説明したようなこの発明の各実施例によれば、従来問題であったポーズリフレッシュ落ちこぼれ分布、すなわちポーズリフレッシュ不良を効率良く訂正することができるようになり、以下のような効果が得られる。
（１）リフレッシュ周期を従来の規格である略６０ｍｓ（ミリセカンド）から略５１２ｍｓ（エラー率は略０．０１％以下）まで延長することが可能となり、メモリセルにおけるデータ保持電流を略１桁低減することができる。
（２）最近問題になっている実機不良（顧客不良）のほとんどは、シングルビット不良（１ビットエラー）であるため、その発生不良率を略３桁低減することができる。
（３）ソフトエラー率を略３桁以上向上させることができる（エラー率が略０．００１％の場合）。
（４）ポーズリフレッシュ不良、ソフトエラーだけでなく、ビット不良等のソリッド不良も訂正可能となるため、冗長救済との相乗効果で製造歩留を向上させることができ、チップサイズ増加（パリティビット追加）による取得数低下を相殺することができる。
【００４６】
以下、上記効果が得られる理由について、詳細に説明する。
（１）この発明の発明者は、発生したポーズリフレッシュ不良について、過去製品から他社製品にわたって分析した結果、ポーズリフレッシュ不良の訂正のためには、エラー率を略０．００５％〜０．０１％の範囲に想定すればよく、このエラー率には重大な意味があることが判明した。
メモリセルにおけるポーズリフレッシュ落ちこぼれ分布は、図１２に示すように、ポーズ時間（ＰＡＵＳＥ−ＴＩＭＥ）（横軸）と累積フェイルビット数（ＣＵＭＵＬＡＴＩＶＥ ＦＡＩＬ−ＢＩＴＳ♯）（縦軸）との関係で示される。ポーズ時間は、メモリセルにデータを書き込んだ後に何もせずに放置した状態の時間を示し、累積フェイルビット数は、ポーズリフレッシュ試験を実施してポーズ時間ごとにフェイルビット数をカウントして累積した数を示している。累積フェイルビット数は、またビットのエラー率を示している。
【００４７】
図１２において、ビット個々のポーズリフレッシュ実力を示す特性Ａは、全体の略９９．９％を占める良い分布である直線状のノーマル分布Ａ１と、残りの略０．１％を占める悪い分布である曲線状のポーズリフレッシュ落ちこぼれ分布（ポーズリフレッシュ不良）Ａ２との２つの正規分布で表される。全ビットを１００％とすると、分布Ａ２におけるテールビット（Ｔａｉｌ−Ｂｉｔｓ；落ちこぼれビット）の数は略０．０１％の確率で存在している。また、特性Ｂは、分布Ａ２におけるテールビットの数を母数にとった場合に得られた分布を示している。ワースト（ＷＯＲＳＴ）は最悪を示し、ミーン（ＭＥＡＮ）は平均を示している。ここで、ポーズリフレッシュ不良の訂正のためには、リフレッシュ周期延長を効率良く図れる分布Ａ２を訂正対象に選ぶようにする。
【００４８】
また、ポーズリフレッシュ実力の違いは、図１３に示すように、自社他社問わずに、ノーマル分布Ａ１の差は僅かであって、落ちこぼれ分布Ａ２（Ａ社、Ｂ社、Ｃ社）に依存している。落ちこぼれ及びワーストの分布は、その母数であるテールビット総数と、その正規分布のばらつきにより、図１４に示すように、落ちこぼれ分布の平均値の変化はほとんどなく、母数の増加とばらつきの増加が連動して起きる特徴がある。
その結果、母数１桁の増減であれば、ワーストの変化はせいぜい２倍程度と想定されるのに対して、現実には桁の大きさで悪化するので、改善しなければならない。
【００４９】
図１５は、メモリセルの主要部を示す断面図、図１６はメモリセルの駆動回路を概略的に示す図である。メモリセルは、図１５に示すように、素子分離領域（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ；ＳＧＩ）５１で絶縁分離されたＰ−型基板５２に一対のＮ＋型領域５３、５４が形成され、層間絶縁膜５５中にはワード線（ＷＬ）５６が形成されている。また、一方のＮ＋型領域５３にはビット線（ＢＬ）５７が接続される一方、他方のＮ＋型領域５４には容量コンタクト（ＳＮ）５８を介してキャパシタ５９が形成されている。キャパシタ（ＣＳ）５９は、下部電極６０Ａと、上部電極（ＰＬＴ）６０Ｃと、両電極６０Ａ、６０Ｃ間に配置された容量絶縁膜６０Ｂとから構成されている。
駆動回路は、図１６に示すように、メモリセルのビット線５７に接続されたセンスアンプ６１、ワード線５６に接続されたワードドライバ６２等により構成されている。
【００５０】
図１５のメモリセルの動作時、キャパシタ５９に接続されているＮ＋型領域５４と基板５２とのＰＮ接合が逆バイアスされると、基板５２側に空乏層５０が伸びる。この空乏層５０中の電界強度分布は、図１７のように表される。
【００５１】
ポーズリフレッシュ落ちこぼれ分布において、母数の増加とばらつきの増加が連動して起きる原因は、以下のように理解される。
ポーズリフレッシュ不良は、図１５のメモリセルのＰＮ接合の逆バイアスにより生ずるリーク電流により引き起こされて、個々のメモリセルは容量コンタクト５８に寄生する空乏層５０中に接合リーク電流を増倍させる劣悪な欠陥（トラップ準位）が存在した場合、テールビットになると考えられる。その欠陥は、図１７に示すように、メモリセルの製造時に施されるエッチングやイオン打ち込み等のダメージを大きく受ける基板５２の表面ほど存在確率が高い（欠陥密度が高い）と考えられる。この欠陥密度分布はＰＮ接合の最適設計（ドーズ量や接合面深さの調整等）を行っても大きく変化しないと考えられる。
【００５２】
図１７において、電界強度分布がＡからＢへ移った場合を考える。ここで、図１７の電界強度分布は、ＰＮ接合の不純物密度を階段接合と近似して考えるものとする。例えば電界強度分布Ｂは、一旦電界強度分布Ａが形成された後、容量コンタクト５８に低い濃度のイオン打ち込み及びアニール処理を施して、形成されたものとする。電界強度分布Ｂの接合面は深い位置にシフトし、不純物濃度分布が穏やかになったことで、空乏層中の最大電界（Ｅｍａｘ）は低下し、さらに空乏層幅が伸びた状態になる。このように接合面が深くなったことで、電界強度分布Ｂの空乏層中に存在する欠陥数は減少することになる。空乏層幅が伸びたことで、空乏層中に欠陥を取り込む確率は上がるが、接合面が深い位置にシフトしたことで、欠陥密度は桁の大きさで低下し、結局テールビット数は減少すると考えられる。また、接合リーク電流はＴＡＴ（Ｔｒａｐ Ａｓｓｉｓｔ Ｔｕｎｎｅｌｉｎｇ）と良く一致し、ＩＪ∝ｅｘｐ（Ｅｍａｘ）であること、電界強度分布Ｂでは（Ｅｍａｘ）が低減されていることから、接合リーク電流のばらつきは減少することになる。以上から、テールビットの母数増加とばらつき増加が連動して起きる。
【００５３】
この特性を分析した結果、テールビットの母数とワーストには、自社他社問わず、定性的かつ定量的に、図１８に示すようにある程度決まった特性があることを発見した。
リフレッシュ規格６４ｍｓを満足するには、現実のワースト（実力）は略２倍の１００ｍｓが必要となるが、そのときには必然的にテールビット数は略０．０１％程度存在することになる。つまり、従来製品レベルの特性を前提に考えれば（リフレッシュ規格を満足する製品であれば）、ＥＣＣ回路の訂正能力は最悪０．０１％程度のエラー率に対応できればよいことになる。厳密には、ずべてのテールビット数を訂正する必要はなく、ポーズ累積度数分布から略半分の０．００５％程度のエラー率に対応できれば十分である。逆に、それ以上の訂正能力を必要とする特性では、規格を満足できておらず、もともとのベース製品が成立しない。
【００５４】
符号方式の観点から、エラー率０．０１％以上に対応するには、図１９に示すように周知のＢＣＨ（Ｂａｓｅ−Ｃｈａｕｄｈｕｒｉ Ｈｏｃｑｕｅｎｇｈａｍ）符号等を用いた多重訂正が必要となるが、ハミング符号に比べて回路規模が桁の数で大きくなり、ＤＲＡＭの高速動作を損なうものになってしまう。符号長を短くしていけば、訂正能力を上げられるが、符号長が最短のハミング（７、４）符号でも、対応可能なエラー率はせいぜい０．０１５％程度である。無理にこの発明を適用しても、もともとリフレッシュ規格を満たさないリフレッシュ特性では、従来のリフレッシュ周期に対して大幅な延長を図ることができず、その効果は薄くなる。パリティビット追加による面積デメリットを考えれば適用する意味はなくなってくる。
【００５５】
ハミング符号の構成を考えた場合、ＤＲＡＭでは情報ビットは２ｎ［ｂｉｔｓ］（最近では、ｎ≧２を想定すればよい）といえる。このとき、ハミング符号のパリティビット数は（Ｎ＋１）［ｂｉｔｓ］以上となる。現実には、エラー率０．００５％以上に対応できればよいので、その訂正能力の関係から、符号長７０［ｂｉｔｓ］程度が上限となる。ここで、パリティビット数は小さく抑えたいので、ハミング（７２、６４）符号（ＳＥＣ＋ＤＥＤ）が現実的な上限になる。
【００５６】
（２）ポーズリフレッシュ不良はアドレス依存性がなく、その出現確率はポアソン分布とよく一致する。６４ＭｂＳＤＲＡＭの場合について符号長と符号語内に出現する不良ビット数の関係を計算した結果を図２０に示す。
冗長救済を行なわなかった場合、符号長を８まで短くしても、訂正不可能な２ビット不良の出現数は１以下にならない。つまり、ハミング符号のみでは良品はとれないことを示している。ＢＣＨ符号により多重訂正した場合には、符号長を４ｋ［ｂｉｔｓ］に長くとっても、４重訂正すれば５ビット不良の出現確率は１以下になり、対応できるレベルになる。しかし、前述したようにＤＲＡＭへの搭載は現実的ではなくなる。つまり、ハミング符号でポーズリフレッシュ不良に対応するためには、冗長救済との併用が必須になる。
【００５７】
（３）ソフトエラー等の出荷後に出現する不良に対する信頼度について計算する。ハミング（ｌ、ｋ）符号を適用した場合、メモリ容量をＭとすると、符号語の数はＭ／Ｋ、うち１ビット不良を持つ符号語の数は、Ｍ×ｌ／Ｋ×［ｅｒｒ］（エラー率）となる。ここで、１ビット不良を持つ符号語内に新たに不良ビットが出現すると、そのチップは不良になる。新たに１ビット不良が出現した場合、その不良率は、既に１ビット不良を持つ符号語の数を、符号語の全数で割った値、ｌ×［ｅｒｒ］となる。ここで、リフレッシュ周期５１２ｍｓ（エラー率０．００１％）、ハミング（１２、８）符号とした場合、その値は１２０ｐｐｍとなる。符号語ｌを７２まで長くしても、７２０ｐｐｍとなり、ソフトエラー等の不良率を３桁以上低減できることが分かる。図２１は、一例として６４ＭｂＤＲＡＭにハミング（１２、８）符号を適用した場合の例について示している。
【００５８】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、本文実施例においては、１６ビット構成及び３２ビット構成のＤＲＡＭに適用した例で説明したが、これに限らず４ビット構成あるいは８ビット構成の他のＤＲＡＭに対しても同様に適用することができる。
【００５９】
【発明の効果】
以上説明したように、この発明の半導体記憶装置によれば、情報ビットの書き込みあるいは読み出しを行なう情報ビット領域、パリティビットの書き込みあるいは読み出しを行なうパリティビット領域、情報ビットあるいはパリティビットにおける不良ビットを置き換える冗長回路を少なくとも有する複数のメモリセルから構成されるメモリアレイと、符号長が略７２以下のハミング符号を用いて、メモリアレイの情報ビット領域あるいはパリティビット領域に対して書き込みあるいは読み出しする情報ビット及びパリティビットを含むデータに誤り訂正処理を実施するＥＣＣ回路とを備えるので、メモリアレイの冗長回路による不良ビットの冗長救済及びＥＣＣ回路のハミング符号による誤り訂正処理を併用可能とすることができる。
したがって、ポーズリフレッシュ落ちこぼれ分布においてエラー率の低いビットを効率良く救済して、ポーズリフレッシュ実力以上にリフレッシュ周期を長周期化して、データ保持電流の大幅な低減を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体記憶装置の構成を示す図である。
【図２】同半導体記憶装置の主要部の構成を示す図である。
【図３】同半導体記憶装置の主要部の構成を示す図である。
【図４】同半導体記憶装置の主要部の構成を示す図である。
【図５】この発明の第２実施例である半導体記憶装置の構成を示す図である。
【図６】同半導体記憶装置の主要部の構成を示す図である。
【図７】同半導体記憶装置の主要部の構成を示す図である。
【図８】この発明の第３実施例である半導体記憶装置の構成を示す図である。
【図９】この発明の第４実施例である半導体記憶装置の構成を示す図である。
【図１０】この発明の第５実施例である半導体記憶装置の構成を示す図である。
【図１１】この発明の第６実施例である半導体記憶装置の構成を示す図である。
【図１２】この発明の背景を説明するためのポーズ累積度数分布を示す図である。
【図１３】同ポーズ累積度数分布を示す図である
【図１４】同ポーズ累積度数分布におけるティル分布の変化を示す図である。
【図１５】半導体記憶装置であるＤＲＡＭのメモリセルの主要部を示す断面図である。
【図１６】同メモリセルの駆動回路を概略的に示す図である。
【図１７】同メモリセルの空乏層中の電界強度分布を示す図である。
【図１８】この発明の背景を説明するためのティルビット数とポーズ時間との関係を示す図である。
【図１９】誤り訂正に用いられるＢＣＨ符号の訂正能力を示す図である。
【図２０】ポーズ不良の出現分布を示す図である。
【図２１】ＤＲＡＭにハミング符号を適用する一例を示す図である。
【符号の説明】
１ メモリアレイ
２ 情報ビット領域
３ パリティビット領域
４ 入出力データバス
５Ａ、５Ｂ 入力バッファ
６Ａ、６Ｂ 入力バスライン
７Ａ、７Ｂ 出力バッファ
８Ａ、８Ｂ、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ 出力バスライン
９ ＥＣＣ回路
１０Ａ、１０Ｂ ライトバッファ（ＷＢ）
１１ 符号化回路
１２ 復号回路
１３ 誤り訂正回路
１４ ワードデコーダ
１５ センスアンプ
１６ 入力／出力ゲート
１７ カラムデコーダ
１８ コマンドデコーダ
１９Ａ、１９Ｂ メインアンプ（ＭＡ）
２０、２４、３３、３６ シンドロームツリー
２１Ａ〜２１Ｄ、２７Ａ〜２７Ｌ アンド回路（ＡＮＤ）
２２Ａ〜２２Ｊ、２３Ａ〜２３Ｌ、２８Ａ〜２８Ｌ、３４Ａ〜３４Ｌ、３５Ａ〜３５Ｌ 排他的論理和回路（ＥＯＲ）
２５ デコーダ
２６Ａ〜２６Ｌ、３８Ａ〜３８Ｈ ナンド回路（ＮＡＮＤ）
２９Ａ〜２９Ｈ スイッチ
３０ インバータ
３７ デコーダ
４０ アドレスバッファ
４１ ＷＢ／ＭＡデコーダ
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、詳しくは、誤り訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ；ＥＣＣ）回路を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、パーソナルコンピュータを始めとする各種情報機器の記憶部に採用されているが、情報量の増大につれて情報を多ビットに構成して取り扱うこと（書き込み及び読み出し）が一般的になってきている。このような情報の多ビット化に伴って、情報伝送時に一部のビットに誤り（ビットエラー）の発生が避けられないので、情報伝送における信頼性を向上させるために、誤ったビットを検出して訂正する機能を持たせるようにしたＥＣＣ回路を備えたＤＲＡＭが提供されるに至っている。ここで、ＥＣＣ回路は、周知のハミングコード（Ｈａｍｍｉｎｇ Ｃｏｄｅ）を用いて構成されている。ハミングコードは多ビットのうちの１ビットの誤り（１ビットエラー）を検出して訂正できるコードとして知られている。
【０００３】
一方、高速アクセスを可能にするために、外部から印加したクロック信号に同期して動作させるように構成したＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）が広く普及してきている。このＳＤＲＡＭは外部クロック信号に非同期で動作させるように構成されている従来のＤＲＡＭに比較して、動作速度を数倍に向上させることが可能になる。
【０００４】
上述したようなＳＤＲＡＭにおいて、メモリセルに記憶される情報のポーズリフレッシュ落ちこぼれ（Ｐａｕｓｅ Ｒｅｆｒｅｓｈ Ｔａｉｌ）分布、すなわちポーズリフレッシュ不良の問題がある。メモリセルにデータを書き込んだ後に何もせずに放置した状態の時間をポーズ時間とすると、設定したポーズ時間経過後にメモリセルのデータを読み出して正常に読めるかどうかをチェックする、ポーズリフレッシュ試験（ポーズ試験）が行なわれる。ここで、何もしなければ、メモリセルに書き込まれたデータはリーク電流により破壊されてしまうので、データが破壊される前にデータの再書き込み動作（リフレッシュ）を行なう必要がある。
【０００５】
ポーズリフレッシュ試験の結果、ビット個々の書き込み後にリーク電流でデータが破壊されるまでのポーズリフレッシュ実力を表すポーズリフレッシュ分布は、全体の略９９．９％を占める良い分布であるノーマル（Ｎｏｒｍａｌ）分布と、残りの略０．１％を占める悪い分布であるポーズリフレッシュ落ちこぼれ分布（ポーズリフレッシュ不良）との２つの正規分布で表される。そして、ＳＤＲＡＭでは、ポーズリフレッシュ実力以上にリフレッシュ周期を長周期化して、データ保持電流の大幅な低減を実現するために、ポーズリフレッシュ落ちこぼれ分布（エラー率≒０．０１％のランダムビット）を効率良く救済（訂正）することが要望されている。そのように、データ保持電流を大幅に低減することにより、ＳＤＲＡＭの低消費電力化を図ることができる。
【０００６】
上述したようなＥＣＣ回路を備えたＤＲＡＭが、例えば特許第２５３９９５０号（特開平６−８９５９５号公報）に開示されている。同ＤＲＡＭは、内部に例えば１２８＋９ビットのＳＲＡＭを備え、外部とのアクセスはそのＳＲＡＭを介して行なわれるように構成されている。また、上記ＥＣＣ回路を備えたＤＲＡＭが、例えば特開平１０−３２６４９７号公報に開示されている。同ＤＲＡＭは、ランバス（Ｒａｍｂｕｓ）−ＤＲＡＭのようなパケット入出力規格に対応した構成を有している。
【０００７】
【発明が解決しようとする課題】
ところで、上記公報記載の従来の半導体記憶装置は、ＳＤＲＡＭには適応できないので、ＳＤＲＡＭにおいてポーズリフレッシュ落ちこぼれ分布を救済したい場合、エラー率の低いビットを効率良く救済することができないため、ポーズリフレッシュ実力以上にリフレッシュ周期を長周期化して、データ保持電流の大幅な低減を実現することができない、という問題がある。
まず、特許第２５３９９５０号では、１２８＋９ビットの構成のＳＲＡＭを介して外部とのアクセスを行うため、書き込み動作を行うとき一旦ＳＲＡＭまでデータを読み出した後（プリフェッチ動作後に）に、メモリセルに書き込むようにしているので、ＳＤＲＡＭの書き込み動作中に余分な読み出し時間を設けなくてはならない。すなわち、ＳＤＲＡＭの書き込み動作は、書き込みコマンドとデータ及びＹアドレス（書き込み先）を同時にセットすれば完了で、上記プリフェッチ動作に要する時間は不要で、１セットが完了する。この点で上記公報のように内部にＥＣＣ回路を搭載した場合には、書き込みコマンドから２サイクル遅れ、あるいは３サイクル遅れでデータをセットしなければならないので、動作が完了するのに３サイクルあるいは４サイクルを要する。したがって、上記プリフェッチ動作を必要としているので、ＳＤＲＡＭの規格を満足することができない。
【０００８】
次に、特開平１０−３２６４９７号公報では、パケット入出力規格に対応した構成を有しているのでパケットデータを用いなければならず、ＳＤＲＡＭとは基本構成が異なっているので、上記特許第２５３９９５０号と同様にＳＤＲＡＭには適応できない。
【０００９】
この発明は、上述の事情に鑑みてなされたもので、ポーズリフレッシュ落ちこぼれ分布においてエラー率の低いビットを効率良く救済して、ポーズリフレッシュ実力以上にリフレッシュ周期を長周期化して、データ保持電流の大幅な低減を実現することができるようにした半導体記憶装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、半導体記憶装置に係り、情報ビットの書き込みあるいは読み出しを行なう情報ビット領域、パリティビットの書き込みあるいは読み出しを行なうパリティビット領域、上記情報ビットあるいは上記パリティビットにおける不良ビットを置き換える冗長回路を少なくとも有する複数のメモリセルから構成されるメモリアレイと、符号長が略７２以下のハミング符号を用いて、上記メモリアレイの上記情報ビット領域あるいは上記パリティビット領域に対して書き込みあるいは読み出しする上記情報ビット及び上記パリティビットを含むデータに誤り訂正処理を実施するＥＣＣ回路とを備え、上記メモリアレイの上記冗長回路による上記不良ビットの冗長救済及び上記ＥＣＣ回路の上記ハミング符号による上記誤り訂正処理を併用可能に構成したことを特徴としている。
【００１１】
また、請求項２記載の発明は、請求項１記載の半導体記憶装置に係り、上記情報ビット領域あるいは上記パリティビット領域に対する読み出し動作時、上記誤り訂正処理を実施した上記データを上記情報ビット領域あるいは上記パリティビット領域に再書き込みせずに、上記メモリアレイの外部のみに出力することを特徴としている。
【００１２】
また、請求項３記載の発明は、請求項１又は２記載の半導体記憶装置に係り、上記ハミング符号による上記誤り訂正処理の訂正能力を越える符号語が出現した場合は、上記冗長回路による上記不良ビットの冗長救済を行なうことを特徴としている。
【００１３】
また、請求項４記載の発明は、請求項１、２又は３記載の半導体記憶装置に係り、上記ＥＣＣ回路は、上記情報ビットに対応した上記パリティビットを演算出力する符号化回路と、上記符号語のビット中のいずれが誤りかを示す誤り位置検出信号を出力する復号回路と、上記誤り位置検出信号を入力して誤りビットを反転出力する誤り訂正回路とから構成されることを特徴としている。
【００１４】
また、請求項５記載の発明は、請求項４記載の半導体記憶装置に係り、上記符号化回路は、第１のテスト信号が加えられる複数のアンド回路と、複数の排他的論理和回路とが所定の関係となるように接続されたシンドロームツリーにより構成されることを特徴としている。
【００１５】
また、請求項６記載の発明は、請求項４又は５記載の半導体記憶装置に係り、上記復号回路は、複数ビットの上記情報ビット及び複数ビットの上記パリティビットが入力されて複数ビットのシンドロームを出力するように複数の排他的論理和回路が接続されたシンドロームツリーと、上記シンドロームが入力されて複数ビットの上記誤り位置検出信号を出力するように複数のナンド回路及び第２のテスト信号が加えられる複数のアンド回路が所定の関係となるように接続されたデコーダとにより構成されることを特徴としている。
【００１６】
また、請求項７記載の発明は、請求項４、５又は６記載の半導体記憶装置に係り、上記誤り訂正回路は、複数ビットの上記情報ビット及び複数ビットの上記パリティビットとともに複数ビットの上記誤り位置検出信号が入力される複数の排他的論理和回路と、第３のテスト信号が加えられる複数のスイッチとが上記誤りビットを反転出力するように所定の関係となるように接続されたことを特徴としている。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である半導体記憶装置の構成を示す図、図２〜図４は同半導体記憶装置の主要部の構成を示す図である。以下、図１〜図４を参照して、この例の半導体記憶装置について説明する。
この例の半導体記憶装置は、図１に示すように、ハミング（１２、８）符号を搭載した１６ビット構成のＳＤＲＡＭから成り、第１〜第４の４つのバンク（ＢＡＮＫ０〜ＢＡＮＫ３）に分割されて各々情報ビット（ＩＮＦＯＲＭＡＴＩＯＮ−ＢＩＴＳ）領域２及びパリティビット（ＰＡＲＩＴＹ−ＢＩＴＳ）領域３を有し複数のメモリセルから構成されるメモリアレイ（ＭＥＭＯＲＹ ＡＲＲＡＹ）１と、入出力データバス４を通じて入出力される１６ビットの情報ビットを各々８ビットに分割して入力バッファ５Ａ、５Ｂを介して入力する入力バスライン６Ａ、６Ｂと、メモリアレイ１から読み出される１６ビットの情報ビットを各々８ビットに分割して出力し、かつメモリアレイ１から読み出される８ビットのパリティビットを各々４ビットに分割して出力する出力バスライン８Ａ、８Ｂと、入力バスライン６Ａ、６Ｂ及び出力バスライン８Ａ、８Ｂに設けられたＥＣＣ回路９とを備えている。なお、ハミング（１２、８）符号において、数値８は情報ビットを、数値１２は８ビットの情報ビットに４ビットのパリティビットを加えて構成された符号語の符号長を示している。
【００１８】
ＥＣＣ回路９は、後述するようにテスト信号ＴＢ１により制御されて情報ビットに対応したパリティビットを演算出力する符号化回路１１と、テスト信号ＴＢ２により制御されて符号語のビット中のいずれが誤りかを示す誤り位置検出信号を出力する復号回路１２と、誤り位置検出信号を入力して誤りビットを反転出力する誤り訂正回路（ＥＲＲＯＲ ＣＯＲＲＥＣＴＯＲ）１３とから構成される。ＥＣＣ回路９はメモリアレイ１と同一の半導体チップ上に形成されて、いわゆるＯｎ Ｃｈｉｐ
ＥＣＣが構成されている。
【００１９】
また、メモリアレイ１にはそれぞれワードデコーダ（ＷＯＲＤ ＤＥＣＯＤＥＲ）１４、
センスアンプ（ＳＥＮＳＥ ＡＭＰ）１５、入力／出力ゲート（Ｉ／Ｏ ＧＡＴＥ）１６及びカラムデコーダ（ＣＯＬＵＭＮ ＤＥＣＯＤＥＲ）１７が、さらには情報ビットあるいはパリティビットにおける不良ビットを置き換える冗長回路が設けられている。
また、外部からそれぞれアドレス（ＡＤＤＲＥＳＳ）信号、ラス（ＲＡＳ；ＲＯＷ ＡＤＤＲＥＳＳ ＳＴＲＯＢＥ）信号、カス（ＣＡＳ；ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＳＴＲＯＢＥ）信号、ライトイネーブル（ＷＥ；ＷＲＩＴＥ ＥＮＡＢＬＥ）信号、クロック（ＣＬＫ；ＣＬＯＣＫ）信号及びクロックイネーブル（ＣＫＥ；ＣＬＯＣＫ ＥＮＡＢＬＥ）信号等が入力される一方、ＥＣＣ回路９ヘそれぞれテスト信号ＴＢ１〜ＴＢ３を出力するコマンドデコーダ（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥＲ）１８が設けられている。
【００２０】
次に、図２を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の符号化回路１１の構成について説明する。符号化回路１１は、２つの入力バスライン６Ａ、６Ｂからそれぞれ８ビットの情報ビットＤ０〜Ｄ７が入力されるように設けられて、テスト信号ＴＢ１が加えられる４つのアンド（ＡＮＤ）回路２１Ａ〜２１Ｄと、１０個の排他的論理和（ＥＯＲ；ＥＸＣＬＵＳＩＶＥ−ＯＲ）回路２２Ａ〜２２Ｊとが、図２に示すような関係となるように接続されたシンドロームツリー（ＳＹＮＤＲＯＭＥ−ＴＲＥＥ）２０により構成されている。この符号化回路１１は、入力された８ビットの情報ビットＤ０〜Ｄ７の内容に応じて、ＥＣＣ回路１１が所定の誤り訂正を行うことができるような４ビットのパリティビットＰ０〜Ｐ３を演算して出力するように構成されている。各符号化回路１１から出力された４ビット×２＝８ビットのパリティビットは、ライトバッファ（ＷＢ；ＷＲＩＴＥ ＢＵＦＦＥＲ）１０Ａ及び入力／出力ゲート１６を介してメモリアレイ１のパリティビット領域３に書き込まれる。図２において、上段に示した生成行列Ｇは、テスト信号ＴＢ１＝Ｌ（ＬＯＷ）レベルに設定されたときに、下段に示した内容となるように生成行列Ｇが演算される。
【００２１】
次に、図３を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の復号回路１２の構成について説明する。復号回路１２は、シンドロームツリー２４と、デコーダ２５とにより構成されている。シンドロームツリー２４は、入力／出力ゲート１６からメインアンプ１９Ａを介して読み出された１６ビットの情報ビットが各出力バスライン８Ａ、８Ｂに分割して出力された８ビットの情報ビットＤ０〜Ｄ７と、入力／出力ゲート１６からメインアンプ１９Ｂを介して読み出された８ビットのパリティビットが各出力バスライン８Ａ、８Ｂに分割して出力された４ビットのパリティビットＰ０〜Ｐ３との計１２ビットの読み出し信号（リードデータ）が入力される１２個のＥＯＲ２３Ａ〜２３Ｌが、図３に示すような関係となるように接続されている。このシンドロームツリー２４は、１２ビットの内容に応じて、４ビットのシンドロームＳ０〜Ｓ３を出力するように構成されている。
【００２２】
デコーダ２５は、４ビットのシンドロームＳ０〜Ｓ３が入力されて図３に示すような関係となるように接続された１２個のナンド（ＮＡＮＤ）回路２６Ａ〜２６Ｌと、ナンド回路２６Ａ〜２６Ｌの出力がそれぞれ一方の入力として加えられるとともにテスト信号ＴＢ２が他方の入力として加えられて１２ビットの誤り位置検出信号（訂正データ）Ｃ０〜Ｃ１１を出力する１２個のアンド回路２７Ａ〜２７Ｌとにより構成されている。ここで、誤りのあるビットはＨ（Ｈｉｇｈ）レベルが出力されるように構成されている。図３において、検査行列Ｈの内容の一例が示されている。
【００２３】
次に、図４を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の誤り訂正回路１３の構成について説明する。誤り訂正回路１３は、それぞれ１２ビットの読み出し信号Ｄ０〜Ｄ７、Ｐ０〜Ｐ３及び１２ビットの誤り位置検出信号Ｃ０〜Ｃ１１が入力される１２個のＥＯＲ２８Ａ〜２８Ｌと、ＥＯＲ２８Ａ〜２８Ｄ、２８Ｈ〜２８Ｌの出力が加えられるとともにテスト信号ＴＢ３が加えられる８個のスイッチ２９Ａ〜２９Ｈと、インバータ３０とにより構成されて、誤り訂正後の読み出しデータ（情報ビット）Ｄ０〜Ｄ７を出力するように構成されている。
【００２４】
次に、この例の半導体記憶装置の動作について説明する。まず、通常動作について説明する。予め、テスト信号ＴＢ１、ＴＢ２及びＴＢ３をＨレベルに設定する。
（１）図１〜図４に示したように、外部から入出力データバス４を通じて入力された１６ビットの情報ビットは各々８ビットＤ０〜Ｄ７に分割されて、入力バッファ５Ａ、５Ｂを介して入力バスライン６Ａ、６Ｂの符号化回路１１に加えられる。そして、この符号化回路１１により、８ビットの情報ビットＤ０〜Ｄ７に対して４ビットのパリティビットＰ０〜Ｐ３が演算出力されて、計８ビットのパリティビットがライトバッファ１０Ａ及び入力／出力ゲート１６を介してメモリアレイ１のパリティビット領域３に書き込まれる。同様にして、各８ビットに分割された情報ビットＤ０〜Ｄ７がともに加えられて計１６ビットとされて、ライトバッファ１０Ｂ及び入力／出力ゲート１６を介してメモリアレイ１の情報ビット領域２に書き込まれる。
【００２５】
（２）メモリアレイ１の情報ビット領域２から入力／出力ゲート１６及びメインアンプ１９Ａを介して読み出された１６ビットの情報ビットは再び８ビットＤ０〜Ｄ７に分割されるとともに、パリティビット領域３から入力／出力ゲート１６及びメインアンプ１９Ｂを介して読み出された８ビットのパリティビットは再び４ビットＰ０〜Ｐ３に分割され、１２ビットＤ０〜Ｄ７、Ｐ０〜Ｐ３のリードデータとして出力バスライン８Ａ、８Ｂの復号回路１２に加えられる。そして、この復号回路１２により、１２ビット中のいずれが誤りかを示す誤り位置検出信号Ｃ０〜Ｃ１１を出力する。ここで、１２ビット中の誤りのあるビットはＨレベルが出力される。
【００２６】
（３）１２ビットの誤り位置検出信号（訂正データ）Ｃ０〜Ｃ１１は、１２ビットの読み出し信号（リードデータ）Ｄ０〜Ｄ７、Ｐ０〜Ｐ３とともに誤り訂正回路１３に加えられて、誤りがある場合にはＨレベルになっているそのビットを反転出力させることにより訂正処理を実施して、８ビットの読み出し信号Ｄ０〜Ｄ７を出力する。この読み出し信号Ｄ０〜Ｄ７は出力バッファ７Ａ、７Ｂを介して入出力データバス４に出力されて、再び１６ビットの情報ビットに戻された後外部に出力される。この場合、情報ビット領域２あるいはパリティビット領域３に対する読み出し動作時、誤り訂正処理を実施した上記データは情報ビット領域２あるいはパリティビット領域３に再書き込みせずに、メモリアレイ１の外部のみに出力するように構成する。これは、そのように誤り訂正処理を実施したデータは、メモリアレイ１に再書き込みしなくとも、外部から読み出しできれば何ら問題はないからである。
【００２７】
次に、プローブテスト動作について説明する。このプローブテストは、前述したようにキャパシタに記憶される情報のポーズリフレッシュ落ちこぼれ分布、すなわちポーズリフレッシュ不良の救済（訂正）効率の向上、あるいは現実的な救済能力を実現するために、訂正能力を越えた符号語（１符号語あたり２ビット以上のエラー）が出現した場合に行なわれる冗長救済のために実行される。これには、ソリッド不良（ポーズリフレッシュ不良以外の不良で、異物等によって発生する配線ショート不良のようなプロセス不良）を検出し冗長救済するため、以下のステップで、ＥＣＣ回路９による誤り訂正処理を停止した状態でパリティビットを含めた全ビットのＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍａｐ；フェイルビットマップ）を取得する。
（１）図３の復号回路１２におけるテスト信号ＴＢ２をＬレベルに設定して、ＥＣＣ回路９の誤り訂正処理を強制的に停止させる。これにより、復号回路１２からの誤り位置検出信号Ｃ０〜Ｃ１１は、誤り訂正処理が実施される前のデータが出力される。この状態で、情報ビット領域２に対して、通常行なわれているファンクション試験を実施して、ＦＢＭを取得する。このＦＢＭは、Ｘ、Ｙアドレスに対応して２次元表示され、パス（ＰＡＳＳ）したビットは例えば白い点で表示され、一方フェイル（ＦＡＩＬ）したビットは黒い点で表示される。したがって、このような２次元表示されたＦＢＭを取得することにより、誤り訂正処理前の不良ビットの様子を知ることができる。
【００２８】
（２）次に、図２〜図４におけるのテスト信号ＴＢ１、ＴＢ２及びＴＢ３をＨレベルに設定して、パリティビット領域３に対して、ファンクション試験を施して、ＦＢＭを取得する。このように、情報ビットに対してだけでなくパリティビットに対しても、誤り訂正処理前の不良ビットの分布の様子を得るようにする。このとき、ビットＤ０〜Ｄ３のデータがそのままパリティビット領域３に対して書き込みあるいは読み出しされるが、ビットＤ４〜Ｄ７は全てＬレベルとする。また、そのとき必要に応じてライトバッファ１０Ａ、１０Ｂあるいはメインアンプ１９Ａ、１９Ｂを非活性化して、所望のデータパターンに対するファンクション試験を全ビットに対して実施する。
【００２９】
次に、ポーズリフレッシュ落ちこぼれ分布、すなわちポーズリフレッシュ不良を検出して、ＥＣＣ回路９による救済（訂正）を実現するために、以下のステップで、誤り訂正処理を行なった状態のパリティビットを含めたＦＢＭを取得する。ここで、表れた不良ビットに対しては、前述したような冗長救済を実施する。
（１）前述した通常動作で、情報ビット領域２に対してロング（ＬＯＮＧ）ポーズリフレッシュ試験を実施して、ＦＢＭを取得する。このロングポーズリフレッシュ試験は、通常実施されているポーズリフレッシュ試験に対して、実力以上にポーズ時間の長いポーズ試験であり、ＥＣＣ回路によるビット訂正がなければフェイルビットが発生するようになる。
（２）図３の復号回路１２におけるテスト信号ＴＢ２をＬレベルに設定した状態で、パリティビット領域３に対してロングポーズリフレッシュ試験を実施して、ＦＢＭを取得する。
【００３０】
この例の半導体記憶装置によれば、１６ビットの情報データを８ビットに分割してハミング（１２、８）符号を２つ搭載しているので、ＤＱＭにより、最小８ビットの書き込みが可能なため、情報ビット長を８ビットに抑え、パリティビットを４ビットにすることができる。したがって、現状のＳＤＲＡＭの規格に完全に対応させることができる。
【００３１】
◇第２実施例
図５は、この発明の第２実施例である半導体記憶装置の構成を示す図、図６及び図７は同半導体記憶装置の主要部の構成を示す図である。この第２実施例の半導体記憶装置の構成が、上述の第１実施例のそれと大きく異なるところは、ハミング（１２、８）符号を搭載した１６ビット構成のＳＤＲＡＭにおいて、テスト信号を不要にし、またメモリアレイから読み出される情報ビット及びパリティビットを出力するそれぞれの出力バスラインを分離するようにした点である。
この例の半導体記憶装置は、図５に示すように、メモリアレイ１から読み出される１６ビットの情報ビットを各々８ビットに分割して出力する出力バスライン３１Ａ、３１Ｂと、メモリアレイ１から読み出される８ビットのパリティビットを各々４ビットに分割して出力する出力バスライン３２Ａ、３２Ｂとが分離されている。また、第１実施例のようにＥＣＣ回路９に加えられるテスト信号ＴＢ１〜ＴＢ３を不要にして、パリティビットを直接アクセスできるような構成になっている。このような構成により、ＥＣＣ回路９を簡略化することができる。
【００３２】
次に、図６を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の符号化回路１１の構成について説明する。符号化回路１１は、２つの入力バスライン６Ａ、６Ｂからそれぞれ８ビットの情報ビットＤ０〜Ｄ７及びＬレベル（０）が入力される１２個のＥＯＲ３４Ａ〜３４Ｌが、図６に示すような関係となるようにシンドロームツリー３３により構成されている。この符号化回路１１は、入力された８ビットの情報ビットＤ０〜Ｄ７の内容に応じて、ＥＣＣ回路１１が所定の誤り訂正を行うことができるような４ビットのパリティビットＰ０〜Ｐ３を演算して出力するように構成されている。各符号化回路１１から出力された４ビット×２＝８ビットのパリティビットは、ＷＢ１０Ａ及び入力／出力ゲート１６を介してメモリアレイ１のパリティビット領域３に書き込まれる。
【００３３】
次に、図７を参照して、この例の半導体記憶装置のハミング（１２、８）符号に対応したＥＣＣ回路９の復号回路１２の構成について説明する。復号回路１２は、シンドロームツリー３６と、デコーダ３７とにより構成されている。シンドロームツリー３６は、入力／出力ゲート１６からメインアンプ１９Ａを介して読み出された１６ビットの情報ビットが各出力バスライン３１Ａあるいは３１Ｂに分割して出力された８ビットの情報ビットＤ０〜Ｄ７と、入力／出力ゲート１６からメインアンプ１９Ｂを介して読み出された８ビットのパリティビットが各出力バスライン３２Ａあるいは３２Ｂに分割して出力された４ビットのパリティビットＰ０〜Ｐ３との計１２ビットの読み出し信号（リードデータ）が入力される１２個のＥＯＲ３５Ａ〜３５Ｌが、図７に示すような関係となるように接続されている。このシンドロームツリー３６は、１２ビットの内容に応じて、４ビットのシンドロームＳ０〜Ｓ３を出力するように構成されている。
【００３４】
デコーダ３７は、４ビットのシンドロームＳ０〜Ｓ３が入力されて図７に示すような関係となるように接続された８個のＮＡＮＤ回路３８Ａ〜３８Ｈから構成されている。このデコーダ３７は、８ビットの誤り位置検出信号（訂正データ）Ｃ０〜Ｃ７を出力するように構成されている。ここで、誤りのあるビットはＨレベルが出力されるように構成されている。
なお、ＥＣＣ回路９の誤り訂正回路については、第１実施例の図４の誤り訂正回路１３に準じて構成することができるので、その図示を省略する。
【００３５】
この例の半導体記憶装置の通常動作及びプローブテスト動作は、第１実施例と略同様にして行なわれる。
この例の半導体記憶装置によれば、１６ビットの情報データを８ビットに分割してハミング（１２、８）符号を２つ搭載しているので、第１実施例と略同様に動作させることができ、第１実施例に比較してテスト信号を不要にした分構成を簡略化することができる。
【００３６】
◇第３実施例
図８は、この発明の第３実施例である半導体記憶装置の構成を示す図である。この第３実施例の半導体記憶装置の構成が、上述の第１実施例のそれと大きく異なるところは、１６ビット構成のＳＤＲＡＭにハミング（２１、１６）符号を搭載するようにした点である。
この例の半導体記憶装置は、図８に示すように、入出力データバス４を通じて入出力される１６ビットの情報ビットを入力バッファ５を介して入力する入力バスライン６と、メモリアレイ１から読み出される１６ビットの情報ビットを出力する出力バスライン８と、メモリアレイ１から読み出される５ビットのパリティビットを出力する出力バスライン８Ｃと、入力バスライン６及び出力バスライン８、８Ｃに設けられたＥＣＣ回路９とを備えている。
また、この例の半導体記憶装置は、ＤＱＭの規格に対応しない構成になっており、コマンドデコーダ１８に設けられたアドレスバッファ（ＡＤＤ ＢＵＦＦＥＲ）４０と、ＷＢ１０Ａ及びＭＡ１９Ｂとの間にＷＢ／ＭＡデコーダ４１が設けられて、パリティビット用のアドレス制御回路が構成されている。
なお、ＥＣＣ回路９については、第１実施例あるいは第２実施例に準じて構成することができるので、その図示を省略する。
【００３７】
この例の半導体記憶装置は、１６ビットのデータを全て情報ビットとして捉えて、５ビットのパリティビットを加えて符号語を構成しており、ＤＱＭの規格に対応しない例となっている。この例では、第１実施例及び第２実施例の１６ビットの情報ビットを８ビットに分割して構成した例に比較して、情報ビット長を長くして、パリティビットを少なくした構成になっている。
【００３８】
この例の半導体記憶装置の通常動作及びプローブテスト動作は、第１実施例あるいは第２実施例と略同様にして行なわれる。
この例の半導体記憶装置によれば、ハミング（２１、１６）符号を搭載し、１６ビットのデータを全て情報ビットとして捉えて、５ビットのパリティビットを加えて符号語を構成しているので、第１実施例あるいは第２実施例に比較して、情報ビット長を長くすることによりパリティビットを少なくできるので、面積デメリットの点で有利となる。
【００３９】
◇第４実施例
図９は、この発明の第４実施例である半導体記憶装置の構成を示す図である。この第４実施例の半導体記憶装置の構成が、上述の第３実施例のそれと大きく異なるところは、１６ビット構成のＳＤＲＡＭにハミング（２２、１６）符号を搭載するようにした点である。
この例の半導体記憶装置は、図９に示すように、図８に示した第３実施例と略同様な構成になっている。
この例の半導体記憶装置は、１６ビットのデータを全て情報ビットとして捉えて、６ビットのパリティビットを加えて符号語を構成しており、ＤＱＭの規格に対応しない例となっている。この例では、第３実施例に比較して、パリティビットが１ビット多くなっているが、パリティビットを偶数にしたことにより、パリティビット用のアドレス制御が容易になっており、訂正能力が僅かに上がっている。第３実施例におけるハミング（２１、１６）符号は１ビットエラー訂正符号であるが、この例のハミング（２２、１６）符号は１ビットエラー訂正２ビットエラー検出符号（Ｓｉｎｇｌｅ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ ａｎｄ Ｄｏｕｂｌｅ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｎｇ；ＳＥＣ／ＤＥＤ）となっている。
【００４０】
この例の半導体記憶装置によれば、ハミング（２２、１６）符号を搭載し、１６ビットのデータを全て情報ビットとして捉えて、６ビットのパリティビットを加えて符号語を構成しているので、第３実施例に比較して、パリティビットを偶数にしてパリティビット用のアドレス制御を容易にしたので、訂正能力を向上させることができる。
【００４１】
◇第５実施例
図１０は、この発明の第５実施例である半導体記憶装置の構成を示す図である。この第５実施例の半導体記憶装置の構成が、上述の第４実施例のそれと大きく異なるところは、３２ビット構成のＳＤＲＡＭにハミング（３８、３２）符号を搭載するようにした点である。
この例の半導体記憶装置は、図１０に示すように、図９に示した第４実施例と略同様な構成になっている。
この例の半導体記憶装置は、３２ビットのデータを全て情報ビットとして捉えて、６ビットのパリティビットを加えて符号語を構成しており、ＤＱＭの規格に対応しない例となっている。この例では、×３２品の規格に対応しており、情報ビットに対するパリティビットが少なくなっている。この例のハミング（３８、３２）符号は１ビットエラー訂正符号となっている。
【００４２】
この例の半導体記憶装置によれば、ハミング（３８、３２）符号を搭載し、３２ビットのデータを全て情報ビットとして捉えて、６ビットのパリティビットを加えて符号語を構成しているので、第４実施例に比較して、情報ビット長を長くすることによりパリティビットを少なくできるので、面積デメリットの点で有利となる。
【００４３】
◇第６実施例
図１１は、この発明の第６実施例である半導体記憶装置の構成を示す図である。この第６実施例の半導体記憶装置の構成が、上述の第５実施例のそれと大きく異なるところは、３２ビット構成のＳＤＲＡＭにハミング（４０、３２）符号を搭載するようにした点である。
この例の半導体記憶装置は、図１１に示すように、図１０に示した第５実施例と比較して、パリティビット用のアドレス制御回路が不要になっている。
この例の半導体記憶装置は、３２ビットのデータを全て情報ビットとして捉えて、８ビットのパリティビットを加えて符号語を構成しており、ＤＱＭの規格に対応しない例となっている。この例では、第５実施例に比較して、パリティビットを２ビット多くして８ビットとすることにより、パリティビット用のアドレス制御回路を不要にして、訂正能力を僅かながら向上させている。この例のハミング（４０、３２）符号１ビットエラー訂正２ビットエラー検出符号（ＳＥＣ／ＤＥＤ）となっている。
【００４４】
この例の半導体記憶装置によれば、ハミング（４０、３２）符号を搭載し、３２ビットのデータを全て情報ビットとして捉えて、８ビットのパリティビットを加えて符号語を構成しているので、第５実施例に比較して、パリティビット用のアドレス制御回路を不要にしたので、訂正能力を向上させることができる。
【００４５】
以上説明したようなこの発明の各実施例によれば、従来問題であったポーズリフレッシュ落ちこぼれ分布、すなわちポーズリフレッシュ不良を効率良く訂正することができるようになり、以下のような効果が得られる。
（１）リフレッシュ周期を従来の規格である略６０ｍｓ（ミリセカンド）から略５１２ｍｓ（エラー率は略０．０１％以下）まで延長することが可能となり、メモリセルにおけるデータ保持電流を略１桁低減することができる。
（２）最近問題になっている実機不良（顧客不良）のほとんどは、シングルビット不良（１ビットエラー）であるため、その発生不良率を略３桁低減することができる。
（３）ソフトエラー率を略３桁以上向上させることができる（エラー率が略０．００１％の場合）。
（４）ポーズリフレッシュ不良、ソフトエラーだけでなく、ビット不良等のソリッド不良も訂正可能となるため、冗長救済との相乗効果で製造歩留を向上させることができ、チップサイズ増加（パリティビット追加）による取得数低下を相殺することができる。
【００４６】
以下、上記効果が得られる理由について、詳細に説明する。
（１）この発明の発明者は、発生したポーズリフレッシュ不良について、過去製品から他社製品にわたって分析した結果、ポーズリフレッシュ不良の訂正のためには、エラー率を略０．００５％〜０．０１％の範囲に想定すればよく、このエラー率には重大な意味があることが判明した。
メモリセルにおけるポーズリフレッシュ落ちこぼれ分布は、図１２に示すように、ポーズ時間（ＰＡＵＳＥ−ＴＩＭＥ）（横軸）と累積フェイルビット数（ＣＵＭＵＬＡＴＩＶＥ ＦＡＩＬ−ＢＩＴＳ♯）（縦軸）との関係で示される。ポーズ時間は、メモリセルにデータを書き込んだ後に何もせずに放置した状態の時間を示し、累積フェイルビット数は、ポーズリフレッシュ試験を実施してポーズ時間ごとにフェイルビット数をカウントして累積した数を示している。累積フェイルビット数は、またビットのエラー率を示している。
【００４７】
図１２において、ビット個々のポーズリフレッシュ実力を示す特性Ａは、全体の略９９．９％を占める良い分布である直線状のノーマル分布Ａ１と、残りの略０．１％を占める悪い分布である曲線状のポーズリフレッシュ落ちこぼれ分布（ポーズリフレッシュ不良）Ａ２との２つの正規分布で表される。全ビットを１００％とすると、分布Ａ２におけるテールビット（Ｔａｉｌ−Ｂｉｔｓ；落ちこぼれビット）の数は略０．０１％の確率で存在している。また、特性Ｂは、分布Ａ２におけるテールビットの数を母数にとった場合に得られた分布を示している。ワースト（ＷＯＲＳＴ）は最悪を示し、ミーン（ＭＥＡＮ）は平均を示している。ここで、ポーズリフレッシュ不良の訂正のためには、リフレッシュ周期延長を効率良く図れる分布Ａ２を訂正対象に選ぶようにする。
【００４８】
また、ポーズリフレッシュ実力の違いは、図１３に示すように、自社他社問わずに、ノーマル分布Ａ１の差は僅かであって、落ちこぼれ分布Ａ２（Ａ社、Ｂ社、Ｃ社）に依存している。落ちこぼれ及びワーストの分布は、その母数であるテールビット総数と、その正規分布のばらつきにより、図１４に示すように、落ちこぼれ分布の平均値の変化はほとんどなく、母数の増加とばらつきの増加が連動して起きる特徴がある。
その結果、母数１桁の増減であれば、ワーストの変化はせいぜい２倍程度と想定されるのに対して、現実には桁の大きさで悪化するので、改善しなければならない。
【００４９】
図１５は、メモリセルの主要部を示す断面図、図１６はメモリセルの駆動回路を概略的に示す図である。メモリセルは、図１５に示すように、素子分離領域（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ；ＳＧＩ）５１で絶縁分離されたＰ−型基板５２に一対のＮ＋型領域５３、５４が形成され、層間絶縁膜５５中にはワード線（ＷＬ）５６が形成されている。また、一方のＮ＋型領域５３にはビット線（ＢＬ）５７が接続される一方、他方のＮ＋型領域５４には容量コンタクト（ＳＮ）５８を介してキャパシタ５９が形成されている。キャパシタ（ＣＳ）５９は、下部電極６０Ａと、上部電極（ＰＬＴ）６０Ｃと、両電極６０Ａ、６０Ｃ間に配置された容量絶縁膜６０Ｂとから構成されている。
駆動回路は、図１６に示すように、メモリセルのビット線５７に接続されたセンスアンプ６１、ワード線５６に接続されたワードドライバ６２等により構成されている。
【００５０】
図１５のメモリセルの動作時、キャパシタ５９に接続されているＮ＋型領域５４と基板５２とのＰＮ接合が逆バイアスされると、基板５２側に空乏層５０が伸びる。この空乏層５０中の電界強度分布は、図１７のように表される。
【００５１】
ポーズリフレッシュ落ちこぼれ分布において、母数の増加とばらつきの増加が連動して起きる原因は、以下のように理解される。
ポーズリフレッシュ不良は、図１５のメモリセルのＰＮ接合の逆バイアスにより生ずるリーク電流により引き起こされて、個々のメモリセルは容量コンタクト５８に寄生する空乏層５０中に接合リーク電流を増倍させる劣悪な欠陥（トラップ準位）が存在した場合、テールビットになると考えられる。その欠陥は、図１７に示すように、メモリセルの製造時に施されるエッチングやイオン打ち込み等のダメージを大きく受ける基板５２の表面ほど存在確率が高い（欠陥密度が高い）と考えられる。この欠陥密度分布はＰＮ接合の最適設計（ドーズ量や接合面深さの調整等）を行っても大きく変化しないと考えられる。
【００５２】
図１７において、電界強度分布がＡからＢへ移った場合を考える。ここで、図１７の電界強度分布は、ＰＮ接合の不純物密度を階段接合と近似して考えるものとする。例えば電界強度分布Ｂは、一旦電界強度分布Ａが形成された後、容量コンタクト５８に低い濃度のイオン打ち込み及びアニール処理を施して、形成されたものとする。電界強度分布Ｂの接合面は深い位置にシフトし、不純物濃度分布が穏やかになったことで、空乏層中の最大電界（Ｅｍａｘ）は低下し、さらに空乏層幅が伸びた状態になる。このように接合面が深くなったことで、電界強度分布Ｂの空乏層中に存在する欠陥数は減少することになる。空乏層幅が伸びたことで、空乏層中に欠陥を取り込む確率は上がるが、接合面が深い位置にシフトしたことで、欠陥密度は桁の大きさで低下し、結局テールビット数は減少すると考えられる。また、接合リーク電流はＴＡＴ（Ｔｒａｐ Ａｓｓｉｓｔ Ｔｕｎｎｅｌｉｎｇ）と良く一致し、ＩＪ∝ｅｘｐ（Ｅｍａｘ）であること、電界強度分布Ｂでは（Ｅｍａｘ）が低減されていることから、接合リーク電流のばらつきは減少することになる。以上から、テールビットの母数増加とばらつき増加が連動して起きる。
【００５３】
この特性を分析した結果、テールビットの母数とワーストには、自社他社問わず、定性的かつ定量的に、図１８に示すようにある程度決まった特性があることを発見した。
リフレッシュ規格６４ｍｓを満足するには、現実のワースト（実力）は略２倍の１００ｍｓが必要となるが、そのときには必然的にテールビット数は略０．０１％程度存在することになる。つまり、従来製品レベルの特性を前提に考えれば（リフレッシュ規格を満足する製品であれば）、ＥＣＣ回路の訂正能力は最悪０．０１％程度のエラー率に対応できればよいことになる。厳密には、ずべてのテールビット数を訂正する必要はなく、ポーズ累積度数分布から略半分の０．００５％程度のエラー率に対応できれば十分である。逆に、それ以上の訂正能力を必要とする特性では、規格を満足できておらず、もともとのベース製品が成立しない。
【００５４】
符号方式の観点から、エラー率０．０１％以上に対応するには、図１９に示すように周知のＢＣＨ（Ｂａｓｅ−Ｃｈａｕｄｈｕｒｉ Ｈｏｃｑｕｅｎｇｈａｍ）符号等を用いた多重訂正が必要となるが、ハミング符号に比べて回路規模が桁の数で大きくなり、ＤＲＡＭの高速動作を損なうものになってしまう。符号長を短くしていけば、訂正能力を上げられるが、符号長が最短のハミング（７、４）符号でも、対応可能なエラー率はせいぜい０．０１５％程度である。無理にこの発明を適用しても、もともとリフレッシュ規格を満たさないリフレッシュ特性では、従来のリフレッシュ周期に対して大幅な延長を図ることができず、その効果は薄くなる。パリティビット追加による面積デメリットを考えれば適用する意味はなくなってくる。
【００５５】
ハミング符号の構成を考えた場合、ＤＲＡＭでは情報ビットは２ｎ［ｂｉｔｓ］（最近では、ｎ≧２を想定すればよい）といえる。このとき、ハミング符号のパリティビット数は（Ｎ＋１）［ｂｉｔｓ］以上となる。現実には、エラー率０．００５％以上に対応できればよいので、その訂正能力の関係から、符号長７０［ｂｉｔｓ］程度が上限となる。ここで、パリティビット数は小さく抑えたいので、ハミング（７２、６４）符号（ＳＥＣ＋ＤＥＤ）が現実的な上限になる。
【００５６】
（２）ポーズリフレッシュ不良はアドレス依存性がなく、その出現確率はポアソン分布とよく一致する。６４ＭｂＳＤＲＡＭの場合について符号長と符号語内に出現する不良ビット数の関係を計算した結果を図２０に示す。
冗長救済を行なわなかった場合、符号長を８まで短くしても、訂正不可能な２ビット不良の出現数は１以下にならない。つまり、ハミング符号のみでは良品はとれないことを示している。ＢＣＨ符号により多重訂正した場合には、符号長を４ｋ［ｂｉｔｓ］に長くとっても、４重訂正すれば５ビット不良の出現確率は１以下になり、対応できるレベルになる。しかし、前述したようにＤＲＡＭへの搭載は現実的ではなくなる。つまり、ハミング符号でポーズリフレッシュ不良に対応するためには、冗長救済との併用が必須になる。
【００５７】
（３）ソフトエラー等の出荷後に出現する不良に対する信頼度について計算する。ハミング（ｌ、ｋ）符号を適用した場合、メモリ容量をＭとすると、符号語の数はＭ／Ｋ、うち１ビット不良を持つ符号語の数は、Ｍ×ｌ／Ｋ×［ｅｒｒ］（エラー率）となる。ここで、１ビット不良を持つ符号語内に新たに不良ビットが出現すると、そのチップは不良になる。新たに１ビット不良が出現した場合、その不良率は、既に１ビット不良を持つ符号語の数を、符号語の全数で割った値、ｌ×［ｅｒｒ］となる。ここで、リフレッシュ周期５１２ｍｓ（エラー率０．００１％）、ハミング（１２、８）符号とした場合、その値は１２０ｐｐｍとなる。符号語ｌを７２まで長くしても、７２０ｐｐｍとなり、ソフトエラー等の不良率を３桁以上低減できることが分かる。図２１は、一例として６４ＭｂＤＲＡＭにハミング（１２、８）符号を適用した場合の例について示している。
【００５８】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、本文実施例においては、１６ビット構成及び３２ビット構成のＤＲＡＭに適用した例で説明したが、これに限らず４ビット構成あるいは８ビット構成の他のＤＲＡＭに対しても同様に適用することができる。
【００５９】
【発明の効果】
以上説明したように、この発明の半導体記憶装置によれば、情報ビットの書き込みあるいは読み出しを行なう情報ビット領域、パリティビットの書き込みあるいは読み出しを行なうパリティビット領域、情報ビットあるいはパリティビットにおける不良ビットを置き換える冗長回路を少なくとも有する複数のメモリセルから構成されるメモリアレイと、符号長が略７２以下のハミング符号を用いて、メモリアレイの情報ビット領域あるいはパリティビット領域に対して書き込みあるいは読み出しする情報ビット及びパリティビットを含むデータに誤り訂正処理を実施するＥＣＣ回路とを備えるので、メモリアレイの冗長回路による不良ビットの冗長救済及びＥＣＣ回路のハミング符号による誤り訂正処理を併用可能とすることができる。
したがって、ポーズリフレッシュ落ちこぼれ分布においてエラー率の低いビットを効率良く救済して、ポーズリフレッシュ実力以上にリフレッシュ周期を長周期化して、データ保持電流の大幅な低減を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体記憶装置の構成を示す図である。
【図２】同半導体記憶装置の主要部の構成を示す図である。
【図３】同半導体記憶装置の主要部の構成を示す図である。
【図４】同半導体記憶装置の主要部の構成を示す図である。
【図５】この発明の第２実施例である半導体記憶装置の構成を示す図である。
【図６】同半導体記憶装置の主要部の構成を示す図である。
【図７】同半導体記憶装置の主要部の構成を示す図である。
【図８】この発明の第３実施例である半導体記憶装置の構成を示す図である。
【図９】この発明の第４実施例である半導体記憶装置の構成を示す図である。
【図１０】この発明の第５実施例である半導体記憶装置の構成を示す図である。
【図１１】この発明の第６実施例である半導体記憶装置の構成を示す図である。
【図１２】この発明の背景を説明するためのポーズ累積度数分布を示す図である。
【図１３】同ポーズ累積度数分布を示す図である
【図１４】同ポーズ累積度数分布におけるティル分布の変化を示す図である。
【図１５】半導体記憶装置であるＤＲＡＭのメモリセルの主要部を示す断面図である。
【図１６】同メモリセルの駆動回路を概略的に示す図である。
【図１７】同メモリセルの空乏層中の電界強度分布を示す図である。
【図１８】この発明の背景を説明するためのティルビット数とポーズ時間との関係を示す図である。
【図１９】誤り訂正に用いられるＢＣＨ符号の訂正能力を示す図である。
【図２０】ポーズ不良の出現分布を示す図である。
【図２１】ＤＲＡＭにハミング符号を適用する一例を示す図である。
【符号の説明】
１ メモリアレイ
２ 情報ビット領域
３ パリティビット領域
４ 入出力データバス
５Ａ、５Ｂ 入力バッファ
６Ａ、６Ｂ 入力バスライン
７Ａ、７Ｂ 出力バッファ
８Ａ、８Ｂ、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ 出力バスライン
９ ＥＣＣ回路
１０Ａ、１０Ｂ ライトバッファ（ＷＢ）
１１ 符号化回路
１２ 復号回路
１３ 誤り訂正回路
１４ ワードデコーダ
１５ センスアンプ
１６ 入力／出力ゲート
１７ カラムデコーダ
１８ コマンドデコーダ
１９Ａ、１９Ｂ メインアンプ（ＭＡ）
２０、２４、３３、３６ シンドロームツリー
２１Ａ〜２１Ｄ、２７Ａ〜２７Ｌ アンド回路（ＡＮＤ）
２２Ａ〜２２Ｊ、２３Ａ〜２３Ｌ、２８Ａ〜２８Ｌ、３４Ａ〜３４Ｌ、３５Ａ〜３５Ｌ 排他的論理和回路（ＥＯＲ）
２５ デコーダ
２６Ａ〜２６Ｌ、３８Ａ〜３８Ｈ ナンド回路（ＮＡＮＤ）
２９Ａ〜２９Ｈ スイッチ
３０ インバータ
３７ デコーダ
４０ アドレスバッファ
４１ ＷＢ／ＭＡデコーダ
Claims (7)
- 情報ビットの書き込みあるいは読み出しを行なう情報ビット領域、パリティビットの書き込みあるいは読み出しを行なうパリティビット領域、前記情報ビットあるいは前記パリティビットにおける不良ビットを置き換える冗長回路を少なくとも有する複数のメモリセルから構成されるメモリアレイと、
符号長が略７２以下のハミング符号を用いて、前記メモリアレイの前記情報ビット領域あるいは前記パリティビット領域に対して書き込みあるいは読み出しする前記情報ビット及び前記パリティビットを含むデータに誤り訂正処理を実施するＥＣＣ回路とを備え、
前記メモリアレイの前記冗長回路による前記不良ビットの冗長救済及び前記ＥＣＣ回路の前記ハミング符号による前記誤り訂正処理を併用可能に構成したことを特徴とする半導体記憶装置。 - 前記情報ビット領域あるいは前記パリティビット領域に対する読み出し動作時、前記誤り訂正処理を実施した前記データを前記情報ビット領域あるいは前記パリティビット領域に再書き込みせずに、前記メモリアレイの外部のみに出力することを特徴とする請求項１記載の半導体記憶装置。
- 前記ハミング符号による前記誤り訂正処理の訂正能力を越える符号語が出現した場合は、前記冗長回路による前記不良ビットの冗長救済を行なうことを特徴とする請求項１又は２記載の半導体記憶装置。
- 前記ＥＣＣ回路は、前記情報ビットに対応した前記パリティビットを演算出力する符号化回路と、前記符号語のビット中のいずれが誤りかを示す誤り位置検出信号を出力する復号回路と、前記誤り位置検出信号を入力して誤りビットを反転出力する誤り訂正回路とから構成されることを特徴とする請求項１、２又は３記載の半導体記憶装置。
- 前記符号化回路は、第１のテスト信号が加えられる複数のアンド回路と、複数の排他的論理和回路とが所定の関係となるように接続されたシンドロームツリーにより構成されることを特徴とする請求項４記載の半導体記憶装置。
- 前記復号回路は、複数ビットの前記情報ビット及び複数ビットの前記パリティビットが入力されて複数ビットのシンドロームを出力するように複数の排他的論理和回路が接続されたシンドロームツリーと、前記シンドロームが入力されて複数ビットの前記誤り位置検出信号を出力するように複数のナンド回路及び第２のテスト信号が加えられる複数のアンド回路が所定の関係となるように接続されたデコーダとにより構成されることを特徴とする請求項４又は５記載の半導体記憶装置。
- 前記誤り訂正回路は、複数ビットの前記情報ビット及び複数ビットの前記パリティビットとともに複数ビットの前記誤り位置検出信号が入力される複数の排他的論理和回路と、第３のテスト信号が加えられる複数のスイッチとが前記誤りビットを反転出力するように所定の関係となるように接続されたことを特徴とする請求項４、５又は６記載の半導体記憶装置。
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