CN1282147A - 时钟信号控制电路和方法以及同步延迟电路 - Google Patents

时钟信号控制电路和方法以及同步延迟电路 Download PDF

Info

Publication number
CN1282147A
CN1282147A CN00121425A CN00121425A CN1282147A CN 1282147 A CN1282147 A CN 1282147A CN 00121425 A CN00121425 A CN 00121425A CN 00121425 A CN00121425 A CN 00121425A CN 1282147 A CN1282147 A CN 1282147A
Authority
CN
China
Prior art keywords
switch element
group
signal
lead
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00121425A
Other languages
English (en)
Other versions
CN1175572C (zh
Inventor
佐伯贵范
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1282147A publication Critical patent/CN1282147A/zh
Application granted granted Critical
Publication of CN1175572C publication Critical patent/CN1175572C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Amplifiers (AREA)
  • Electronic Switches (AREA)

Abstract

提供削减电路规模的时钟信号控制电路。该电路由具有放大时钟信号功能的多个放大电路元件和具有使时钟信号的通过导通、截止的多个开关元件构成,多个放大电路元件和多个开关元件在工作时按串联连接方式连接放大电路元件,而且,通过选择导通的开关元件使放大电路元件的串联连接方向变为相反方向。

Description

时钟信号控制电路和方法以及同步延迟电路
本发明涉及时钟信号的控制电路和方法，特别涉及适合于在同步式延迟电路中使用的时钟信号控制电路。
作为改变时钟信号传播方向的电路，例如在文献(1)(IEICE Tranc．Electron．(IEICE电子会刊)，第E79-C卷，第6期1996年6月，第798-803页)中披露了图3所示的结构。
参照图3，在正反方向上配置两列时钟反相器31，在各节点之间进行连接，在从端子FIN向端子FOUT在正方向上传送时钟时，控制信号D为高电平，控制信号的互补(反相)信号DB为低电平，使正方向的时钟反相器列30A工作，反方向的时钟反相器列30B的各时钟反相器变为Hi-Z状态(浮置状态)，另一方面，在从端子BIN向端子BOUT反方向传送时钟时，控制信号D为低电平，互补信号DB为高电平，反方向的时钟反相器列30B变为工作状态，正方向的时钟反相器列30A被设定为Hi-Z状态。
再有，正方向的时钟反相器被串联连接在电源VCC和地GND之间，配有P沟道MOS晶体管(PM31～PM34)和反相器(INV31～INV34)及N沟道MOS晶体管(NM31～NM34)，N沟道MOS晶体管(NM31～NM34)的栅极上输入用反相器INV39对控制信号D反相的信号，反方向的时钟反相器被串联连接在电源VCC和地GND之间，配有P沟道MOS晶体管(PM35～PM38)和反相器(INV35～INV38)及N沟道MOS晶体管(NM35～NM38)，N沟道MOS晶体管(NM35～NM38)的栅极上输入用反相器INV39对P沟道MOS晶体管(PM35～PM38)栅极上的控制信号DB反相得到的信号，正方向的各时钟反相器的输入节点和输出节点与反方向对应位置的各时钟反相器的输出节点和输入节点连接。
图4是表示使用两个图3所示的延迟电路的同步式延迟电路结构的图。在该同步式延迟电路中，第一延迟电路48、第二延迟电路49由图3所示的延迟电路构成，分别配有正方向、反方向的时钟反相器列(48A、48B、49A、49B)，构成根据控制信号可切换时钟信号行进方向的延迟电路，而且还包括以输入时钟41作为输入的输入缓冲器47，以输入缓冲器47的输出作为输入、并延迟供给第一延迟电路48、第二延迟电路49的正方向的时钟反相器列48A、49A的输入端子的延迟电路43，以输入缓冲器47的输出作为输入、并进行分频的分频器45，以第一延迟电路48、第二延迟电路49反方向的时钟反相器列48B、49B的输出作为输入的NAND门电路46，以NAND门电路46的输出作为输入的时钟缓冲器44。
用分频器45把输入时钟二分频的信号和用反相器40反相该信号的信号作为控制第一延迟电路48的正方向、反方向的时钟反相器列48A、48B的导通和截止的控制信号D、DB来供给。用反相器40反相二分频分频器45中输入时钟的信号和用分频器45二分频的信号作为控制第二延迟电路49的正方向、反方向的时钟反相器列49A、49B的导通和截止的控制信号DB、D来供给。在控制信号D为高电平时，第一延迟电路48正方向的时钟反相器列48A和第二延迟电路49反方向的时钟反相器列49B导通，而在控制信号D为低电平时，第一延迟电路48的反方向的时钟反相器列48B和第二延迟电路49的正方向的时钟反相器列49A导通，在每个输入时钟信号的一个周期中，时钟信号交替重复在第一延迟电路48、第二延迟电路49内正方向和反方向的行进。
此时，在时钟信号在延迟电路48、49中行进之前，在延迟电路43中延迟一定的延迟时间T。
图5是表示图4所示的同步式延迟电路动作的时序图。如图5所示，从第一延迟电路48、第二延迟电路49内分别逆行的时钟信号的延迟时间相对于时钟缓冲器44的延迟时间d2的和d1+d2来说，可获得仅有延迟电路43的延迟时间长度的较短的延迟时间。
就是说，输入时钟用输入缓冲器47延迟延迟时间d1部分(参照图5(b))，并且用延迟电路43延迟时间T部分(图5(c))，在控制信号D为高电平时，在第一延迟电路48正方向的时钟反相器列48A中，直至控制信号D变化为低电平时刻(时间tCK-T)的行进位置，传送至第一延迟电路48反方向的时钟反相器列48B，在第一延迟电路48反方向的时钟反相器列中仅行进tCK-T就从输出端(参照图3的BOUT)输出，第一延迟电路48的输出相对于控制信号D的下降边缘延迟延迟时间(tCK-T)部分(参照图5(f)，但是tN=T)。第二延迟电路49的输出相对于控制信号DB的下降边缘延迟延迟时间(tCK-T)部分(参照图5(g))。
NAND门电路46在第一延迟电路48、第二延迟电路49的输出为高电平时输出低电平，NAND门电路46的输出通过延迟时间d2的时钟缓冲器44作为输出时钟42来输出。就是说，提高把延迟电路43的延迟时间T设定得与输入缓冲器47的延迟时间d1和时钟缓冲器44的延迟时间d2的和相等，作为输出时钟42，可以获得其相位与输入时钟41的上升边缘同步的信号。
但是，在这种现有技术的同步延迟电路中，作为构成第一、第二延迟电路的时钟反相器，延迟元件重复的最小结构在往返中需要两个时钟反相器，共计8个晶体管。就是说，如图3所示，时钟反相器由作为反相器的CMOS反相器(两个晶体管)、反相器和电源通路之间连接的P沟道MOS晶体管、N沟道MOS晶体管共计四个晶体管构成。
在图4所示的同步式延迟电路的第一、第二延迟电路中，如果时钟信号在正方向、反方向中传播的时间变长，那么时钟反相器等的延迟元件的级数增大，晶体管元件数与时钟周期成比例地增大，电路规模增大。
因此，例如在文献2(ISSCC Digest of Technical Papers(ISSCC技术报告文摘)24．5，1999年2月)中，分别如图6至图8所示，通过把行进的时钟信号仅取其边缘，将时钟反相器分离成P沟道MOS晶体管、N沟道MOS晶体管的结构，从而把结构元件数减少一半。在图6至图8中，虚线所示的布线上连接的晶体管元件(未标以PM、NM等参考符号的元件)表示被减去的元件。
参照图6，构成正方向和反方向的各延迟电路列的时钟反相器列具有把N沟道MOS晶体管和P沟道MOS晶体管的时钟反相器交替分离的结构。就是说，对于正方向的时钟反相器列来说，正如由源极接地的以控制信号D作为栅极输入的N沟道MOS晶体管NM52和以时钟信号作为栅极输入并且源极与N沟道MOS晶体管NM52的漏极连接的N沟道MOS晶体管NM51组成的时钟反相器，把形成前级时钟反相器的N沟道MOS晶体管NM51的漏极与栅极连接，并且漏极与下级的输入端(或输出端)连接的P沟道MOS晶体管PM52，以及由源极与电源连接并且以控制信号D的反相信号作为栅极输入，漏极与P沟道MOS晶体管PM52的源极连接的P沟道MOS晶体管PM51组成的时钟反相器那样，具有交替地分离由N沟道MOS晶体管、P沟道MOS晶体管组成的时钟反相器的结构。反方向的时钟反相器列也有同样的结构。
参照图7，该结果是把构成正方向和反方向的P沟道MOS晶体管组成的时钟反相器与N沟道MOS晶体管组成的时钟反相器相互重叠，例如，以时钟信号作为输入的N沟道MOS晶体管NM61和源极接地漏极与N沟道MOS晶体管NM61的源极连接并以控制信号D作为栅极输入的N沟道MOS晶体管NM62形成正方向的时钟反相器，以控制信号D作为栅极输入并且源极与电源连接的P沟道MOS晶体管PM61、和以来自后级的时钟信号作为栅极输入并且源极与P沟道MOS晶体管PM61的漏极连接的P沟道MOS晶体管PM62为反方向的时钟反相器，N沟道MOS晶体管NM61的漏极及P沟道MOS晶体管PM62的漏极相互连接。
PM62的漏极与第二级(后级)反相器单元的PM64的栅极连接。第二级反相器单元的输出时钟信号FOUT从与NM63的漏极共同连接的PM64的漏极取出。第二级反相器单元(NM63，NM64；PM63，PM64)与第一级反相器单元(NM61，NM62 PM61，PM62)同样地构成，BIN和FOUT与FIN及BOUT分别对应。
而且，参照图8，有使构成正方向和反方向的P沟道MOS晶体管组成的时钟反相器和N沟道MOS晶体管组成的时钟反相器相互重叠，形成锁存器电路结构的情况，例如，以时钟信号作为栅极输入的N沟道MOS晶体管NM71和源极接地、漏极与N沟道MOS晶体管NM71的源极连接并以控制信号D作为栅极输入的N沟道MOS晶体管NM72形成正方向的时钟反相器，以控制信号D的反相信号作为栅极输入并且源极与电源连接的P沟道MOS晶体管PM71和以来自前级的时钟信号作为栅极输入并且源极与P沟道MOS晶体管PM71的漏极连接的P沟道MOS晶体管PM72为反方向的时钟反相器，N沟道MOS晶体管NM71和漏极及P沟道MOS晶体管PM72的漏极相互连接，与形成下级正方向时钟反相器的P沟道MOS晶体管PM74的栅极连接，N沟道MOS晶体管NM73的漏极及P沟道MOS晶体管PM74的漏极相互连接，与形成前级(第一级)正方向时钟反相器的P沟道MOS晶体管PM72的栅极连接。
但是，如图6至图8所示，即使在把构成时钟反相器的晶体管数减少一半的任何一个结构中，在时钟信号的通过上，也产生浮置节点。
因此，如图9所示，采用增加晶体管的电路结构，但这种情况下，元件的数量只能削减到图3所示结构的3/4。
参照图9，在正方向的时钟反相器列80A内，在源极连接电源，控制信号D的反相信号作为栅极输入的P沟道MOS晶体管PM81，和把时钟信号作为栅极输入且把源极与P沟道MOS晶体管PM81的漏极连接、漏极以后由下级N沟道MOS晶体管组成的时钟反相器中传送信号的P沟道MOS晶体管PM83的结构中，增加P沟道MOS晶体管PM82，它与P沟道MOS晶体管PM81并联，连接在电源VCC及P沟道MOS晶体管PM83的源极之间，栅极与两级前(下方的)的时钟反相器的P沟道MOS晶体管PM86的源极连接。同样，在由N沟道MOS晶体管组成的时钟反相器中，也配有以栅极上时钟信号(PM83的漏极输出)作为输入的N沟道MOS晶体管NM81，以栅极上控制信号D作为输入，漏极与N沟道MOS晶体管NM81的源极连接，源极接地的N沟道MOS晶体管NM82，和与N沟道MOS晶体管NM82并联连接的N沟道MOS晶体管NM83，N沟道MOS晶体管NM83的栅极与两级前的(下方的)时钟反相器的N沟道MOS晶体管NM84的源极连接。
就是说，在图9所示的延迟电路中，如果正反方向的时钟反相器列的级数增大，那么晶体管元件数量的增多就限于图3所示电路的3/4。
因此，鉴于上述问题，本发明的目的在于提供削减电路规模的时钟信号控制电路和方法以及延迟电路。
为了实现上述目的，本发明的时钟信号控制电路配有具有放大时钟信号功能的多个放大电路元件，和导通和截止通过时钟信号的多个开关元件，所述多个放大电路元件在工作时通过变为导通状态的所述开关元件连接成串联形态，选择变为导通状态的所述开关元件，使串联连接的所述多个放大电路元件的信号传播方向可切换成正方向和反方向。该选择的串联连接通过使多个开关元件每次都适当地选择导通，从而实现典型的锯齿状路径。
本发明的时钟控制方法是延迟电路的时钟控制方法，配有具有放大时钟信号功能的多个放大电路元件，以及导通和截止通过时钟信号的多个开关元件，所述多个放大电路元件在所述开关元件变为导通状态后串联连接，此时，通过选择变为导通状态的所述开关元件，可把串联连接的所述多个放大电路元件的信号传播方向切换成正方向和反方向的其中任何一个方向。
图1是表示本发明一实施例的结构图。
图2是表示本发明一实施例的结构图。
图3是表示现有技术的延迟电路结构一例的图。
图4是表示现有技术的同步式延迟电路结构的图。
图5是表示现有技术的同步式延迟电路的时序图。
图6是表示现有技术的延迟电路一例的图(其1)。
图7是表示现有技术的延迟电路一例的图(其2)。
图8是表示现有技术的延迟电路一例的图(其3)。
图9是表示现有技术的延迟电路一例的图。
下面说明本发明的实施例。参照图1，本发明的一实施例配有具有放大时钟信号功能的多个放大电路元件(1)，以及使时钟信号的通过导通和截止的多个开关元件(2A1～2A5、2B1～2B5)。多个放大电路元件(11～14)和多个开关元件(2)在工作时通过使放大电路元件1按串联连接方式连接，根据控制信号(D)和其互补信号(DB)，选择导通的开关元件(2A1～2A5或2B1～2B5)，放大电路元件(11～14)的串联连接方向可从正方向(从输入端子FIN向输出端子FOUT方向)切换成反方向(从输入端子BIN向输出端子BOUT方向)。
更具体地说，包括第一开关元件组(2A1、2B2、2A3、2B4、2A5)、第二开关元件组(2B5、2A4、2B3、2A2、2B1)和多个放大电路元件(11～14)，第一开关元件组连接在第一输入端子(FIN)和第一输出端子(FOUT)之间，根据控制信号(D)和其互补信号(DB)，使受交替导通和截止控制的时钟信号导通和截止，第二开关元件组连接在第二输入端子(BIN)和第二输出端子(BOUT)之间，根据所述控制信号和其互补信号，使受交替导通和截止控制的时钟信号导通和截止，而多个放大电路元件在所述第一、第二开关元件组的连接节点之间正反交替地连接，多个放大电路元件通过变为导通状态的所述开关元件被串联连接，同时共有第一输入端子和第一输出端子之间的信号路径，以及第二输入端子和第二输出端子之间的信号路径。并且，通过选择导通状态的所述开关元件，信号传播方向可从第一输入端子(FIN)自如地切换成第一输出端子(FOUT)方向，或从第二输入端子(BIN)自如地切换成第二输出端子(BOUT)方向。
在本发明的优选实施例中，放大电路元件(11～14)由反相器电路组成。此外，开关元件由MOS半导体开关组成。开关元件由导通和截止控制的N沟道MOS晶体管组成的传输门(称为‘N沟道MOS传输门’)、P沟道MOS晶体管组成的传输门(称为‘P沟道MOS传输门’)来构成。
此外，在本发明的优选实施例中，如果参照图2，那么包括第一开关元件组、第二开关元件组和多个放大电路元件(INV21～INV24)，第一开关元件组从第一输入端子(FIN)朝向第一输出端子(FOUT)，控制信号(D)有效时，把分别控制为导通状态和截止状态的第一种开关元件(PM21A、PM23A、PM25A)和第二种开关元件(NM22B、NM24B)交替串联连接，第二开关元件组从所述第一输出端子(FIN)侧设置的第二输入端子(BIN)朝向所述第一输入端子(FIN)侧设置的第二输出端子(BOUT)。所述控制信号(D)无效时，把分别控制为导通状态和截止状态的第二种开关元件(PM25B、PM23B、PM21B)和第一种开关元件(NM22A、NM24A)交替串联连接，而多个放大电路元件(INV21～INV24)在所述第一开关元件组相邻的开关元件的各连接点和所述连接点位置对应的所述第二开关元件组相邻的开关元件的各连接点之间，把输入端和输出端分别与所述第一开关元件组相邻的开关元件的连接点和所述第二开关元件组相邻的开关元件的连接点、所述第二开关元件组相邻的开关元件的连接点和所述第一开关元件组相邻的开关元件的连接点交替地连接。
【实施例】
下面，参照附图说明本发明的实施例。图1是表示本发明一实施例结构的图。参照图1，本实施例包括第一开关元件组(2A1、2B2、2A3、2B4、2A5)、第二开关元件组(2B5、2A4、2B3、2A2、2B1)和多个放大电路元件(11、12、…)，第一开关元件组从第一输入端子FIN朝向第一输出端子FOUT，把用控制信号D和该控制信号的互补信号DB分别控制导通和截止的第一种、第二种开关元件(2A1、2B2…)交替串联连接，第二开关元件组从第二输入端子侧BIN朝向第二输出端子BOUT，把用该控制信号的互补信号DB、及控制信号D分别控制导通和截止的第二种、第一种开关元件(2B5、2A4…)交替串联连接，而多个放大电路元件在所述第一开关元件组相邻的开关元件的各连接点和所述连接点位置对应的所述第二开关元件组相邻的开关元件的各连接点之间，把其输入端和输出端分别与所述第一开关元件组相邻的开关元件的连接点和所述第二开关元件组相邻的开关元件的连接点、所述第二开关元件组相邻的开关元件的连接点和所述第一开关元件组相邻的开关元件的连接点交替地连接。
控制信号D有效时，第一、第二开关组中的第一种开关元件(2A1、2A2、…2A5)变为导通状态，第一输入端子FIN中输入的信号通过处于有效状态的第一、第二开关组的第一种开关元件和放大电路元件，从第一输出端子FOUT输出，而控制信号的互补信号DB有效(控制信号D无效)时，第二种开关元件(2B1、2B2、…2B5)变为导通状态，第二输入端子BIN中输入的信号通过处于有效状态的第一、第二开关组的第二种开关元件和放大电路元件，从第二输出端子BOUT输出。就是说，如果根据控制信号D，第一种开关元件变为导通状态，那么信号在行进方向(正方向)上推进，而如果根据控制信号DB，第二种开关变为导通状态，那么信号在逆行方向(反方向)上行进。
在图1中，由N沟道MOS传输门构成受控制信号D控制导通和截止的第一种开关元件(2A1、2A2、…2A5)、受控制信号D的互补信号控制导通和截止的第二种开关元件(2B1、2B2、…2B5)，放大电路元件由CMOS反相器电路构成。或者，也可以由P沟道MOS传输门构成受控制信号D控制导通和截止的第一种开关元件(2A1、2A2、…2A5)、受控制信号D的互补信号控制导通和截止的第二种开关元件(2B1、2B2、…2B5)。再有，在图1中，显示开关组的各开关级数为5级和把四个放大电路元件串联连接的结构，但本发明并不限于此结构。
图2是表示本发明第二实施例结构的图。参照图2，本实施例的电路包括：第一开关元件组(PM21A、NM22B、PM23A、NM24B、PM25A)、第二开关元件组(PM25B、NM24A、PM23B、NM22A、PM21B)和多个反相器电路(INV21、22、…24)，第一开关元件组从第一输入端子FIN朝向第一输出端子FOUT，根据控制信号D，把控制为一方导通时另一方截止的P沟道MOS传输门和N沟道MOS传输门交替地串联连接。第二开关元件组从第二输入端子BIN朝向第二输出端子BOUT，利用由反相器INV25反相的控制信号(D)的信号，把控制为一方导通时另一方截止的P沟道MOS传输门、N沟道MOS传输门交替地串联连接。多个反相器电路在所述第一开关元件组相邻的传输门的各连接点和所述连接点位置对应的所述第二开关元件组相邻的传输门的各连接点之间，把其输入端和输出端分别与所述第一开关元件组相邻的传输门的连接点和所述第二开关元件组相邻的传输门的连接点、所述第二开关元件组相邻的开关元件的连接点和所述第一开关元件组相邻的开关元件的连接点交替地连接。
在控制信号D为低电平时，A组的P沟道MOS传输门和N沟道MOS传输门PM21A、NM22A、PM23A、NM24A、PM25A变为导通状态，第一输入端子FIN中输入的信号从第一输出端子FOUT输出，而控制信号D为高电平时，B组的P沟道MOS传输门和N沟道MOS传输门PM21B、NM22B、PM23B、NM24B、PM25B变为导通状态，第二输入端子BIN中输入的信号从第二输出端子BOUT输出。
这样，在本发明的一种实施例中，在正方向和反方向上共用构成延迟单位元件的反相器，与图3所示的现有技术的电路结构相比，晶体管元件数减少了一半。再有，在图2中，传输门列的级数为5级，反相器电路显示有四个串联连接的结构，但本发明不限于这样的结构。
在图1和图2所示的延迟电路中，在连续两个时钟周期内一个周期中，使时钟信号在延迟电路列中行进，在预先通过相当的负延迟后，在剩余一个周期中行进的状态下使时钟信号逆行，可以产生从时钟周期中扣除负延迟部分的延迟时间。
图1所示的延迟电路可以作为图4中第一延迟电路48、第二延迟电路49来使用。例如，配有图1所示的所述延迟电路构成第一延迟电路48、第二延迟电路49，包括：以输入时钟信号作为输入的输入缓冲器电路47；延迟输入缓冲器电路输出的第三延迟电路43；将输入缓冲器电路47的输出二分频的分频器45；NAND门电路46，把分频器45的输出和其反相信号作为控制信号D和该控制信号DB的互补信号供给第一延迟电路48、第二延迟电路49，在第一延迟电路48、第二延迟电路49的第一输入端子FIN上，供给第三延迟电路43的输出，把从第一延迟电路48、第二延迟电路49的第二输出端子(BOUT)输出的信号作为输入；和时钟缓冲器电路44，其以NAND门电路46输出作为输入，向时钟供给目标供给时钟作为输出时钟。将第三延迟电路43的延迟时间设定得与输入缓冲器电路47的延迟时间和时钟缓冲器电路44的延迟时间之和相等。此外，在图2所示的电路作为图4所示的第一延迟电路48、第二延迟电路49使用的情况下，将分频器45的输出供给第一延迟电路48作为其控制信号，用反相器40将分频器45输出的信号反相，供给第二延迟电路49作为控制信号。
下面说明本发明的第二实施例。在本发明的第二实施例中，在与所述第一实施例相同的电路结构中，按有关的比率变更在行进方向和反方向的路径中作为电流路径的晶体管的尺寸(MOS晶体管情况下的沟道宽度)。
由此，去路(正方向)和回路(反方向)的延迟时间与晶体管的大小成比例，可以实现50％的占空度等效果。
如以上所述，按照本发明，通过简化可在正方向和反方向上切换信号传播方法的延迟电路的结构，使构成单位延迟的放大电路元件在去路和回路上有共有元件的结构，具有可以缩减芯片的面积，使延迟特性一致的效果。

Claims (12)

1．一种延迟电路的时钟信号控制方法，该延迟电路具有：
多个放大电路元件，具有放大时钟信号的功能；和
多个开关元件，可使时钟信号导通和截止；
所述时钟信号控制方法特征在于，作为所述开关元件的导通状态，把所述多个放大电路元件串联连接，此时，通过选择变为导通状态的所述开关元件，把串联连接的所述多个放大电路元件的信号传播方向转换成正方向和反方向的其中任何一个方向。
2．一种时钟信号控制电路，具有：
多个放大电路元件，具有放大时钟信号的功能；和
多个开关元件，可使时钟信号导通和截止；
其特征在于，所述多个放大电路元件通过变为导通状态的所述开关元件串联连接，
通过选择变为导通状态的所述开关元件，串联连接的所述多个放大电路元件的信号传播方向可在正方向和反方向上转换。
3．如权利要求2所述的时钟信号控制电路，其特征在于，
所述放大电路元件由反相器电路组成；
所述开关元件由MOS半导体开关组成。
4．如权利要求2或3所述的时钟信号控制电路，所述开关元件由根据信号的传播方向来控制导通和截止的N沟道MOS传输门和P沟道MOS传输门构成。
5．一种延迟电路，包括：
第一开关元件组，由开关元件组组成，所述开关元件组利用在第一输入端子和第一输出端子之间串联连接的控制信号或所述控制信号和其互补信号，对被控制交替地导通和截止的时钟信号的通过进行导通和截止控制；
第二开关元件组，由开关元件组组成，所述开关元件组利用第二输入端子和第二输出端子之间串联连接的所述控制信号或所述控制信号和其互补信号，对被控制交替地导通和截止的时钟信号的通过进行导通和截止控制；和
多个放大电路元件，在所述第一、第二开关元件组的连接节点之间被正反交替地连接；
其特征在于，所述多个放大电路元件通过变为导通状态的所述开关元件被连接成串联形态，同时共有所述第一输入端子和所述第一输出端子之间信号路径、以及所述第二输入端子和所述第二输出端子之间的信号路径，并且，通过选择变为导通状态的所述开关元件，信号传播方向可随意切换成从所述第一输入端子至所述第一输出端子方向，或切换成从所述第二输入端子至所述第二输出端子方向。
6．一种延迟电路，其特征在于，包括：
第一开关元件组，交替串联连接第一种开关元件和第二种开关元件，所述第一种开关元件和第二种开关元件用从第一输入端子侧朝向第一输出端子的控制信号和该控制信号的互补信号分别控制其导通和截止；
第二开关元件组，交替串联连接第二种开关元件和第一种开关元件，所述第二种开关元件和第一种开关元件用从配置在所述第一输出端子侧的第二输入端子朝向配置在所述第一输入端子侧的第二输出端子的所述控制信号的互补信号和所述控制信号分别控制其导通和截止；和
多个放大电路元件，在所述第一开关元件组相邻的开关元件的各连接点和所述连接点位置对应的所述第二开关元件组相邻的开关元件的各连接点之间，把输入端和输出端分别与所述第一开关元件组相邻的开关元件的连接点和所述第二开关元件组相邻的开关元件的连接点、所述第二开关元件组相邻的开关元件的连接点和所述第一开关元件组相邻的开关元件的连接点交替地连接。
7．如权利要求6所述的延迟电路，其特征在于，在所述控制信号有效时，所述第一种开关元件变为导通状态，输入所述第一输入端子的信号通过变为导通状态的所述第一种开关元件和所述放大电路元件朝向所述第一输出端子方向行进，在所述控制信号的互补信号有效时，所述第二种开关元件变为导通状态，输入所述第二输入端子的信号通过变为导通状态的所述第二种开关元件和所述放大电路元件向所述第二输出端子方向行进。
8．如权利要求6所述的延迟电路，其特征在于，
所述第一开关元件组通过自所述第一输入端子侧起第一级的所述第一种开关元件、第二级的所述第二种开关元件与交替串联连接的最终级的所述第一种开关元件，与所述第一输出端子连接；
所述第二开关元件组通过自所述第二输入端子侧起第一级的所述第二种开关元件、第二级的所述第一种开关元件与交替串联连接的最终级的所述第二种开关元件与所述第二输出端子连接；
在所述控制信号有效时，所述第一种开关元件变为导通状态，输入所述第一输入端子的信号通过所述第一和第二开关元件组中处于导通状态的第一种开关元件和所述放大电路元件从所述第一输出端子输出，在所述控制信号的互补信号有效时，所述第二种开关元件变为导通状态，输入所述第二输入端子的信号通过所述第一和第二开关元件组的处于导通状态的第二种开关元件及所述放大电路元件从所述第二输出端子输出。
9．一种延迟电路，其特征在于包括：
第一开关元件组，从第一输入端子朝向第一输出端子，控制信号有效时，使分别控制在导通状态和截止状态的第一种开关元件和第二种开关元件变为交替串联连接；
第二开关元件组，从所述第一输出端子侧配置的第二输入端子朝向所述第一输入端子侧配置的第二输出端子，在所述控制信号无效时，使分别控制在导通状态和截止状态的第二种开关元件和第一种开关元件变为交替串联连接；
多个放大电路元件，在所述第一开关元件组相邻的开关元件的各连接点和所述连接点位置对应的所述第二开关元件组相邻的开关元件的各连接点之间，把输入端和输出端分别与所述第一开关元件组相邻的开关元件的连接点和所述第二开关元件组相邻的开关元件的连接点、所述第二开关元件组相邻的开关元件的连接点和所述第一开关元件组相邻的开关元件的连接点交替连接。
10．一种延迟电路，其特征在于包括：
第一开关元件组，从第一输入端子朝向第一输出端子，根据控制信号的值，把控制为一个导通时另一个被截止的P沟道MOS晶体管和N沟道MOS晶体管变为交替地串联连接；
第二开关元件组，从所述第一输出端子侧配置的第二输入端子朝向所述第一输入端子侧配置的第二输出端子，根据用反相器电路反相所述控制信号得到的互补信号，把控制为一个导通时另一个被截止的P沟道MOS晶体管和N沟道MOS晶体管变为交替地串联连接；
多个反相器电路，在所述第一开关元件组相邻的晶体管的各连接点和所述连接点位置对应的所述第二开关元件组相邻的晶体管的各连接点之间，把输入端和输出端分别与所述第一开关元件组相邻的晶体管的连接点和所述第二开关元件组相邻的晶体管的连接点、所述第二开关元件组相邻的晶体管的连接点和所述第一开关元件组相邻的晶体管的连接点交替连接。
11．如权利要求10所述的延迟电路，其特征在于，使从所述第一输入端子向所述第一输出端子侧的行进方向的路径上配置的晶体管与从所述第二输入端子向所述第二输出端子侧的行进方向的路径上配置的晶体管的电流驱动能力有所不同。
12．一种同步式延迟电路，配有第一、第二延迟电路，把权利要求5至10其中任何一项所述的延迟电路产生的信号的信号方向根据控制信号切换成正方向和反方向，其特征在于包括：
输入缓冲器电路，以输入时钟信号作为输入；
第三延迟电路，使所述输入缓冲器电路的输出被延迟；
分频器，把所述输入缓冲器电路的输出二分频；
所述分频器的输出和其反相信号作为所述控制信号和所述控制信号的互补信号供给所述第一、第二延迟电路；
在所述第一、第二延迟电路的所述第一输入端子上供给所述第三延迟电路的输出；
逻辑门电路，把从所述第一、第二延迟电路的所述第二输出端子输出的信号作为输入；和
输出缓冲器电路，把所述逻辑门电路的输出作为输入，向时钟供给目标供给时钟作为输出时钟。
CNB00121425XA 1999-07-23 2000-07-20 时钟信号控制电路和方法以及同步延迟电路 Expired - Fee Related CN1175572C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP20854099A JP3365358B2 (ja) 1999-07-23 1999-07-23 クロック信号制御回路及び方法並びに同期遅延回路
JP208540/1999 1999-07-23

Publications (2)

Publication Number Publication Date
CN1282147A true CN1282147A (zh) 2001-01-31
CN1175572C CN1175572C (zh) 2004-11-10

Family

ID=16557891

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB00121425XA Expired - Fee Related CN1175572C (zh) 1999-07-23 2000-07-20 时钟信号控制电路和方法以及同步延迟电路

Country Status (7)

Country Link
US (1) US6275091B1 (zh)
EP (1) EP1071209B1 (zh)
JP (1) JP3365358B2 (zh)
KR (1) KR100361599B1 (zh)
CN (1) CN1175572C (zh)
DE (1) DE60031742T2 (zh)
TW (1) TW453038B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104333366A (zh) * 2014-10-30 2015-02-04 深圳市国微电子有限公司 一种数字io电路

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6526470B1 (en) * 1998-09-28 2003-02-25 Cypress Semiconductor Corp. Fifo bus-sizing, bus-matching datapath architecture
US6549046B1 (en) 2000-12-29 2003-04-15 Cisco Technology, Inc. Method and apparatus for phase aligning two clock signals utilizing a programmable phase adjustment circuit
US6518811B1 (en) * 2000-12-29 2003-02-11 Cisco Technology, Inc. Software programmable delay circuit
US7498846B1 (en) 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
US7656212B1 (en) * 2004-06-08 2010-02-02 Robert Paul Masleid Configurable delay chain with switching control for tail delay elements
US7173455B2 (en) 2004-06-08 2007-02-06 Transmeta Corporation Repeater circuit having different operating and reset voltage ranges, and methods thereof
US7635992B1 (en) 2004-06-08 2009-12-22 Robert Paul Masleid Configurable tapered delay chain with multiple sizes of delay elements
US7142018B2 (en) 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
US7304503B2 (en) * 2004-06-08 2007-12-04 Transmeta Corporation Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability
US7336103B1 (en) 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7405597B1 (en) 2005-06-30 2008-07-29 Transmeta Corporation Advanced repeater with duty cycle adjustment
US7071747B1 (en) 2004-06-15 2006-07-04 Transmeta Corporation Inverting zipper repeater circuit
US7592842B2 (en) * 2004-12-23 2009-09-22 Robert Paul Masleid Configurable delay chain with stacked inverter delay elements
US7456671B2 (en) * 2007-01-11 2008-11-25 International Business Machines Corporation Hierarchical scalable high resolution digital programmable delay circuit
US20100125347A1 (en) * 2008-11-19 2010-05-20 Harris Corporation Model-based system calibration for control systems
US20100124263A1 (en) * 2008-11-19 2010-05-20 Harris Corporation Systems for determining a reference signal at any location along a transmission media
US8170088B2 (en) * 2008-11-19 2012-05-01 Harris Corporation Methods for determining a reference signal at any location along a transmission media
US20100123618A1 (en) * 2008-11-19 2010-05-20 Harris Corporation Closed loop phase control between distant points

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4899071A (en) * 1988-08-02 1990-02-06 Standard Microsystems Corporation Active delay line circuit
US5428626A (en) * 1993-10-18 1995-06-27 Tektronix, Inc. Timing analyzer for embedded testing
US5945861A (en) * 1995-12-18 1999-08-31 Lg Semicon., Co. Ltd. Clock signal modeling circuit with negative delay
US6075395A (en) * 1997-05-30 2000-06-13 Nec Corporation Synchronous delay circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104333366A (zh) * 2014-10-30 2015-02-04 深圳市国微电子有限公司 一种数字io电路
CN104333366B (zh) * 2014-10-30 2018-04-27 深圳市国微电子有限公司 一种数字io电路

Also Published As

Publication number Publication date
EP1071209A2 (en) 2001-01-24
DE60031742T2 (de) 2007-09-06
US6275091B1 (en) 2001-08-14
EP1071209B1 (en) 2006-11-08
EP1071209A3 (en) 2004-11-10
DE60031742D1 (de) 2006-12-21
JP3365358B2 (ja) 2003-01-08
TW453038B (en) 2001-09-01
CN1175572C (zh) 2004-11-10
JP2001034359A (ja) 2001-02-09
KR100361599B1 (ko) 2002-11-18
KR20010039745A (ko) 2001-05-15

Similar Documents

Publication Publication Date Title
CN1175572C (zh) 时钟信号控制电路和方法以及同步延迟电路
US5208489A (en) Multiple compound domino logic circuit
US6426652B1 (en) Dual-edge triggered dynamic logic
CN1145260C (zh) 在低电源电压时也必定能操作的电平移动器电路
CN100350743C (zh) 功率器件的驱动电路
CN1274200A (zh) 时间数字转换器以及利用该转换器的锁定电路和方法
US5068548A (en) Bicmos logic circuit for basic applications
CN1525643A (zh) 缓冲器电路和利用该电路的有源矩阵显示器
CN1200514C (zh) 输出缓冲装置及方法
CN1132314C (zh) 锁相环的电荷泵电路
CN1452318A (zh) 具有在单输入下减少偏离的差动输出结构
CN1093339C (zh) 半导体器件及其输出电路
US6252426B1 (en) High speed logic family
EP0473409B1 (en) BiCMOS logic circuit
EP0533332A1 (en) CMOS self-boost circuit
EP0552941B1 (en) Signal line pulse enhancing circuit for integrated circuits
JPH04281294A (ja) 駆動回路
US6472911B1 (en) Output buffer circuit of semiconductor integrated circuit
CN1132305C (zh) 用于具有陡沿的输入信号的输入放大器
CN1231480A (zh) 用于高速存储器读操作的总线中点保持电路
JP2570492B2 (ja) 半導体回路
JPH03295314A (ja) Ｂｉ―ＣＭＯＳ論理回路
US7224187B2 (en) CMOS buffer circuits and integrated circuits using the same
JP3466773B2 (ja) バッファ回路
JPH07105712B2 (ja) 論理回路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030403

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030403

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ACER COMPUTER (CHINA) CO., LTD.

Free format text: FORMER OWNER: BEIDA FANGZHENG SCIENCE + TECHNOLOGY COMPUTER SYSTEM CO., LTD., SHANGHAI

Effective date: 20101101

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 200120 36/F, SHANGHAI INTERNATIONAL BUILDING, NO.360, PUDONG SOUTH ROAD, PUDONG NEW DISTRICT, SHANGHAI TO: 200001 3/F, NO.168, XIZANG MIDDLE ROAD, HUANGPU DISTRICT, SHANGHAI

TR01 Transfer of patent right

Effective date of registration: 20101103

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20041110

Termination date: 20140720

EXPY Termination of patent right or utility model