JP2518642B2 - レジスタ回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデイジタル論理信号をロードし、保持し、出
力するのに使用するレジスタ回路に関する。

〔従来技術およびその問題点〕

大きく複雑なデイジタル・システムにおいて、および
特定のコンピユータにおいて、データおよび中間結果
は、システムがデータに関して演算を行つている間、あ
るいはデータに基いて処置を行つている間、レジスタに
格納されている。これらシステムでは、これらレジスタ
間でデータを転送するのにバスを一般に使用している。
これらのバスはソース・レジスタとデイステイネーシヨ
ン・レジスタとの距離に応じてローカル・バスとするこ
ともあるいはグローバルのバスとすることもできる。グ
ローバル・バスは特にその長さが長いため大きなキヤパ
シタンスを有しており、これに接続されるレジスタはシ
ステムを高速で動作させるためにはこの大きなキヤパシ
タンスを駆動することができなければならない。コンピ
ユータ・システムでは、レジスタは極めて幅広であるこ
とが多く、多くの最新式コンピユータでは32ビツト幅で
ある。性能を高めるには、レジスタは、最少限の時間で
かつ制御線のスキユーを最少限にして、その内容をバス
に出力したり、あるいは新しい内容をバスからロードす
るように設計されなければならない。

大きなデイジタル・システムをシリコンに移してもつ
と価格が安く性能の高い集積回路を形成するとき、レジ
スタは好都合な方法で形成しなければならない。集積回
路内のレジスタは一般にレジスタ回路から形成され、こ
れは組合わされ、カスケード接続されてレジスタを形成
する。レジスタ回路を用いることによりレジスタの構造
に別の制約が加わる。レジスタ回路は複製しやすいよう
に形状が規則的でなければならない。レジスタ回路はま
た、すべてのVLSI集積回路にとつて、特に何回も複製さ
れるレジスタ回路にとつて熱放散は重大な問題であるか
ら、消費する電力の量が最小になるように設計しなけれ
ばならない。これらVLSI集積回路のバスは通常はプリチ
ヤージされる。なんとなれば、ひとつの回路がバスを高
電圧レベルに充電し、他方いくつかの独立した回路がこ
のバスを選択的に放電して低電圧レベルにするように制
御できるようにすることは容易かつ経済的だからであ
る。

レジスタ回路は代表的には二つの部分、すなわち記憶
サブ回路と出力（dump）サブ回路とから構成されてい
る。記憶サブ回路はロード信号が発生した時の入力の状
態を保持するのに使用する二状態デバイスである。出力
サブ回路は出力制御信号が発生した時に記憶サブ回路の
内容を出力バスに移す。

従来技術の記憶サブ回路は代表的にはラツチを形成す
るように直列に接続された二つのインバータから構成さ
れていた。従来技術の出力サブ回路は二つの方策のどれ
かにしたがつている。第１の方策では、記憶サブ回路を
パス・スイツチを介してシステム・バスに接続してい
た。第２の方策では、出力制御信号と記憶サブ回路の内
容を表わす信号をNORゲートによつてゲートし、その出
力信号を使用してバス・プルダウン・スイツチを駆動し
ていた。第１の方策ではスピードが遅すぎることがあ
り、更には或る環境のもとでは、高キヤパシタンス・バ
スに出力している間に記憶サブ回路の内容を変化させて
エラーを生ずることがあつた。第２の方策は、レジスタ
の数が多いシステムではかなりの電力を消費する。とい
うのは他のすべての不活性レジスタのNORゲートはアク
テイブな高電力消費状態になつているからである。性能
を最大限にするためには、両方策ともパス・スイツチあ
るいはプルダウン・スイツチのいずれかに使用される大
きなトランジスタを必要とする。このような大きなトラ
ンジスタはそのゲートに大きな容量性負荷を持つてい
る。これらトランジスタを駆動する制御線は、複数のレ
ジスタ回路をカスケード接続するとき制御線が長くなる
ため抵抗が大きい。このような抵抗や容量により、出力
制御信号線に大きな分布抵抗性、分布容量性負荷がもた
らされる。この負荷により、出力制御信号がレジスタの
一端から他端へ伝搬するにつれて出力制御信号の波形に
かなりのひずみとスキユーを生じ、これによりデイジタ
ル・システムの最大動作周波数または最大バス長が制限
される。また、従来技術の出力回路は両方ともプリチヤ
ージしたバスをシステム・タイミングに関して比較的遅
く駆動し始める。通常、出力スイツチまたはパス・スイ
ツチを駆動する信号はクロック信号から発生され、した
がつて出力信号はクロック信号の前縁からゲートの伝搬
時間だけあるいはパス・スイツチのスイツチング時間だ
け遅れる。出力制御信号が複数ビツトを持つレジスタ内
の出力制御信号線を伝搬する際の遅延により、レジスタ
出力信号に更に遅延とスキユーが生ずる。したがつて、
プリチヤージしたバスはクロツク信号の前縁のかなり後
まで放電を始めない。これはまた集積回路の最大動作周
波数または最大バス長を制限するように働く。

〔発明の目的〕

本発明の目的は高キヤパシタンス・バスに対し高性能
出力を与えるとともにDC電力の消費が少い標準の構成を
持つレジスタ回路を設計することである。レジスタ回路
はまたシステムの性能を最大にするためその内容をシス
テム・バスに出力するとき出力信号の遅れとスキユーを
最小限にしなければならない。

〔発明の概要〕

本発明の好ましい実施例によれば、論理システムに使
用するレジスタ回路が提供される。この回路はバスから
論理信号をロードし、論理信号の状態を保持し、プリチ
ヤージした高キヤパシタンス・バスに論理信号を出力す
ることができる。このレジスタ回路はｎビツトのレジス
タを構成するように容易に組合わせることができる。こ
のレジスタは新しい値をレジスタにロードしながら同時
にレジスタの現在の内容を出力することができるマスタ
・スレーブ構成で動作する。このレジスタは単相クロツ
クで動作する。このレジスタ回路はDC電流の消費が極め
て少くまた少量のAC電力しか消費せず、しかも高キヤパ
シタンス・バスを遅れおよびスキユーを最少限にして駆
動することができるという点で従来技術とは異なつてい
る。この回路は容易に集積化することができる。

本発明はいろいろな点で従来技術よりすぐれている。
第１に、このレジスタ回路は、記憶およびダンプの両機
能についてレジスタ回路あたり二つの負荷しか必要とし
ないから、従来技術の設計より必要とする電力が少い。
第２に、レジスタ回路の能力を二つ以上のバスに出力す
るように拡張するために別の出力サブ回路を記憶サブ回
路にカスケード接続するのが容易である。もつと多くの
出力サブ回路をレジスタ回路に付加してもレジスタ回路
のDC消費電力が増えることはない。第３に、レジスタ回
路をくり返し形成して複数ビツト・レジスタを作ると
き、出力制御線の分布抵抗と分布容量が従来技術の設計
よりかなり少い。これにより動作周波数を高くすること
ができる。最後に、出力サブ回路はプリチヤージしたバ
スの放電をクロツク信号の前縁で行うことができる。こ
れは従来技術の設計の多くのものより早い。

〔発明の実施例〕

第２図は本発明の好ましい実施例によるレジスタ回路
を採用したレジスタのブロツク図である。図示したレジ
スタは３ビツト幅であるが、設計者により必要などんな
幅にもすることができる。レジスタはｎビツト幅のデー
タ・バス101に接続され、また夫々ｎビツト幅の３本の
バス103、104、および105を駆動する。レジスタを制御
する信号として、クロツク信号121と、データをデータ
・バス101からレジスタにロードすべき時期を合図する
ロード信号120と、レジスタの内容をそのそれぞれの出
力バス103、104、および105に出力する時期を合図する
三つの出力制御信号109、110、および111が与えられ
る。レジスタは三つのレジスタ回路500を備えている。
各レジスタ回路は記憶サブ回路501と、出力バス103、10
4、および105に一つづつ、三つの出力サブ回路502とを
備えている。このレジスタの構成と動作は記憶サブ回路
501と出力サブ回路502一つだけを備えているレジスタ回
路600から理解することができる。レジスタ回路内の構
成要素の記憶サブ回路501と出力サブ回路502は、ｎおよ
びｍを正の整数として、ｍケの出力バスを駆動すること
ができる幅ｎビツトのレジスタを構成するためにこれら
回路をカスケード接続することができるように設計され
る。回路は二つの電圧レベル、すなわち高および低電圧
レベルで動作するが、この電圧レベルはそれぞれ真およ
び偽の論理状態に対応する。

大きなデイジタル・システムではレジスタ回路を集積
化することは非常に重要である。第１図の回路図はMOS
テクノロジーで作り上げた大きなデイジタル・システム
に対する本発明の実施例を示す。他のテクノロジーも同
様に利用可能であり第１図に基いて容易に設計すること
ができる。この回路は下に述べるように14個または15個
のエンハンスメント・モードFETと２個のデプリーシヨ
ン・モードのFETとから構成される。

第１図は本発明の好ましい実施例によるレジスタ回路
の回路図である。レジスタ回路600には四つの入力があ
る。すなわち、入力データ・バス101、ロード信号120、
クロツク信号121、および出力制御信号109である。レジ
スタ回路600には、出力バス103、信号291および292の三
つの出力がある。出力サブ回路502を上述のように信号2
91および292にカスケード接続することによつて別に出
力バスを付加することができる。電力はVdd301によりレ
ジスタ回路600に供給される。レジスタ回路600は記憶サ
ブ回路501と出力サブ回路502とを備えている。出力サブ
回路502は規則正しい構造になつているので、一つの記
憶サブ回路501から複数のバスを駆動するように出力サ
ブ回路502を容易にくり返し形成することができる。

記憶サブ回路501はラツチ601、バツフア602、および
ロード・スイツチ203を備えている。ラツチ601は記憶ノ
ード290からの入力信号とクロツク信号121を受けて二つ
の出力信号291と292を発生する。ラツチ601には記憶ノ
ード283がある。ラツチ601は二つのNORゲート201と202
を形成するように構成された二つの負荷221、222と４個
のスイツチ225ないし228、１個のスイツチ204およびオ
プシヨンのスイツチ230を備えている。スイツチ204はク
ロツク信号121により制御され、付勢される記憶ノード2
90を記憶ノード283に接続する。記憶ノード283は第２の
NORゲート202への一方の入力である。クロツク信号121
は二つのNORゲート201および202の各々の一方の入力に
も接続されている。第２のNORゲート202の出力信号は第
１のNORゲート201の他方の入力に接続されている。NOR
ゲート201および202の出力端291′および292′はラツチ
の出力であり信号291と292を与える。オプシヨンのスイ
ツチ230は、出力端292′と記憶ノード283との間に存在
する寄生キヤパシタンスが、スイツチ227を通るクロツ
ク信号121の立下り縁によつて出力端292′に現れる立上
り縁を記憶ノード283へ結合して、記憶ノード283の低電
圧レベルを高電圧レベルに変えることがないようにする
ために設けられている。こうしないと、記憶ノード283
が低電圧レベルになつている間にクロツク信号が立下が
つたとき、記憶ノード283の状態が高電圧レベルに変
り、エラーを生ずることがある。信号292の立上り時間
は記憶ノード283が結合により高レベルになることがで
きるレートよりかなり速いから、オプシヨンのスイツチ
230は記憶ノード283を低電圧レベルにクランプして問題
が起らないようにしている。

ラツチ601の出力はバツフア602を駆動する。バツフア
602は記憶ノード290を駆動し、これはラツチ601の入力
に送られる。これによりロード信号120が低電圧レベル
にあるとき記憶ノード283をリフレツシユすることがで
きる。記憶ノード290は記憶ノード283よりかなり大きな
電荷保持容量を持つている。バツフア602はラツチ601の
出力信号291および292に応じて記憶ノード290を高電位
または低電位の一方に接続する２個のスイツチ205と206
から構成されている。記憶サブ回路501へ接続されてい
る入力データ・バス101から与えられる入力信号はスイ
ツチ203を通して記憶ノード290に送られる。スイツチ20
3はロード信号120に接続されている。

出力サブ回路502は６個のスイツチ241ないし246を備
えている。出力サブ回路502には記憶サブ回路501からの
二つの入力信号291および292と、記憶サブ回路501が使
用するのと同じクロツク信号であるクロツク信号121
と、出力制御信号109が必要である。出力サブ回路502の
出力は出力バス103を駆動する。出力バス103はローカル
・バスでもよいしグローバル・バスでもよい。本発明の
好ましい実施例では、出力バス103は高電圧レベルにプ
リチヤージされており、好ましい実施例の出力サブ回路
502は出力制御信号109が高電圧レベルでかつ記憶サブ回
路501の記憶ノード283の状態が低電圧レベルであるとき
出力バス103を放電させることだけ必要とする。スイツ
チ246はプリチヤージされた出力バス103を放電させるの
に使用される。スイツチ241と243は信号291で制御され
る。スイツチ242と244は信号292で制御される。

FETで作られているこの回路のスイツチは、記憶ノー
ド281、283、および290を含む或るノードを、グランド
電位とVddよりFETのしきい値電圧だけ低い電圧との間で
動作させる。このような電圧はこの回路の動作の目的に
とつてはまだ高電圧レベルであると考えられる。

この回路の動作は次のとおりである。回路は高および
低の電圧レベルを持つ単一のクロツク信号121で制御さ
れる。クロツク信号121を用いてレジスタ回路の動作を
四つの別個の領域に便宜的に分けることができる。すな
わちクロツク信号121が高電圧レベルになつている領
域、クロツク信号121が高電圧レベルから低電圧レべル
へ遷移する領域（立下り縁）、クロツク信号121が低電
圧レベルなつている領域、およびクロツク信号121が低
電圧レベルから高電圧レベルへ遷移する領域（立上り
縁）である。

クロツク信号121が高電圧レベルにあるときは、NORゲ
ート201と202の出力291と292は低電圧レベルにあり、ノ
ード281と282は隔離されていて、その電圧レベル状態は
ノードの寄生キヤパシタンスによつて保持されている。
この状態で、ロード信号120が高電圧レベルにあれば、
記憶ノード290と283は入力データ母線101からの入力信
号と電圧レベルになり、これらの記憶ノードに新しい値
をロードする。ロード信号120が低電圧レベルであれ
ば、記憶ノード290は、記憶ノード290の寄生キヤパシタ
ンスと記憶ノード283の寄生キヤパシタンスの間で電荷
を分配することにより、記憶ノード283をリフレツシユ
する。記憶ノード290の電荷保持容量はかなり大きいの
で、そのレベルに重大な影響を及ぼすことなしに記憶ノ
ード283を容易に充電することができる。

クロツク信号121が高電圧レベルから低電圧レベルに
遷移するとき、クロツク信号121の立下り縁で、記憶ノ
ード283に貯えられた電荷がレジスタの他の部分から切
離される。ノード281がすぐ前の動作領域の期間中高電
圧レベルであつたとすれば、ノード282はスイツチ245を
介して低電圧レベルに引き下げられ、これによりクロツ
ク信号121の立下り縁がスイツチ246をオフにする。ノー
ド281がすぐ前の動作領域の期間中低電圧レベルであっ
たとすれば、ノード282は低電圧レベルのままとなり、
スイツチ246はオフのままである。

クロツク信号121が低電圧レベルであるときは、NORゲ
ート201と202は記憶ノード283の状態に基き記憶ノード2
90の内容をリフレツシユするように働く。クロツク信号
121が低電圧レベルの場合、出力端291′と292′は相補
的な電圧レベルをとつている。スイツチ205と206により
記憶ノード290に記憶ノード283と同じレベルが再生され
る。出力端291′または292′のいずれか一方が高電圧レ
ベルになるから、スイツチ243または244のいずれかがオ
ンになつてノード282を低電圧レベルに能動的に保持
し、バス・プルダウン・スイツチ246をオフに保つ。ク
ロツク信号121が低電圧レベルの場合、ノード281の電圧
レベルは出力制御信号109の状態と出力端291′および29
2′に現われる記憶サブ回路501の状態によつて決まる。
記憶サブ回路が高電圧レベル（すなわち、記憶ノード28
3が高電圧レベル）であるとき、出力サブ回路501のプル
ダウン・スイツチ246はオフのままである。プリチヤー
ジした出力バス103は既に高電圧レベルになつているの
で、レジスタ回路による処置は不必要である。記憶ノー
ド283が高電圧レベルであれば、出力端292′は低電圧レ
ベルであり、出力端291′は高電圧レベルである。その
結果、ノード281と282はスイツチ241と243により低電圧
レベルになる。同様に、記憶ノード283が低電圧レベル
にあれば、出力端292′は高電圧レベルであり、出力端2
91′は低電圧レベルである。従つてこの場合はノード28
1のレベルは出力制御信号109の電圧レベルによつて決ま
る。出力制御信号109が高電圧レベルであれば、電荷が
ノード281に貯えられ、これによりクロツク信号121の立
上り縁で以下に説明するブートストラツプ動作ができる
ようになる。出力制御信号109が低電圧レベルにあれ
ば、ノート281は低電圧レベルのままとなり、クロツク
信号121の立上り縁でブートストラツプ動作がおきない
ようにされる。

クロツク信号121は低電圧レベルから高電圧レベルに
遷移するとき、クロツク信号121の立上り縁で二つのNOR
ゲート201および202の出力信号が低電圧レベルになり、
スイツチ241から244までがオフになる。このためノード
281と282が隔離され、それらの電圧レベルはすぐ前の動
作領域の期間中これらのノードの寄生キヤパシタンスに
貯えられた電荷で決まる。ノード281のすぐ前の電圧レ
ベルが低電圧レベルであつたとすれば、この状態はレジ
スタが出力されないときはまたはレジスタの出力は行な
われるがレジスタの状態が記憶ノード283によつて決ま
る高電圧状態であるときに対応するものであるが、この
場合にはスイツチ245と246がオフのままとなつて、プリ
チヤージした出力母線103は不変である。しかし、すぐ
前の動作領域の期間中ノード281の電圧レベルが高電圧
レベルであつたとすれば、この状態はレジスタが出力さ
れることになつておりまたレジスタの状態がノード283
によつて低電圧レベルになつているときに対応するもの
であるが、この場合にはクロツク信号121の立上り縁が
スイツチ245を通して伝えられ、スイツチ246を作動させ
てプリチヤージした出力バス103を低電圧レベルまで放
電させる。プリチヤージしたバスの放電はクロツク信号
の立上り縁とともに始まる。これは従来技術の方法で可
能なものより早い。クロツク信号121の立上り縁はまた
上述のように記憶ノード283の設定あるいはリフレツシ
ユの一方を開始させる。

〔発明の効果〕

以上説明したように、本発明に従つて構成されたレジ
スタは高速動作可能でかつ消費電力が小さくなる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は本発明の
一実施例のブロツク図である。 101:入力データ・バス、103,104,105:出力バス、109:出
力制御信号、120:ロード信号、121:クロツク信号、201,
202:NORゲート、500:レジスタ回路、501:記憶サブ回
路、502:出力サブ回路、601:ラツチ、602:バツフア。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】以下の（Ａ）ないし（Ｆ）を設け、ロード
   信号とクロック信号に応答してデータ信号の論理状態を
   記憶するとともに夫々第１または第２電圧レベルをとる
   第１及び第２出力信号を発生するレジスタ回路： （Ａ）前記ロード信号に応答して前記データ信号を第１
   または第２電圧レベルをとる第１記憶ノードに接続する
   第１スイッチ手段； （Ｂ）前記クロック信号に応答して前記第１記憶ノード
   を第１または第２電圧レベルをとる第２記憶ノードに接
   続する第２スイッチ手段； （Ｃ）出力が前記第１出力信号に接続されまた第１及び
   第２入力が夫々前記第２記憶ノード及び前記クロック信
   号に接続されている第1NORゲート； （Ｄ）出力が前記第２出力信号に接続されまた第１及び
   第２入力が夫々前記クロック信号及び前記第１出力信号
   に接続されている第2NORゲート； （Ｅ）前記第２出力信号に応答して前記第１記憶ノード
   を第１電圧レベルに設定する第３スイッチ手段； （Ｆ）前記第１出力信号に応答して前記第１記憶ノード
   を第２電圧レベルに設定する第４スイッチ手段。
2. 【請求項２】以下の（Ｇ）ないし（Ｌ）を設けたことを
   特徴とする特許請求の範囲第１項記載のレジスタ回路： （Ｇ）前記第2NORゲートからの前記第２出力信号に応答
   して第３記憶ノードを第２電圧レベルに設定する第５ス
   イッチ手段； （Ｈ）前記第2NORゲートからの前記第２出力信号に応答
   して第４記憶ノードを第２電圧レベルに設定する第６ス
   イッチ手段； （Ｉ）前記第1NORゲートからの前記第１出力信号に応答
   して前記第３記憶ノードを出力制御信号に接続する第７
   スイッチ手段； （Ｊ）前記第1NORゲートからの前記第１出力信号に応答
   して前記第４記憶ノードを第２電圧レベルに設定する第
   ８スイッチ手段； （Ｋ）前記第３記憶ノードに応答して前記クロック信号
   を前記第４記憶ノードに接続する第９スイッチ手段； （Ｌ）前記第４記憶ノードに応答してプリチャージされ
   た出力バスを第２電圧レベルに放電する第10スイッチ手
   段。