JPS62248196A - レジスタ回路 - Google Patents

レジスタ回路

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JPS62248196A
JPS62248196A JP62092739A JP9273987A JPS62248196A JP S62248196 A JPS62248196 A JP S62248196A JP 62092739 A JP62092739 A JP 62092739A JP 9273987 A JP9273987 A JP 9273987A JP S62248196 A JPS62248196 A JP S62248196A
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Aaru Boodensutabu Pooru
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はディジタル論理信号をロードし、保持し、出力
するのに使用するレジスタ回路に関す4〔従来技術およ
びその問題点〕 大きく複雑なディジタル・システムにおいて、および特
定のコンピュータにおいて、データおよび中間結果は、
システムがデータに関して演算を行っている間、あるい
はデータに基いて処置を行っている間、レジスタに格納
されている。これらシステムでは、これらレジスタ間で
データを転送するのに母線を一般に使用している。これ
らの母線はソース・レジスタとディスティネーション・
レジスタとの距離に応じてローカル母線とすることもあ
るいはグローバルの母線とすることもできる。グローバ
ル母線は特にその長さが長いため大きなキャパシタンス
を有しており、これに接続されるレジスタはシステムを
高速で動作させるためにばこの大きなキャパシタンスを
駆動することができなければならない。コンピュータ・
システムでは、レジスタは極めて幅広であることが多く
、多くの最新式コンピュータでは32ビット幅である。
性能を高めるには、レジスタは、最少限の時間でかつ制
御線のスキューを最少限にして、その内容を母線に出力
したり、あるいは新しい内容を母線からロードするよう
に設計されなければならない。
大きなディジタル・システムをシリコンに移してもつと
価格が安く性能の高い集積回路を形成するとき、レジス
タは好都合な方法で形成しなければならない。集積回路
内のレジスタは一般にレジスタ=F”’F回路から形成
され、これは組合わされ、カスケード接続されてレジス
タを形成する。レジスタa回路を用いることによりレジ
スタの構造に別の制約が加わる。レジスタr亨≠回路は
複製しやすいように形状が規則的でなければならな路に
とって熱放散は重大な問題であるから、消費する電力の
量が最小になるように設計しなげればならない。これら
VLSI集積回路の母線は通常はプリチャージされる。
なんとなれば、ひとつの低電圧レベルにするように制御
できるようにすることは容易かつ経済的だからである。
レジスタ回路は代表的には二つの部分、すなわち記憶サ
ブ回路と出力(dump )  サブ回路とから構成さ
れている。記憶サブ回路はロード信号が発生した時の入
力の状態を保持するのに使用する二状態デバイスである
。出力サブ回路は出力制御信号が発生した時に記憶サブ
回路の内容を出力母線に移す。
従来技術の記憶サブ回路は代表的にはランチを形成する
ように直列に接続された二つのインバータから構成され
ていた。従来技術の出力サブ回路は二つの方策のどれか
にしたがっている。第1の方策では、記憶サブ回路をバ
ス・スイッチを介してシステム母線に接続していた。第
2の方策では、出力制御信号と記憶サブ回路の内容を表
わす信号をN ORゲートによってゲートし、その出力
信号を使用して母線プルダウン・スイッチを駆動してい
た。第1の方策ではスピードが遅すぎることがあり、更
には成る環境のもとでは、高キヤパシタンス母線に出力
している間に記憶サブ回路の内容を変化させてエラーを
生ずることがあった。第2の方策は、レジスタの数が多
いシステムではかな力消費状態になっているからである
。性能を最大限にするためには、両方策ともバス・スイ
ッチあるいはプルダウン・スイッチのいずれかに使用さ
れる大きなトランジスタを必要とする。このような大き
なトランジスタはそのゲートに大きな存置性負荷を持っ
ている。これらトランジスタを駆動する制御線は、複数
のレジスタ回路をカスケード接続するとき制御線が長く
なるため抵抗が大きい。
このような抵抗や容量により、出力制御信号線に大きな
分布抵抗性、分布容量性負荷がもたらされる。この負荷
により、出力制御信号がレジスタの一端から他端へ伝搬
するにつれて出力制御信号の波形にかなりのひずみとス
キューを生じ、これによりディジタル・システムの最大
動作周波数または最大母線長が制限される。まだ、従来
技術の出力回路は両方ともプリチャージした母線をシス
テム・タイミングに関して比較的遅く駆動し始めも通常
、出カスインチまたはバス・スイッチを駆動する信号は
クロック信号から発生され、したがって出力信号はりa
ツク信号の前縁からゲートの伝搬時間だけあるいはバス
・スイッチのスイッチング時間だけ遅れる。出力制御信
号が複数ピットを持つレジスタ内の出力制御信号線を伝
搬する際の遅延により、レジスタ出力信号に更に遅延と
スキューが生ずる。したがって、プリチャージした母線
はクロック信号の前線のかなり後まで放電を始めない。
これはまた集積回路の最大動作周波数または最大母線長
を制限するように働く。
〔発明の目的〕
本発明の目的は高キヤパシタンス母線に対し高性能出力
を与えるとともにDC電力の消費が少い標準の構成を持
つレジスタ回路を設計することである。レジスタ回路は
またシステムの性能を最大にするためその内容をシステ
ム母線に出力するとき出力信号の遅れとスキューを最小
限にしなければならない。
〔発明の概要〕
本発明の好ましい実施例によれば、論理システムに使用
するレジスタ回路が提供される。この回路は母線から論
理信号をロードし、論理信号の状態を保持し、プリチャ
ージした高キャノくシタンス母線に論理信号を出力する
ことができる。このレジスタ回路はnビットのレジスタ
を構成するように容易に組合わせることができる。この
レジスタは新し℃・値をレジスタにロードしながら同時
にレジスタの現在の内容を出力することができるマスタ
・スレーブ構成で動作する。このレジスタは単相クロッ
クで動作する。このレジスタ回路はDC電流の消費が極
めて少くまた少量のAC電力しか消費せず、しかも高キ
ヤパシタンス母線を遅れおよびスキューを最少限にして
駆動することができるという点で従来技術とは異なって
いる。この回路は容易に集積化することができる。
本発明はいろいろな点で従来技術よりすぐれている。第
1に、このレジスタ回路は、記憶およびダンプの両機能
についてレジスタ回路あたり二つの負荷しか必要としな
いから、従来技術の設計より必要とする電力が少い。第
2に、レジスタ回路の能力を二つ以上の母線に出力する
ように拡張するために別の出力サブ回路を記憶サブ回路
にカスケード接続するのが容易である。もつと多くの出
力サブ回路をレジスタ回路に付加してもレジスタ回路の
DC消費電力が増えることはない。第3に、レジスタ回
路をくり返し形成して複数ビット・レジスタを作るとき
、出力制御線の分布抵抗と分布接置が従来技術の設計よ
りかなり少い。これにより動作周波数を高くすることが
できる。最後に、出力サブ回路はプリチャージした母線
の放電をタロツク信号の前縁で行うことができる。これ
は従来技術の設計の多くのものより早い。
〔発明の実施例〕
第2図は本発明の好ましい実施例によるレジスタ回路を
採用したレジスタのブロック図である。
図示したレジスタは3ピント幅であるが、設計者により
必要などんな幅にもすることができる。レジスタはnビ
ット幅のデータ母線101に接続され、また夫々nビッ
ト幅の3本の母線103.104、および105を駆動
する。レジスタを制御する信号として、クロック信号1
21と、データをデータ母線101からレジスタにロー
ドすべき時期を合図するロード信号120と、レジスタ
の内容をそのそれぞれの出力母線103.104、およ
び105に出力する時期を合図する三つの出力制御信号
109.110、および111が与えられる。レジスタ
は三つのレジスタ回路500を備えている。各レジスタ
回路は記憶サブ回路501と、出力母線103.104
、および105に一つづつ、三つの出力サブ回路502
とを備えている。このレジスタの構成と動作は記憶サブ
回路501と出力サブ回路502一つだけを備えている
レジスタ回路600から理解することができる。レジス
タ回路内の構成妾素の記憶サブ回路501と出力サブ回
路502は、nおよびmを正の整数として、mヶの出力
母線を駆動することができる幅nビットのレジスタを構
成するためにこれら回路をカスケード接続することがで
きるように設計される。
回路は二つの電圧レベル、すなわち高および低電圧レベ
ルで動作するが、この電圧レベルはそれぞれ真および偽
の論理状態に対応する。
大きなディジタル・システムではレジスタ回路を集積化
することは非常に1安である。第1図の回路図はMOS
テクノロジーで作り上げた大きなディジタル・システム
に対する本発明の実施例を示す。他のテクノロジーも同
様に利用可能であり第1図に基いて容易に設計すること
ができる。この回路は下に述べるように14個または1
5個の第1図は本発明の好ましい実施例によるレジスタ
回路の回路図である。レジスタ回路600には四つの入
力がある。すなわち、入力データ母線101、ロード信
号120、タロツク信号121、および出力制御信号1
09である。レジスタ回路600には、出力母線103
、信号291および292の三つの出力がある。出力サ
ブ回路502を上述のように信号291および292に
カスケード接続することによって別に出力母線を付加す
ることができる。電力はVdd301によりレジスタ回
路600に供給される。レジスタ回路600は記憶サブ
回路501と出力サブ回路502とを備えている。出力
サブ回路502は規則正しい構造になっているので、一
つの記憶サブ回路501から複数の母線を駆動するよう
に出力サブ回路502を容易にくり返し形成することが
できる。
記憶サブ回路501はラッチ601、バッファ602、
およびロード・スイッチ203を備えている。ラッチ6
01は記憶ノード290からの入力信号とクロック信号
121を受けて二つの出力信号291と292を発生す
る。ランチ601には記憶ノード283があムラッチ6
01は二つのN ORゲート201と202を形成する
ように構成された二つの負荷221.222 と41固
のスイッチ225ないし228.1(固のスイッチ20
4およびオプションのスイッチ230を備えている。ス
イッチ204はクロック信号121により制御され、付
勢されると記憶ノード290を記憶ノード283に接続
する。記憶ノード283は第2のNORゲート202へ
の一方の入力である。クロック信号121は二つのNO
Rゲート201および202の各々の一方の入力にも接
続されている。第2のN ORゲート202の出力信号
は第1のNORゲート201の他方の入力に接続されて
いる。NORゲート201および202の出力端291
′および292′はランチの出力であり信号291と2
92を与える。オプションのスイッチ230は、出力端
292′  と記憶ノード283との間に存在する寄生
ギヤバシタンスが、スイッ結合して、記憶ノード283
の低電圧レベルを高電圧レベルに変えることがないよう
Kするため設けられている。こうしな(・と、記憶ノー
ド283が低電圧レベルになっている間にクロック信号
が立下がったとき、記憶ノード283の状態が高電圧レ
ベルに変り、エラーを生ずることがある。信号292の
立上り時間は記憶ノード283が結合により高レベルに
なることができるレートよりかなり速いから、オプショ
ンのスイッチ230は記憶ノード283を低電圧レベル
にクランプして問題が起らないようにしている。
ラッチ601の出力はバッファ602を駆動する。
バッファ602は記憶ノード290を駆動し、これはラ
ンチ601の入力に送られる。これによりロード信号1
20が低電圧レベルにあるとき記憶ノード283をリフ
レッシュすることができる。記憶ノード290は記憶ノ
ード283よりかなり大きな電荷保持容量を持っている
。バッファ602はラッチ601の出力信号291およ
び292に応じて記憶ノード290を高電位または低電
位の一方に接続する2個のスイッチ205と206から
構成されている。記憶サブ回路501へ接続されている
入力データ母線101から与えられる入力信号はスイッ
チ203を通して記憶ノード290に送られる。スイッ
チ203はロード信号120に接続されている。
出力サブ回路502は6個のスイッチ241ないし24
6を備えている。出力サブ回路502 Kは記憶サブ回
路501からの二つの入力信号291および292と、
記憶サブ回路501が使用するのと同じクロック信号で
あるクロック信号121と、出力制御信号109が必要
である。出力サブ回路502の出力は出力母線103を
駆動する。出力母線103はローカル母線でもよいしグ
ローバル母線でもよい。本発明の好ましい実施例では、
出力母線103は高電圧レベルにプリチャージされてお
り、好ましい実施例の出力サブ回路502は出力制御信
号109が高電圧レベルでかつ記憶サブ回路501の記
憶ノード283の状態が低電圧レベルであるとき出力母
線103を放電させることだけを必要とする。スイッチ
246はプリチャージされた出力母線103を放電させ
るのに使用される。スイッチ241と243は信号29
1で制御される。スイッチ242と244は信号292
で制御される。
FETで作られているこの回路のスイッチは、記憶ノー
ド281.283、および290を含む成るノードな、
グランド電位とVddよりF E Tのしき℃)値電圧
だけ低い電圧との間で動作させる。このような電圧はこ
の回路の動作の目的にとってはまだ高電圧レベルである
と考えられる。
この回路の動作は次のとおりである。回路は高および低
の電圧レベルを持つ単一のクロック信号121で制御さ
れる。クロック信号121を用いてレジスタ回路の動作
を四つの別個の領域に便宜的に分けることができる。す
なわちクロック信号121が高電圧レベルになっている
領域、クロック信号121が高電圧レベルから低電圧レ
ベルへ遷移する領域(立下り縁)、クロック信号121
が低電圧レベルになっている領域、およびクロック信号
121が低電圧レベルから高電圧レベルへ遷移する領域
(立上り縁)である。
クロック信号121が高電圧レベルにあるときは、N 
ORゲート201と202の出力291と292は低電
圧レベルにあり、ノード281と282は隔離されてい
て、その電圧レベル状態はノードの寄生キャパシタンス
によって保持されている。この状態で、ロード信号12
0が高電圧レベルにあれば、記憶ノード290と283
は入力データ母線101からの入力信号と同じ電圧レベ
ルになり、これらの記憶ノードに新しい値をロードする
。ロード信号120が低電圧レベルであれば、記憶ノー
ド290は、記憶ノード290の寄生キャパシタンスと
記憶ノード283の寄生キャパシタンスの間で電荷を分
配する■ことにより、記憶ノード283をリフレッシュ
する。
記憶ノード290の電荷保持容量はかなり大きいので、
そのレベルに重大な影響を及ぼすことなしに記憶ノード
283を容易に充電することができる。
クロック信号121が高電圧レベルから低電圧レベルに
遷移するとき、クロック信号121の立下り縁で、記憶
ノード283に貯えられた電荷がレジスタの他の部分か
ら切離される。ノード281がすぐ前の動作領域の期間
中高電圧レベルであったとすれば、ノード282はスイ
ッチ245を介して低電圧レベルに引き下げられ、これ
によりタロツク信号121の立下り縁がスイッチ246
をオフにする。ノード281がすぐ前の動作領域の期間
中低電圧レベルであったとすれば、ノード282は低電
圧レベルのままとなり、スイッチ246はオフのままで
あムクロック信号121が低電圧レベルであるときは、
N ORゲート201と202は記憶ノード283の状
態に基き記憶ノード290の内容をリフレッシュするよ
うに働く。クロック信号121が低電圧レベルの場合、
出力端291′と292′は相補的な電圧レベルをとっ
ている。スイッチ205と206により記憶ノード29
0に記憶ノード283と同じレベルが再生される。出力
端291′または292′のいずれか一方が高電圧レベ
ルになるから、スイッチ243または244のいずれか
がオン処なって7−ド282を低電圧レベルに能動的に
保持し、母線プルダウン・スイッチ246をオフに保つ
。クロック信号121が低電圧レベルの場合、ノード2
81の電圧レベルは出力制御信号109の状態と出力端
291′および292′に現われる記憶サブ回路501
の状態によって決まる。
記憶サブ回路が高電圧レベル(すなわち、記憶ノード2
83が高電圧レベル)であるとき、出力サブ回路501
のプルダウン拳スイッチ246はオフのままである。プ
リチャージした出力母線103は既に高電圧レベルにな
っているので、レジスタ回路による処置は不必要である
。記憶ノード283が高電圧レベルであれば、出力端2
92′は低電圧レベルであり、出力端291′は高電圧
レベルである。その結果、ノード281と282はスイ
ッチ241と243により低電圧レベルになる。同様に
、記憶ノード283が低電圧レベルにあれば、出力端2
92′は高電圧レベルであり、出力端291′ は低電
圧レベルである。従ってこの場合はノード281のレベ
ルは出力制御信号109の電圧レベルによって決まる。
出力制御信号109が高電圧レベルであれば、電荷がノ
ード281に貯えられ、これによりクロック信号121
の立上り縁で以下に説明するプートストラップ動作がで
きるようになる。出力制御信号109が低電圧レベルに
あれば、ノート281は低電圧レベルのままとなり、ク
ロック信号121の立上り縁でブートストラップ動作が
おきな、いようにされムクロック信号121が低電圧レ
ベルから高電圧レベルに遷移するとき、クロック信号1
21の立上り縁で二つのN ORゲート201および2
02の出力信号が低電圧レベルになり、スイッチ241
から244までがオフになる。このためノード281と
282が隔離され、それらの電圧レベルはすぐ前の動作
領域の期間中これらのノードの寄生キャパシタンスに貯
えられた電荷で決まる。ノード281のすぐ前の電圧レ
ベルが低電圧レベルであったとすれば、この状態はレジ
スタが出力されないときまたはレジスタの出力は行なわ
れるがレジスタの状態が記憶ノード283によって決ま
る高電圧状態であるときに対応するものであるが、この
場合にはスイッチ245と246がオフのままとなって
、プリチャージした出力母線103は不変である。しか
し、すぐ前の動作領域の期間中ノード281の電圧レベ
ルが高′t11圧レベルであったとすれば、この状態は
レジスタが出力されることになっておりまたレジスタの
状態がノード283によって低電圧レベルになっている
ときに対応するものであるが、この場合にはクロック信
号121の立上り縁がスイッチ245を通して伝えられ
、スイッチ246を作動させてプリチャージした出力母
線103を低電圧レベルまで放電させる。プリチャージ
した母線の放電はクロック信号の立上り縁とともに始ま
る。これは従来技術の方法で可能なものより早い。クロ
ック信号121の立上り縁はまた上述のように記憶ノー
ド283の設定あるいはリフレッシュの一方を開始させ
る。
〔発明の効果〕
以上説明したように、本発明に従って構成されたレジス
タは高速動作可能でかつ消費電力が小さくなる。
【図面の簡単な説明】
第1図は本発明の一実施例の回路図、第2図は本発明の
一実施例のブロック図である。 101 :入力データ母線、 103、104.105 :出力母線、109:出力制
御信号、 120:ロード信号、 121:クロック信号、 201 、202求NORゲート、 500:レジスタ回路、 501:記憶サブ回路、 502:出力サブ回路、 601:ラッチ、 602:バッファ。

Claims (1)

  1. 【特許請求の範囲】 ロード信号とクロック信号に応答してデータ信号の論理
    状態を記憶するとともに夫々第1または第2電圧レベル
    をとる第1および第2出力信号を発生するレジスタ回路
    であつて、 (A)前記ロード信号に応答して前記データ信号を第1
    または第2電圧レベルをとる第1記憶ノードに接続する
    第1スイッチ手段、 (B)前記クロック信号に応答して前記第1記憶ノード
    を第1または第2電圧レベルをとる第2記憶ノードに接
    続する第2スイッチ手段、 (C)出力が前記第1出力信号に接続されまた第1およ
    び第2入力が夫々前記第2記憶ノードおよび前記クロッ
    ク信号に接続されている第1NORゲート、 (D)出力が前記第2出力信号に接続されまた第1およ
    び第2入力が夫々前記クロック信号および前記第1出力
    信号に接続されている第2NORゲート、 (E)前記第2出力信号に応答して前記第1記憶ノード
    を第1電圧レベルに設定する第3スイッチ手段、 (F)前記第1出力信号に応答して前記第1記憶ノード
    を第2電圧レベルに設定する第4スイッチ手段、 を設けてなるレジスタ回路。
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