JPS62248196A - レジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はディジタル論理信号をロードし、保持し、出力
するのに使用するレジスタ回路に関す４〔従来技術およ
びその問題点〕 大きく複雑なディジタル・システムにおいて、および特
定のコンピュータにおいて、データおよび中間結果は、
システムがデータに関して演算を行っている間、あるい
はデータに基いて処置を行っている間、レジスタに格納
されている。これらシステムでは、これらレジスタ間で
データを転送するのに母線を一般に使用している。これ
らの母線はソース・レジスタとディスティネーション・
レジスタとの距離に応じてローカル母線とすることもあ
るいはグローバルの母線とすることもできる。グローバ
ル母線は特にその長さが長いため大きなキャパシタンス
を有しており、これに接続されるレジスタはシステムを
高速で動作させるためにばこの大きなキャパシタンスを
駆動することができなければならない。コンピュータ・
システムでは、レジスタは極めて幅広であることが多く
、多くの最新式コンピュータでは３２ビット幅である。

性能を高めるには、レジスタは、最少限の時間でかつ制
御線のスキューを最少限にして、その内容を母線に出力
したり、あるいは新しい内容を母線からロードするよう
に設計されなければならない。

大きなディジタル・システムをシリコンに移してもつと
価格が安く性能の高い集積回路を形成するとき、レジス
タは好都合な方法で形成しなければならない。集積回路
内のレジスタは一般にレジスタ＝Ｆ”’Ｆ回路から形成
され、これは組合わされ、カスケード接続されてレジス
タを形成する。レジスタａ回路を用いることによりレジ
スタの構造に別の制約が加わる。レジスタｒ亨≠回路は
複製しやすいように形状が規則的でなければならな路に
とって熱放散は重大な問題であるから、消費する電力の
量が最小になるように設計しなげればならない。これら
ＶＬＳＩ集積回路の母線は通常はプリチャージされる。

なんとなれば、ひとつの低電圧レベルにするように制御
できるようにすることは容易かつ経済的だからである。

レジスタ回路は代表的には二つの部分、すなわち記憶サ
ブ回路と出力（ｄｕｍｐ　）　　サブ回路とから構成さ
れている。記憶サブ回路はロード信号が発生した時の入
力の状態を保持するのに使用する二状態デバイスである
。出力サブ回路は出力制御信号が発生した時に記憶サブ
回路の内容を出力母線に移す。

従来技術の記憶サブ回路は代表的にはランチを形成する
ように直列に接続された二つのインバータから構成され
ていた。従来技術の出力サブ回路は二つの方策のどれか
にしたがっている。第１の方策では、記憶サブ回路をバ
ス・スイッチを介してシステム母線に接続していた。第
２の方策では、出力制御信号と記憶サブ回路の内容を表
わす信号をＮ　ＯＲゲートによってゲートし、その出力
信号を使用して母線プルダウン・スイッチを駆動してい
た。第１の方策ではスピードが遅すぎることがあり、更
には成る環境のもとでは、高キヤパシタンス母線に出力
している間に記憶サブ回路の内容を変化させてエラーを
生ずることがあった。第２の方策は、レジスタの数が多
いシステムではかな力消費状態になっているからである
。性能を最大限にするためには、両方策ともバス・スイ
ッチあるいはプルダウン・スイッチのいずれかに使用さ
れる大きなトランジスタを必要とする。このような大き
なトランジスタはそのゲートに大きな存置性負荷を持っ
ている。これらトランジスタを駆動する制御線は、複数
のレジスタ回路をカスケード接続するとき制御線が長く
なるため抵抗が大きい。

このような抵抗や容量により、出力制御信号線に大きな
分布抵抗性、分布容量性負荷がもたらされる。この負荷
により、出力制御信号がレジスタの一端から他端へ伝搬
するにつれて出力制御信号の波形にかなりのひずみとス
キューを生じ、これによりディジタル・システムの最大
動作周波数または最大母線長が制限される。まだ、従来
技術の出力回路は両方ともプリチャージした母線をシス
テム・タイミングに関して比較的遅く駆動し始めも通常
、出カスインチまたはバス・スイッチを駆動する信号は
クロック信号から発生され、したがって出力信号はりａ
ツク信号の前縁からゲートの伝搬時間だけあるいはバス
・スイッチのスイッチング時間だけ遅れる。出力制御信
号が複数ピットを持つレジスタ内の出力制御信号線を伝
搬する際の遅延により、レジスタ出力信号に更に遅延と
スキューが生ずる。したがって、プリチャージした母線
はクロック信号の前線のかなり後まで放電を始めない。

これはまた集積回路の最大動作周波数または最大母線長
を制限するように働く。

〔発明の目的〕

本発明の目的は高キヤパシタンス母線に対し高性能出力
を与えるとともにＤＣ電力の消費が少い標準の構成を持
つレジスタ回路を設計することである。レジスタ回路は
またシステムの性能を最大にするためその内容をシステ
ム母線に出力するとき出力信号の遅れとスキューを最小
限にしなければならない。

〔発明の概要〕

本発明の好ましい実施例によれば、論理システムに使用
するレジスタ回路が提供される。この回路は母線から論
理信号をロードし、論理信号の状態を保持し、プリチャ
ージした高キャノくシタンス母線に論理信号を出力する
ことができる。このレジスタ回路はｎビットのレジスタ
を構成するように容易に組合わせることができる。この
レジスタは新し℃・値をレジスタにロードしながら同時
にレジスタの現在の内容を出力することができるマスタ
・スレーブ構成で動作する。このレジスタは単相クロッ
クで動作する。このレジスタ回路はＤＣ電流の消費が極
めて少くまた少量のＡＣ電力しか消費せず、しかも高キ
ヤパシタンス母線を遅れおよびスキューを最少限にして
駆動することができるという点で従来技術とは異なって
いる。この回路は容易に集積化することができる。

本発明はいろいろな点で従来技術よりすぐれている。第
１に、このレジスタ回路は、記憶およびダンプの両機能
についてレジスタ回路あたり二つの負荷しか必要としな
いから、従来技術の設計より必要とする電力が少い。第
２に、レジスタ回路の能力を二つ以上の母線に出力する
ように拡張するために別の出力サブ回路を記憶サブ回路
にカスケード接続するのが容易である。もつと多くの出
力サブ回路をレジスタ回路に付加してもレジスタ回路の
ＤＣ消費電力が増えることはない。第３に、レジスタ回
路をくり返し形成して複数ビット・レジスタを作るとき
、出力制御線の分布抵抗と分布接置が従来技術の設計よ
りかなり少い。これにより動作周波数を高くすることが
できる。最後に、出力サブ回路はプリチャージした母線
の放電をタロツク信号の前縁で行うことができる。これ
は従来技術の設計の多くのものより早い。

〔発明の実施例〕

第２図は本発明の好ましい実施例によるレジスタ回路を
採用したレジスタのブロック図である。

図示したレジスタは３ピント幅であるが、設計者により
必要などんな幅にもすることができる。レジスタはｎビ
ット幅のデータ母線１０１に接続され、また夫々ｎビッ
ト幅の３本の母線１０３．１０４、および１０５を駆動
する。レジスタを制御する信号として、クロック信号１
２１と、データをデータ母線１０１からレジスタにロー
ドすべき時期を合図するロード信号１２０と、レジスタ
の内容をそのそれぞれの出力母線１０３．１０４、およ
び１０５に出力する時期を合図する三つの出力制御信号
１０９．１１０、および１１１が与えられる。レジスタ
は三つのレジスタ回路５００を備えている。各レジスタ
回路は記憶サブ回路５０１と、出力母線１０３．１０４
、および１０５に一つづつ、三つの出力サブ回路５０２
とを備えている。このレジスタの構成と動作は記憶サブ
回路５０１と出力サブ回路５０２一つだけを備えている
レジスタ回路６００から理解することができる。レジス
タ回路内の構成妾素の記憶サブ回路５０１と出力サブ回
路５０２は、ｎおよびｍを正の整数として、ｍヶの出力
母線を駆動することができる幅ｎビットのレジスタを構
成するためにこれら回路をカスケード接続することがで
きるように設計される。

回路は二つの電圧レベル、すなわち高および低電圧レベ
ルで動作するが、この電圧レベルはそれぞれ真および偽
の論理状態に対応する。

大きなディジタル・システムではレジスタ回路を集積化
することは非常に１安である。第１図の回路図はＭＯＳ
テクノロジーで作り上げた大きなディジタル・システム
に対する本発明の実施例を示す。他のテクノロジーも同
様に利用可能であり第１図に基いて容易に設計すること
ができる。この回路は下に述べるように１４個または１
５個の第１図は本発明の好ましい実施例によるレジスタ
回路の回路図である。レジスタ回路６００には四つの入
力がある。すなわち、入力データ母線１０１、ロード信
号１２０、タロツク信号１２１、および出力制御信号１
０９である。レジスタ回路６００には、出力母線１０３
、信号２９１および２９２の三つの出力がある。出力サ
ブ回路５０２を上述のように信号２９１および２９２に
カスケード接続することによって別に出力母線を付加す
ることができる。電力はＶｄｄ３０１によりレジスタ回
路６００に供給される。レジスタ回路６００は記憶サブ
回路５０１と出力サブ回路５０２とを備えている。出力
サブ回路５０２は規則正しい構造になっているので、一
つの記憶サブ回路５０１から複数の母線を駆動するよう
に出力サブ回路５０２を容易にくり返し形成することが
できる。

記憶サブ回路５０１はラッチ６０１、バッファ６０２、
およびロード・スイッチ２０３を備えている。ラッチ６
０１は記憶ノード２９０からの入力信号とクロック信号
１２１を受けて二つの出力信号２９１と２９２を発生す
る。ランチ６０１には記憶ノード２８３があムラッチ６
０１は二つのＮ　ＯＲゲート２０１と２０２を形成する
ように構成された二つの負荷２２１．２２２　と４１固
のスイッチ２２５ないし２２８．１（固のスイッチ２０
４およびオプションのスイッチ２３０を備えている。ス
イッチ２０４はクロック信号１２１により制御され、付
勢されると記憶ノード２９０を記憶ノード２８３に接続
する。記憶ノード２８３は第２のＮＯＲゲート２０２へ
の一方の入力である。クロック信号１２１は二つのＮＯ
Ｒゲート２０１および２０２の各々の一方の入力にも接
続されている。第２のＮ　ＯＲゲート２０２の出力信号
は第１のＮＯＲゲート２０１の他方の入力に接続されて
いる。ＮＯＲゲート２０１および２０２の出力端２９１
′および２９２′はランチの出力であり信号２９１と２
９２を与える。オプションのスイッチ２３０は、出力端
２９２′　　と記憶ノード２８３との間に存在する寄生
ギヤバシタンスが、スイッ結合して、記憶ノード２８３
の低電圧レベルを高電圧レベルに変えることがないよう
Ｋするため設けられている。こうしな（・と、記憶ノー
ド２８３が低電圧レベルになっている間にクロック信号
が立下がったとき、記憶ノード２８３の状態が高電圧レ
ベルに変り、エラーを生ずることがある。信号２９２の
立上り時間は記憶ノード２８３が結合により高レベルに
なることができるレートよりかなり速いから、オプショ
ンのスイッチ２３０は記憶ノード２８３を低電圧レベル
にクランプして問題が起らないようにしている。

ラッチ６０１の出力はバッファ６０２を駆動する。

バッファ６０２は記憶ノード２９０を駆動し、これはラ
ンチ６０１の入力に送られる。これによりロード信号１
２０が低電圧レベルにあるとき記憶ノード２８３をリフ
レッシュすることができる。記憶ノード２９０は記憶ノ
ード２８３よりかなり大きな電荷保持容量を持っている
。バッファ６０２はラッチ６０１の出力信号２９１およ
び２９２に応じて記憶ノード２９０を高電位または低電
位の一方に接続する２個のスイッチ２０５と２０６から
構成されている。記憶サブ回路５０１へ接続されている
入力データ母線１０１から与えられる入力信号はスイッ
チ２０３を通して記憶ノード２９０に送られる。スイッ
チ２０３はロード信号１２０に接続されている。

出力サブ回路５０２は６個のスイッチ２４１ないし２４
６を備えている。出力サブ回路５０２　Ｋは記憶サブ回
路５０１からの二つの入力信号２９１および２９２と、
記憶サブ回路５０１が使用するのと同じクロック信号で
あるクロック信号１２１と、出力制御信号１０９が必要
である。出力サブ回路５０２の出力は出力母線１０３を
駆動する。出力母線１０３はローカル母線でもよいしグ
ローバル母線でもよい。本発明の好ましい実施例では、
出力母線１０３は高電圧レベルにプリチャージされてお
り、好ましい実施例の出力サブ回路５０２は出力制御信
号１０９が高電圧レベルでかつ記憶サブ回路５０１の記
憶ノード２８３の状態が低電圧レベルであるとき出力母
線１０３を放電させることだけを必要とする。スイッチ
２４６はプリチャージされた出力母線１０３を放電させ
るのに使用される。スイッチ２４１と２４３は信号２９
１で制御される。スイッチ２４２と２４４は信号２９２
で制御される。

ＦＥＴで作られているこの回路のスイッチは、記憶ノー
ド２８１．２８３、および２９０を含む成るノードな、
グランド電位とＶｄｄよりＦ　Ｅ　Ｔのしき℃）値電圧
だけ低い電圧との間で動作させる。このような電圧はこ
の回路の動作の目的にとってはまだ高電圧レベルである
と考えられる。

この回路の動作は次のとおりである。回路は高および低
の電圧レベルを持つ単一のクロック信号１２１で制御さ
れる。クロック信号１２１を用いてレジスタ回路の動作
を四つの別個の領域に便宜的に分けることができる。す
なわちクロック信号１２１が高電圧レベルになっている
領域、クロック信号１２１が高電圧レベルから低電圧レ
ベルへ遷移する領域（立下り縁）、クロック信号１２１
が低電圧レベルになっている領域、およびクロック信号
１２１が低電圧レベルから高電圧レベルへ遷移する領域
（立上り縁）である。

クロック信号１２１が高電圧レベルにあるときは、Ｎ　
ＯＲゲート２０１と２０２の出力２９１と２９２は低電
圧レベルにあり、ノード２８１と２８２は隔離されてい
て、その電圧レベル状態はノードの寄生キャパシタンス
によって保持されている。この状態で、ロード信号１２
０が高電圧レベルにあれば、記憶ノード２９０と２８３
は入力データ母線１０１からの入力信号と同じ電圧レベ
ルになり、これらの記憶ノードに新しい値をロードする
。ロード信号１２０が低電圧レベルであれば、記憶ノー
ド２９０は、記憶ノード２９０の寄生キャパシタンスと
記憶ノード２８３の寄生キャパシタンスの間で電荷を分
配する■ことにより、記憶ノード２８３をリフレッシュ
する。

記憶ノード２９０の電荷保持容量はかなり大きいので、
そのレベルに重大な影響を及ぼすことなしに記憶ノード
２８３を容易に充電することができる。

クロック信号１２１が高電圧レベルから低電圧レベルに
遷移するとき、クロック信号１２１の立下り縁で、記憶
ノード２８３に貯えられた電荷がレジスタの他の部分か
ら切離される。ノード２８１がすぐ前の動作領域の期間
中高電圧レベルであったとすれば、ノード２８２はスイ
ッチ２４５を介して低電圧レベルに引き下げられ、これ
によりタロツク信号１２１の立下り縁がスイッチ２４６
をオフにする。ノード２８１がすぐ前の動作領域の期間
中低電圧レベルであったとすれば、ノード２８２は低電
圧レベルのままとなり、スイッチ２４６はオフのままで
あムクロック信号１２１が低電圧レベルであるときは、
Ｎ　ＯＲゲート２０１と２０２は記憶ノード２８３の状
態に基き記憶ノード２９０の内容をリフレッシュするよ
うに働く。クロック信号１２１が低電圧レベルの場合、
出力端２９１′と２９２′は相補的な電圧レベルをとっ
ている。スイッチ２０５と２０６により記憶ノード２９
０に記憶ノード２８３と同じレベルが再生される。出力
端２９１′または２９２′のいずれか一方が高電圧レベ
ルになるから、スイッチ２４３または２４４のいずれか
がオン処なって７−ド２８２を低電圧レベルに能動的に
保持し、母線プルダウン・スイッチ２４６をオフに保つ
。クロック信号１２１が低電圧レベルの場合、ノード２
８１の電圧レベルは出力制御信号１０９の状態と出力端
２９１′および２９２′に現われる記憶サブ回路５０１
の状態によって決まる。

記憶サブ回路が高電圧レベル（すなわち、記憶ノード２
８３が高電圧レベル）であるとき、出力サブ回路５０１
のプルダウン拳スイッチ２４６はオフのままである。プ
リチャージした出力母線１０３は既に高電圧レベルにな
っているので、レジスタ回路による処置は不必要である
。記憶ノード２８３が高電圧レベルであれば、出力端２
９２′は低電圧レベルであり、出力端２９１′は高電圧
レベルである。その結果、ノード２８１と２８２はスイ
ッチ２４１と２４３により低電圧レベルになる。同様に
、記憶ノード２８３が低電圧レベルにあれば、出力端２
９２′は高電圧レベルであり、出力端２９１′　は低電
圧レベルである。従ってこの場合はノード２８１のレベ
ルは出力制御信号１０９の電圧レベルによって決まる。

出力制御信号１０９が高電圧レベルであれば、電荷がノ
ード２８１に貯えられ、これによりクロック信号１２１
の立上り縁で以下に説明するプートストラップ動作がで
きるようになる。出力制御信号１０９が低電圧レベルに
あれば、ノート２８１は低電圧レベルのままとなり、ク
ロック信号１２１の立上り縁でブートストラップ動作が
おきな、いようにされムクロック信号１２１が低電圧レ
ベルから高電圧レベルに遷移するとき、クロック信号１
２１の立上り縁で二つのＮ　ＯＲゲート２０１および２
０２の出力信号が低電圧レベルになり、スイッチ２４１
から２４４までがオフになる。このためノード２８１と
２８２が隔離され、それらの電圧レベルはすぐ前の動作
領域の期間中これらのノードの寄生キャパシタンスに貯
えられた電荷で決まる。ノード２８１のすぐ前の電圧レ
ベルが低電圧レベルであったとすれば、この状態はレジ
スタが出力されないときまたはレジスタの出力は行なわ
れるがレジスタの状態が記憶ノード２８３によって決ま
る高電圧状態であるときに対応するものであるが、この
場合にはスイッチ２４５と２４６がオフのままとなって
、プリチャージした出力母線１０３は不変である。しか
し、すぐ前の動作領域の期間中ノード２８１の電圧レベ
ルが高′ｔ１１圧レベルであったとすれば、この状態は
レジスタが出力されることになっておりまたレジスタの
状態がノード２８３によって低電圧レベルになっている
ときに対応するものであるが、この場合にはクロック信
号１２１の立上り縁がスイッチ２４５を通して伝えられ
、スイッチ２４６を作動させてプリチャージした出力母
線１０３を低電圧レベルまで放電させる。プリチャージ
した母線の放電はクロック信号の立上り縁とともに始ま
る。これは従来技術の方法で可能なものより早い。クロ
ック信号１２１の立上り縁はまた上述のように記憶ノー
ド２８３の設定あるいはリフレッシュの一方を開始させ
る。

〔発明の効果〕

以上説明したように、本発明に従って構成されたレジス
タは高速動作可能でかつ消費電力が小さくなる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は本発明の
一実施例のブロック図である。 １０１　：入力データ母線、 １０３、１０４．１０５　：出力母線、１０９：出力制
御信号、 １２０：ロード信号、 １２１：クロック信号、 ２０１　、２０２求ＮＯＲゲート、 ５００：レジスタ回路、 ５０１：記憶サブ回路、 ５０２：出力サブ回路、 ６０１：ラッチ、 ６０２：バッファ。

Claims (1)

1. 【特許請求の範囲】 ロード信号とクロック信号に応答してデータ信号の論理
   状態を記憶するとともに夫々第１または第２電圧レベル
   をとる第１および第２出力信号を発生するレジスタ回路
   であつて、 （Ａ）前記ロード信号に応答して前記データ信号を第１
   または第２電圧レベルをとる第１記憶ノードに接続する
   第１スイッチ手段、 （Ｂ）前記クロック信号に応答して前記第１記憶ノード
   を第１または第２電圧レベルをとる第２記憶ノードに接
   続する第２スイッチ手段、 （Ｃ）出力が前記第１出力信号に接続されまた第１およ
   び第２入力が夫々前記第２記憶ノードおよび前記クロッ
   ク信号に接続されている第１ＮＯＲゲート、 （Ｄ）出力が前記第２出力信号に接続されまた第１およ
   び第２入力が夫々前記クロック信号および前記第１出力
   信号に接続されている第２ＮＯＲゲート、 （Ｅ）前記第２出力信号に応答して前記第１記憶ノード
   を第１電圧レベルに設定する第３スイッチ手段、 （Ｆ）前記第１出力信号に応答して前記第１記憶ノード
   を第２電圧レベルに設定する第４スイッチ手段、 を設けてなるレジスタ回路。