JP2000223577A - データ記録媒体及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路のクロックスキューを抑制す
る。 【解決手段】 データ記録媒体はマクロブロック情報を
コンピュータによって読み取り可能に記録してある。マ
クロブロック情報はマクロブロックを半導体集積回路に
よって実現するための情報である。マクロブロック（１
０１）は、同一クロック系について、外部からクロック
信号を入力する第1のクロック端子（Ｃｉｎ１〜Ｃｉｎ
４）を複数個有する。１系統のクロック入力端子が１個
の場合に比べてマクロブロック内のクロックバッファ段
数は少なくて済む。したがって、半導体集積回路内にお
いてクロック発生回路から順序回路までのクロックバッ
ファ段数が少なくなり、プロセスばらつき等による誤差
の影響が小さくなり、半導体集積回路のクロックスキュ
ーを抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
過去の設計資産を有効利用するためのハードＩＰ化若し
くはマクロブロック化等と称される観点からクロック供
給技術に着目したものであり、例えば、ハードＩＰ情報
を記録した記録媒体、そして当該ハードＩＰ情報を用い
て形成された半導体集積回路に係り、シングルチップの
マイクロコンピュータに適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】演算機能や信号制御機能を実現する設計
上のまとまりをブロック（または、モジュール、コア）
というが、その中でレイアウト設計が完了した形で再利
用可能な部品としてチップ設計者に提供されるブロック
をマクロブロック（または、ハードマクロブロック、ハ
ードモジュール、ハードコア）という。最近では、その
ようなマクロブロックをハードＩＰ（Intellectual Pro
perty）コアとも称することが有る。

【０００３】ＩＰコアとは、知的所有権を主張できるよ
うな付加価値の高いマクロブロックを指していたが、最
近では、半導体集積回路を構成するマクロブロックのう
ち比較的規模の大きいマクロブロック、例えば従来、マ
クロセル、メガセルなどと称される回路ブロックをも指
称し、その回路規模はＳＲＡＭ（スタティック・ランダ
ム・アクセス・メモリ）、ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）、ＣＰＵ（セントラル・プ
ロセッシング・ユニット）、ＤＳＰ（ディジタル・シグ
ナル・プロセッサ）等の機能単位に及ぶこともある。そ
のようなＩＰコアを特定するＩＰコア情報は回路の機能
（論理構成、回路構成）を決定するための設計資産情報
だけを含んでいるソフトＩＰと、回路の機能と回路のレ
イアウトパターンを決定するための設計資産情報含んで
いるハードＩＰとがある。ハードＩＰは、レイアウトパ
ターンの情報を含んでいるため、回路特性まで保証され
ている。マイクロコンピュータやシステムＬＳＩなどを
設計するとき、過去の設計資産であるハードＩＰコアを
用いれば、設計並びに検証期間を短縮できる。

【０００４】尚、ＩＰコアに関し、日経エレクトロニク
スＮｏ．７２３（1998．8．10）の第99頁〜第109頁に
は、“ＩＰコアを用いたシステムＬＳＩの検証”につい
て記載がある。

【０００５】マイクロコンピュータを構成する場合、例
えば、ＣＰＵ（中央処理装置）、ＣＰＧ（クロックパル
スジェネレータ）、キャッシュメモリ、Ａ／Ｄ変換回
路、Ｄ／Ａ変換回路、ディジタルシグナルプロセッサを
マクロブロックで構成し、ユーザ固有の周辺回路などの
ブロックはチップ設計者が新たにレイアウト設計したラ
ンダムブロックとして実現することができる。この様な
マクロブロックを使用したチップ設計においても、その
動作周波数の増加に伴い低クロックスキューを実現した
クロック供給系の設計が不可欠となっている。ここで、
クロックスキューとはチップ内でのクロックディレイ値
（クロック供給元からクロック供給先までの信号到達時
間）の差のことである。換言すれば、クロックスキュー
は、クロック供給元が共通な複数個のクロック供給先に
おける当該クロック信号の位相差、として把握すること
ができる。

【０００６】従来のマクロブロック内部の一般的なクロ
ック論理構造は、一つのクロック系に着目すると、クロ
ックパルスジェネレータ等から送られてきたクロック信
号を１個のクロック入力端子が受け、そのクロック信号
を初段のクロックバッファで受けて複数のクロック配線
に分岐させ、各分岐先には次段のクロックバッファが更
に設けられ、それら次段のクロックバッファの出力に対
しても上記同様に複数のクロック配線で分岐させて、先
方にクロック信号を供給するようになっている。クロッ
ク供給系の末端（クロック供給先）には、フリップフロ
ップ、ラッチ等クロック信号に同期して動作する順序回
路（単にフリップフロップとも記す）が配置されてい
る。クロック供給先に至るまでに直列に複数段配置され
たクロックバッファは、同一段若しくは同一階層毎に駆
動能力が等しくされ、クロック配線は同一段若しくは同
一階層毎に等ディレイ配線（等幅、等長配線）に成るよ
うに設計されている。これによって、マクロブロック内
部の同一クロック系の順序回路にはクロックスキューを
抑止したクロック信号が供給されることになる。

【０００７】しかしながら、クロックバッファの段数
は、マクロブロック内部のフリップフロップ数に大きく
依存するため、通常フリップフロップ数の多いマクロブ
ロックはフリップフロップ数の少ないマクロブロックに
比べて、クロックバッファの直列段数が多くなる。クロ
ックバッファの直列段数が異なれば、通常クロックディ
レイ値に差が生ずる。したがって、クロック入力端子か
らフリップフロップまでのクロックバッファの直列段数
が相異する2個のマクロブロックに、同じ位相のクロッ
ク信号を供給した場合には、双方のマクロブロック間で
クロックスキュー値が増大する。

【０００８】このような状況を回避するため、先ず第１
には、フリップフロップの数が少ないマクロブロックや
ランダムブロックのクロック供給系の入力側に段数調整
用のクロックバッファを挿入することで、クロックバッ
ファの直列段数を揃え、クロックスキュー値を抑制する
ことが可能である。

【０００９】第２には、特開平７−２４９９６９号公報
に記載のように、ディレイ値の小さいマクロブロックの
クロック端子の直後にディレイ調整セルを設置すること
でマクロブロック内部のクロックディレイ値をフリップ
フロップ数の多いマクロブロックのクロックディレイ値
に合せることができる。このディレイ調整セルは、マク
ロブロックの外部から制御端子を介してディレイ制御信
号を入力することでディレイ値の変更が可能になってい
る。

【００１０】

【発明が解決しようとする課題】前述した何れの技術
も、クロックディレイ値が小さい経路を遅い方に合わせ
るようにしている。マクロブロックは、レイアウトパタ
ーンの完成したデータによってその構成が特定されてい
るから、他の回路に合せて個別的にクロックバッファの
数やクロック配線長を変更することは実質的に不可能で
ある。このため、クロック供給系のクロックディレ値は
増大する傾向に有り、そうすると、プロセスばらつきや
設計時の計算誤差の影響が大きくなり、これらはクロッ
クスキュー値の増大に繋がる。本発明者の検討に依れ
ば、クロックスキューを抑制するにはクロックディレイ
値の大きいマクロブロックのクロック供給系に対してそ
のクロックディレイ値を小さくできるようにすればよい
ということが明らかにされた。

【００１１】本発明の目的は、クロックスキューの抑制
に寄与できるマクロブロックに関する技術を提供しよう
とするものである。

【００１２】本発明の別の目的は、マクロブロックのク
ロックディレイ値を小さくする技術を提供しようとする
ものである。

【００１３】さらに詳しくは、本発明は、コンピュータ
を用いて半導体集積回路を設計するときクロックスキュ
ーの抑制を比較的簡単に実現可能にするのに最適なマク
ロブロック情報を記録したデータ記録媒体を提供するこ
とを目的とする。

【００１４】そして、本発明は、そのようなマクロブロ
ック情報を用いて形成された半導体集積回路を提供する
ことを目的とするものである。

【００１５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１７】〔１〕データ記録媒体（ＭＤＡ）はマクロ
ブロック情報をコンピュータ（ＥＷＳ）によって読み取
り可能に記録したものである。そのマクロブロック情報
はマクロブロックを半導体集積回路によって実現するた
めの情報である。前記マクロブロック（１０１，１０１
Ａ，１０１Ｂ，１０１Ｃ）は、同一クロック系について
複数個配置され外部からクロック信号を入力する複数個
の第1のクロック端子（Ｃｉｎ１〜Ｃｉｎ４）と、前記
第1のクロック端子から供給されるクロック信号を伝達
するクロック配線（Ｌ１〜Ｌ３）と、前記クロック配線
の途中に配置されたクロックバッファ（１０３〜１１
０）と、前記クロック配線及びクロックバッファを介し
て伝達されるクロック信号を入力する複数個の順序回路
（１１１）とを含む。前記マクロブロック情報は、前記
マクロブロックにその他の回路を接続した半導体集積回
路の設計に用いられる情報であって、図形パターン形成
用の描画データ情報（ＤＦ１）と、前記マクロブロック
の機能を特定する機能データ情報（ＤＦ２）とを含む。
前記描画データ情報は、半導体集積回路を構成する回路
形成層の識別名とそこに形成すべき図形パターンを決定
するための図形パターン形成用の描画データとを対応付
けて記録した情報（ＤＴ１）を有する。前記機能データ
情報は、前記マクロブロックの外部端子の平面座標と当
該外部端子が形成される回路形成層の識別名とを対応付
けた情報（ＤＴ４）と、前記第1のクロック端子のタイ
ミング情報（ＤＴ３，ＤＴ５）とを有する。

【００１８】コンピュータを用いて前記マクロブロック
にその他の回路を接続して半導体集積回路を設計すると
き、コンピュータは、その他の回路のレイアウト設計を
支援すると共に、それによって得られたレイアウトパタ
ーンに、前記データ記録媒体から読み取った前記描画デ
ータ情報で特定される各回路形成層のレイアウトパター
ンを接続する処理を支援する。このとき、前記マクロブ
ロックの外部端子の座標位置や回路形成層の名前は機能
データ情報から把握される。クロック系の接続に関して
は、同一クロック系について複数個の第1クロック端子
があるので、前記機能データ情報のタイミング情報から
同一クロック系であることが示されている第1のクロッ
ク端子に同一クロック系のクロック配線を接続すること
ができる。特に、前記マクロブロックの外部に配置され
たクロックバッファの出力端子を、複数個の前記第1の
外部クロック端子に共通接続することができる。例え
ば、図２のマクロブロック（１０１）において、2個の
第1のクロック端子（Ｃｉｎ１，Ｃｉｎ２）は外部のク
ロックバッファ（２０３Ａ）に、別の2個の第1のクロッ
ク端子（Ｃｉｎ３，Ｃｉｎ４）は外部の別のクロックバ
ッファ（２０３Ｂ）に共通接続され、前記クロックバッ
ファ（２０３Ａ，２０３Ｂ）にはその前段のクロックバ
ッファ（２０２）からクロック信号が供給される。マク
ロブロック（１０１）はその他の回路として別のマクロ
ブロック（２０４）やランダムブロック（２０５）等に
接続されて半導体集積回路を構成する。ここで、上記と
はクロック供給系の異なる別のマクロブロックについて
考えてみる。図２４に例示されるように、同一クロック
系のクロック端子（Ｃｉｎ１）が1個とされたマクロブ
ロック（２００１）を想定する。当該クロック端子（Ｃ
ｉｎ１）はクロックバッファ２０３の出力に結合され
る。マクロブロック（２００１）内部のクロックディレ
イ値はクロックバッファ３段分の時間になり、図２のマ
クロブロック（１０１）がクロックバッファ２段分のク
ロックディレイ値を有するのとは相異される。この相異
故に、マクロブロック（２００１）とその他のマクロブ
ロック（２０４）の間のクロックスキューを抑制するた
めに、遅延調整用のダミークロックバッファ（２２０
１）を挿入しなければならなくなり、図２４に例示され
たクロック供給系は、図２に例示されたクロック供給系
に比べてく、全体としてのクロックディレイ値が大きく
なってしまう。上記手段に係るデータ記録媒体に格納さ
れたマクロブロック情報を採用すれば、コンピュータを
用いて半導体集積回路を設計するときクロックスキュー
の抑制を比較的簡単に実現可能になる。

【００１９】〔２〕前記クロック配線には、前記同一ク
ロック系に係る複数個の第1のクロック端子をマクロブ
ロック（１０１Ｂ）の内部で相互に短絡する第１配線部
分（Ｌ１Ａ）を形成することができる。これにより、第
1の配線部分を共有するクロックバッファへ入力するク
ロック信号の変化をそろえるように強制することがで
き、マクロブロックへ供給されるクロック信号に不所望
な位相差が有っても、これによるクロックスキューを比
較的簡単に抑制できる。

【００２０】また、同一クロック系に係る複数個の初段
クロックバッファの出力をマクロブロック（１０１Ｃ）
の内部で相互に短絡する第２配線部分（Ｌ２Ａ）を設け
ることができる。これにより、初段クロックバッファの
出力にスキューがあってもこれを容易に抑制することが
できる。

【００２１】前記第２配線部分を前記マクロブロックの
外部に接続可能にする第２のクロック端子（Ｃｏｕｔ
３）を設け、前記機能データ情報には、前記第２のクロ
ック端子のタイミング情報を記録すれば、マクロブロッ
ク内部におけるクロックバッファの駆動能力が不足する
場合には、第２のクロック端子に外部からクロックバッ
ファ（２２１）の出力を接続して、駆動能力を補うこと
ができる。逆に、マクロブロック内部のクロックバッフ
ァの駆動能力が大き過ぎる場合には、第２のクロック端
子に外部のクロックバッファ（２３２，２３３）の入力
を接続して、駆動負荷を増やすことができる。これによ
り、クロックスキューの抑制をさらに自由に行えるよう
になる。

【００２２】〔３〕前記マクロブロック（１０１Ａ）に
は、一部のクロックバッファの出力に前記順序回路に代
えて接続した第３のクロック端子（Ｃｏｕｔ１〜Ｃｏｕ
ｔ３）を追加し、前記機能データ情報には、前記第３の
クロック端子のタイミング情報を追加することができ
る。これにより、マクロブロックに隣接する他のブロッ
クに、当該マクロブロック内部のディレイ値に応じたク
ロック信号を供給することが可能になる。

【００２３】前記第３のクロック端子を複数個設け、複
数個の第３のクロック端子の全部又は一部には、その前
段に、相互に段数の異なるクロックバッファを接続すれ
ば、クロックディレイ値の異なるクロック信号をマクロ
ブロックに隣接する他のブロックに供給することが可能
になる。内部のクロックディレイ値が相互に異なる複数
個の隣接ブロックの順序回路を、マクロブロック内部の
順序回路と同じクロックディレイ値で同期動作させる事
が容易になる。

【００２４】〔４〕マクロブロックには、クロック発生
回路を含めることができる。即ち、マクロブロック（１
０１Ｄ）は、クロック発生回路（６００）と、前記クロ
ック発生回路から出力されたクロック信号を伝達するク
ロック配線（Ｌ２０〜Ｌ２２）と、前記クロック配線の
途中に配置されたクロックバッファ（６０１〜６０７）
と、前記クロック配線及びクロックバッファを介して伝
達されるクロック信号を入力する複数個の順序回路（６
０８）と、前記クロックバッファの出力に接続され前段
のクロックバッファの数が相互に異なる複数個のクロッ
ク出力端子（Ｃｏｕｔ１１〜Ｃｏｕｔ１３）とを含む。
前記マクロブロック情報は、前記マクロブロックにその
他の回路を接続した半導体集積回路の設計に用いられる
情報であって、図形パターン形成用の描画データ情報
（ＤＦ１）と、前記マクロブロックの機能を特定する機
能データ情報（ＤＦ２）とを含む。前記描画データ情報
は、半導体集積回路を構成する回路形成層の識別名とそ
こに形成すべき図形パターンを決定するための図形パタ
ーン形成用の描画データとを対応付けた情報（ＤＴ１）
を有する。前記機能データ情報は、前記マクロブロック
の外部端子の平面座標と当該外部端子が形成される回路
形成層の識別名とを対応付けた情報（ＤＴ４）と、前記
クロック出力端子のタイミング情報（ＤＴ３，ＤＴ５）
とを有する。

【００２５】コンピュータを用いて前記マクロブロック
にその他の回路を接続して半導体集積回路を設計すると
き、コンピュータは、その他の回路のレイアウト設計を
支援すると共に、それによって得られたレイアウトパタ
ーンに、前記データ記録媒体から読み取った前記描画デ
ータ情報で特定される各回路形成層のレイアウトパター
ンを接続する処理を支援する。このとき、前記マクロブ
ロックの外部端子の座標位置や回路形成層の名前は機能
データの情報から把握される。マクロブロックからその
他の回路へのロック供給に関しては、クロックディレイ
値が相互に異なる複数のクロック出力端子を有している
から、前記機能データ情報から所要のクロックディレイ
値に応ずるクロック出力端子を把握して、そのクロック
出力端子にその他の回路へのクロック配線を接続するこ
とができる。これにより、マクロブロックに隣接する他
のブロックに、当該マクロブロック内部のディレイ値に
応じたクロック信号を供給することが可能になる。しか
も、複数のクロック出力端子は複数種類のクロックディ
レイ値を有しているから、クロックディレイ値の異なる
クロック信号をマクロブロックに隣接する他のブロック
に供給することが可能になる。内部のクロックディレイ
値が相互に異なる複数個の隣接ブロックの順序回路を、
マクロブロック内部の順序回路と同じクロックディレイ
値で同期動作させる事が容易になる。

【００２６】〔５〕上記マクロブロック（１０１）を適
用して設計された半導体集積回路は、半導体チップに、
クロック発生回路と、前記クロック発生回路（２０１）
から出力されるクロック信号に同期動作される第１の回
路ブロック（１０１）と、前記クロック発生回路から出
力されるクロック信号に同期動作される第２の回路ブロ
ック（２０４）とを含んで構成することができる。前記
第１の回路ブロックは、例えば、レイアウト設計が完了
した回路部品を再現可能とする設計データに従って構成
されるマクロブロックであり、同一クロック系について
複数個配置され外部からクロック信号を入力する複数個
の第1のクロックノード（Ｃｉｎ１〜Ｃｉｎ４）と、前
記第1のクロックノードから供給されるクロック信号を
伝達するクロック配線（Ｌ１〜Ｌ３）と、前記クロック
配線の途中に配置されたクロックバッファ（１０３〜１
１０）と、前記クロック配線及びクロックバッファを介
して伝達されるクロック信号を入力する複数個の順序回
路（１１１）とを含む。前記第２の回路ブロック（２０
４）は、例えば、レイアウト設計が完了した回路部品を
再現可能とする設計データに従って構成されるマクロブ
ロックであり、同一クロック系について１個配置され外
部からクロック信号を入力する第1のクロックノード
（Ｃｉｎ１）と、前記第1のクロックノードから供給さ
れるクロック信号を伝達するクロック配線と、前記クロ
ック配線の途中に配置されたクロックバッファ（２４
１，２４２）と、前記クロック配線及びクロックバッフ
ァを介して伝達されるクロック信号を入力する複数個の
順序回路（２４３）とを含む。前記第２の回路ブロック
が含む順序回路の数は同一クロック系に係る第１の回路
ブロックが含む順序回路の数よりも少なくされ、前記ク
ロック発生回路から前記夫々の第１のクロック配線ノー
ドに至るクロック伝達経路には、等しい段数のクロック
バッファ（２０２Ａ〜２０２Ｂ，２０３Ａ〜２０３Ｄ）
が配置されている。

【００２７】第1の回路ブロックは第2の回路ブロックよ
りも数の多い順序回路によって論理を構成しており、そ
の分だけ同一クロック系に係る第1のクロックノードを
多く有している。換言すれば、同一クロック系に係る第
１のクロックノードの数を増やすことによって、第１の
クロックノードから順序回路までのクロックディレイ値
を小さくしている。したがって、図２に例示されるよう
に、第１の回路ブロックに至るクロック供給系と第２の
回路ブロックに至るクロック供給系の夫々に配置される
クロックバッファの段数を同一にでき、図２４に例示さ
れるように、論理規模の大きい方の回路ブロック内部の
クロックディレイ値に他の回路ブロックを整合させるた
めに遅延調整用のダミークロックバッファ（２２０１）
を挿入しなければならなくなる、とうい事態を生じな
い。したがって、この半導体集積回路によれば、プロセ
スばらつきや設計時の計算誤差によるクロックスキュー
への影響を極力小さくでき、高速動作並びに同期動作の
信頼性向上を実現することができる。

【００２８】この半導体集積回路においても、第１の回
路ブロック（１０１Ｂ，１０１Ｃ）として前記第１の配
線部分（Ｌ１Ａ）、第２の配線部分（Ｌ２Ａ）を内部に
追加したものを採用することができる。また、第１の回
路ブロック（１０１Ｃ）として、前記第２のクロック端
子に相当する第２のクロックノード（Ｃｏｕｔ３）を追
加した構成を採用することも可能である。

【００２９】さらに、第１の回路ブロック（１０１Ａ）
として、クロックディレイ値の相異される複数個の前記
第３のクロック端子に相当する第３のクロックノード
（Ｃｏｕｔ１〜Ｃｏｕｔ３）を複数個追加することも可
能である。このとき、第１の回路ブロックの外部におい
て、前記複数個の第３のクロックノードの一部はクロッ
ク配線を介して別のクロックバッファの入力に接続さ
れ、残りの第３のクロックノードは未接続状態にされて
残っている。換言すれば、第１の回路ブロックと一緒に
用いられる他の回路はユーザの要求仕様に応じてまちま
ちである。このため、前記複数個の第３のクロックノー
ドのディレイ値は、予め種々の用途を想定して、その最
大公約数的に、多種類用意される性質を持つことにな
る。このため、図６に例示されるように、半導体集積回
路に、マクロブロック（１０１Ａ）としての第１の回路
ブロックを用いれば、クロックバッファ（１０９）から
第３のクロックノード（Ｃｏｕｔ２）に至るクロック配
線片が、未接続状態で残存することになる。

【００３０】〔６〕半導体集積回路には、前記回路ブロ
ックとしてクロック発生回路を含んだものを用いること
も可能である。即ち、半導体集積回路は、第１の回路ブ
ロック（１０１Ｄ）と、前記第１の回路ブロックから出
力されるクロック信号に同期動作される第２の回路ブロ
ック（６３０）とを含む。前記第１の回路ブロックは、
レイアウト設計が完了した回路部品を再現可能とする設
計データに従って構成されるマクロブロックであり、ク
ロック発生回路（６００）と、前記クロック発生回路か
ら出力されたクロック信号を伝達するクロック配線（Ｌ
２０〜Ｌ２４）と、前記クロック配線の途中に配置され
たクロックバッファ（６０１〜６０７）と、前記クロッ
ク配線及びクロックバッファを介して伝達されるクロッ
ク信号を入力する複数個の順序回路（６０８）と、所定
の前記クロックバッファの出力に接続され前段のクロッ
クバッファの数が相互に異なる複数個のクロックノード
（Ｃｏｕｔ１１〜Ｃｏｕｔ１３）とを含む。前記複数個
のクロックノードの内の一部のクロックノードは、前記
第１の回路ブロックの外部とは未接続状態にされてい
る。この事情は、前記第３のクロックノードが未接続状
態で残存するのと同じである。前記第２の回路ブロック
は、前記複数個のクロック配線ノードの内の残りのクロ
ックノードから供給されるクロック信号を伝達するクロ
ック配線と、前記クロック配線の途中に配置されたクロ
ックバッファと、前記クロック配線及びクロックバッフ
ァを介して伝達されるクロック信号を入力する複数個の
順序回路とを含んでいる。

【００３１】半導体集積回路はマクロブロックとしてさ
らに別の第３の回路ブロック（６１０，６２０）を含む
ことができる。このとき、第３の回路ブロックはクロッ
ク発生回路を含まず、必要なクロック信号は第１の回路
ブロックから得る。

【００３２】前記第１の回路ブロックは例えばＣＰＵ
（７０１）の機能を有することができる。これを採用し
た半導体集積回路はマイクロコンピュータ（７００）を
実現する。マイクロコンピュータにおいてＣＰＵは制御
の要であり、高速動作が保証され、動作に高い信頼性が
要求される。この意味でＣＰＵ機能を最適化したマクロ
ブロックを予め用意することの優位性が有る。このよう
な論理規模の大きなマクロブロックに対して上記説明し
た技術的手段はクロックスキューの抑制を担っている。

【００３３】

【発明の実施の形態】《マクロブロック及びＬＳＩ》図
１にはマクロブロックの一例が示される。マクロブロッ
クを設計する際に、その内部のクロック供給系のクロッ
クディレイ値の許容値を予め設定しておき、そのディレ
イ値を超えるような場合にはクロック供給系を複数に分
割する。図１のマクロブロック１０１の場合、クロック
ディレイ値の許容値はクロックバッファ２段分の遅延時
間（クロックバッファの動作遅延時間と、その出力に接
続されたクロック配線上での信号の伝播遅延時間の合計
時間）である。ここでは、同一クロック系を４個のクロ
ック供給経路に分割してある。各クロック供給経路はク
ロック端子Ｃｉｎ１〜Ｃｉｎ４から第１段目のクロック
バッファ１０３〜１０６、第２段目のクロックバッファ
１０７〜１１０を介してフリップフロップ１１１にクロ
ック信号を供給する回路構成を持つ。図１において、Ｌ
１はクロック端子Ｃｉｎ１〜Ｃｉｎ４から初段クロック
バッファ１０３〜１０６の入力に至るクロック配線、Ｌ
２は初段クロックバッファ１０３〜１０６の出力から次
段クロックバッファ１０７〜１１０の入力に至るクロッ
ク配線、Ｌ３は次段クロックバッファ１０７〜１１０の
出力からフリップフロップ１１１のクロック入力端子に
至るクロック配線を意味する。クロック配線Ｌ２、Ｌ３
は途中で複数経路に分岐されている。尚、図において１
段のクロックバッファは２個のインバータを直列接続し
た回路記号で示されている。

【００３４】特に制限されないが、クロック端子Ｃｉｎ
１〜Ｃｉｎ４からフリップフロップ１１１に至るまでに
直列に複数段配置されたクロックバッファ１０３〜１０
６，１０７〜１１０は、同一段若しくは同一階層毎に駆
動能力が等しくされ、クロック配線Ｌ１〜Ｌ３の個々の
経路は同一段若しくは同一階層毎に等ディレイ配線（等
幅、等長配線）になるように設計されている。これによ
って、マクロブロック内部の同一クロック系の順序回路
にはクロックスキューを抑止したクロック信号が供給さ
れる。尚、クロック端子Ｃｉｎ１〜Ｃｉｎ４からフリッ
プフロップ１１１に至る各クロック供給経路のクロック
ディレイ値が等しくなれば、クロックバッファの駆動能
力をそろえたり等ディレイ配線を採用しなくても良い場
合がある。

【００３５】図１の例では、クロックバッファは直列２
段である。クロック供給系を分割することで、分割しな
い場合に比べクロックバッファの段数を減らすことがで
き、クロックディレイ値の削減が可能になる。例えば図
２２に示されるマクロブロック２００１と比較した場
合、クロックバッファ１段分のクロックディレイ値を減
らすことができる。特に全てのクロック供給系の構造を
同一にすることでクロック供給系間のスキューを抑える
ことが容易である。

【００３６】図２に前記マクロブロック１０１を含む半
導体集積回路全体のクロック供給系の一例を示す。ここ
にはマクロブロック１０１の他に、内部のフリップフロ
ップ数が少ないマクロブロック２０４、ランダムブロッ
ク２０５，２０６のクロック供給系が含まれる。マクロ
ブロック２０４は代表的に示されたクロックバッファ２
４１，２４２を介してフリップフロップ２４３にクロッ
ク信号を供給する。ランダムブロック２０５は代表的に
示されたクロックバッファ２５１，２５２を介してフリ
ップフロップ２５３にクロック信号を伝達する。ランダ
ムブロック２０６は代表的に示されたクロックバッファ
２６１〜２６４を介してフリップフロップ２６５，２６
６にクロック信号を伝達する。

【００３７】クロック発生回路２０１からマクロブロッ
ク１０１，２０４及びランダムブロック２０５，２０６
へのクロック信号の供給は直列２段のクロックバッファ
２０２Ａ，２０２Ｂ、２０３Ａ〜２０３Ｄを用いて行な
われる。各ブロック１０１，２０４〜２０６内では全て
２段のクロックバッファを介しフリップフロップにクロ
ック信号が供給される。フリップフロップ数の多いマク
ロブロック１０１へは２個のクロックバッファ２０３
Ａ，２０３Ｂを用いてクロック信号を供給する。これに
対して、フリップフロップ数の少ないマクロブロック２
０４へは、１個のクロックバッファ２０３Ｃを介して供
給する。

【００３８】このようにマクロブロック１０１のクロッ
ク供給経路をフリップフロップの数（論理規模）に応じ
て４分割し、それに応じてマクロブロック１０１が複数
個のクロック端子Ｃｉｎ１〜Ｃｉｎ４を持つことによ
り、クロック発生回路２０１からマクロブロック１０
１，２０４、ランダムブロック２０５，２０６へのクロ
ック供給経路を、どの部分もクロックバッファを直列２
段配置した構造に統一することができる。論理規模の大
きなマクロブロックが図２４のマクロブロック２００１
ように１個のクロック入力端子Ｃｉｎ１しか持たない場
合には、その他の回路ブロックの前段に遅延用のクロッ
クバッファ２２０１を追加しなければならなくなる。し
たがって、マクロブロック１０１のような構成を採用す
ると、半導体集積回路内においてクロック発生回路から
順序回路までのクロックバッファ段数を少なくすること
が可能になる。これにより、プロセスばらつきや設計時
の計算誤差によるクロックスキューへの影響を小さくで
きる。

【００３９】図３には図２の半導体集積回路全体のクロ
ック供給系のレイアウトの一例を示す。クロック発生回
路（ＣＰＧ）２０１は、チップ３０１の内部領域の角付
近に位置され、一段目のクロックバッファ２０２Ａ，２
０２Ｂはチップ３０１の中央付近に配置されている。２
段目のクロックバッファ２０３Ａ〜２０３Ｄは、ランダ
ムブロック２０５，２０６内部の一段目のクロックバッ
ファの配置や、マクロブロック１０１，２０４のクロッ
ク入力端子Ｃｉｎ１〜Ｃｉｎ４の位置に応じて配置され
る。チップ３０１の周縁部には入出力バッファや外部接
続電極などの入出力回路（Ｉ／Ｏ）が配置されている。
尚、図３では、フリップフロップの図示を省略してあ
る。そして、作図上、クロック配線の幅は全て同一にな
っているが、実際は配線幅が途中で変更されて、等ディ
レイ配線が実現されているものと理解された。以下に示
すその他のレイアウト図面も同様である。

【００４０】図４にはマクロブロックの別に例が示され
る。同図に示されるマクロブロック１０１Ａは図１に示
した複数に分割されたクロック供給経路に加え、クロッ
クバッファ１０９，１０６からのクロック端子Ｃｏｕｔ
１〜Ｃｏｕｔ３を持つ。この例では、２段目のクロック
バッファ１０９からのクロック端子Ｃｏｕｔ１，Ｃｏｕ
ｔ２、１段目のクロックバッファ１０６からのクロック
端子Ｃｏｕｔ３を持つ場合を示す。クロック端子Ｃｏｕ
ｔ１〜Ｃｏｕｔ３を持つことでマクロブロック１０１Ａ
に隣接する他のブロックにその内部クロックディレイに
応じたクロック信号を供給することが可能になる。Ｌ１
０〜Ｌ１２はクロック端子Ｃｏｕｔ１〜Ｃｏｕｔ３に至
るクロック配線である。

【００４１】図５には図４のマクロブロック１０１Ａを
含む半導体集積回路全体のクロック供給系の一例を示
す。マクロブロック１０１Ａに隣接するランダムブロッ
ク５０１に含まれるフリップフロップ５０３はクロック
端子Ｃｏｕｔ１からクロック配線５０２を介して直接ク
ロック信号を受け取る。また、別のランダムブロック５
０４に含まれるフリップフロップ５０７はクロック端子
Ｃｏｕｔ３からクロック配線５０５１段のクロックバッ
ファ５０６を介してクロック信号を受け取る。図５の例
では、クロック端子Ｃｏｕｔ２は用いられずに、未接続
状態のままになっている。

【００４２】図６は図５に示される半導体集積回路全体
のクロック供給系のレイアウトの一例を示す。図５及び
図６から理解されるように、マクロブロック１０１Ａに
クロック端子Ｃｏｕｔ１〜Ｃｏｕｔ３を備えることで、
マクロブロック１０１Ａの周辺の小領域内のフリップフ
ロップ５０３，５０４に対するクロック供給が容易にな
る。また、クロック端子Ｃｏｕｔ１〜Ｃｏｕｔ３の内、
例えばクロック端子Ｃｏｕｔ２を使用しない場合は、当
該未使用クロック端子Ｃｏｕｔ２がクロックバッファ１
０９の出力端子に接続されているクロック配線Ｌ１１
が、半導体集積回路のレイアウト設計完成後も残る。こ
の点は、マクロブロックを使用した際の特徴である。す
なわち、マクロブロックは前述のハードＩＰのように回
路のレイアウトパターンまで特定されたマクロブロック
情報に基づいて規定される回路であって、その回路特性
まで保証されている性質上、原則的に、後からレイアウ
トパターンの形状変更などは行なわれない。また、マク
ロブロック１０１Ａと一緒に用いられる他の回路はユー
ザの要求仕様に応じてまちまちである。このため、前記
複数の複数個のクロック端子Ｃｏｕｔ１〜Ｃｏｕｔ３の
クロックディレイ値は、予め種々の用途を想定して、多
種類用意される性質を持つことになる。このため、マク
ロブロック１０１Ａを用いて所要の半導体集積回路を設
計すると、前記Ｃｏｕｔ２及びＬ１１のように一部のク
ロック端子とクロック配線が、未接続状態で残存するこ
とになる。

【００４３】図７及び図８にはマクロブロックの更に別
の例が示される。図７に示されるマクロブロック１０１
Ｂは、夫々のクロック入力端子Ｃｉｎ１〜Ｃｉｎ４を起
点とする全てのクロック供給系をクロック入力端子Ｃｉ
ｎ１〜Ｃｉｎ４の直後で、換言すれば、クロックバッフ
ァ１０３〜１０６の入力側で、配線Ｌ１Ａにより短絡し
てある。短絡することによってマクロブロック内の１段
目のクロックバッファ１０３〜１０６へのクロック信号
の入力タイミングを全て揃えることが可能になる。

【００４４】図８に示されるマクロブロック１０１Ｃ
は、夫々のクロック入力端子Ｃｉｎ１〜Ｃｉｎ４を起点
とする全てのクロック供給経路を一段目のクロックバッ
ファ１０３〜１０６の出力側で配線Ｌ２Ａにより短絡し
てある。短絡することによってマクロブロック１０１Ｃ
内の２段目のクロックバッファのクロック信号の入力タ
イミングを全て揃えることが可能になる。尚、図７及び
図８に示されるその他の構成は図４と同じであるからそ
の詳細な説明は省略する。前記配線Ｌ１Ａ、Ｌ２Ａによ
って短絡させる構成は図１のマクロブロック１０１を初
めとしてその他のマクロブロックにも適用可能であるこ
とは言うまでもない。

【００４５】図９には図８のマクロブロック１０１Ｃを
含む半導体集積回路全体のクロック供給系の一例を示
す。マクロブロック１０１Ｃにおいてクロック端子Ｃｏ
ｕｔ３は、クロック配線Ｌ２及びＬ２Ａを介して第２段
目の全てのクロックバッファ１０７〜１０９の入力端子
に接続されている。図９の例では、マクロブロック１０
１Ｃの外部からクロックバッファ２０２Ｂ２２０，２２
１を介してクロック端子Ｃｏｕｔ３にクロック信号を供
給する。これにより、マクロブロック１０１Ｃの外部か
らマクロブロック１０１Ｃの内部のクロックバッファ１
０３〜１０６の駆動力を増強でき、内部のクロックバッ
ファの駆動能力が全体的に小さ過ぎる場合にそれを補強
でき、クロックディレイ値が不所望に増える事態を阻止
できる。

【００４６】図１０には図９のチップ全体のクロック供
給系のレイアウトを示される。マクロブロック１０１Ｃ
のクロック端子Ｃｏｕｔ１〜Ｃｏｕｔ３の内、使用され
ていない端子Ｃｏｕｔ２、Ｃｏｕｔ１に関しても、当該
端子Ｃｏｕｔ２、Ｃｏｕｔ１からクロックバッファ１０
９の出力に延存するクロック配線Ｌ１１が、半導体集積
回路のレイアウト設計完成後も残ることになる。

【００４７】図１１には図８のマクロブロック１０１Ｃ
を含む半導体集積回路全体のクロック供給系の別の例を
示す。マクロブロック１０１Ｃにおいてクロック端子Ｃ
ｏｕｔ３には負荷としてのダミークロックバッファ２３
２，２３３が接続されている。ダミークロックバッファ
２３２，２３３をクロック端子Ｃｏｕｔ３に付加するこ
とで、マクロブロック１０１Ｃの外部からマクロブロッ
ク１０１Ｃ内部のクロックバッファ１０３〜１０６の負
荷容量成分を増加でき、マクロブロック１０１Ｃ内部の
クロックディレイ値が小さすぎる場合には、これを増加
させることが可能になる。

【００４８】図１２には図１１のチップ全体のクロック
供給系のレイアウトを示される。マクロブロック１０１
Ｃのクロック端子Ｃｏｕｔ１〜Ｃｏｕｔ３の内、使用さ
れていない端子Ｃｏｕｔ２、Ｃｏｕｔ１に関しても、当
該端子Ｃｏｕｔ２、Ｃｏｕｔ１からクロックバッファ１
０９の出力に延存するクロック配線Ｌ１１が、半導体集
積回路のレイアウト設計完成後も残ることになる。

【００４９】図１３にはクロック発生回路を有するマク
ロブロックの例が示される。クロック発生回路６００を
起点に、第１段目のクロックバッファ６０１〜６０３、
第２段目のクロックバッファ６０４，６０５、第３段目
のクロックバッファ６０６、第４段目のクロックバッフ
ァ６０７が、順次途中で分岐され、クロック配線Ｌ２０
〜Ｌ２３を介して複数の直列のクロック経路を構成す
る。終段のクロックバッファ６０７の出力はクロック配
線Ｌ２４を介してフリップフロップ６０８のクロック入
力端子に接続される。特に制限されないが、クロック発
生回路６００からフリップフロップ６０８に至るまでに
直列に複数段配置されたクロックバッファ６０１〜６０
３、６０４〜６０５、６０６０、６０７は、同一段若し
くは同一階層毎に駆動能力が等しくされ、クロック配線
Ｌ２１〜Ｌ２４の個々の経路は同一段若しくは同一階層
毎に等ディレイ配線（等幅、等長配線）になるように設
計されている。これによって、マクロブロック内部の同
一クロック系の順序回路にはクロックスキューを抑止し
たクロック信号が供給される。尚、クロック発生回路６
００からフリップフロップ６０８に至る各クロック供給
系のクロックディレイ値が等しくなれば、クロックバッ
ファの駆動能力をそろえたり、等ディレイ配線を採用し
なくても良い場合がある。

【００５０】前記クロックバッファ６０３、６０５の出
力はクロック配線Ｌ２１、Ｌ２２を介してクロック出力
端子Ｃｏｕｔ１１〜Ｃｏｕｔ１３に接続されている。図
から明らかなように、クロックバッファの直列段数の相
異により、クロック出力端子Ｃｏｕｔ１１、Ｃｏｕｔ１
２ｎのクロックディレイ値と、クロック出力端子Ｃｏｕ
ｔ１３のクロックディレイ値は相異されている。

【００５１】図１４には前記マクロブロック１０１Ｄを
含む半導体集積回路全体のクロック供給系の一例を示
す。ここにはマクロブロック１０１Ｄの他に、内部のフ
リップフロップの数が相異される２個のマクロブロック
６１０、６２０、ランダムブロック６３０のクロック供
給系が含まれる。マクロブロック６１０は、クロック入
力端子の数やフリップフロップの数は少ないが図１のマ
クロブロックと基本的に同じ構成を有する。そのマクロ
ブロック６１０のクロック入力端子Ｃｉｎ１，Ｃｉｎ２
はマクロブロック１０１Ｄのクロック出力端子Ｃｏｕｔ
１１に接続され、マクロブロック６１０の内部において
クロック入力端子Ｃｉｎ１，Ｃｉｎ２は２段のクロック
バッファ６１１，６１２を介してフリップフロップ６１
３に接続される。他方のマクロブロック６２０は更に規
模が小さく、そのクロック入力端子Ｃｉｎ１がマクロブ
ロック１０１Ｄのクロック出力端子Ｃｏｕｔ１２に接続
され、マクロブロック６２０の内部においてクロック入
力端子Ｃｉｎ１は２段のクロックバッファ６２１，６２
２を介してフリップフロップ６２３に接続される。６４
３で示されるものは、出力端子Ｃｏｕｔ１２に関する負
荷容量調整用のダミークロックバッファである。ランダ
ムブロック６３０は、マクロブロック１０１Ｄのクロッ
ク出力端子Ｃｏｕｔ１３に接続されたクロックバッファ
６４０からランダムブロック６３０内部のクロックバッ
ファ６３１，６３２を介してフリップフロップ６３３に
クロック信号が供給される。６４１で示されるものは、
出力端子Ｃｏｕｔ１３に関する負荷容量調整用のダミー
クロックバッファ、６４２はクロックバッファ６４０に
関する負荷容量調整用のダミークロックバッファであ
る。

【００５２】図１５には図１４の半導体集積回路全体の
クロック供給系のレイアウトを示す。図１４及び図１５
ではマクロブロック１０１Ｄのクロック出力端子Ｃｏｕ
ｔ１１〜Ｃｏｕｔ１３は全て外部の回路と接続されてい
るように図示されているが、実際には未接続状態のまま
にされたものが存在する。前述のとおり、マクロブロッ
ク１０１Ｄの外部にどのような回路が接続されるかはユ
ーザの要求使用に応じてきまるから、通常そのためには
相互にクロックディレイ値の異なる多数のクロック出力
端子を予め配置しておく必要性が有るので、それを全て
使い切ることは殆ど有り得ないと考えられる。要する
に、マクロブロック１０１Ｄを用いて半導体集積回路を
形成すると、クロックバッファの出力端子に接続された
クロック配線が途中でそのまま放置された配線パターが
残ることになる。

【００５３】このように、マクロブロック１０１Ｄにク
ロック発生回路６００を設け、マクロブロック１０１Ｄ
内部へのクロック供給系を構成すると共に、当該マクロ
ブロック１０１Ｄを適用した半導体集積回路のその他に
回路部分へのクロック供給を考慮したクロック出力端子
Ｃｏｕｔ１１〜Ｃｏｕｔ１３をマクロブロックに形成し
ておくことにより、半導体集積回路の設計時におけるク
ロック供給系の設計が簡単になる。特に、複数のクロッ
ク出力端子Ｃｏｕｔ１１〜Ｃｏｕｔ１３は複数種類のク
ロックディレイ値を有しているから、クロックディレイ
値の異なるクロック信号をマクロブロックに隣接する他
のブロックに必要に応じて供給することが可能になる。
内部のクロックディレイ値が相互に異なる複数個の隣接
ブロックの順序回路を、マクロブロック内部の順序回路
と同じクロックディレイ値で同期動作させる事も容易に
なる。したがって、他のマクロブロック等との間でのス
キューを抑制することが容易になる。

【００５４】《マクロブロック情報》半導体集積回路の
設計において前記マクロブロックは完成されている部品
として取り扱うことが出来る。その部品としての実体
は、完成された回路を再現可能にする設計データであ
り、そのデータをマクロブロック情報と称する。マクロ
ブロック情報は、所定の形式を持って、磁気テープ、Ｃ
Ｄ−ＲＯＭ、磁気ディスク等のデータ記録媒体に格納さ
れて、半導体集積回路の設計者に提供される。図２０に
例示されるように、前記データ記録媒体ＭＤＡは、その
記録情報をコンピュータＥＷＳによって読み取り可能で
ある。データ記録媒体ＭＤＡは、例えばコンピュータＥ
ＷＳの固定補助記憶装置の記憶媒体を構成し、或いはデ
ィスクドライブ装置のリムーバブルなデータ記録媒体を
構成する。

【００５５】図１６にはマクロブロック情報の一覧を例
示する。情報の種類は、マスクレイアウトデータＤＴ
１、シミュレーションモデルデータＤＴ２、タイミング
モデルデータＤＴ３、フロアプランモデルデータＤＴ
４、及び仕様データＤＴ５である。

【００５６】前記マスクレイアウトデータＤＴ１は、半
導体集積回路を構成する回路形成層の識別名とそこに形
成すべき図形パターンを決定するための図形パターン形
成用の描画データとを対応付けて記録されたデータであ
り、図２０の描画データファイルＤＦ１として記録され
ている。前記マスクレイアウトデータＤＴ１は、例え
ば、半導体集積回路の回路形成層が、回路半導体領域、
複数の金属配線層、ポリシリコン配線層、複数の絶縁層
であるなら、各層の層名と、そこに形成すべき図形パタ
ーンを決定するためのマスクパターン描画データとを対
応させたデータである。描画データはフォトマスク形成
用の描画データに限定されず、ウェーハ上のフォトレジ
ストに直接パターンを描画するためのデータであっても
よい。記録データの形式は例えばＧＤＳIIと称されるよ
うなストリームフォーマットのデータとされ、エンジニ
アリングワークステーションによって構成されるような
マスク設計装置に読み込まれて、フォトマスクのパター
ンを生成することができるようなデータとされる。

【００５７】前記シミュレーションモデルデータＤＴ
２、タイミングモデルデータＤＴ３、フロアプランモデ
ルデータＤＴ４、及び仕様データＤＴ５は、図２０の機
能データファイルＤＦ２として記録されている。前記シ
ミュレーションモデルデータＤＴ２は、マクロブロック
を用いた半導体数積回路の設計時に必要になるシミュレ
ーションのための、当該マクロブロックのシミュレーシ
ョン用機能記述データである。例えば、その記述は、マ
クロブロックに対するレジスタ・トランスファ・レベル
の機能記述とされる。このシミュレーションモデルデー
タＤＴ２には、マクロブロックの外部端子に対する機能
記述が含まれている。当然クロック端子Ｃｉｎ１〜Ｃｉ
ｎ４等に対する機能記述も含まれている。

【００５８】前記タイミングモデルデータＤＴ３は、マ
クロブロックを用いた半導体数積回路の設計時に必要と
なる、当該マクロブロックのタイミング解析及びタイミ
ング制約生成用の端子毎のタイミング記述データであ
る。このタイミングモデルデータＤＴ２にはマクロブロ
ックにおけるＣｉｎ１〜Ｃｉｎ４等のクロック端子に対
する入力クロック波形や出力クロック波形の基本的もし
くは代表的なタイミング記述が含まれている。

【００５９】前記フロアプランモデルデータＤＴ４は、
チップ上でのマクロブロックのレイアウトを行う場合に
必要なデータであって、マクロブロックの輪郭を特定す
るデータ（マクロ形状）、マクロブロックの外部端子の
平面座標と当該外部端子が形成される回路形成層の識別
名とを対応付けて記録されたデータ（ピン座標／層）
と、マクロブロック上の配線禁止領域を特定するデータ
（マクロ上の配線禁止領域）とされる。

【００６０】仕様データＤＴ５は、チップ上のマクロブ
ロックの配置制限データＤＴ５１、マクロブロックと電
源幹線との接続手法に関するデータＤＴ５２、マクロブ
ロック内クロック論理仕様データＤＴ５３、クロック接
続基準データＤＴ５４などを含んでいる。

【００６１】前記機能データファイルＤＦ２に含まれる
前記シミュレーションモデルデータＤＴ２、タイミング
モデルデータＤＴ３、フロアプランモデルデータＤＴ
４、及び仕様データＤＴ５の内の少なくともどれかに
は、前記クロック端子Ｃｉｎ１〜Ｃｉｎ４、Ｃｏｕｔ１
〜Ｃｏｕｔ３のタイミング情報が記録されている。タイ
ミング情報とは、クロック端子がどのクロック系に属す
るかを示す情報、クロック端子のクロックディレイ値を
間接的にもしくは直接的に示す情報である。それら情報
は、図１６の場合、タイミングモデルデータＤＴ３及び
仕様データＤＴ５に全て含まれている。同一クロック系
統とは、クロック信号の相毎という意味である。ノンオ
ーバーラップ２相クロック信号を用いる構成では、クロ
ック系は２系統になる。今まで説明したマクロブロック
では、容易に理解できるように１相のクロック系統だけ
に着目した説明になっている。

【００６２】図１７には前記マクロブロック内クロック
論理仕様データＤＴ５３の一例を示す。この仕様データ
ＤＴ５３は図１のようにマクロブロック１０１の入力ク
ロック端子が４個ある場合を想定している。クロック入
力端子毎にデータＤＴ５３−１，ＤＴ５３−２，ＤＴ５
３−３，ＤＴ５３−４が用意されている。

【００６３】図においてｐｉｎ−１ｓｔはクロック入力
端子から初段クロックバッファの入力までのクロックパ
スを意味し、１ｓｔ−２ｎｄは初段クロックバッファの
入力から第２段目クロックバッファの入力までのクロッ
クパスを意味し、２ｎｄ−ＦＦは第２段目クロックバッ
ファの入力からフリップフロップの入力までのクロック
パスを意味する。図１７の仕様データＤＴ５３には、そ
のようなクロック論理の各段毎に、クロックバッファ仕
様データＤｄｒｖ、クロックネット仕様データＤｎｅｔ
及びクロックディレイ値データＤｄｅｌを有する。

【００６４】クロックバッファ仕様データＤｄｒｖに
は、論理セルタイプ名、入力ピン容量、セル内部ディレ
イ（動作遅延時間）、駆動力、ゲートサイズのデータが
含まれる。また、クロックネット仕様データＤｎｅｔに
は、ファンアウト数、総配線長、配線容量、ピン容量の
データが含まれる。クロックディレイ値データＤｄｅｌ
には、入力ピンから該当段数までの立ち上がり、及び立
ち下がりクロックディレイ値のデータがそれぞれ含まれ
ている。

【００６５】データＤＴ５３−１〜ＤＴ５３−４のデー
タ形式はＤＴ５３−１と同様であり、クロック供給系の
仕様データが全クロック系に対して含まれている。マク
ロブック内クロック論理仕様データは、チップ設計者が
ランダムブロック内のクロック供給系の仕様を決定する
際の指標となる。例えば、マクロブロックを含むチップ
を設計する場合には、チップ内のランダムブロックのク
ロック供給系はマクロブックと同一のクロックバッファ
を使用し、段数も揃えた方がクロックスキューを削減し
やすい。

【００６６】図１８及び図１９には前記クロック接続基
準データＤＴ５４の一例が示される。クロック入力端子
側のクロック接続基準データを示す図１８において、各
クロック入力ピン（Ｃｉｎ１，Ｃｉｎ２，Ｃｉｎ３，
…）毎に、動作条件に応じた立ち上がり基準クロックデ
ィレイ値ＤＴ５４ａ、立ち下がり基準クロックディレイ
値ＤＴ５４ｂ、立ち上がりクロックスキュー値ＤＴ５４
ｃ、立ち下がりクロックスキュー値ＤＴ５４ｄ、及びピ
ン容量ＤＴ５４ｅが記載されている。ここでのクロック
ディレイ値とは入力端子からクロック供給先までの信号
到達時間であり、動作環境に応じた値が記載されてい
る。ここでは、最良（ｂｅｓｔ）、典型（ｔｙｐｉｃａ
ｌ）及び最悪（ｗｏｒｓｔ）の３種類の値を記載してい
る。基準クロックディレイ値の最小値と最大値の差がス
キュー値であり、これも同じく動作環境毎の値が記載さ
れている。ここでは、最良（ｂｅｓｔ）、典型（ｔｙｐ
ｉｃａｌ）及び最悪（ｗｏｒｓｔ）の３種類の値を記載
している。

【００６７】一方、出力端子側のクロック接続基準デー
タを示す図１９において、各クロック出力ピン（Ｃｏｕ
ｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３，…）毎に、動作条件に
応じた立ち上がりクロックディレイ値ＤＴ５４ｆ、立ち
下がりクロックディレイ値ＤＴ５４ｇ、ピン容量ＤＴ５
４ｈ、及び駆動力として立ち上がり／立ち下がり出力抵
抗値ＤＴ５４ｉを有している。ここでのクロックディレ
イ値は入力ピンから該当出力ピンまでの信号到達時間で
あり、動作環境毎の値が記載されている。ここでは、最
良（ｂｅｓｔ）、典型（ｔｙｐｉｃａｌ）及び最悪（ｗ
ｏｒｓｔ）の３種類を記載している。それら図１８及び
図１９に例示されたクロック接続基準データＤＴ５４
は、チップ設計者が１０１などの前記マクロブロックと
その他のマクロブロックや回路ブロックとの間でのクロ
ック供給系の設計に際して一つの指標となる。

【００６８】《マクロブロック情報の利用》前記マクロ
ブロック情報を用いて半導体集積回路を設計するとき、
エンジニアリングワークステーションや高位のパーソナ
ルコンピュータなどのコンピュータＥＷＳ（図２０参
照）を用いることができる。前記コンピュータＥＷＳは
既に公知であるからその詳細については図示を省略する
が、マイクロプロセッサやワークＲＡＭ（Random Acces
s Memory）などを搭載したプロセッサボードを中心に、
キーボードコントローラ、ディスプレイコントローラや
ＩＤＥ（Integrated Device Electronics）コントロー
ラなどの周辺コントローラを有し、それら周辺コントロ
ーラに、キーボード、ディスプレイ、補助記憶装置等の
入出力装置が接続されて、そのシステムが構成されてい
る。図２０においてデータ記録媒体ＭＤＡがＣＤ−ＲＯ
Ｍであれば、コンピュータＥＷＳが内蔵するＣＤ−ＲＯ
Ｍドライブを介してそのＣＤ−ＲＯＭの記録情報を読み
取ることができる。読み取ったデータは、例えばワーク
ＲＡＭ等に展開されて利用される。

【００６９】前記マクロブロックにその他のマクロブロ
ックやランダムブロックを接続して半導体集積回路を設
計するとき、コンピュータＥＷＳは、図３に例示される
前記ランダムブロック２０５，２０６のレイアウト設計
を支援すると共に、それによって得られたレイアウトパ
ターンに、前記データ記録媒体ＭＤＡから読み取ったマ
クロブロック１０１等の前記描画データファイルＤＦ１
で特定される各回路形成層のレイアウトパターンを接続
する処理を支援する。このとき、図３に例示されるよう
な前記マクロブロック１０１の外部端子の座標位置や回
路形成層の名前は機能データファイルＤＦ２のフロアプ
ランモデルデータＤＴ４から把握することができる。ク
ロック系の接続に関しては、図３のマクロブロック１０
１で代表されるように、同一クロック系について複数個
のクロック端子Ｃｉｎ１〜Ｃｉｎ４があるので、前記機
能データファイルＤＦ２のタイミングモデルデータＤＴ
３や仕様データＤＴ５から同一クロック系であることが
示されているクロック端子に同一クロック系のクロック
配線を接続することができる。前記マクロブック内クロ
ック論理仕様データＤＴ５３は、チップ設計者が図３に
例示されるようなランダムブロック２０５，２０６内の
クロック供給系の仕様を決定する際の指標とすることが
できる。クロック接続基準データＤＴ５４は、図３に例
示されるような前記マクロブロック１０１とランダムブ
ロック２０５，２０６等との間でのクロック供給系の設
計に際して一つの指標とされる。

【００７０】例えば、図２の例では、マクロブロック１
０１へのクロック供給経路に関し、マクロブロック１０
１における2個のクロック端子Ｃｉｎ１，Ｃｉｎ２は外
部のクロックバッファ２０３Ａに、別のクロック端子Ｃ
ｉｎ３，Ｃｉｎ４は外部の別のクロックバッファ２０３
Ｂに共通接続され、前記クロックバッファ２０３Ａ，２
０３Ｂにはその前段のクロックバッファ２０２Ａからク
ロック信号が供給される。クロックバッファ２０２Ａと
同一階層のクロックバッファ２０２Ｂはその他の回路と
して別のマクロブロック２０４やランダムブロック２０
５等に接続されて、一つのクロック系に関するクロック
供給が行なわれる。

【００７１】ここで、比較例として、クロック供給経路
の異なる別のマクロブロックについて考えてみる。図２
２に例示されるマクロブロック２００１は、図１と同じ
数のフリップフロップを有し、同一クロック系のクロッ
ク端子Ｃｉｎ１を1個有する。同一クロック系のクロッ
ク入力端子が１個の場合、通常フリップフロップ数の多
いマクロブロックはフリップフロップ数の少ないマクロ
ブロックに比べてクロックバッファの直列段数が多くな
る。図２２のマクロブロック２００１は、クロック端子
Ｃｉｎ１からフリップフロップ２００６まで直列３段の
クロックバッファ２００３，２００４，２００５を有す
る。図２３に例示されるチップ全体のクロック論理の様
に、フリップフロップ数の多いマクロブロック２００１
とフリップフロップ数の少ないマクロブロック２０４や
ランダムブロック２０５，２０６が混在する場合、フリ
ップフロップ数の多いマクロブロック２００１だけ内部
のクロックバッファの段数が増加するような状況が起こ
り得る。例えば図２３に例示されるように、マクロブロ
ック２００１と２１０１の内部のクロックバッファの直
列段数が異なるとき、クロック発生回路２０１からマク
ロブロック２００１，２０４に至る外部のクロックバッ
ファ２０２Ａ，２０２Ｂ，２０３Ａ〜２０３Ｄの直列段
数がマクロブロック２００１と２１０１との間で等しい
場合には、クロック発生回路２０１からフリップフロッ
プに至るまでのクロックディレイ値に差が生じ、クロッ
クスキュー値が増大する。このような状況を回避するた
め、図２４に示す様にフリップフロップ数が少ないマク
ロブロック２０４やランダムブロック２０５のクロック
入力側に段数調整用のクロックバッファ２２０１を挿入
することでクロックバッファの直列段数段数を揃え、ク
ロックスキュー値を抑制することができる。単なる遅延
調整用のダミークロックバッファ２２０１を挿入する
と、図２４に例示されたクロック供給系は、図２に例示
されたクロック供給系に比べて、全体としてのクロック
ディレイ値が大きくなってしまう。また、図２５に示す
ようにディレイ値の小さいマクロブロック２１０４のク
ロック端子の直後にディレイ調整セル２３０１を設置す
ることでマクロブロック２１０４内部のクロックディレ
イ値をフリップフロップ数の多いマクロブロック２００
１のクロックディレイ値に合せることが可能であるが、
この場合も、図２に例示されたクロック供給系に比べ
て、全体としてクロックディレイ値が大きくなることに
は変わり無い。このディレイ調整セル２３０１は、マク
ロブロック２１０４の外部から端子２３０２にディレイ
制御信号を供給することでディレイ値を設定しなければ
ならない。図２４及び図２５に例示した手法は、何れも
クロックディレイ値が小さい経路を遅い方に合わせるこ
とが必要になる。しかしながら、クロックディレ値が増
加すればプロセスばらつきや計算誤差の影響が大きくな
り、これらはクロックスキュー値の増大に繋がる。この
点に関し、前述の図１に代表されるように、同一クロッ
ク系の入力端子を複数個有するマクロブロック１０１を
用いれば、コンピュータを用いて半導体集積回路を設計
するときクロックスキューの抑制を比較的簡単に実現可
能になる。したがって、そのようなマクロブロックを用
いて形成された半導体集積回路は、高速動作並びに論理
動作の信頼性向上を実現することができる。

【００７２】図２１には図１で代表されるようなマクロ
ブロック１０１を用いて設計された半導体集積回路の一
例が示される。同図に示される半導体集積回路は、特に
制限されないが、シングルチップのマイクロコンピュー
タ７００である。マイクロコンピュータ７００は、フェ
ッチした命令を解読して実行するための演算制御を行う
ＣＰＵ（中央処理装置）７０１、積和演算処理に特化さ
れたＤＳＰ（ディジタル信号処理プロセッサ）７０２、
キャッシュメモリ７０３、ＰＬＬ回路などによって構成
され内部の動作基準クロック信号を発生するクロック発
生回路７０４、外部からのアナログ信号をディジタル信
号に変換するＡ／Ｄ変換回路（ＡＤＣ）７０５、内部の
ディジタル信号をアナログ信号に変換して出力するＤ／
Ａ変換回路（ＤＡＣ）７０６、マイクロコンピュータ７
００の動作モード等を制御するシステムコントローラ７
０７、ＣＰＵに対する割込み要求の調停や優先制御を行
う割込みコントローラ７０８を有する。さらに、リアル
タイムクロック回路７１０、タイマ回路７１１、シリア
ルインタフェース回路７１２、液晶ディスプレイに対す
る表示制御を行うＬＣＤコントローラ７１３、シリアル
インタフェースの一種であるＵＳＢ（ユニバーサル・シ
リアル・バス）インタフェース７１４等の周辺回路を内
蔵し、また、ＣＰＵ７０１に代わって選択的にバス権を
獲得することができるＤＭＡＣ（ダイレクトメモリアク
セスコントローラ）７２０、そして、ＣＰＵによるアク
セス対象に適合したバスサイクルを制御するバスコント
ローラ７２１を有している。チップの周縁には入出力バ
ッファなどの外部入出力回路（Ｉ／Ｏ）が配置されてい
る。

【００７３】図においてハッチングが施された部分がマ
クロブロックである。マクロブロックの内、論理規模の
比較的大きなＣＰＵ７０１やＤＳＰ７０２は図１に代表
されるように、同一クロック系に係るクロック入力端子
を複数個持つ構成を有している。したがって、このマイ
クロコンピュータ７００は、前述のようにクロックスキ
ューが抑制され、高速動作並びに論理動作の信頼性向上
が実現されている。

【００７４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００７５】例えば、クロック信号は１相に限定され
ず、２相以上であってもよい。また、具体的なクロック
配線のレイアウトは図３などに限定されず適宜変更可能
であることは言うまでもない。また、前記マクロブロッ
ク情報のデータ形式は適宜変更可能である。例えば、マ
クロブロック内クロック論理仕様データＤＴ５３、クロ
ック接続基準データＤＴ５４などのデータ形式は図１
７，図１８、図１９の内容に限定されない。また、タイ
ミングモデルデータ、フロアプランモデルデータ、仕様
データなどはテキストファイルに限定されず、コンピュ
ータによるデータ処理上好都合な別のファイル形式で提
供されていもよい。

【００７６】マクロブロックを適用する半導体集積回路
はマイクロコンピュータに限定されず、音声処理や表示
制御等に専用化されたマルチメディアプロセッサや、そ
の他の論理ＬＳＩ等に広く適用することができる。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７８】すなわち、同一クロック系に係るクロック
入力端子を複数個有するから、マクロブロックのクロッ
クディレイ値を小さくすることができる。

【００７９】データ記録媒体に記録された前記マクロブ
ロック情報を採用することにより、コンピュータを用い
て半導体集積回路を設計するときクロックスキューの抑
制を比較的簡単に実現できる。

【００８０】上記マクロブロック情報を用いて形成され
た半導体集積回路は、プロセスばらつきや設計時の計算
誤差によるクロックスキューへの影響を極力小さくで
き、高速動作並びに同期動作の信頼性向上を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明に適用されるマクロブロックにおける内
部のクロック供給系の一例を示す論理回路図である。

【図２】図１のマクロブロックを含む半導体集積回路に
おけるクロック供給系の一例を全体的に示す論理回路図
である。

【図３】図２のクロック供給系のレイアウトの一例を示
すレイアウト図である。

【図４】本発明に適用されるマクロブロックにおける内
部のクロック供給系の第２の例としてクロック出力端子
を持つ場合を示す論理回路図である。

【図５】図４のマクロブロックを含む半導体集積回路に
おけるクロック供給系の一例を全体的に示す論理回路図
である。

【図６】図５のクロック供給系のレイアウトの一例を示
すレイアウト図である。

【図７】本発明に適用されるマクロブロック内部のクロ
ック供給系の第３の例としてクロック入力端子直後のク
ロック配線を短絡させた場合を示す論理回路図である。

【図８】本発明に適用されるマクロブロック内部のクロ
ック供給系の第４の例として初段クロックバッファの出
力端子を短絡させた場合を示す論理回路図である。

【図９】図８のマクロブロックを含む半導体集積回路に
おける前記短絡クロック配線に外部からクロックバッフ
ァを接続してマクロブロック内クロックバッファの駆動
能力を補強する例を全体的に示す論理回路図である。

【図１０】図９のクロック供給系のレイアウトを示すレ
イアウト図である。

【図１１】図８のマクロブロックを含む半導体集積回路
における前記短絡クロック配線にダミークロックバッフ
ァを接続してマクロブロック内クロックバッファの負荷
を調整する例を全体的に示す論理回路図である。

【図１２】図１１のクロック供給系のレイアウトの一例
を示すレイアウト図である。

【図１３】本発明に適用されるマクロブロック内部のク
ロック供給系の第５の例としてクロック発生回路を内蔵
する場合を示す論理回路図である。

【図１４】図１３のマクロブロックを含む半導体集積回
路におけるクロック供給系の一例を全体的に示す論理回
路図である。

【図１５】図１４のクロック供給系のレイアウトの一例
を示すレイアウト図である。

【図１６】マクロブロック情報の一覧を例示する説明図
である。

【図１７】マクロブロック内クロック論理仕様データの
一例を示す説明図である。

【図１８】クロック入力端子側のクロック接続基準デー
タを示す説明図である。

【図１９】出力端子側のクロック接続基準データの一例
を示す説明図である。

【図２０】マクロブロック情報を記録するデータ記録媒
体の基本的なデータ構造の一例を示す説明図である。

【図２１】本発明に適用されるマクロブロックを用いて
設計されたマイクロコンピュータの概略レイアウト図で
ある。

【図２２】比較例として単一のクロック系に１個のクロ
ック入力端子を持つマクロブロックの論理回路図であ
る。

【図２３】図２２のマクロブロックを採用したためにス
キュー値が増加した場合を示す比較例の説明図である。

【図２４】図２３のスキュー値の増加を抑えるためにク
ロックバッファの段数を揃えた場合を示す比較例の説明
図である。

【図２５】図２３におけるスキュー値の増加を抑えるた
めにディレイ調整セルを有するマクロブロックを使用し
た場合を示す比較例の説明図である。

【符号の説明】

１０１、１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ マ
クロブロック Ｃｉｎ１〜Ｃｉｎ４ クロック端子 １０３〜１１０ クロックバッファ １１１ フリップフロップ Ｌ１、Ｌ２，Ｌ３ クロック配線 ２０１ クロック発生回路 ２０２Ａ〜２０２Ｂ、２０３Ａ〜２０３Ｄ クロックバ
ッファ ２０４ マクロブロック ２０５，２０６ ランダムブロック Ｌ１０、Ｌ１１，Ｌ１２ クロック配線 Ｃｏｕｔ１〜Ｃｏｕｔ３ クロック端子 Ｌ１Ａ 短絡用クロック配線 Ｌ２Ａ 短絡用クロック配線 ２２０，２２１ 補強用クロックバッファ ２３２，２３３ 負荷調整用ダミークロックバッファ ６００ クロック発生回路 ６０１〜６０７ クロックバッファ ６０８ フリップフロップ Ｌ２０，Ｌ２１，Ｌ２２ クロック配線 Ｃｏｕｔ１１〜Ｃｏｕｔ１３ クロック端子 ＭＤＡ データ記録媒体 ＤＦ１ 描画データファイル ＤＦ２ 機能データファイル ＤＴ１ マスクレイアウトデータ ＤＴ２ シミュレーションモデルデータ ＤＴ３ タイミングモデルデータ ＤＴ４ フロアプランモデルデータ ＤＴ５ 仕様データ ＥＷＳ コンピュータ ７００ マイクロコンピュータ ７０１ ＣＰＵ

フロントページの続き (72)発明者 服部 俊洋 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 5B062 BB10 HH01 5F038 CA03 CD06 CD08 CD09 DF04 DF11 5F064 AA04 BB09 BB10 BB19 BB26 DD03 DD04 DD20 DD25 DD32 EE03 EE15 EE47 EE54 HH02 HH06 HH11

Claims (16)

【特許請求の範囲】
1. 【請求項１】 マクロブロック情報をコンピュータによ
   って読み取り可能に記録したデータ記録媒体であって、 前記マクロブロック情報はマクロブロックを半導体集積
   回路によって実現するための情報であり、 前記マクロブロックは、同一クロック系について複数個
   配置され外部からクロック信号を入力する複数個の第1
   のクロック端子と、前記第1のクロック端子から供給さ
   れるクロック信号を伝達するクロック配線と、前記クロ
   ック配線の途中に配置されたクロックバッファと、前記
   クロック配線及びクロックバッファを介して伝達される
   クロック信号を入力する複数個の順序回路とを含み、 前記マクロブロック情報は、前記マクロブロックにその
   他の回路を接続した半導体集積回路の設計に用いられる
   情報であって、図形パターン形成用の描画データ情報
   と、前記マクロブロックの機能を特定する機能データ情
   報とを含み、 前記描画データ情報は、半導体集積回路を構成する回路
   形成層の識別名とそこに形成すべき図形パターンを決定
   するための図形パターン形成用の描画データとを対応付
   ける情報を有し、 前記機能情報は、前記マクロブロックの外部端子の平面
   座標と当該外部端子が形成される回路形成層の識別名と
   を対応付けた情報と、前記第1のクロック端子のタイミ
   ング情報とを有するものであることを特徴とするデータ
   記録媒体。
2. 【請求項２】 前記クロック配線は、前記同一クロック
   系に係る複数個の第1のクロック端子を前記マクロブロ
   ックの内部で相互に短絡する第１配線部分を有するもの
   であることを特徴とする請求項1記載のデータ記録媒
   体。
3. 【請求項３】 前記クロック配線は、同一クロック系に
   係る複数個の同一段のクロックバッファの出力を前記マ
   クロブロックの内部で相互に短絡する第２配線部分を有
   するものであることを特徴とする請求項1記載のデータ
   記録媒体。
4. 【請求項４】 前記第２配線部分を前記マクロブロック
   の外部に接続可能にする第２のクロック端子を有し、 前記機能データ情報は、前記第２のクロック端子のタイ
   ミング情報を更に有するものであることを特徴とする請
   求項３記載のデータ記録媒体。
5. 【請求項５】 前記マクロブロックは、一部のクロック
   バッファの出力が前記順序回路に代えて接続されている
   第３のクロック端子を有し、 前記機能データ情報は、前記第３のクロック端子のタイ
   ミング情報を更に有するものであることを特徴とする請
   求項1乃至４の何れか１項記載のデータ記録媒体。
6. 【請求項６】 前記第３のクロック端子を複数個有し、
   複数個の第３のクロック端子の全部又は一部は、その前
   段に、相互に段数の異なるクロックバッファが接続され
   ているものであることを特徴とする請求項５記載のデー
   タ記録媒体。
7. 【請求項７】 マクロブロック情報をコンピュータによ
   って読み取り可能に記録したデータ記録媒体であって、 前記マクロブロック情報はマクロブロックを半導体集積
   回路によって実現するための情報であり、 前記マクロブロックは、クロック発生回路と、前記クロ
   ック発生回路から出力されたクロック信号を伝達するク
   ロック配線と、前記クロック配線の途中に配置されたク
   ロックバッファと、前記クロック配線及びクロックバッ
   ファを介して伝達されるクロック信号を入力する複数個
   の順序回路と、前記クロックバッファの出力に接続され
   前段のクロックバッファの数が相互に異なる複数個のク
   ロック出力端子とを含み、 前記マクロブロック情報は、前記マクロブロックにその
   他の回路を接続した半導体集積回路の設計に用いられる
   情報であって、図形パターン形成用の描画データ情報
   と、前記マクロブロックの機能を特定する機能データ情
   報とを含み、 前記描画データ情報は、半導体集積回路を構成する回路
   形成層の識別名とそこに形成すべき図形パターンを決定
   するための図形パターン形成用の描画データとを対応付
   ける情報を有し、 前記機能データ情報は、前記マクロブロックの外部端子
   の平面座標と当該外部端子が形成される回路形成層の識
   別名とを対応付けた情報と、前記クロック出力端子のタ
   イミング情報とを有するものであることを特徴とするデ
   ータ記録媒体。
8. 【請求項８】 クロック発生回路と、第１の回路ブロッ
   クと、第２の回路ブロックとを含み、 前記第１の回路ブロックは、同一クロック系について複
   数個配置されクロック信号を入力する複数個の第1のク
   ロック入力ノードと、前記第1のクロック入力ノードの
   それぞれから供給されるクロック信号を伝達する複数の
   クロック配線と、前記クロック配線の間に結合されたク
   ロックバッファと、前記クロック配線及びクロックバッ
   ファを介して伝達されるクロック信号が入力される複数
   個の順序回路とを含み、 前記第２の回路ブロックは、同一クロック系について１
   個配置されクロック信号を入力する第２のクロック入力
   ノードと、前記第２のクロック入力ノードから供給され
   るクロック信号を伝達するクロック配線と、前記クロッ
   ク配線の間に結合されたクロックバッファと、前記クロ
   ック配線及びクロックバッファを介して伝達されるクロ
   ック信号が入力される複数個の順序回路とを含み、 前記第２の回路ブロックに含まれる順序回路の数は同一
   クロック系に係る第１の回路ブロックに含まれる順序回
   路の数よりも少なくされ、 前記クロック発生回路から前記夫々の第１のクロック入
   力ノードに至るクロック伝達経路と前記クロック発生回
   路から前記第２のクロック入力ノードに至るクロック伝
   達経路とには、等しい数のクロックバッファが結合され
   て成るものであることを特徴とする半導体集積回路。
9. 【請求項９】 前記第１の回路ブロックの内部におい
   て、前記クロック配線は、前記同一クロック系に係る複
   数個の第1のクロック入力ノードを相互に結合する第１
   配線を有するものであることを特徴とする請求項８記載
   の半導体集積回路。
10. 【請求項１０】 前記第１の回路ブロックの内部におい
    て、前記クロック配線は、同一クロック系に係る複数個
    の同一段のクロックバッファの出力を相互に結合する第
    ２配線を有するものであることを特徴とする請求項８記
    載の半導体集積回路。
11. 【請求項１１】 上記第１回路ブロックは前記第２配線
    を前記第１の回路ブロックの外部に接続可能にするノー
    ドを有し、 前記ノードには、第１の回路ブロックの外部に配置され
    たクロックバッファの出力が結合されて成るものである
    ことをと特徴とする請求項１０記載の半導体集積回路。
12. 【請求項１２】 上記第１の回路ブロックは前記第２配
    線を前記第１の回路ブロックの外部に接続可能にするノ
    ードを有し、 前記ノードには、第１の回路ブロックの外部に配置され
    たクロックバッファの入力が結合されて成るものである
    ことをと特徴とする請求項１０記載の半導体集積回路。
13. 【請求項１３】 前記第１の回路ブロックは、同一クロ
    ック系に係る一部のクロックバッファの出力が前記順序
    回路に代えて接続された複数個のクロック出力ノードを
    有し、 前記複数個のクロック出力ノードの全部又は一部は前記
    第１の回路ブロック内部でその前段に相互に段数の異な
    るクロックバッファが接続され、 前記第１の回路ブロックの外部において、前記複数個の
    クロック出力ノードの一部はクロック配線を介して別の
    クロックバッファの入力に接続され、残りのクロック出
    力ノードは未接続状態にされて成るものであることを特
    徴とする請求項８記載の半導体集積回路。
14. 【請求項１４】 第１の回路ブロックと、前記第１の回
    路ブロックから出力されるクロック信号に同期動作され
    る第２の回路ブロックとを含み、 前記第１の回路ブロックは、クロック発生回路と、前記
    クロック発生回路から出力されたクロック信号を伝達す
    るクロック配線と、前記クロック配線の間に結合された
    クロックバッファと、前記クロック配線及びクロックバ
    ッファを介して伝達されるクロック信号を入力する複数
    個の順序回路と、所定の前記クロックバッファの出力に
    接続され前段のクロックバッファの数が相互に異なる複
    数個のクロックノードとを含み、 前記複数個のクロックノードの内の一部のクロックノー
    ドは、前記第１の回路ブロックの外部とは未接続状態に
    され、 前記第２の回路ブロックは、前記複数個のクロックノー
    ドの内の残りのクロックノードから供給されるクロック
    信号を伝達するクロック配線と、前記クロック配線の間
    に結合されたクロックバッファと、前記クロック配線及
    びクロックバッファを介して伝達されるクロック信号を
    入力する複数個の順序回路とを含んで成るものであるこ
    とを特徴とする半導体集積回路。
15. 【請求項１５】 第１の回路ブロックと、前記第１の回
    路ブロックから出力されるクロック信号に同期動作され
    る第２の回路ブロック及び第３の回路ブロックとを含
    み、 前記第１の回路ブロックは、クロック発生回路と、前記
    クロック発生回路から出力されたクロック信号を伝達す
    るクロック配線と、前記クロック配線の間に結合された
    クロックバッファと、前記クロック配線及びクロックバ
    ッファを介して伝達されるクロック信号を入力する複数
    個の順序回路と、所定の前記クロックバッファの出力に
    接続され前段のクロックバッファの数が相互に異なる複
    数個のクロック配線ノードとを含み、 前記複数個のクロックノードの内の一部のクロックノー
    ドは、前記第１の回路ブロックの外部とは未接続状態に
    され前記第２の回路ブロックは、前記複数個のクロック
    ノードの内の残りの一部のクロックノードから供給され
    るクロック信号を伝達するクロック配線と、前記クロッ
    ク配線の途中に配置されたクロックバッファと、前記ク
    ロック配線及びクロックバッファを介して伝達されるク
    ロック信号を入力する複数個の順序回路とを含み、 前記第３の回路ブロックは、前記複数個のクロックノー
    ドの内の残りのクロックノードから供給されるクロック
    信号を伝達するクロック配線と、前記クロック配線の間
    に結合されたクロックバッファと、前記クロック配線及
    びクロックバッファを介して伝達されるクロック信号を
    入力する複数個の順序回路とを含んで成るものであるこ
    とを特徴とする半導体集積回路。
16. 【請求項１６】 前記第１の回路ブロックはＣＰＵの機
    能を有し、半導体集積回路はマイクロコンピュータを実
    現するものであることを特徴とする請求項８乃至１５の
    何れか１項記載の半導体集積回路。