TWI500267B - 具有延遲功能之時脈電路及其相關方法 - Google Patents

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Description

具有延遲功能之時脈電路及其相關方法
本發明有關一種時脈電路，尤指一種具有延遲功能之時脈電路。
時脈平衡(clock balancing)技術又可分成「時脈間平衡(inter-clock balancing)」以及「時脈內部平衡(intra-clock balancing)」。其中時脈間平衡係針對兩個不同的時脈樹之間，必須維持相同的時脈延遲時間(latency)以滿足設置時間(setup time)的要求。而時脈內部平衡則是針對同一個時脈樹中不同的子樹必須維持相同的總延遲時間來平衡時脈樹。
目前常見的做法是將延遲單元(例如是：緩衝器)一個接著一個(one by one)加入延遲時間較短的時脈樹(或者子樹)中，來平衡延遲時間較短的時脈樹(或者子樹)。但此種做法需要使用到大量的延遲單元(緩衝器)，對於成本以及佈局(layout)的考量皆不甚理想；以及每個延遲單元(緩衝器)具有一最小延遲時間，而造成其延遲的解析度不高。
本發明的目的之一在於提供一種具有延遲功能之時脈電路及其方法，以解決先前技術中之問題。
本發明的目的之一在於提供一種利用連接線所造成的延遲時間之時脈電路及其方法，來節省延遲器的個數及/或增加其延遲解析度。
本發明之實施例揭露了一種具有延遲功能之時脈電路，其包含一第一時脈樹以及一延遲模組。第一時脈樹提供一第一時脈訊號。第一時脈樹包含有一第一時脈根以及複數個第一子樹。延遲模組係耦接於第一時脈根或者複數個第一子樹中之一特定子樹，用來延遲第一時脈訊號。延遲模組包含有至少二個延遲區段，每一延遲區段包含有一延遲器以及一連接線，其中每一延遲區段所造成的延遲時間均大致相等。
本發明之實施例另揭露了一種用於一時脈電路之延遲方法。延遲方法包含步驟：提供一第一時脈訊號；以及利用一延遲模組來延遲該第一時脈訊號，其中該延遲模組包含有至少二個延遲區段，且每一延遲區段具有一延遲器以及一連接線，其中每一延遲區段所造成的延遲時間均大致相等。
第1圖為本發明具有延遲功能之時脈電路100之第一實施例的示意圖。時脈電路100包含用以提供一第一時脈訊號CLK1之一第一時脈樹(clock tree)110以及一延遲模組150。第一時脈樹110包含一第一時脈根120以及至少二個第一子樹(如：複數個第一子樹ST11～ST1M)。於本實施例中，延遲模組150係耦接於第一時脈根120，用來延遲第一時脈訊號CLK1，然而此並非本發明之限制條件。於其他的實施例中，延遲模組150亦可耦接於複數個第一子樹ST11～ST1M中之一特定子樹，其中該特定子樹之總延遲時間係為該複數個第一子樹ST11～ST1M中最短的。如第1圖所示，延遲模組150包含複數個延遲區段DS1～DSK，每一延遲區段DS1～DSK包含有一延遲器DL以及一連接線N，其中每一延遲區段DS1～DSK所造成的延遲時間均大致相等，且連接線N之長度係與延遲器DL之驅動能力成正比。關於連接線N之長度與延遲器DL之驅動能力之間的關係將於以下實施例中詳加說明。
請注意，於上述實施例中，延遲模組150之複數個延遲區段DS1～DSK係排列成一螺旋狀(spiral-type)，但此並非本發明之限制條件。請參考第2圖，第2圖為本發明具有延遲功能之時脈電路200之第二實施例的示意圖。第2圖的時脈電路200之架構與第1圖的時脈電路100類似，兩者不同之處在於在第2圖中，延遲模組250之複數個延遲區段DS1’～DSK’係排列成一環狀(ring-type)。由此可知，延遲模組之複數個延遲區段的個數及其所排列的形狀並不侷限。
請參考第3圖，第3圖為本發明具有延遲功能之時脈電路300之第三實施例的示意圖。第3圖的時脈電路300之架構與第1圖的時脈電路100類似，兩者不同之處在於在第3圖中，時脈電路300另包含一第二時脈樹310，用來提供第二時脈訊號CLK2，第二時脈樹310包含一第二時脈根320以及複數個第二子樹ST21～ST2M，其中延遲模組150係耦接於第一時脈根120，並用來調整第一時脈訊號CLK1以及第二時脈訊號CLK2之間的時脈延遲時間(latency)，以使得該第一時脈訊號CLK1以及第二時脈訊號CLK2達到一特定相位差(例如：同步、差90度、或反相)。毫無疑問地，熟知此項技藝者應可了解，在不違背本發明之精神下，第1圖至第3圖所提到的時脈電路之各種各樣的變化皆是可行的。舉例而言，可將第1圖至第3圖所提到的時脈電路任意排列組合成一個新的變化實施例，此亦隸屬本發明所涵蓋之範疇。
請再注意，上述之第一實施例以及第二實施例係適用於「時脈內部平衡(intra-clock balancing)」技術中，可針對同一個時脈樹中不同的子樹必須維持相同的總延遲時間來平衡時脈樹。而第三實施例則適用於「時脈間平衡(inter-clock balancing)」技術中，可針對兩個不同的時脈樹之間，必須維持相同的時脈延遲時間來滿足設置時間的要求。
請參考第4圖，第4圖為說明不同延遲器搭配上不同長度之連接線所造成的延遲時間的表格。於本實施例中，係以延遲器INVCKQHD、INVCKNHD以及INVCKMHD為例，三者皆為一反相器，且採用0.11微米製程，其中最適合的延遲器種類是INVCKNHD以及INVCKMHD，因為它們的尺寸不會太大，約為INVCKQHD的一半。就INVCKNHD以及INVCKMHD而言，最適合的連接線之長度係為500～800微米(μm)，由於轉換時間低於0.3奈秒(ns)，因此每一延遲區段(包含有一延遲器以及一連接線)所造成的延遲時間不會受到訊號完整性(Signal Integrity，SI)的影響。此外，連接線長度為500～800微米之延遲時間約略為連接線長度為0微米之延遲時間的3.5～6.2倍，因此，每一延遲區段(包含有一延遲器以及長度為500～800微米之一連接線)約可以比單獨使用一延遲器節省2.5～5.2顆的延遲器。對於積體電路(Integrated circuit，IC)佈局而言，佈局工程師無須依據事先建好的表格(例如是第4圖)便可輕易佈局出所需的延遲時間。例如，欲延遲0.24奈秒，則可使用二個單位的「INVCKQHD延遲器＋連接線長1200μm」、或是一個單位的「INVCKNHD延遲器＋連接線長1200μm」。當然愈多不同的延遲時間單位，愈容易設計出所需的延遲時間。換言之，其解析度將不會受限於延遲器的延遲時間(一般約為0.03奈秒)。例如「INVCKQHD延遲器十連接線長0μm」的延遲時間為0.029奈秒，而「INVCKQHD延遲器十連接線長100μm」的延遲時間約為0.039奈秒時，則其解析度可為0.01奈秒(即0.039-0.029)。
請注意，上述之延遲器係可由一反相器或者一緩衝器來實踐之，但本發明並不侷限於此，亦可採用其他元件來實踐之。此外，0.11微米製程僅為用來說明本發明之例子，而非本發明之限制條件。
由上述內容可理解，延遲模組之每一延遲區段皆包含有一延遲器以及一連接線，其中每一延遲區段所造成的延遲時間均大致相等，且連接線之長度係與延遲器之驅動能力成正比。如此一來，透過採用大致等長的連接線來取代延遲器所造成的延遲時間，可以節省延遲器的個數。此外，將延遲模組之複數個延遲區段排列成一環狀或者一螺旋狀，有助於佈局的配置，以達到節省成本以及節省面積的目的。
請參考第5圖，第5圖為本發明用於一時脈電路之延遲方法之一操作範例的流程圖。本領域所屬技藝的人士可由本說明書的第1、2、3圖之實施例的描述中找到相對應的步驟，故省略其詳細說明。上述流程之步驟僅為本發明所舉可行的實施例，並非限制本發明的限制條件，且在不違背本發明之精神的情況下，此方法可另包含其他的中間步驟或者可將幾個步驟合併成單一步驟，以做適當之變化。
以上所述的實施例僅用來說明本發明之技術特徵，並非用來侷限本發明之範疇。本發明所揭露之具有延遲功能之時脈電路，不僅可適用於時脈間平衡技術亦可適用於時脈內部平衡技術。由於延遲模組之每一延遲區段所造成的延遲時間均大致相等，則可利用大致等長的連接線來取代延遲器所造成的延遲時間，來節省延遲器的個數。再者，連接線之長度則可視延遲器之種類、驅動能力以及製程的不同來適當地調整之。另外，透過將延遲模組之複數個延遲區段排列成一環狀或者一螺旋狀，更可以達到節省成本與節省面積的目的。
以上所述僅為本發明之較佳實施例，凡依本發明請求項所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300．．．時脈電路
110．．．第一時脈樹
120．．．第一時脈根
ST11～ST1M．．．第一子樹
150、250．．．延遲模組
DS1～DSK、DS1’～DSK’．．．延遲區段
DL．．．延遲器
N．．．連接線
CLK1．．．第一時脈訊號
310．．．第二時脈樹
320．．．第二時脈根
ST21～ST2M．．．第二子樹
CLK2．．．第二時脈訊號
INVCKQHD、INVCKNHD、INVCKMHD．．．延遲器種類
502～512．．．步驟
第1圖為本發明具有延遲功能之時脈電路之第一實施例的示意圖。
第2圖為本發明具有延遲功能之時脈電路之第二實施例的示意圖。
第3圖為本發明具有延遲功能之時脈電路之第三實施例的示意圖。
第4圖為說明不同延遲器搭配上不同長度之連接線所造成的延遲時間的表格。
第5圖為本發明用於一時脈電路之延遲方法之一操作範例的流程圖。
100．．．時脈電路
110．．．第一時脈樹
120．．．第一時脈根
ST11～ST1M．．．第一子樹
150．．．延遲模組
DS1～DSK．．．延遲區段
DL．．．延遲器
N．．．連接線
CLK1．．．第一時脈訊號

Claims (24)

  1. 一種具有延遲功能之時脈電路，包含有：一第一時脈樹(clock tree)，用來提供一第一時脈訊號，該第一時脈樹包含有：一第一時脈根(clock root)；及複數個第一子樹(sub-tree)；以及一延遲模組，耦接於該第一時脈根或者該複數個第一子樹中之一特定子樹，用來延遲該第一時脈訊號，該延遲模組包含有：至少二個延遲區段，每一延遲區段包含有一延遲器以及一連接線，其中每一延遲區段所造成的延遲時間均大致相等，其中該每一連接線係用以取代延遲器造成的延遲時間，以減少延遲器個數。
  2. 如請求項第1項之時脈電路，其中該連接線之長度係與該延遲器之驅動能力成正比。
  3. 如請求項第1項之時脈電路，其中該延遲模組係耦接該特定子樹，且該特定子樹之總延遲時間係為該複數個第一子樹中最短的。
  4. 如請求項第1項之時脈電路，其另包含：一第二時脈樹，用來提供一第二時脈訊號；其中該延遲模組係耦接於該第一時脈根，並用來調整該第一時 脈訊號以及該第二時脈訊號之間的時脈延遲時間(latency)。
  5. 如請求項第1項之時脈電路，其中該連接線之長度係為500~1200微米(μm)。
  6. 如請求項第1項之時脈電路，其中該至少二個延遲區段係排列成一環狀(ring-type)。
  7. 如請求項第1項之時脈電路，其中該至少二個延遲區段係排列成一螺旋狀(spiral-type)。
  8. 如請求項第1項之時脈電路，其中該至少二個延遲區段係依據一延遲時間表格所決定出的。
  9. 如請求項第1項之時脈電路，其中該至少二個延遲區段分別具有一延遲時間，該延遲時間係對應於該延遲器之驅動能力與該連接線之長度。
  10. 一種用於一時脈電路之延遲方法，該延遲方法包含有：提供一第一時脈訊號；以及利用一延遲模組來延遲該第一時脈訊號，其中該延遲模組包含有至少二個延遲區段，且每一延遲區段具有一延遲器以及一連接線； 其中每一延遲區段所造成的延遲時間均大致相等，該每一連接線係用以取代延遲器造成的延遲時間，以減少延遲器個數。
  11. 如請求項第10項之方法，其中該連接線之長度係與該延遲器之驅動能力成正比。
  12. 如請求項第10項之方法，其中該時脈電路包含至少一第一時脈樹，該第一時脈樹包含一第一時脈根以及複數個第一子樹，利用該延遲模組來延遲該第一時脈訊號之步驟係包含：利用該延遲模組來調整該複數個子樹之間的時脈延遲時間，其中該延遲模組係耦接該複數個第一子樹中之該特定子樹，且該特定子樹之總延遲時間係為該複數個第一子樹中最短的。
  13. 如請求項第10項之方法，該方法另包含：提供一第二時脈訊號；以及利用該延遲模組來延遲該第一時脈訊號之步驟係包含：利用該延遲模組來調整該第一時脈訊號以及該第二時脈訊號之間的至少其一的時脈延遲時間，以使得該第一時脈訊號與該第二時脈訊號具有一特定相位差。
  14. 如請求項第10項之方法，其中該至少二個延遲區段係依據一延遲時間表格所決定出的。
  15. 如請求項第10項之方法，其中該至少二個延遲區段分別具有一延遲時間，該延遲時間係對應於該延遲器之驅動能力與該連接線之長度。
  16. 如請求項第10項之方法，其中，該延遲模組之該至少二個延遲區段係排列成一環狀或者一螺旋狀。
  17. 一種具有延遲功能之時脈電路，包含有：一第一時脈樹(clock tree)，用來提供一第一時脈訊號；以及一延遲模組，耦接於該第一時脈樹，用來延遲該第一時脈訊號，該延遲模組包含有：至少一個延遲區段，係分別具有一延遲時間，其中每一延遲區段包含有一延遲器以及一連接線，且該延遲時間係對應於該延遲器之驅動能力與該連接線之長度，該每一連接線係用以取代延遲器造成的延遲時間，以減少延遲器個數。
  18. 如請求項第17項之時脈電路，其中該至少二個延遲區段係依據一延遲時間表格所決定出的。
  19. 如請求項第17項之時脈電路，其中該至少一個延遲區段包括有一第一延遲區段以及一第二延遲區段。
  20. 如請求項第19項之時脈電路，其中每一延遲區段所造成的延遲 時間均大致相等。
  21. 如請求項第17項之時脈電路，還包括有：一第二時脈樹(clock tree)，用來提供一第二時脈訊號；其中，利用該延遲模組來調整該第一時脈訊號以及該第二時脈訊號之間的至少其一的時脈延遲時間，以使得該第一時脈訊號與該第二時脈訊號具有一特定相位差。
  22. 一種用於一時脈電路之延遲方法，該延遲方法包含有：提供一第一時脈訊號；以及利用一延遲模組來延遲該第一時脈訊號；其中，該延遲模組係利用一延遲時間表格所決定出，且該延遲模組包含至少一延遲器以及至少一連接線，其中該至少一連接線係用以取代延遲器造成的延遲時間，以減少延遲器個數。
  23. 如請求項第22項之方法，其中該延遲模組具有一延遲時間，該延遲時間係對應於該延遲器之驅動能力與該連接線之長度。
  24. 如請求項第22項之方法，還包括有：提供一第二時脈訊號；以及利用該延遲模組來調整該第一時脈訊號以及該第二時脈訊號之間的至少其一的時脈延遲時間，以使得該第一時脈訊號與該第二時脈訊號具有一特定相位差。
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