JPH04174013A - クロックジェネレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路及び半導体集積回路素子を使用
した半導体システムにおけるクロックジェネレータに関
し、その入力クロック間の遅延の減少を図って高速かを
可能としたクロックジェネレータに関する。

〔従来の技術〕

第７図は従来のクロックジェネレータの一構成例を示す
ブロック図である。

第７図において、参照符号６１は水晶発振回路、６２は
マルチプレクサ、６３は分周回路、６４はクロックドラ
イバ、６５はＲＥ！Ｓ＃信号同期化回路、６６はＡ［ｌ
Ｓ＃信号同期化回路である。更に、参照符号６７は水晶
振動子接続端子、６８は外部クロック信号入力端子、６
９はクロック（ＣＬＫ２）信号出力端子、７０はクロッ
ク（ＣＬＫ）信号出力端子、７１はクロック信号源選択
端子、７２はＲＢＳ＃信号入力端子、７３はＲＥＳＥＴ
信号出力端子、７４はＡＤＳ＃信号入力端子、７５はＡ
ＤＳＯ＃信号出力端子である。

次に、このような構成の従来のクロックジェネレータの
動作について説明する。

クロック（ＣＬＫ２）信号出力端子６９から出力される
ことが期待されるクロック周波数と等しい発進周波数を
有する水晶振動子が水晶振動子接続端子６７に、または
外部クロック信号が外部クロック信号入力端子６８にそ
れぞれクロック信号源として接続される。そして、次に
クロック信号源選択端子７１がローレベルに設定された
場合にはクロック信号源として端子６８が、ハイレベル
に設定された場合には端子６７がそれぞれマルチプレク
サ６２により選択される。マルチプレクサ６２により選
択されたクロック信号源はマルチプレクサ６２から出力
されてクロックドライバ６４へ入力され、クロックＣＬ
Ｋ２信号出力端子６９からドライブされる。

他方、マルチプレクサ６２から出力されたクロック信号
源は分周回路６３に入力され、その周波数を１７２分周
された上でクロック（ＣＬＫ）信号出力端子７０からド
ライブされる。

なお、ＲＥＳ＃信号同期化回路６５及びＡＳＤ＃信号同
期化回路６６の動作に関しては、本発明とは直接の関係
がないのでここではその説明は省略する。

また、この第７図のブロック図においては通常、２段の
フリップフロップで構成される１７２分周回路６３を駆
動するためのクロックとしては、データのレーシングに
よる誤動作を防止するために非オーバラップクロックを
用いることが広く行われているが、この図ではそのクロ
ック並ひにその生成回路は省略されている。

この非オーバラップクロック生成回路７６を備えた従来
のクロックジェネレータの構成を示すブロック図を第８
図に示す。

この第８図のブロック図のような構成を採る場合、マル
チプレクサ６２から出力されたクロック信号源は非オー
バラップクロック生成回路７６に入力される。非オーバ
ラップクロック生成回路７６は入力されたクロック信号
源から非オーバラツプ期間かを有する２相のクロック信
号７７を生成する。そして、分周回路６３はマルチプレ
クサ６２の出力で直接ドライブされるのではな（、非オ
ーバラップクロック生成回路７６が生成した非オーバラ
ップクロック７７で駆動される。

なお他の動作は上述の第７図のブロック図に示されてい
るクロックジェネレータと全（同じであると考えてよい
。

また、従来のクロックジェネレータの例として、たとえ
ば第９図のブロック図に示す如き構成も知られている。

第９図において、参照符号１は外部クロックであり、バ
ッド２から入力されてバッファ３の２段のインバータ３
１．３４を経て第１クロックＣ１として、またインバー
タ３１からは直接第２クロックＣ２としてそれぞれ内部
クロック論理値生成回路５の非オーバラップクロック生
成回路５１へ入力される。

第４図は非オーバラップクロック生成回路５１の具体的
構成を示す回路図である。この非オーバラップクロック
生成回路５１へ入力された第１クロックＣ１及び第２ク
ロックＣ２はいずれもＮＯＲゲート及び２段のインバー
タを経由して第４クロックＣ４及び第３クロックＣ３と
して分周回路５２へ入力される。

第５図は分周回路５２の具体的構成を示す回路図である
。この分周回路５２は２段のＤラッチにて構成されてい
る。分周回路５２へ入力された第３クロックＣ３は一方
のＤラッチを経由して第６クロックＣ６として、また第
４クロックＣ４は他方のＤラッチを経由して第５クロッ
クＣ５としてそれぞれ出力される。

第５クロックＣ５はインバータ１８及び内部クロック出
力バッファ１５を経由して第２内部クロックＩＣ２とし
て出力される。一方、第６クロックＣ６は内部クロック
出力バッファ１５のみを経由して第１内部クロックＩＣ
Ｉとして出力される。

第１０図は上述の各クロックの波形を示すタイミングチ
ャートである。

第１０図（ａ）に示されている外部クロック１に比して
、バッファ３のインバータ３１を経由した第２クロック
Ｃ２は第１０図（ｂ）に示されているように反転されて
若干遅延し、バッファ３の２段のインバータ３１、３２
を経由した第１クロックＣ１は第１０図（ｂ）に示され
ているように二度反転されて第２クロックＣ２の約２倍
遅延する。

第１０図（ｅｌに示されている第４クロックＣ４は第１
クロックＣ１からＮＯＲゲート１個とインバータ２個を
通過するのに要する時間遅延し、第１０図（ｄ）に示さ
れている第３クロックＣ３は第４クロックＣ４とは非オ
ーバラツプの状態で生成される。

そして、第３クロックＣ３からＤラッチ１個分の遅延で
第１０図（ｇ）に示されている第６クロックＣ６が生成
され、この第６クロックＣ６が更に内部クロック出力バ
ッファ１５の１個分の遅延で第１０図（５）に示されて
いる第１内部クロックＩＣＩとして生成される。

従って、第１０図（ａ）に示されている外部クロック１
と第１０図面に示されている第１内部クロックＩＣ１と
の間には第１０図にＴｄにて示されているだけの遅延時
間が生じる。

〔発明が解決しようとする課題〕

上述のような第１の従来のクロックジェネレータでは、
マルチプレクサ２から出力されたクロック信号源から分
周クロックが生成されて出力されるまでには、第７図の
構成例では分周回路５２を、また第８図の構成例のよう
に分周回路５２を非オーバラップクロック１７で駆動す
る場合には、分周回路５２と非オーバラップクロック生
成回路５１とを経由することになる。即ち、原クロック
信号である入力された外部クロックと出力クロックとの
間のクリティカルパスは、外部クロック→非オーバラッ
プ信号生成回路５１→分周回路５２→クロックドライバ
１５となる。特に、非オーバラップクロック生成回路５
１は一般にゲートの連鎖で構成されているために遅延が
大きくならざるを得ない。従って、入力クロック（外部
クロック）と出力クロックとの間の遅延時間が大きくな
るという問題がある。

また第２の従来のクロックジェネレータでも、第１０図
にＴｄにて示す如き大きな遅延時間が生じる。

本発明はこのような従来のクロックジェネレータが有す
る課題に鑑みてなされてものであり、回路動作の安定度
を損なうことなく、入力クロックと出力クロックとの間
の遅延時間を小さくしたクロックジェネレータの提供を
目的とする。

〔課題を解決するための手段〕

本発明に係るクロックジェネレータの第１の発明は、分
周回路とクロックドライバとの間に、非オーバラップク
ロックで駆動される分周回路の出力クロックをデータ入
力とし、源入力クロック信号あるいはその反転クロック
信号で駆動されるラッチ手段を設け、このラッチ手段の
出力を源入力クロック信号あるいはその反転クロック信
号で駆動して分周クロックを得るように構成している。

また本発明に係るクロックジェネレータの第２の発明は
、入力クロックである外部クロック信号を二つの入力バ
ッファで入力し、その一方を比較的低速動作をする非オ
ーバラップクロック生成回路へ入力し、他方を比較的高
速動作をするラッチ回路を使用した内部クロックエツジ
生成回路へ直接与えるように構成している。

〔作用〕

本発明のクロックジェネレータの第１の発明においては
、非オーバラップクロックで駆動される分周回路の出力
クロックを、源入力クロック信号あるいはその反転信号
でサンプリングするラッチ手段を設け、該ラッチ手段出
力信号をクロックドライバでドライブして分周クロック
を得るように構成したので、入力クロック信号と出力信
号の間のクリティカルパスは入力クロック→ラッチ手段
→クロックドライバとなり、従来のクロックジェネレー
タよりも短く、更に特に遅延が大きい非オーバラップク
ロック生成回路がクリティカルパスに組込まれていない
ため、遅延時間が大幅に削減される。

また本発明のクロックジェネレータの第２の発明におい
ては、外部クロック信号が二つの入力バッファの一方か
ら直接ラッチ回路へ与えられているので、ラッチ回路の
ラッチ動作は外部クロック信号との遅延時間がほとんど
無しに行われる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

まず、第１の発明について説明する。

第１図は本発明に係るクロックジェネレータの第１の発
明の一実施例の構成を示すブロック図であり、従来技術
の説明に使用した第７図、第８図及び第９図と同一符号
で示されている要素は同一または相当部分を示している
。

第１図において、参照符号１は外部クロックであり、パ
ッド２から入力されて内部クロック論理値生成回路５の
非オーバラップクロック生成回路５１へ入力される。

非オーバラップクロック生成回路５１の具体的構成は第
４図に示されている従来の構成と基本的には同一である
。この非オーバラップクロック生成回路５１へ入力され
た外部クロック１はいずれもＮＯＲゲート及び多段のイ
ンバータを経由して非オーバラップクロック２１．２１
’　　として分周回路５２へ入力される。

分周回路５２の具体的構成は第５図に示されている従来
の構成と基本的には同一である。この分周回路５２は２
段のＤラッチにて構成されている。分周回路５２へ入力
された非オーバラップクロック２１は一方のＤラッチを
経由して分周クロック２２゛　　として、また非オーバ
ラップクロック２１″　は他方のＤラッチを経由して分
周クロック２２としてそれぞれ出力される。

参照符号１９はラッチ手段であるラッチ素子、２０はイ
ンバータ、６６及び６６゛　は本クロックジェネレータ
の出力クロック信号である第１内部クロック６６及び第
２内部クロック６６゛　　である。

二つのラッチ素子１９のＣ入力端子にはそれぞれ分周ク
ロック２２．２２’　が入力されており、Ｃ入力端子に
は一方には外部クロック１が直接、他方には外部クロッ
ク１がインバータ２０により反転されて入力されている
。

そして、両ラッチ素子１９のＱ出力端子からの出力信号
がそれぞれ内部クロック出力バッファ１５を経由して第
１内部クロックＩＣＩ及び第２内部クロックＩＣ２とな
っている。

次に、本発明のクロックジェネレータの動作について第
２図のタイミングチャートを参照して説明する。第２図
は本発明のクロックジェネレータの各信号線の動作状態
を遅延要素をも含めて表したタイミングチャートである
。

第２図（ａ）に示されている外部クロック信号１をパッ
ドへ入力すると、非オーバラップクロック生成回路５１
によって、第２図ら）及び（Ｃ）に示す如き互いに非オ
ーバラツプ期間を有するクロック信号２１゜２１゛　が
生成される。この非オーバラップクロック信号２１．２
１°はたとえば、従来例同様の第４図に示されている如
く２段のＤラッチで構成される分周回路５２を駆動し、
第２図（山及び（ｅ）に示す如き互いに９０°の位相差
がある分周クロック２２．２２°が生成される。そして
この分周クロック２２．２２’　はそれぞれ外部クロッ
ク信号１及びインバータ２０により反転された信号によ
りラッチ素子１９及び１９゜にそれぞれサンプリングさ
れ、内部クロック出力バッファ１５を介して第２図げ）
及び（ｇに示す如きクロック出力、即ち第１内部クロッ
クＩＣＩ及び第２内部クロックＩＣ２として出力される
。

このように本図１の発明によれば、分周回路５２と内部
クロック出力バッファ１５との間にラッチ素子１９を設
け、非オーバラップクロック信号２１．２１゜で駆動さ
れる分周回路５２の出力である分周クロック２２．２２
°を、源入カクロックである外部クロック信号１あるい
はインバータ２０によるその反転信号でサンプリングし
、ラッチ素子１９の出力信号を内部クロック出力バッフ
ァ１５でドライブして第１内部クロック［Ｃ１及び第２
内部クロックＩＣ２として得るように構成している。こ
のため、第２図からも明らかなように、分周回路５２の
出力である分周クロック２２．２２°　よりも内部クロ
ック出力バッファ１５の出力である第１内部クロック６
６及び第２内部クロック６６゛　の位相の方が進んでい
る。従って、クロック人力１からみた遅延が小さくなっ
ており、入力クロックと出力クロックとの間の遅延は減
少する。

次に本発明のクロックジェネレータの第２の発明につい
て説明する。

第３図は本発明に係るクロックジェネレータの第２の発
明の一実施例の構成を示すブロック図であり、従来技術
の説明に使用した第９図と同一符号で示されている要素
は同一または相当部分を示している。

第３図において、参照符号１は外部クロックであり、バ
ッド２へ入力されている。バッド２から出力された外部
クロック１は２分割されて一方は第１バツフア３の２段
のインバータ３１．３２を経て第１クロックＣ１として
、またインバータ８１からは直接第２クロックＣ２とし
てそれぞれ内部クロック論理値生成回路５の非オーバラ
ップクロック生成回路５１へ入力される。

また、バッド２から出力された外部クロック１は第２バ
ツフア４へも入力され、その出力が２分割されている。

第２バツフア４のインバータ４１の出力はそのまま後述
する内部クロックエツジ生成回路５６の一方のＤラッチ
６２のＣ入力端子へ入力されると共に、更にもう一つの
インバータ４２を経由して内部クロックエツジ生成回路
６の他方のＤラッチ６１のＣ入力端子へそれぞれ入力さ
れている。

なお、インバータ４１の出力はインバータ３１の出力で
ある第１クロックＣ１と全く同一であり、インバータ４
２の出力はインバータ３２の出力である第２クロックＣ
２と全く同一であるので、インバータ４２及び４１の出
力をそれぞれ第１クロックＣ１及び第２クロックＣ２と
して扱う。

第４図は非オーバラップクロック生成回路５１の具体的
構成を示す回路図である。この非オーバラップクロック
生成回路５１へ入力された第１クロックＣ１及び第２ク
ロックＣ２はいずれもＮＯＲゲート及び２段のインバー
タを経由して第４クロックＣ４及び第３クロックＣ３と
して分周回路５２へ入力される。

第５図は分周回路５２の具体的構成を示す回路図である
。この分周回路５２は２段のＤラッチにて構成されてい
る。分周回路５２へ入力された第３クロックＣ３は一方
のＤラッチを経由して第６クロックＣ６として、また第
４クロックＣ４は他方のＤラッチを経由して第５クロッ
クＣ５としてそれぞれ出力される。

分周回路５２から出力された第５クロックＣ５と第６ク
ロックＣ６とは内部クロックエツジ生成回路６へ入力さ
れる。

内部クロックエツジ生成回路６は、２個のＤラッチ６１
．６２にて構成されており、外部クロック１をバッド２
出力後に２分割した第１クロックＣ１及び第２クロック
Ｃ２により第５クロックｃ５及び第６クロックＣ６をそ
れぞれラッチする。この両Ｄラッチ６１．６２のラッチ
出力である第７クロックｃ７と第８クロックＣ８とはそ
れぞれ内部クロック出力バッファ１５によりバッファさ
れ、第１内部クロックＩｃＩ及び第２内部クロック［Ｃ
２として出力される。

第６図は上述の本発明のクロックジェネレータの第２の
発明の各クロックの波形を示すタイミングチャートであ
る。

第６図（ａ）に示されている外部クロック１に比して、
インバータ３１を経由した第２クロックｃ２は第６図ら
）に示されているように反転されて若干遅延し、第１バ
ツフア３の２段のインバータ３１．３２を経由した第１
クロックＣ１は第６図ら）に示されているように二度反
転されて第２クロックｃ２の約２倍遅延する。

第６図（ｅ）に示されている第４クロックｃ４は第１ク
ロックＣ１からＮＯＲゲート１個とインバータ２個を通
過するのに要する時間遅延し、第６図（Ｊに示されてい
る第３クロックＣ３は第４クロックＣ４とは非オーバラ
ツプの状態で生成される。

そして、第３クロックＣ３からＤラッチ１個分の遅延で
第６図（ｇ）に示されている第６クロックＣ６が、第４
クロックＣ４からＤラッチ１個分の遅延で第６図（ｆ）
に示されている第５クロックＣ５が、それぞれ生成され
る。

そして、第５クロックＣ５がインバータ４２から出力さ
れている第１クロックＣ１により、第６クロックＣ６が
インバータ４１から出力されている第２クロックＣ２に
よりそれぞれ内部クロックエツジ生成回路６のＤラッチ
でラッチされる。この結果、内部クロックエツジ生成回
路６の両Ｄラッチからはそれぞれ第６図υに示されてい
る第７クロックＣ７及び第６図（ｊ）に示されている第
８クロックＣ８が出力され、それぞれ内部クロック出力
バッファ１５を経由して第１内部クロックＩＣＩ及び第
２内部クロックＩＣ２として出力される。

このように、内部クロックエツジ生成回路６では外部ク
ロック１に比して遅延時間が小さい第１クロックＣ１と
第２クロックＣ２とにより第５クロックＣ５と第６クロ
ックＣ６とをそれぞれラッチしているので、内部クロッ
ク論理値生成回路５での遅延は第１内部クロックＩＣ！
及び第２内部クロック［Ｃ２には影響しない。ｈ＄１内
部クロック（Ｃ１及び第２内部クロックｌｃ２に影響を
与えるのは、外部クロック１に対する第２バツフア４の
インバータ４１゜４２及び内部クロックエツジ生成回路
６での遅延のみである。

また、第２バツフア４のインバータ４１．４２の出力は
内部クロックエツジ生成回路６のみに与えられており、
更にこの内部クロックエツジ生成回路６の出力は内部ク
ロック出力バッファ１５のみに与えられているので、い
ずれも負担は比較的軽い。

従って、それらを高速動作するようにモディファイする
ことは比較的容易であり、そうすることにより第１内部
クロックＩＣＩ及び第２内部クロックＩＣ２の外部クロ
ック１に対する遅延を更に小さくすることも可能である
。

なお、外部クロック１をインバータ３１．３２で構成さ
れる第１バツフア３とインバータ４１．４２で構成され
る第２バツフア４とに分割することは外部クロック１の
負荷を増大させるが、第２バツフア４による負荷は第１
バツフア３による負荷に比して小さ（、また外部クロッ
ク１の全負荷に比しても充分に小さいので、第２バツフ
ア４を追加することによる外部クロック１の負荷増大は
問題にはならない。

〔発明の効果〕

以上に詳述したように、本発明に係るクロックジェネレ
ータの第１の発明によれば、入力クロックから非オーバ
ラップクロック生成回路と、その出力である非オーバラ
ップクロックで駆動される分周回路を備えたクロックジ
ェネレータにおいて、分周回路とクロックドライバとの
間にラッチ手段を設け、分周入力を入力クロックでラッ
チ素子にサンプリングしてからクロックドライバを介し
てドライブするように構成したので、源入力クロックか
ら出力クロックまでの遅延をもたらすクリティカルパス
は、従来のクロックジェネレータの構成では入カクロッ
ク→非オーバラップクロック生成回路→分周回路→クロ
ックドライバであったのに対し、入力クロック→ラッチ
手段→クロックドライバとなり、パスが短縮される。ま
た特に遅延時間が大きい非オーバラップクロック生成回
路を実質的にバイパスするようになるため、入出力クロ
ックの遅延時間が大幅に短縮することが出来る。

また第２の発明によれば、内部クロック論理値生成回路
に高速動作が要求される内部クロックエツジ生成回路を
追加し、外部クロックを入力するバッファの初段を高速
動作が要求される内部クロックエツジ生成回路用とその
他の回路用とに分割して供給しているので、高速動作が
必要な回路上でのバッファ容量が減少し、これによって
外部クロックの遅延が減少する。

【図面の簡単な説明】

第１図は本発明に係るクロックジェネレータの第１の発
明の一実施例の構成を示すブロック図、第２図は本発明
のクロックジェネレータの各信号線の動作状態を遅延要
素をも含めて表したタイミングチャート、第３図は本発
明に係るクロックジェネレータの第２の発明の一実施例
の構成を示すブロック図、第４図は非オーバラップクロ
ック生成回路の具体的構成を示す回路図、第５図は分周
回路の具体的構成を示す回路図、第６図は上述の本発明
のクロックジェネレータの第２の発明の各クロックの波
形を示すタイミングチャート、第７図は従来のクロック
ジェネレータの一構成例を示すブロック図、第８図は非
オーバラップクロック生成回路を備えた従来のクロック
ジェネレータの構成を示すブロック図、第９図は従来の
クロックジェネレータの他の構成例を示すブロック図、
第１０図は上述の各クロックの波形を示すタイミングチ
ャートである。 １・・・外部クロック（原クロック）３．４・・・バッ
ファ　　６・・・内部クロックエツジ生成回路１９（６
１，６２）・・・Ｄラッチ　　５１・・・非オーバラッ
プクロック生成回路　　５２・・・分周回路なお、図中
、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）原クロック信号を入力して相互にオーバラップし
   ない第１及び第２の非オーバラップクロック信号を生成
   する非オーバラップクロック生成回路と、 前記第１及び第２の非オーバラップクロック信号を入力
   してその周波数を１／ｎ分周したクロック信号を出力す
   る分周回路と、 該分周回路が出力したクロック信号をドライブするクロ
   ックドライバと を備えたクロックジェネレータにおいて、 前記分周回路が出力したクロック信号をデータ入力し、
   前記原クロック信号またはその反転信号でラッチするラ
   ッチ手段を備え、 該ラッチ手段の出力を前記クロックドライバでドライブ
   すべくなしてあることを特徴とするクロックジェネレー
   タ。
2. （２）原クロック信号を入力して相互にオーバラップし
   ない第１及び第２の非オーバラップクロック信号を生成
   する非オーバラップクロック生成回路と、 前記第１及び第２の非オーバラップクロック信号を入力
   してその周波数を１／ｎ分周したクロック信号を出力す
   る分周回路と、 該分周回路が出力したクロック信号をドライブするクロ
   ックドライバと を備えたクロックジェネレータにおいて、 前記原クロック信号を入力する二つの入力バッファと、 前記分周回路が出力したクロック信号をデータ入力し、
   前記一方の入力バッファの出力またはその反転信号でラ
   ッチするラッチ手段とを備え、 前記他方の入力バッファの出力を前記非オーバラップク
   ロック生成回路の入力とし、前記ラッチ手段の出力を前
   記クロックドライバでドライブすべくなしてあることを
   特徴とするクロックジェネレータ。