JP3049497B2 - 遅延時間補償回路 - Google Patents
遅延時間補償回路Info
- Publication number
- JP3049497B2 JP3049497B2 JP10320390A JP32039098A JP3049497B2 JP 3049497 B2 JP3049497 B2 JP 3049497B2 JP 10320390 A JP10320390 A JP 10320390A JP 32039098 A JP32039098 A JP 32039098A JP 3049497 B2 JP3049497 B2 JP 3049497B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- delay time
- input
- output
- transmission gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 45
- 238000000605 extraction Methods 0.000 claims description 36
- 230000003111 delayed effect Effects 0.000 claims description 32
- 230000000630 rising effect Effects 0.000 claims description 15
- 238000005070 sampling Methods 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 3
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00286—Phase shifter, i.e. the delay between the output and input pulse is dependent on the frequency, and such that a phase difference is obtained independent of the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、遅延時間補償回路
に係るもので、詳しくは、クロックバッファによる遅延
時間を効率的に補償し得る遅延時間補償回路に関するも
のである。
に係るもので、詳しくは、クロックバッファによる遅延
時間を効率的に補償し得る遅延時間補償回路に関するも
のである。
【０００２】
【従来の技術】一般に、信号の同期特性を用いるシステ
ムにおいては、入力クロック信号のエッジに同期して動
作するが、システム内部の過重なキャパシタンス負荷を
駆動するため、クロックバッファを介してシステム内部
の回路及びシステムからの出力に用いられるクロック信
号は、入力クロック信号よりも所定時間だけ遅延され
る。
ムにおいては、入力クロック信号のエッジに同期して動
作するが、システム内部の過重なキャパシタンス負荷を
駆動するため、クロックバッファを介してシステム内部
の回路及びシステムからの出力に用いられるクロック信
号は、入力クロック信号よりも所定時間だけ遅延され
る。
【０００３】しかし、システムの動作速度が速くなる
と、クロック信号の遅延時間は漸次増加されるので、同
期化が一層難しくなる。従って、クロックバッファを介
した入力クロック信号の遅延時間を補償して、該入力ク
ロック信号に同期した出力クロック信号を得る回路とし
て、フィードバック方法を適用するＰＬＬ（Phase-Lock
ed-Loop ）回路又はＤＬＬ（Delay-Locked-Loop ）回路
や、フィードバック方法を適用しないＮＤＣ（Negative
-Delay-Circuit）又はＳＭＤ（Synchronous Mirror Del
ay）回路がある。これらの回路は、入力クロック信号に
同期した出力クロック信号を発生するために、クロック
バッファによる遅延時間だけ速くなったクロック信号を
内部的に発生し、クロックバッファによる遅延時間を補
償する。
と、クロック信号の遅延時間は漸次増加されるので、同
期化が一層難しくなる。従って、クロックバッファを介
した入力クロック信号の遅延時間を補償して、該入力ク
ロック信号に同期した出力クロック信号を得る回路とし
て、フィードバック方法を適用するＰＬＬ（Phase-Lock
ed-Loop ）回路又はＤＬＬ（Delay-Locked-Loop ）回路
や、フィードバック方法を適用しないＮＤＣ（Negative
-Delay-Circuit）又はＳＭＤ（Synchronous Mirror Del
ay）回路がある。これらの回路は、入力クロック信号に
同期した出力クロック信号を発生するために、クロック
バッファによる遅延時間だけ速くなったクロック信号を
内部的に発生し、クロックバッファによる遅延時間を補
償する。
【０００４】フィードバック方法を適用した従来のＤＬ
Ｌ回路を用いた遅延時間補償回路においては、図５に示
したように、先ず、クロックバッファとして、遅延時間
ｔB1を有する入力バッファＦＢ１と、遅延時間ｔB2を有
する出力バッファＦＢ２とを備える。このようなクロッ
クバッファによる遅延時間ｔB1，ｔB2を補償するための
ＤＬＬ回路は、可変遅延時間ｔD を有する遅延素子ＶＢ
と、固定遅延時間ｔFを有するフィードバック遅延素子
ＦＢ３と、位相検出器１０と、から構成されていた。
Ｌ回路を用いた遅延時間補償回路においては、図５に示
したように、先ず、クロックバッファとして、遅延時間
ｔB1を有する入力バッファＦＢ１と、遅延時間ｔB2を有
する出力バッファＦＢ２とを備える。このようなクロッ
クバッファによる遅延時間ｔB1，ｔB2を補償するための
ＤＬＬ回路は、可変遅延時間ｔD を有する遅延素子ＶＢ
と、固定遅延時間ｔFを有するフィードバック遅延素子
ＦＢ３と、位相検出器１０と、から構成されていた。
【０００５】以下、このように構成された従来のＤＬＬ
回路の動作を説明する。先ず、図６（Ａ）に示した入力
クロック信号ＩＣＬＫは、入力バッファＦＢ１で遅延時
間ｔB1だけ遅延された後、図６（Ｂ）に示したクロック
信号ＲＣＬＫになり、位相検出器１０に入力される。位
相検出器１０は、前記クロック信号ＲＣＬＫの位相と、
図６（Ｅ）に示したフィードバッククロック信号ＦＣＬ
Ｋの位相とを比較し、その差に該当する制御信号ＣＳを
発生する。
回路の動作を説明する。先ず、図６（Ａ）に示した入力
クロック信号ＩＣＬＫは、入力バッファＦＢ１で遅延時
間ｔB1だけ遅延された後、図６（Ｂ）に示したクロック
信号ＲＣＬＫになり、位相検出器１０に入力される。位
相検出器１０は、前記クロック信号ＲＣＬＫの位相と、
図６（Ｅ）に示したフィードバッククロック信号ＦＣＬ
Ｋの位相とを比較し、その差に該当する制御信号ＣＳを
発生する。
【０００６】次いで、可変遅延素子ＶＢは、前記制御信
号ＣＳにより決定された可変遅延時間ｔD だけ前記クロ
ック信号ＲＣＬＫを遅延させ、図６（Ｃ）に示した遅延
クロック信号ＤＣＬＫを発生させる。該遅延クロック信
号ＤＣＬＫは、出力バッファＦＢ２で遅延時間ｔB2だけ
遅延され、図６（Ｄ）に示した入力クロック信号ＩＣＬ
Ｋに同期した最終の出力クロック信号ＯＣＬＫになる。
号ＣＳにより決定された可変遅延時間ｔD だけ前記クロ
ック信号ＲＣＬＫを遅延させ、図６（Ｃ）に示した遅延
クロック信号ＤＣＬＫを発生させる。該遅延クロック信
号ＤＣＬＫは、出力バッファＦＢ２で遅延時間ｔB2だけ
遅延され、図６（Ｄ）に示した入力クロック信号ＩＣＬ
Ｋに同期した最終の出力クロック信号ＯＣＬＫになる。
【０００７】その後、該最終の出力クロック信号ＯＣＬ
Ｋは、再びフィードバック遅延素子ＦＢ３で固定遅延時
間ｔF だけ遅延された後、図６（Ｅ）に示したフィード
バッククロック信号ＦＣＬＫになる。結局、このように
動作される従来のＤＬＬ回路では、入力クロック信号Ｉ
ＣＬＫの１クロック周期をＴCLK とすると、 ＴCLK ＝ｔD ＋ｔB2＋ｔF の式が成立し、クロック信号ＲＣＬＫとフィードバック
クロック信号ＦＣＬＫとの位相が同じになるため、ｔF
＝ｔB1とすれば、出力クロック信号ＯＣＬＫは、入力ク
ロック信号ＩＣＬＫに同期される。
Ｋは、再びフィードバック遅延素子ＦＢ３で固定遅延時
間ｔF だけ遅延された後、図６（Ｅ）に示したフィード
バッククロック信号ＦＣＬＫになる。結局、このように
動作される従来のＤＬＬ回路では、入力クロック信号Ｉ
ＣＬＫの１クロック周期をＴCLK とすると、 ＴCLK ＝ｔD ＋ｔB2＋ｔF の式が成立し、クロック信号ＲＣＬＫとフィードバック
クロック信号ＦＣＬＫとの位相が同じになるため、ｔF
＝ｔB1とすれば、出力クロック信号ＯＣＬＫは、入力ク
ロック信号ＩＣＬＫに同期される。
【０００８】しかし、このような従来のＤＬＬ回路を用
いる場合、フィードバック動作により初期同期設定時間
がクロック周期ＴCLK の二乗に比例するため、低い周波
数を用いる場合には、遅延時間が長引くという欠点があ
った。かつ、消費電力を減少させるために、システムを
待機状態にして、入力クロック信号ＩＣＬＫを遮断した
後、再び入力クロック信号ＩＣＬＫが必要な通常状態に
復帰させる場合には、出力クロック信号ＯＣＬＫと入力
クロック信号ＩＣＬＫとの同期ずれが大きくなると、再
び同期設定動作を必要とするため、待機状態から通常状
態に迅速に復帰することができないという欠点があっ
た。
いる場合、フィードバック動作により初期同期設定時間
がクロック周期ＴCLK の二乗に比例するため、低い周波
数を用いる場合には、遅延時間が長引くという欠点があ
った。かつ、消費電力を減少させるために、システムを
待機状態にして、入力クロック信号ＩＣＬＫを遮断した
後、再び入力クロック信号ＩＣＬＫが必要な通常状態に
復帰させる場合には、出力クロック信号ＯＣＬＫと入力
クロック信号ＩＣＬＫとの同期ずれが大きくなると、再
び同期設定動作を必要とするため、待機状態から通常状
態に迅速に復帰することができないという欠点があっ
た。
【０００９】また、出力クロック信号ＯＣＬＫには、エ
ッジの時点が変化するジッタ（Jitter）現象が発生して
いた。このような従来のＤＬＬ回路の問題点を解決する
ため、図７に示したように、ＮＤＣ２０を用いて、入力
バッファＦＢ１及び出力バッファＦＢ２の遅延時間を夫
々補償するＮＤＣ回路が使用されていた。
ッジの時点が変化するジッタ（Jitter）現象が発生して
いた。このような従来のＤＬＬ回路の問題点を解決する
ため、図７に示したように、ＮＤＣ２０を用いて、入力
バッファＦＢ１及び出力バッファＦＢ２の遅延時間を夫
々補償するＮＤＣ回路が使用されていた。
【００１０】即ち、図８（Ａ）及び図８（Ｂ）に示した
入力クロック信号ＩＣＬＫ及び遅延クロック信号ＤＣＬ
ＫがＮＤＣ２０に入力すると、該ＮＤＣ２０は、前記二
つのクロック信号の上昇エッジで、入力クロック信号Ｉ
ＣＬＫの半周期ＴCLK ／２と入力バッファＦＢ１の遅延
時間ｔDEL との差の時間ＴCLK ／２−ｔDEL を算出し、
入力クロック信号ＩＣＬＫの下降エッジから該算出した
時間ＴCLK ／２−ｔDE L だけ遅延させて、図８（Ｃ）に
示したクロック信号ＮＣＬＫを発生する。
入力クロック信号ＩＣＬＫ及び遅延クロック信号ＤＣＬ
ＫがＮＤＣ２０に入力すると、該ＮＤＣ２０は、前記二
つのクロック信号の上昇エッジで、入力クロック信号Ｉ
ＣＬＫの半周期ＴCLK ／２と入力バッファＦＢ１の遅延
時間ｔDEL との差の時間ＴCLK ／２−ｔDEL を算出し、
入力クロック信号ＩＣＬＫの下降エッジから該算出した
時間ＴCLK ／２−ｔDE L だけ遅延させて、図８（Ｃ）に
示したクロック信号ＮＣＬＫを発生する。
【００１１】従って、該クロック信号ＮＣＬＫの上昇エ
ッジは、同期させようとする入力クロック信号ＩＣＬＫ
の上昇エッジよりも遅延時間ｔDEL だけ速くなっている
ため、出力バッファＦＢ２で遅延時間ｔDEL だけ遅延し
た後、入力クロック信号ＩＣＬＫに同期された図８
（Ｄ）に示した出力クロック信号ＯＣＬＫを最終的に出
力する 。
ッジは、同期させようとする入力クロック信号ＩＣＬＫ
の上昇エッジよりも遅延時間ｔDEL だけ速くなっている
ため、出力バッファＦＢ２で遅延時間ｔDEL だけ遅延し
た後、入力クロック信号ＩＣＬＫに同期された図８
（Ｄ）に示した出力クロック信号ＯＣＬＫを最終的に出
力する 。
【００１２】しかし、このようなＮＤＣを用いる場合
は、入力クロック信号ＩＣＬＫの上昇エッジ以後の入力
バッファＦＢ１による遅延時間ｔDEL を、入力クロック
信号ＩＣＬＫの半周期ＴCLK ／２になる時点ｔ１の入力
クロック信号ＩＣＬＫの下降エッジで比較し、時点ｔ１
から時間ＴCLK ／２−ｔDEL の間、遅延させた後、クロ
ック信号ＮＣＬＫを出力するため、入力クロック信号Ｉ
ＣＬＫの上昇エッジだけでなく、下降エッジの時間情報
も必要となる。
は、入力クロック信号ＩＣＬＫの上昇エッジ以後の入力
バッファＦＢ１による遅延時間ｔDEL を、入力クロック
信号ＩＣＬＫの半周期ＴCLK ／２になる時点ｔ１の入力
クロック信号ＩＣＬＫの下降エッジで比較し、時点ｔ１
から時間ＴCLK ／２−ｔDEL の間、遅延させた後、クロ
ック信号ＮＣＬＫを出力するため、入力クロック信号Ｉ
ＣＬＫの上昇エッジだけでなく、下降エッジの時間情報
も必要となる。
【００１３】かつ、入力クロック信号ＩＣＬＫの半周期
の値を用いるため、入力クロック信号ＩＣＬＫの上昇エ
ッジは、５０％のデューティ比（Duty Cycle）を正確に
維持すべきである。即ち、このような方法を用いて補償
し得る遅延時間ｔDEL は、次の式（１）のように表示す
ることができる。 ＴCLK ／２−Ｎ×Ｔstage ≦ｔDEL ≦ＴCLK ／２・・・（１） ここで、Ｔstage は、ＮＤＣ２０内部の単位遅延素子の
遅延時間を示し、Ｎは、単位遅延素子の個数を示す。
の値を用いるため、入力クロック信号ＩＣＬＫの上昇エ
ッジは、５０％のデューティ比（Duty Cycle）を正確に
維持すべきである。即ち、このような方法を用いて補償
し得る遅延時間ｔDEL は、次の式（１）のように表示す
ることができる。 ＴCLK ／２−Ｎ×Ｔstage ≦ｔDEL ≦ＴCLK ／２・・・（１） ここで、Ｔstage は、ＮＤＣ２０内部の単位遅延素子の
遅延時間を示し、Ｎは、単位遅延素子の個数を示す。
【００１４】もし、単位遅延素子から構成された遅延素
子チェーン（Chain ）の総遅延時間（Ｎ×Ｔstage ）が
半周期ＴCLK ／２以下であるとすると、前記式（１）
は、 ０≦ｔDEL ≦ＴCLK ／２・・・（２） で表示することができる。従って、式（２）によれば、
補償可能なクロックバッファの遅延時間ｔDEL は入力ク
ロック信号ＩＣＬＫの半周期よりも小さくなるべきであ
る。
子チェーン（Chain ）の総遅延時間（Ｎ×Ｔstage ）が
半周期ＴCLK ／２以下であるとすると、前記式（１）
は、 ０≦ｔDEL ≦ＴCLK ／２・・・（２） で表示することができる。従って、式（２）によれば、
補償可能なクロックバッファの遅延時間ｔDEL は入力ク
ロック信号ＩＣＬＫの半周期よりも小さくなるべきであ
る。
【００１５】
【発明が解決しようとする課題】然るに、このような従
来の遅延時間補償回路において、大きいキャパシタンス
負荷を駆動する場合は、クロックバッファの大きさを増
大すべきであるが、もし、クロックバッファによる遅延
時間が前記式（２）を満たさないと、ＮＤＣ２０を用い
て遅延時間を補償することができないという不都合な点
があった。
来の遅延時間補償回路において、大きいキャパシタンス
負荷を駆動する場合は、クロックバッファの大きさを増
大すべきであるが、もし、クロックバッファによる遅延
時間が前記式（２）を満たさないと、ＮＤＣ２０を用い
て遅延時間を補償することができないという不都合な点
があった。
【００１６】かつ、出力クロック信号ＮＣＬＫのパルス
幅は、クロックバッファの遅延時間ｔDEL になるため、
該遅延時間ｔDEL が変化すると、クロック信号ＮＣＬＫ
のパルス幅が変化するという不都合な点があった。そこ
で、本発明は、このような従来の課題に鑑みてなされた
もので、クロックバッファによる遅延時間を補償し得る
遅延時間補償回路を提供することを目的とする。
幅は、クロックバッファの遅延時間ｔDEL になるため、
該遅延時間ｔDEL が変化すると、クロック信号ＮＣＬＫ
のパルス幅が変化するという不都合な点があった。そこ
で、本発明は、このような従来の課題に鑑みてなされた
もので、クロックバッファによる遅延時間を補償し得る
遅延時間補償回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に記載の遅延時間補償回路
は、入力クロック信号及び該入力クロック信号を入力バ
ッファにより遅延した遅延クロック信号を夫々分周する
第１、第２分周手段と、前記第２分周手段で分周された
遅延クロック信号の上昇エッジから前記第１分周手段で
分周された入力クロック信号の下降エッジまでの時間隔
を抽出する時間隔抽出手段と、該時間隔抽出手段で抽出
された時間隔だけ前記入力クロック信号を遅延させる可
変遅延時間手段と、を備え、前記可変遅延時間手段から
の遅延出力を、出力バッファで前記入力バッファと同じ
だけ遅延させる構成とした。
るため、本発明の請求項１に記載の遅延時間補償回路
は、入力クロック信号及び該入力クロック信号を入力バ
ッファにより遅延した遅延クロック信号を夫々分周する
第１、第２分周手段と、前記第２分周手段で分周された
遅延クロック信号の上昇エッジから前記第１分周手段で
分周された入力クロック信号の下降エッジまでの時間隔
を抽出する時間隔抽出手段と、該時間隔抽出手段で抽出
された時間隔だけ前記入力クロック信号を遅延させる可
変遅延時間手段と、を備え、前記可変遅延時間手段から
の遅延出力を、出力バッファで前記入力バッファと同じ
だけ遅延させる構成とした。
【００１８】請求項２に記載の発明では、前記第１、第
２分周手段は、前記入力クロック信号及び前記遅延クロ
ック信号を夫々１／２に分周することとした。請求項３
に記載の発明では、前記時間隔抽出手段は、従属接続し
た複数の時間隔抽出セルから構成され、前記可変遅延時
間手段は、前記複数の時間隔抽出セルに対応する、従属
接続された複数の可変遅延時間セルから構成されること
とした。
２分周手段は、前記入力クロック信号及び前記遅延クロ
ック信号を夫々１／２に分周することとした。請求項３
に記載の発明では、前記時間隔抽出手段は、従属接続し
た複数の時間隔抽出セルから構成され、前記可変遅延時
間手段は、前記複数の時間隔抽出セルに対応する、従属
接続された複数の可変遅延時間セルから構成されること
とした。
【００１９】請求項４に記載の発明では、前記時間隔抽
出セルは、電源電圧（ＶＤＤ）が印加される入力端子
（ＤＩ）と出力端子（ＤＯ）との間に順次直列に接続さ
れた第１インバータ（Ｉ１）、第１伝送ゲート（Ｔ
１）、第２インバータ（Ｉ２）及び第２伝送ゲート（Ｔ
２）と、前記出力端子（ＤＯ）と接地端子（ＧＮＤ）と
の間に接続された第３伝送ゲート（Ｔ３）と、前記第１
分周手段で分周された入力クロック信号（ＩＣＬＫ２）
の下降エッジで前記出力端子（ＤＯ）の出力値をサンプ
リングして、前記対応する各可変遅延時間セルに出力す
るデータフリップフロップ（ＦＦ１）と、を備え、前記
第１伝送ゲート（Ｔ１）は前記電源電圧（ＶＤＤ）の印
加でオンし、前記第２伝送ゲート（Ｔ２）は前記分周さ
れた遅延クロック信号（ＤＣＬＫ２）の上昇エッジでオ
ンし、前記第３伝送ゲート（Ｔ３）は前記分周された遅
延クロック信号（ＤＣＬＫ２）の下降エッジでオンする
構成とした。
出セルは、電源電圧（ＶＤＤ）が印加される入力端子
（ＤＩ）と出力端子（ＤＯ）との間に順次直列に接続さ
れた第１インバータ（Ｉ１）、第１伝送ゲート（Ｔ
１）、第２インバータ（Ｉ２）及び第２伝送ゲート（Ｔ
２）と、前記出力端子（ＤＯ）と接地端子（ＧＮＤ）と
の間に接続された第３伝送ゲート（Ｔ３）と、前記第１
分周手段で分周された入力クロック信号（ＩＣＬＫ２）
の下降エッジで前記出力端子（ＤＯ）の出力値をサンプ
リングして、前記対応する各可変遅延時間セルに出力す
るデータフリップフロップ（ＦＦ１）と、を備え、前記
第１伝送ゲート（Ｔ１）は前記電源電圧（ＶＤＤ）の印
加でオンし、前記第２伝送ゲート（Ｔ２）は前記分周さ
れた遅延クロック信号（ＤＣＬＫ２）の上昇エッジでオ
ンし、前記第３伝送ゲート（Ｔ３）は前記分周された遅
延クロック信号（ＤＣＬＫ２）の下降エッジでオンする
構成とした。
【００２０】請求項５に記載の発明では、前記可変遅延
時間セルは、第１入力端子（ＦＩ）から第１出力端子
（ＦＯ）に、順次接続された第３インバータ（Ｉ３）及
び第４伝送ゲート（Ｔ４）と、前記第１入力端子（Ｆ
Ｉ）と前記第１出力端子（ＦＯ）との間の信号進行方向
と逆の信号進行方向で、第２入力端子（ＢＩ）から第２
出力端子（ＢＯ）に、順次接続された第５伝送ゲート
（Ｔ５）及び第４インバータ（Ｉ４）と、前記第１入力
端子（ＦＩ）と前記第２出力端子（ＢＯ）との間に接続
される第６伝送ゲート（Ｔ６）と、を含んで構成され、
最初の可変遅延時間セルは、第１入力端子（ＦＩ）に前
記入力クロック信号が入力され、第２出力端子（ＢＯ）
からの遅延出力を生成し、前記最初の可変遅延時間セル
以降の複数の可変遅延時間セルの第４、第５伝送ゲート
（Ｔ４、Ｔ５）は、前記対応する複数の時間隔抽出セル
のデータフリップフロップ（ＦＦ１）の出力によりオン
され、第６伝送ゲート（Ｔ６）は、前記データフリップ
フロップ（ＦＦ１）の反転出力によりオンされる構成と
した。
時間セルは、第１入力端子（ＦＩ）から第１出力端子
（ＦＯ）に、順次接続された第３インバータ（Ｉ３）及
び第４伝送ゲート（Ｔ４）と、前記第１入力端子（Ｆ
Ｉ）と前記第１出力端子（ＦＯ）との間の信号進行方向
と逆の信号進行方向で、第２入力端子（ＢＩ）から第２
出力端子（ＢＯ）に、順次接続された第５伝送ゲート
（Ｔ５）及び第４インバータ（Ｉ４）と、前記第１入力
端子（ＦＩ）と前記第２出力端子（ＢＯ）との間に接続
される第６伝送ゲート（Ｔ６）と、を含んで構成され、
最初の可変遅延時間セルは、第１入力端子（ＦＩ）に前
記入力クロック信号が入力され、第２出力端子（ＢＯ）
からの遅延出力を生成し、前記最初の可変遅延時間セル
以降の複数の可変遅延時間セルの第４、第５伝送ゲート
（Ｔ４、Ｔ５）は、前記対応する複数の時間隔抽出セル
のデータフリップフロップ（ＦＦ１）の出力によりオン
され、第６伝送ゲート（Ｔ６）は、前記データフリップ
フロップ（ＦＦ１）の反転出力によりオンされる構成と
した。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。本発明に係る遅延時間補償回路
は、図１に示したように、入力クロック信号ＩＣＬＫ及
び該入力クロック信号ＩＣＬＫを入力バッファＦＢ１に
より遅延した遅延クロック信号ＤＣＬＫを夫々１／２分
周して、入力クロック信号ＩＣＬＫに対する５０％のデ
ューティ比の維持条件を排除する第１，第２分周手段と
してのトグルフリップフロップ２０，２１と、従属接続
された複数の時間隔抽出セルＴＳ１〜ＴＳｎから構成さ
れ、前記トグルフリップフロップ２１で１／２分周され
た遅延クロック信号ＤＣＬＫ２の上昇エッジから前記ト
グルフリップフロップ２０で１／２分周された入力クロ
ック信号ＩＣＬＫ２の下降エッジまでの時間隔を抽出す
る時間隔抽出手段としての時間隔抽出チェーン２２と、
前記複数の時間隔抽出セルＴＳ１〜ＴＳｎに対応する、
従属接続された複数の可変遅延時間セルＤＳ１〜ＤＳｎ
から構成され、前記時間隔抽出チェーン２２で抽出され
た時間隔だけ前記入力クロック信号ＩＣＬＫを遅延させ
る可変遅延時間手段としての可変遅延時間チェーン２３
と、を備え、前記可変遅延時間チェーン２３からの遅延
出力ＮＣＬＫを、出力バッファＦＢ２で前記入力バッフ
ァＦＢ１と同じだけ遅延させる構成としている。
面を用いて説明する。本発明に係る遅延時間補償回路
は、図１に示したように、入力クロック信号ＩＣＬＫ及
び該入力クロック信号ＩＣＬＫを入力バッファＦＢ１に
より遅延した遅延クロック信号ＤＣＬＫを夫々１／２分
周して、入力クロック信号ＩＣＬＫに対する５０％のデ
ューティ比の維持条件を排除する第１，第２分周手段と
してのトグルフリップフロップ２０，２１と、従属接続
された複数の時間隔抽出セルＴＳ１〜ＴＳｎから構成さ
れ、前記トグルフリップフロップ２１で１／２分周され
た遅延クロック信号ＤＣＬＫ２の上昇エッジから前記ト
グルフリップフロップ２０で１／２分周された入力クロ
ック信号ＩＣＬＫ２の下降エッジまでの時間隔を抽出す
る時間隔抽出手段としての時間隔抽出チェーン２２と、
前記複数の時間隔抽出セルＴＳ１〜ＴＳｎに対応する、
従属接続された複数の可変遅延時間セルＤＳ１〜ＤＳｎ
から構成され、前記時間隔抽出チェーン２２で抽出され
た時間隔だけ前記入力クロック信号ＩＣＬＫを遅延させ
る可変遅延時間手段としての可変遅延時間チェーン２３
と、を備え、前記可変遅延時間チェーン２３からの遅延
出力ＮＣＬＫを、出力バッファＦＢ２で前記入力バッフ
ァＦＢ１と同じだけ遅延させる構成としている。
【００２２】前記複数の時間隔抽出セルＴＳ１〜ＴＳｎ
は、図２に示したように、電源電圧ＶＤＤが印加される
入力端子ＤＩと出力端子ＤＯとの間に順次直列に接続さ
れた第１インバータＩ１、第１伝送ゲートＴ１、第２イ
ンバータＩ２及び第２伝送ゲートＴ２と、出力端子ＤＯ
と接地端子ＧＮＤとの間に接続され、前記出力端子ＤＯ
の出力値をリセットする第３伝送ゲートＴ３と、前記ト
グルフリップフロップ２０で１／２分周された入力クロ
ック信号ＩＣＬＫ２の下降エッジにより、前記出力端子
ＤＯの出力値をサンプリングして、前記可変遅延時間チ
ェーン２３の対応する可変遅延時間セルＤＳ１〜ＤＳｎ
に出力するデータフリップフロップＦＦ１と、を備え、
前記第１伝送ゲートＴ１は前記電源電圧ＶＤＤの印加で
オンし、前記第２伝送ゲートＴ２は前記１／２分周され
た遅延クロック信号ＤＣＬＫ２の上昇エッジでオンし、
前記第３伝送ゲートＴ３は前記１／２分周された遅延ク
ロック信号ＤＣＬＫ２の下降エッジでオンする構成とさ
れる。
は、図２に示したように、電源電圧ＶＤＤが印加される
入力端子ＤＩと出力端子ＤＯとの間に順次直列に接続さ
れた第１インバータＩ１、第１伝送ゲートＴ１、第２イ
ンバータＩ２及び第２伝送ゲートＴ２と、出力端子ＤＯ
と接地端子ＧＮＤとの間に接続され、前記出力端子ＤＯ
の出力値をリセットする第３伝送ゲートＴ３と、前記ト
グルフリップフロップ２０で１／２分周された入力クロ
ック信号ＩＣＬＫ２の下降エッジにより、前記出力端子
ＤＯの出力値をサンプリングして、前記可変遅延時間チ
ェーン２３の対応する可変遅延時間セルＤＳ１〜ＤＳｎ
に出力するデータフリップフロップＦＦ１と、を備え、
前記第１伝送ゲートＴ１は前記電源電圧ＶＤＤの印加で
オンし、前記第２伝送ゲートＴ２は前記１／２分周され
た遅延クロック信号ＤＣＬＫ２の上昇エッジでオンし、
前記第３伝送ゲートＴ３は前記１／２分周された遅延ク
ロック信号ＤＣＬＫ２の下降エッジでオンする構成とさ
れる。
【００２３】また、前記複数の可変遅延時間セルＤＳ１
〜ＤＳｎは、図３に示したように、第１入力端子ＦＩか
ら第１出力端子ＦＯに、順次接続された第３インバータ
Ｉ３及び第４伝送ゲートＴ４と、前記第１入力端子ＦＩ
と前記第１出力端子ＦＯとの間の信号進行方向と逆の信
号進行方向で、第２入力端子ＢＩから第２出力端子ＢＯ
に、順次接続された第５伝送ゲートＴ５及び第４インバ
ータＩ４と、前記第１入力端子ＦＩと前記第２出力端子
ＢＯとの間に接続され、前記２つの信号進行方向を分路
（Shunt ）させる第６伝送ゲートＴ６と、を含んで構成
され、最初の可変遅延時間セルＤＳ１は、第１入力端子
ＦＩに前記入力クロック信号ＩＣＬＫが入力され、第２
出力端子ＢＯからの遅延出力ＮＣＬＫを生成し、前記最
初の可変遅延時間セルＤＳ１以降の複数の可変遅延時間
セルＤＳ２〜ＤＳｎの第４，第５伝送ゲートＴ４，Ｔ５
は前記対応する複数の時間隔抽出セルＴＳ２〜ＴＳｎの
データフリップフロップＦＦ１の出力値（Ｑ＝１）によ
りオンされ、前記第６伝送ゲートＴ６は前記データフリ
ップフロップＦＦ１の反転出力値（/Ｑ＝１）によりオ
ンされる構成とした。
〜ＤＳｎは、図３に示したように、第１入力端子ＦＩか
ら第１出力端子ＦＯに、順次接続された第３インバータ
Ｉ３及び第４伝送ゲートＴ４と、前記第１入力端子ＦＩ
と前記第１出力端子ＦＯとの間の信号進行方向と逆の信
号進行方向で、第２入力端子ＢＩから第２出力端子ＢＯ
に、順次接続された第５伝送ゲートＴ５及び第４インバ
ータＩ４と、前記第１入力端子ＦＩと前記第２出力端子
ＢＯとの間に接続され、前記２つの信号進行方向を分路
（Shunt ）させる第６伝送ゲートＴ６と、を含んで構成
され、最初の可変遅延時間セルＤＳ１は、第１入力端子
ＦＩに前記入力クロック信号ＩＣＬＫが入力され、第２
出力端子ＢＯからの遅延出力ＮＣＬＫを生成し、前記最
初の可変遅延時間セルＤＳ１以降の複数の可変遅延時間
セルＤＳ２〜ＤＳｎの第４，第５伝送ゲートＴ４，Ｔ５
は前記対応する複数の時間隔抽出セルＴＳ２〜ＴＳｎの
データフリップフロップＦＦ１の出力値（Ｑ＝１）によ
りオンされ、前記第６伝送ゲートＴ６は前記データフリ
ップフロップＦＦ１の反転出力値（/Ｑ＝１）によりオ
ンされる構成とした。
【００２４】以下、このように構成された遅延時間補償
回路の動作を説明する。先ず、トグルフリップフロップ
２０，２１は、図４（Ａ）及び（Ｂ）に示した入力クロ
ック信号ＩＣＬＫ及びクロックバッファ（図示されず）
で遅延時間ｔDE L だけ遅延された遅延クロック信号ＤＣ
ＬＫを１／２分周して、図４（Ｃ）及び（Ｄ）に示した
１／２入力クロック信号ＩＣＬＫ２及び１／２遅延クロ
ック信号ＤＣＬＫ２を夫々出力する。２つの１／２入力
クロック信号ＩＣＬＫ２及び１／２遅延クロック信号Ｄ
ＣＬＫ２の上昇エッジの間隔ｔDEL は、そのまま維持さ
れる。
回路の動作を説明する。先ず、トグルフリップフロップ
２０，２１は、図４（Ａ）及び（Ｂ）に示した入力クロ
ック信号ＩＣＬＫ及びクロックバッファ（図示されず）
で遅延時間ｔDE L だけ遅延された遅延クロック信号ＤＣ
ＬＫを１／２分周して、図４（Ｃ）及び（Ｄ）に示した
１／２入力クロック信号ＩＣＬＫ２及び１／２遅延クロ
ック信号ＤＣＬＫ２を夫々出力する。２つの１／２入力
クロック信号ＩＣＬＫ２及び１／２遅延クロック信号Ｄ
ＣＬＫ２の上昇エッジの間隔ｔDEL は、そのまま維持さ
れる。
【００２５】その後、前記１／２遅延クロック信号ＤＣ
ＬＫ２が“０”である時間ｔ１で、各時間隔抽出セルＴ
Ｓ１〜ＴＳｎでは、第３伝送ゲートＴ３がオンであり、
出力端子ＤＯの電位は接地端子ＧＮＤの電位レベルとな
り、出力端子ＤＯからの出力値が０にリセットされ、時
間隔抽出動作が準備される。次いで、１／２遅延クロッ
ク信号ＤＣＬＫ２が“１”に遷移されると、第２伝送ゲ
ートＴ２がオン、第３伝送ゲートＴ３がオフとなり、時
間隔抽出セルＴＳ１〜ＴＳｎ内の第１，第２インバータ
Ｉ１，Ｉ２と第１，第２伝送ゲートＴ１，Ｔ２は遅延素
子として再構成され、各時間隔抽出セルＴＳ１〜ＴＳｎ
の出力端子ＤＯからの出力値は、第１段の時間隔抽出セ
ルＴＳ１から順次“１”に変更される。
ＬＫ２が“０”である時間ｔ１で、各時間隔抽出セルＴ
Ｓ１〜ＴＳｎでは、第３伝送ゲートＴ３がオンであり、
出力端子ＤＯの電位は接地端子ＧＮＤの電位レベルとな
り、出力端子ＤＯからの出力値が０にリセットされ、時
間隔抽出動作が準備される。次いで、１／２遅延クロッ
ク信号ＤＣＬＫ２が“１”に遷移されると、第２伝送ゲ
ートＴ２がオン、第３伝送ゲートＴ３がオフとなり、時
間隔抽出セルＴＳ１〜ＴＳｎ内の第１，第２インバータ
Ｉ１，Ｉ２と第１，第２伝送ゲートＴ１，Ｔ２は遅延素
子として再構成され、各時間隔抽出セルＴＳ１〜ＴＳｎ
の出力端子ＤＯからの出力値は、第１段の時間隔抽出セ
ルＴＳ１から順次“１”に変更される。
【００２６】次いで、前記各時間隔抽出セルＴＳ１〜Ｔ
Ｓｎの出力端子ＤＯからの出力値が“１”に変更される
間、データフリップフロップＦＦ１は、１／２入力クロ
ック信号ＩＣＬＫ２が“０”に遷移される時点でトリガ
され、前記各時間隔抽出セルＴＳ１〜ＴＳｎの出力端子
ＤＯの出力値をサンプリングする。このとき、１段から
ｊ段までの各時間隔抽出セルＴＳの出力値が“１”に変
更されたと仮定すると、１段からｊ段までのデータフリ
ップフロップＦＦ１の出力値Ｑは“１”になり、ｊ＋１
段以後のデータフリップフロップＦＦ１の出力値Ｑは
“０”になる。
Ｓｎの出力端子ＤＯからの出力値が“１”に変更される
間、データフリップフロップＦＦ１は、１／２入力クロ
ック信号ＩＣＬＫ２が“０”に遷移される時点でトリガ
され、前記各時間隔抽出セルＴＳ１〜ＴＳｎの出力端子
ＤＯの出力値をサンプリングする。このとき、１段から
ｊ段までの各時間隔抽出セルＴＳの出力値が“１”に変
更されたと仮定すると、１段からｊ段までのデータフリ
ップフロップＦＦ１の出力値Ｑは“１”になり、ｊ＋１
段以後のデータフリップフロップＦＦ１の出力値Ｑは
“０”になる。
【００２７】その結果、ＴCLK −ｔDEL の値を各段の位
置に従って空間的に表示すると、Ｑｉ（ｉ＝１〜ｊ）は
“１”、Ｑｉ（ｉ＝ｊ＋１〜ｎ）は“０”になり、前記
ＴCL K −ｔDEL の値を各時間隔抽出セルＴＳ１〜ＴＳｎ
の遅延時間で表示すると、ｊ×ｔstage になる。ここ
で、ｔstage は、２個の第１，第２インバータＩ１、Ｉ
２及び２個の第１，第２伝送ゲートＴ１，Ｔ２による遅
延時間である。
置に従って空間的に表示すると、Ｑｉ（ｉ＝１〜ｊ）は
“１”、Ｑｉ（ｉ＝ｊ＋１〜ｎ）は“０”になり、前記
ＴCL K −ｔDEL の値を各時間隔抽出セルＴＳ１〜ＴＳｎ
の遅延時間で表示すると、ｊ×ｔstage になる。ここ
で、ｔstage は、２個の第１，第２インバータＩ１、Ｉ
２及び２個の第１，第２伝送ゲートＴ１，Ｔ２による遅
延時間である。
【００２８】この後、可変遅延時間チェーン２３に、デ
ータフリップフロップＦＦ１からのサンプリングされた
出力値Ｑが入力されると、入力クロック信号ＩＣＬＫの
遅延動作が行われる。尚、最終の時間隔抽出セルＴＳｎ
のデータフリップフロップＦＦ１の出力値Ｑは、ｎ個の
時間隔抽出セルＴＳによって時間隔を抽出することがで
きたか否かを示すいわゆるオーバーフロー（overflow）
信号ＯＶＦＬとして、外部に取り出される。例えば、オ
ーバーフロー信号ＯＶＦＬが“１”のときには、ｎ個の
時間隔抽出セルＴＳでは出力値のサンプリングが終了し
なかったことを示す。
ータフリップフロップＦＦ１からのサンプリングされた
出力値Ｑが入力されると、入力クロック信号ＩＣＬＫの
遅延動作が行われる。尚、最終の時間隔抽出セルＴＳｎ
のデータフリップフロップＦＦ１の出力値Ｑは、ｎ個の
時間隔抽出セルＴＳによって時間隔を抽出することがで
きたか否かを示すいわゆるオーバーフロー（overflow）
信号ＯＶＦＬとして、外部に取り出される。例えば、オ
ーバーフロー信号ＯＶＦＬが“１”のときには、ｎ個の
時間隔抽出セルＴＳでは出力値のサンプリングが終了し
なかったことを示す。
【００２９】データフリップフロップＦＦ１の出力値Ｑ
が“１”になると、第４，第５伝送ゲートＴ４，Ｔ５は
オン、第６伝送ゲートＴ６はオフとなり、可変遅延時間
セルＤＳ１〜ＤＳｎの遅延動作は、正方向、即ち、第１
入力端子ＦＩから第１出力端子ＦＯの方向（ＦＩ→Ｆ
Ｏ）、及び逆方向、即ち、第２入力端子ＢＩから第２出
力端子ＢＯの方向（ＢＩ→ＢＯ）に行われ、出力値Ｑが
“０”になると、第４，第５伝送ゲートＴ４，Ｔ５はオ
フ、第６伝送ゲートＴ６はオンとなり、正方向の入力が
逆方向に分路され、第１入力端子ＦＩから第６伝送ゲー
トＴ６を介して第２出力端子ＢＯに出力される（ＦＩ→
Ｔ６→ＢＯ）。
が“１”になると、第４，第５伝送ゲートＴ４，Ｔ５は
オン、第６伝送ゲートＴ６はオフとなり、可変遅延時間
セルＤＳ１〜ＤＳｎの遅延動作は、正方向、即ち、第１
入力端子ＦＩから第１出力端子ＦＯの方向（ＦＩ→Ｆ
Ｏ）、及び逆方向、即ち、第２入力端子ＢＩから第２出
力端子ＢＯの方向（ＢＩ→ＢＯ）に行われ、出力値Ｑが
“０”になると、第４，第５伝送ゲートＴ４，Ｔ５はオ
フ、第６伝送ゲートＴ６はオンとなり、正方向の入力が
逆方向に分路され、第１入力端子ＦＩから第６伝送ゲー
トＴ６を介して第２出力端子ＢＯに出力される（ＦＩ→
Ｔ６→ＢＯ）。
【００３０】即ち、前記時間隔抽出セルＴＳ１〜ＴＳｎ
では、１段からｊ段までのデータフリップフロップＦＦ
１の出力値Ｑは、“１”であり、ｊ＋１段以後のデータ
フリップフロップＦＦ１の全ての出力値Ｑは、“０”で
あるため、入力クロック信号ＩＣＬＫは、１段からｊ段
までの可変遅延時間セルＤＳ１〜ＤＳｎでは正方向に進
行され、ｊ＋１段の可変遅延時間セルＤＳ１〜ＤＳｎで
は第６伝送ゲートＴ６がオンされて、再びｊ段から１段
まで逆方向に進行される。
では、１段からｊ段までのデータフリップフロップＦＦ
１の出力値Ｑは、“１”であり、ｊ＋１段以後のデータ
フリップフロップＦＦ１の全ての出力値Ｑは、“０”で
あるため、入力クロック信号ＩＣＬＫは、１段からｊ段
までの可変遅延時間セルＤＳ１〜ＤＳｎでは正方向に進
行され、ｊ＋１段の可変遅延時間セルＤＳ１〜ＤＳｎで
は第６伝送ゲートＴ６がオンされて、再びｊ段から１段
まで逆方向に進行される。
【００３１】このとき、各方向にｊ個だけ進行する間の
遅延時間は、 ｊ×｛（Ｉ３＋Ｔ４）＋（Ｉ４＋Ｔ５）｝ になるため、入力クロック信号ＩＣＬＫが、可変遅延時
間セルＤＳ１〜ＤＳｎの１段からｊ段まで正方向に進行
された後、再びｊ段から１段まで逆方向に進行される
と、入力クロック信号ＩＣＬＫの遅延時間は、ｊ ×｛（Ｉ３＋Ｔ４）＋（Ｉ４＋Ｔ５）｝ になる。この遅延時間は、 Ｉ１＋Ｉ２＋Ｔ１＋Ｔ２＝Ｉ３＋Ｉ４＋Ｔ４＋Ｔ５ とすれば、時間隔抽出チェーン２２から得たｊ×ｔ
stageの値と同様である。
遅延時間は、 ｊ×｛（Ｉ３＋Ｔ４）＋（Ｉ４＋Ｔ５）｝ になるため、入力クロック信号ＩＣＬＫが、可変遅延時
間セルＤＳ１〜ＤＳｎの１段からｊ段まで正方向に進行
された後、再びｊ段から１段まで逆方向に進行される
と、入力クロック信号ＩＣＬＫの遅延時間は、ｊ ×｛（Ｉ３＋Ｔ４）＋（Ｉ４＋Ｔ５）｝ になる。この遅延時間は、 Ｉ１＋Ｉ２＋Ｔ１＋Ｔ２＝Ｉ３＋Ｉ４＋Ｔ４＋Ｔ５ とすれば、時間隔抽出チェーン２２から得たｊ×ｔ
stageの値と同様である。
【００３２】このように、ｊ×ｔstage 値は、前記時間
隔抽出チェーン２２から得たＴCLK−ｔDEL の値と同様
であるため、結局、入力クロック信号ＩＣＬＫは、図４
（Ｅ）に示した１／２入力クロック信号ＩＣＬＫ２の下
降エッジからＴCLK −ｔDELだけ遅延されたクロック信
号ＮＣＬＫになる。このとき、該クロック信号ＮＣＬＫ
の上昇エッジは、入力クロック信号ＩＣＬＫの上昇エッ
ジよりも遅延時間ｔDEL だけ速くなっているため、結
局、遅延時間ｔDEL だけ遅延される出力バッファＦＢ２
を通過させることにより、図４（Ｆ）に示した最終の出
力クロック信号ＯＣＬＫは、入力クロック信号ＩＣＬＫ
と同期されるようになる。
隔抽出チェーン２２から得たＴCLK−ｔDEL の値と同様
であるため、結局、入力クロック信号ＩＣＬＫは、図４
（Ｅ）に示した１／２入力クロック信号ＩＣＬＫ２の下
降エッジからＴCLK −ｔDELだけ遅延されたクロック信
号ＮＣＬＫになる。このとき、該クロック信号ＮＣＬＫ
の上昇エッジは、入力クロック信号ＩＣＬＫの上昇エッ
ジよりも遅延時間ｔDEL だけ速くなっているため、結
局、遅延時間ｔDEL だけ遅延される出力バッファＦＢ２
を通過させることにより、図４（Ｆ）に示した最終の出
力クロック信号ＯＣＬＫは、入力クロック信号ＩＣＬＫ
と同期されるようになる。
【００３３】そして、前記時間隔抽出チェーン２２の各
時間隔抽出セルＴＳ１〜ＴＳｎで発生する遅延時間ｔ
stage と時間隔抽出セルＴＳ１〜ＴＳｎの個数ｎとを乗
じた値が、入力クロック信号ＩＣＬＫの１クロック周期
ＴCLK 以下であるならば、本実施形態の遅延時間補償回
路が補償し得るクロックバッファの遅延時間ｔDEL は、 ０≦ｔDEL ≦ＴCLK ・・・（３） になる。
時間隔抽出セルＴＳ１〜ＴＳｎで発生する遅延時間ｔ
stage と時間隔抽出セルＴＳ１〜ＴＳｎの個数ｎとを乗
じた値が、入力クロック信号ＩＣＬＫの１クロック周期
ＴCLK 以下であるならば、本実施形態の遅延時間補償回
路が補償し得るクロックバッファの遅延時間ｔDEL は、 ０≦ｔDEL ≦ＴCLK ・・・（３） になる。
【００３４】式（３）から、補償可能な遅延時間ｔDEL
は、従来のＮＤＣを用いた構成よりも２倍以上増加さ
れ、補償可能なクロックバッファの遅延時間の範囲を入
力クロック信号ＩＣＬＫの１クロック周期に拡張するこ
とができる。かつ、本実施形態では、入力クロック信号
ＩＣＬＫだけを遅延させて、最終の出力クロック信号Ｏ
ＣＬＫを得るようになっているため、入力クロック信号
と出力クロック信号とを同様な形状で維持できるので、
従来のＮＤＣにおけるクロック信号ＮＣＬＫのパルス幅
が入力バッファＦＢ１及び出力バッファＦＢ２の遅延時
間により変化する問題点を解決することができる。
は、従来のＮＤＣを用いた構成よりも２倍以上増加さ
れ、補償可能なクロックバッファの遅延時間の範囲を入
力クロック信号ＩＣＬＫの１クロック周期に拡張するこ
とができる。かつ、本実施形態では、入力クロック信号
ＩＣＬＫだけを遅延させて、最終の出力クロック信号Ｏ
ＣＬＫを得るようになっているため、入力クロック信号
と出力クロック信号とを同様な形状で維持できるので、
従来のＮＤＣにおけるクロック信号ＮＣＬＫのパルス幅
が入力バッファＦＢ１及び出力バッファＦＢ２の遅延時
間により変化する問題点を解決することができる。
【００３５】また、本実施形態の時間隔抽出チェーン２
２は、１／２入力クロック信号ＩＣＬＫ２の下降エッジ
から１／２遅延クロック信号ＤＣＬＫ２の上昇エッジ間
の時間隔を抽出した後、該抽出値を時間隔抽出セルＴＳ
１〜ＴＳｎの各段のデータフリップフロップＦＦ１に空
間的に貯蔵して用いるので、各クロック信号間の時間隔
を用いるＮＤＣ及びＤＬＬなどの多様な回路にも適用す
ることができる。
２は、１／２入力クロック信号ＩＣＬＫ２の下降エッジ
から１／２遅延クロック信号ＤＣＬＫ２の上昇エッジ間
の時間隔を抽出した後、該抽出値を時間隔抽出セルＴＳ
１〜ＴＳｎの各段のデータフリップフロップＦＦ１に空
間的に貯蔵して用いるので、各クロック信号間の時間隔
を用いるＮＤＣ及びＤＬＬなどの多様な回路にも適用す
ることができる。
【００３６】尚、本発明は、上述した実施形態に限定さ
れるものでなく、請求範囲内で、多様な形態に変更して
使用できる。
れるものでなく、請求範囲内で、多様な形態に変更して
使用できる。
【００３７】
【発明の効果】以上説明したように、本発明に係る遅延
時間補償回路では、補償可能な遅延時間は、従来のＮＤ
Ｃを用いた構成よりも２倍以上増加され、補償可能なク
ロックバッファの遅延時間の範囲が入力クロック信号の
１周期以上に拡張することができ、クロックバッファに
よる遅延時間を迅速に補償し得るという効果がある。
時間補償回路では、補償可能な遅延時間は、従来のＮＤ
Ｃを用いた構成よりも２倍以上増加され、補償可能なク
ロックバッファの遅延時間の範囲が入力クロック信号の
１周期以上に拡張することができ、クロックバッファに
よる遅延時間を迅速に補償し得るという効果がある。
【００３８】具体的には、１／２分周された入力クロッ
ク信号を用いるため、入力クロック信号の５０％デュー
ティ比の条件を排除し、入力クロック信号の１周期内で
遅延時間を補償し得る。また、入力クロック信号だけを
遅延させて、最終の出力クロック信号を得るようになっ
ているため、入力クロック信号と出力クロック信号とを
同様な形状で維持できるので、従来のＮＤＣにおけるク
ロック信号のパルス幅がクロックバッフの遅延時間によ
り変化する問題点を解決することができる。
ク信号を用いるため、入力クロック信号の５０％デュー
ティ比の条件を排除し、入力クロック信号の１周期内で
遅延時間を補償し得る。また、入力クロック信号だけを
遅延させて、最終の出力クロック信号を得るようになっ
ているため、入力クロック信号と出力クロック信号とを
同様な形状で維持できるので、従来のＮＤＣにおけるク
ロック信号のパルス幅がクロックバッフの遅延時間によ
り変化する問題点を解決することができる。
【００３９】また、入力クロック信号及び遅延クロック
信号の２つのクロック信号の時間隔を、複数のデータフ
リップフロップで貯蔵して、可変遅延時間手段により遅
延時間を制御するので、信号の同期特性を用いるシステ
ムにおいて、待機状態から通常状態に復帰するとき、初
期同期時間を低減し得るという効果がある。
信号の２つのクロック信号の時間隔を、複数のデータフ
リップフロップで貯蔵して、可変遅延時間手段により遅
延時間を制御するので、信号の同期特性を用いるシステ
ムにおいて、待機状態から通常状態に復帰するとき、初
期同期時間を低減し得るという効果がある。
【図１】本発明に係る遅延時間補償回路の一実施形態の
構成図である。
構成図である。
【図２】図１の時間隔抽出セルの構成図である。
【図３】図１の可変遅延時間セルの構成図である。
【図４】図１の回路各部の入出力波形図である。
【図５】従来のＤＬＬ回路の構成図である。
【図６】図５の回路各部の入出力波形図である。
【図７】従来のＮＤＣ回路の構成図である。
【図８】図７の回路各部の入出力波形図である。
２０、２１ トグルフリップフロップ ２２ 時間隔抽出チェーン ２３ 可変遅延時間チェーン ＴＳ１〜ＴＳｎ 時間隔抽出セル ＤＳ１〜ＤＳｎ 可変遅延時間セル Ｉ１〜Ｉ４ 第１〜第４インバータ Ｔ１〜Ｔ６ 第１〜第６伝送ゲート ＦＦ１ データフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジン−ホン アン 大韓民国、キュンキ−ド、アンヤン、ド ンガン−ク、クウァンヤン−ドン、1586 −６ (56)参考文献 特開 平11−73238（ＪＰ，Ａ) 特開 平11−16350（ＪＰ，Ａ) 特開 平10−145347（ＪＰ，Ａ) 特開 平10−69326（ＪＰ，Ａ) 特開 平９−171417（ＪＰ，Ａ) 特開 平８−36437（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 H03K 5/13
Claims (5)
- 【請求項１】入力クロック信号及び該入力クロック信号
を入力バッファにより遅延した遅延クロック信号を夫々
分周する第１、第２分周手段と、 前記第２分周手段で分周された遅延クロック信号の上昇
エッジから前記第１分周手段で分周された入力クロック
信号の下降エッジまでの時間隔を抽出する時間隔抽出手
段と、 該時間隔抽出手段で抽出された時間隔だけ前記入力クロ
ック信号を遅延させる可変遅延時間手段と、を備え、 前記可変遅延時間手段からの遅延出力を、出力バッファ
で前記入力バッファと同じだけ遅延させる構成としたこ
とを特徴とする遅延時間補償回路。 - 【請求項２】前記第１、第２分周手段は、前記入力クロ
ック信号及び前記遅延クロック信号を夫々１／２に分周
することを特徴とする請求項１記載の遅延時間補償回
路。 - 【請求項３】前記時間隔抽出手段は、従属接続された複
数の時間隔抽出セルから構成され、 前記可変遅延時間手段は、前記複数の時間隔抽出セルに
対応する、従属接続された複数の可変遅延時間セルから
構成されたことを特徴とする請求項１又は請求項２に記
載の遅延時間補償回路。 - 【請求項４】前記時間隔抽出セルは、 電源電圧（ＶＤＤ）が印加される入力端子（ＤＩ）と出
力端子（ＤＯ）との間に順次直列に接続された第１イン
バータ（Ｉ１）、第１伝送ゲート（Ｔ１）、第２インバ
ータ（Ｉ２）及び第２伝送ゲート（Ｔ２）と、 前記出力端子（ＤＯ）と接地端子（ＧＮＤ）との間に接
続された第３伝送ゲート（Ｔ３）と、 前記第１分周手段で分周された入力クロック信号（ＩＣ
ＬＫ２）の下降エッジで前記出力端子（ＤＯ）の出力値
をサンプリングして、前記対応する各可変遅延時間セル
に出力するデータフリップフロップ（ＦＦ１）と、を備
え、 前記第１伝送ゲート（Ｔ１）は前記電源電圧（ＶＤＤ）
の印加でオンし、前記第２伝送ゲート（Ｔ２）は前記分
周された遅延クロック信号（ＤＣＬＫ２）の上昇エッジ
でオンし、前記第３伝送ゲート（Ｔ３）は前記分周され
た遅延クロック信号（ＤＣＬＫ２）の下降エッジでオン
する構成としたことを特徴とする請求項３に記載の遅延
時間補償回路。 - 【請求項５】前記可変遅延時間セルは、 第１入力端子（ＦＩ）から第１出力端子（ＦＯ）に、順
次接続された第３インバータ（Ｉ３）及び第４伝送ゲー
ト（Ｔ４）と、 前記第１入力端子（ＦＩ）と前記第１出力端子（ＦＯ）
との間の信号進行方向と逆の信号進行方向で、第２入力
端子（ＢＩ）から第２出力端子（ＢＯ）に、順次接続さ
れた第５伝送ゲート（Ｔ５）及び第４インバータ（Ｉ
４）と、 前記第１入力端子（ＦＩ）と前記第２出力端子（ＢＯ）
との間に接続される第６伝送ゲート（Ｔ６）と、を含ん
で構成され、 最初の可変遅延時間セルは、第１入力端子（ＦＩ）に前
記入力クロック信号が入力され、第２出力端子（ＢＯ）
からの遅延出力を生成し、 前記最初の可変遅延時間セル以降の複数の可変遅延時間
セルの第４、第５伝送ゲート（Ｔ４、Ｔ５）は前記対応
する複数の時間隔抽出セルのデータフリップフロップ
（ＦＦ１）の出力によりオンされ、第６伝送ゲート（Ｔ
６）は前記データフリップフロップ（ＦＦ１）の反転出
力によりオンされる構成としたことを特徴とする請求項
３又は請求項４に記載の遅延時間補償回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970059641A KR100273238B1 (ko) | 1997-11-13 | 1997-11-13 | 클럭버퍼의지연시간보상회로 |
| KR59641/1997 | 1997-11-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11272357A JPH11272357A (ja) | 1999-10-08 |
| JP3049497B2 true JP3049497B2 (ja) | 2000-06-05 |
Family
ID=19524635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10320390A Expired - Lifetime JP3049497B2 (ja) | 1997-11-13 | 1998-11-11 | 遅延時間補償回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6198326B1 (ja) |
| JP (1) | JP3049497B2 (ja) |
| KR (1) | KR100273238B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7017070B1 (en) * | 2000-10-13 | 2006-03-21 | Ati International Srl | Apparatus for synchronization of double data rate signaling |
| DE10126312B4 (de) * | 2001-05-30 | 2015-10-22 | Infineon Technologies Ag | Halbleiterspeicher mit einem Signalpfad |
| KR100400318B1 (ko) * | 2001-06-25 | 2003-10-01 | 주식회사 하이닉스반도체 | 클럭 동기화 장치 |
| US6642760B1 (en) | 2002-03-29 | 2003-11-04 | Rambus, Inc. | Apparatus and method for a digital delay locked loop |
| US7076012B2 (en) * | 2002-08-29 | 2006-07-11 | Micron Technology, Inc. | Measure-controlled delay circuit with reduced playback error |
| US7129794B2 (en) * | 2003-07-21 | 2006-10-31 | Micron Technology, Inc. | Phase detector for reducing noise |
| US7227809B2 (en) * | 2005-10-14 | 2007-06-05 | Micron Technology, Inc. | Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration |
| US7423465B2 (en) * | 2006-01-27 | 2008-09-09 | Micron Technology, Inc. | Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit |
| US8073890B2 (en) | 2006-02-22 | 2011-12-06 | Micron Technology, Inc. | Continuous high-frequency event filter |
| KR101103065B1 (ko) | 2010-02-25 | 2012-01-06 | 주식회사 하이닉스반도체 | 딜레이 회로 |
| US8762611B2 (en) * | 2012-02-15 | 2014-06-24 | Infineon Technologies Ag | System comprising a bus, and method to transmit data over a bus system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
| US5818270A (en) * | 1997-02-27 | 1998-10-06 | Honeywell, Inc. | Temperature independent, wide range frequency clock multiplier |
-
1997
- 1997-11-13 KR KR1019970059641A patent/KR100273238B1/ko not_active IP Right Cessation
-
1998
- 1998-11-11 JP JP10320390A patent/JP3049497B2/ja not_active Expired - Lifetime
- 1998-11-13 US US09/191,345 patent/US6198326B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100273238B1 (ko) | 2000-12-15 |
| KR19990039513A (ko) | 1999-06-05 |
| JPH11272357A (ja) | 1999-10-08 |
| US6198326B1 (en) | 2001-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100505545C (zh) | 占空度校正电路和具有该电路的延迟锁相环 | |
| US7457191B2 (en) | Apparatus and method of generating output enable signal for semiconductor memory apparatus | |
| JP2745869B2 (ja) | 可変クロック分周回路 | |
| KR20160065632A (ko) | 추계적 위상 보간 방법을 이용한 시간-디지털 변환기 | |
| US7809345B2 (en) | Digital PLL and applications thereof | |
| JP3049497B2 (ja) | 遅延時間補償回路 | |
| KR20100095262A (ko) | 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법 | |
| US7459964B2 (en) | Switched capacitor filter and feedback system | |
| KR100280447B1 (ko) | 디지털지연동기루프회로 | |
| US9018990B2 (en) | Duty cycle tuning circuit and method thereof | |
| US7212055B2 (en) | Open-loop digital duty cycle correction circuit without DLL | |
| US8319531B2 (en) | Multi-phase clock divider circuit | |
| US7157953B1 (en) | Circuit for and method of employing a clock signal | |
| US7652512B2 (en) | Clock synchronizing circuit | |
| JPH09512935A (ja) | 高精度クロック分配回路 | |
| US6967512B2 (en) | Multiphase-clock processing circuit and clock multiplying circuit | |
| WO2019239984A1 (ja) | 半導体装置 | |
| JP5157461B2 (ja) | 分周回路及び分周方法 | |
| US9337820B1 (en) | Pulse width recovery in clock dividers | |
| US5539348A (en) | Precise delay line circuit with predetermined reset time limit | |
| JP3143743B2 (ja) | 高速位相同期回路及びこれを用いた位相同期方法 | |
| JPH1013395A (ja) | 位相同期回路 | |
| JP2001177404A (ja) | 周波数シンセサイザ | |
| JPS6238920A (ja) | 多相クロツク発生装置 | |
| JP2525138B2 (ja) | 書込み補償回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080331 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090331 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120331 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120331 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140331 Year of fee payment: 14 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |